JP3556416B2 - 半導体集積回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、例えばゲートアレイ、ＥＣＡ（Ｅｍｂｅｄｅｄ Ｃｅｌｌ Ａｒｒａｙ）等の半導体集積回路装置に係り、特に、この半導体集積回路装置に設けられるクロックドライバ回路に関するものである。
【０００２】
【従来の技術】
例えば、ゲートアレイ、ＥＣＡ等の半導体集積回路装置においては、アンド（ＡＮＤ）回路、オア（ＯＲ）回路等の論理回路となるマクロセルと、フリップフロップ回路などのクロック信号を必要とする内部回路となるマクロセルとが、内部領域（コア領域）に複数配置されており、上記複数の内部回路に対してクロック信号を供給ためのクロックドライバ回路が設けられているものである。
【０００３】
近年、このような半導体集積回路装置は、大規模化及び高速化が要求されてきており、半導体集積回路装置に配置される内部回路の数が増大するとともに、各内部回路にクロック信号を効率よく、しかも、クロックスキューを小さくして供給することが提案されつつある。
図１４は、このような考え方に基づき提案されたものであり、例えば、特開平７−１４９９４号公報に示されたものである。
【０００４】
図１４において、１００は内部集積回路群（コア領域）１０１と周辺回路群（バッファ領域）１０２とを有する半導体基板、１０３は対向して配置される上記周辺回路群１０２の一方の側の領域に設けられ、基準信号（クロック信号）を増幅する第１の信号駆動回路（クロック入力ドライバ）、１０４は一方の側と隣接し、各々対向して配置される上記周辺回路群１０２の他方の側の領域であって、上記周辺回路群１０２に隣接する上記内部集積回路群１０１の両端領域に設けられる複数の第２の信号駆動回路（コラムドライバ）、１０５はこれら第１及び第２の信号駆動回路１０３及び１０４とを接続する第１の信号配線、１０６は上記第２の信号駆動回路１０４と内部集積回路群１０１とを接続する第２の信号配線である。
【０００５】
このように構成されたものにおいては、第１の信号駆動回路１０３により基準信号が増幅されると、第１の信号駆動回路１３から見て対称的に配線された第１の信号線１０５を介して複数の第２の信号駆動回路１０４に基準信号を供給することが可能となる。
複数の第２の信号駆動回路１０４は基準信号を増幅し、櫛形状に配線された第２の信号配線１０６に均一の基準信号を供給することが可能となる。
これにより、内部信号集積回路群１０１に到達する基準信号のバラツキを抑えることが可能となり、信号遅延量が低減された基準信号、つまりクロックスキューが低減された基準信号に基づいて内部集積回路群１１により、各種信号処理を行わせることが可能となる。
【０００６】
また、上記のような半導体集積回路装置にあって、半導体基板の面積を増加させることなく、レイアウトの容易な高ドライブ能力のクロックドライバ回路を設けることも提案されつつある。
図１５は、このような考え方に基づき提案されたものであり、例えば、特開平６−２３６９２３号公報に示されたものである。
【０００７】
図１５において、２０１は半導体基板におけるマクロセル配置領域、２０２ａは電源電位ＶＤＤを与える電源線で、第２層アルミニウム配線からなり、上記マクロセル配置領域２０１に対して垂直に形成されている。２０２ｂは接地電位ＧＮＤを与える接地線で、第２層アルミニウム配線からなり、上記マクロセル配置領域２０１に対して垂直に、かつ、上記電源線２０２ａに平行に形成され、上記電源線２０２ａとで給電ラインを構成している。２０３ａは上記マクロセル配置領域の図示上側に位置し、上記電源線２０２ａとスルーホール２０４ａで接続される電源線で、第１層アルミニウム層からなる。２０３ｂは上記マクロセル配置領域の図示下側に位置し、上記接地線２０２ｂとスルーホール２０４ｂで接続される接地線で、第１層アルミニウム層からなる。
【０００８】
２０５は上記給電ラインの下に位置し、上記マクロセル配置領域に配置されたドライバ回路等の機能を持ったマクロセル、２０６はこのマクロセル２０５へ信号を入力するために上記マクロセル２０５の入力ノードとスルーホール２０７で接続された入力信号線で、第２層アルミニウム配線からなり、上記電源線２０２ａと上記接地線２０２ｂとの間にこれら電源線２０２ａと接地線２０２ｂと平行に配置されている。２０８は上記マクロセル２０５から信号出力するために上記マクロセル２０５の出力ノードとスルーホール２０８で接続された出力信号線で、第２層アルミニウム配線からなり、上記電源線２０２ａと上記接地線２０２ｂとの間にこれら電源線２０２ａと接地線２０２ｂと平行に配置されている。
【０００９】
このように構成された半導体集積回路装置においては、電源線２０２ａ及び接地線２０２ｂからなる給電ラインの下に、ドライバ回路等の機能を持ったマクロセル２０５が配置されているため、マクロセル２０５への給電が容易であるとともに、マクロセル２０５の占有面積を小さくすることができる。
【００１０】
【発明が解決しようとする課題】
しかるに、さらなる大規模化及び高速化される半導体集積回路装置が要望されるに従い、ドライブ能力がさらに高く、クロックスキューのさらに小さいクロックドライバ回路が要望されている。
この発明は上記した点に鑑みてなされたものであり、クロック信号を必要とする複数の内部回路に対して与えられるクロック信号のクロックスキューが小さい、例えばゲートアレイ、ＥＣＡ等の半導体集積回路装置を得ることである。
第２の目的は、クロック信号を必要とする複数の内部回路に対して与えられるクロック信号のクロックスキューを小さくし、このクロック信号を与えるためのクロックドライバ回路を、他のマクロセルに対する占有面積を減少させずにセル配置領域に設けられる、例えばゲートアレイ、ＥＣＡ等の半導体集積回路装置を得ることである。
【００１１】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、電極対とその両側に位置するＮ型拡散領域及びＰ型拡散領域とによって構成される基本セルが第２の方向に沿って配置されるマクロセル配置領域が第１の方向に沿って複数配置される半導体基板を有し、半導体基板の各マクロセル配置領域に、隣接する所定数の基本セルによって構成される論理回路となる第１のマクロセルが配置されるとともに、半導体基板の複数のマクロセル配置領域の２以上の所定数のマクロセル配置領域それぞれに、隣接する所定数の基本セルによって構成され、クロック信号を必要とする内部回路となる第２のマクロセルが配置されるものにおいて、半導体基板の複数のマクロセル配置領域のうちのいずれか１つのマクロセル配置領域に、それぞれが隣接する所定数の基本セルによって構成され、かつ互いに所定間隔を有して配置される複数のプリドライバ及びこれら複数のプリドライバが配置されるマクロセル配置領域にそれぞれが隣接する所定数の基本セルによって構成され、かつ互いに所定間隔を有して配置される複数のメインドライバとを備える第１のクロックドライバ回路と、この第１のクロックドライバ回路の複数のプリドライバ及び複数のメインドライバが配置されるマクロセル配置領域に沿い、かつ第２の方向に沿った直線上に配置され、第１のクロックドライバ回路の複数のプリドライバの入力ノードに電気的に接続される第１の共通線と、第１のクロックドライバ回路の複数のプリドライバ及び複数のメインドライバが配置されるマクロセル配置領域に沿い、かつ第２の方向に沿った直線上に配置され、第１のクロックドライバ回路の複数のプリドライバの出力ノード及び複数のメインドライバの入力ノードに電気的に接続される第２の共通線と、第１のクロックドライバ回路の複数のプリドライバ及び複数のメインドライバが配置されるマクロセル配置領域に沿い、かつ第２の方向に沿った直線上に配置され、第１のクロックドライバ回路の複数のメインドライバの出力ノードに電気的に接続される第３の共通線とを備え、
半導体基板の複数のマクロセル配置領域は、第２の方向に複数分割され、各分割された領域に対応して第２のクロックドライバ回路が配置され、各第２のクロックドライバ回路は、対応した分割領域において、半導体基板の複数のマクロセル配置領域の２以上の所定数のマクロセル配置領域のそれぞれに、隣接する所定数の上記基本セルによって構成され、それぞれが同一直線上に配置される複数のプリドライバと、対応した分割領域において、半導体基板の複数のマクロセル配置領域の、複数のプリドライバが配置されるマクロセル配置領域以外の２以上の所定数のマクロセル配置領域のそれぞれに、隣接する所定数の基本セルによって構成され、それぞれが上記複数のプリドライバが配置される同一直線上に配置される複数のメインドライバとを備え、各分割された領域に対応して、対応した分割領域に配置される第２のクロックドライバ回路の複数のプリドライバ及び複数のメインドライバ上に位置する第１の方向に沿った直線上に配置されるとともに、対応した分割領域に配置される第２のクロックドライバ回路の複数のプリドライバの入力ノードに電気的に接続されるとともに、第３の共通線に電気的に接続される第４の共通線と、対応した分割領域に配置される上記第２のクロックドライバ回路の複数のプリドライバ及び複数のメインドライバ上に位置する第１の方向に沿った直線上に配置されるとともに、対応した分割領域に配置される第２のクロックドライバ回路の複数のプリドライバの出力ノード及び対応した分割領域に配置される第２のクロックドライバ回路の複数のメインドライバの入力ノードに電気的に接続される第５の共通線と、対応した分割領域に配置される第２のクロックドライバ回路の複数のプリドライバ及び複数のメインドライバ上に位置する第１の方向に沿った直線上に配置されるとともに、対応した分割領域に配置される第２のクロックドライバ回路の複数のメインドライバの出力ノードに電気的に接続される第６の共通線と、第２のマクロセルがそれぞれ配置される複数のマクロセル配置領域それぞれに対応して第２の方向に沿った直線上に配置され、第６の共通線に電気的に接続されるとともに対応したマクロセル配置領域に配置された第２のマクロセルである内部回路のクロック入力ノードが電気的に接続される複数のクロック信号供給線とを設けたものである。
【００１２】
【発明の実施の形態】
実施の形態１．
以下に、この発明の実施の形態１を図１ないし図１０を用いて説明する。
まず始めに、この発明の実施の形態１が適用される、例えば、ゲートアレイ又はＥＣＡ等の半導体集積回路装置の半導体基板及びマスターチップについて図１及び図２に基づいて説明する。
【００１３】
図１に示すように、半導体基板１は一主面にセル領域（内部領域、コア領域）２を有するとともにこのセル領域２の周辺に設けられるバッファ領域（周辺領域）３を有する。
この半導体基板１のセル領域２の一主面上には、図２に示すように、第１の方向（図示縦方向）に沿って配置される第１の電極４と第２の電極５とからなる電極対が第２の方向（図示横方向）に沿って複数配置される電極対群を第１の方向に沿って複数配置される。
【００１４】
また、半導体基板１のセル領域２の一主面には、図２に示すように、各電極対群の第１の電極４に対応して第２の方向に沿って配置される複数のＮ型拡散領域６が形成されるとともに、各電極対群の第２の電極５に対応して第２の方向に沿って配置される複数のＰ型拡散領域７が対応した上記複数のＮ型拡散領域６と第１の方向に沿って配置、形成される。
【００１５】
第１の電極４とその両側に位置するＮ型拡散領域６とによってＮ型ＭＯＳトランジスタが構成され、第２の電極５とその両側に位置するＰ型拡散領域７とによってＰ型ＭＯＳトランジスタが構成される。第１の方向に沿って並置される１つのＮ型ＭＯＳトランジスタと１つのＰ型ＭＯＳトランジスタとによって基本セル８が構成される。
半導体基板１のセル領域２には、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとからなる基本セル８が第１の方向及び第２の方向にマトリクス状に配置され、全面に敷き詰められた状態になっている。
このように半導体基板１のセル領域２全面に基本セルが敷き詰められて形成された状態をマスタチップと称されている。
【００１６】
一方、アンド（ＡＮＤ）回路やオア（ＯＲ）回路等の論理回路やクロック信号を必要とするフリップフロップ回路等の内部回路は、上記した基本セルを所定数用いて構成されるセル構造にされる。これらは、いわゆるマクロセルと称される。以下、論理回路を第１のマクロセル、内部回路を第２のマクロセルと称す。
したがって、半導体基板１のセル領域２には、図１に示すように、これらマクロセルが配置されるマクロセル配置領域９が第１の方向に沿って複数設けられるとともに、隣接するマクロセル配置領域９の間にマクロセル配置領域９に形成されるマクロセル間を電気的に接続するための配線領域１０が設けられる。
【００１７】
なお、各マクロセル配置領域９は、第２の方向に沿って配置された基本セルの一列分によって構成される。
また、各配線領域１０は、そこに配置される第２の方向に沿った配線の数によって、第２の方向に沿って配置された基本セルの一列分、もしくは複数列分によって構成される。
半導体基板１のバッファ領域３には、入力バッファ回路、出力バッファ回路、入出力バッファ回路等の回路が形成される。
【００１８】
そして、このような半導体集積回路装置にあっては、クロック信号を必要とするフリップフロップ回路等の内部回路となる第２のマクロセルに、半導体集積回路装置外部からのクロック信号を与えるためのクロックドライバ回路が設けられる。
【００１９】
以下に、この発明の実施の形態１におけるクロックドライバ回路について説明する。
まず、図３を用いて説明する。
図３において、１１はクロック入力パッド１２にクロック入力線１３を介して入力ノードが電気的に接続されるクロック入力ドライバ、１４はこのクロック入力ドライバから出力されるクロック信号を受けて、クロック信号を出力する第１のクロックドライバ回路で、図１に示したマスタチップのセル領域２における第１の方向の中央部に位置するマクロセル配置領域９に形成される。この第１のクロックドライバ回路１４は複数のプリドライバ１５（１）〜１５（ｎ）と複数のメインドライバ１９（１）〜１９（ｍ）とを備えている。
【００２０】
上記第１のクロックドライバ回路１４を構成する複数のプリドライバ１５（１）〜１５（ｎ）は上記クロック入力ドライバ１１の出力ノードにクロック出力線１７を介して電気的に接続される第１の共通線１６に入力ノードＩＮが電気的に接続されるとともに、出力ノードＯＵＴが第２の共通線１８に電気的に接続され、例えば図４に示すように、直列接続されたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタからなるインバータ回路を２段縦続接続した回路によって構成されている。
上記第１のクロックドライバ回路１４を構成する複数のメインドライバ１９（１）〜１９（ｍ）は入力ノードＩＮが上記第２の共通線１８に電気的に接続されるとともに、出力ノードＯＵＴが第３の共通線２０に電気的に接続され、例えば図５に示すように、直列接続されたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタからなるインバータ回路を２段縦続接続した回路によって構成されている。
【００２１】
なお、上記プリドライバ１５（１）〜１５（ｍ）及びメインドライバ１９（１）〜１９（ｍ）はそれぞれインバータ回路を２段縦続接続した回路にて構成したが、２段に限られるものではなく何段でも良いものである。ただし、プリドライバを構成するインバータの数とメインドライバを構成するインバータ回路の数の和は偶数になるようにした方が良い。
【００２２】
２１ａないし２１ｔはそれぞれ複数の第２のマクロセルを複数分割（ｔ分割）したうちの１分割に対応して設けられ、上記対応の分割された複数の第２のマクロセルにクロック信号を与えるための第２のクロックドライバ回路で、具体的には、図１に示したマスタチップのセル領域２における第２の方向に複数分割し、各分割された領域に対応して配置され、対応の分割された領域に存在する複数の第２のマクロセルにクロック信号を与えるためのものである。
つまり、上記第２のクロックドライバ回路２１ａないし２１ｔはそれぞれ上記第１のクロックドライバ回路１４から出力されるクロック信号を受けて対応の複数の第２のマクロセルにクロック信号を与えるためのものである。
各第２のクロックドライバ回路２１ａないし２１ｔはすべて同じ回路構成をしているので、以下、クロックドライバ回路２１ａを代表して説明する。なお、符号において、添字ａ、ｂ、……、ｔはクロックドライバ回路２１ａないし２１ｔにそれぞれ対応して付したので、以下の説明においては添字ａ、ｂ、……、ｔを省略して説明する。
【００２３】
２２（１）〜２２（ｍ）は上記第３の共通線２０に電気的に接続される第４の共通線２３に入力ノードＩＮが電気的に接続されるとともに、出力ノードＯＵＴが第５の共通線２４に電気的に接続される複数のプリドライバで、例えば図４に示すように、直列接続されたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタからなるインバータ回路を２段縦続接続した回路によって構成されている。
２５（１）〜２５（ｍ）は入力ノードＩＮが上記第５の共通線２４に電気的に接続されるとともに、それぞれにクロック信号を必要とする内部回路（第２のマクロセル）２６のクロック入力ノードが電気的に接続される複数のクロック信号供給線２７（１）〜２７（ｓ）が接続される第６の共通線２８に出力ノードＯＵＴが電気的に接続される複数のメインドライバで、例えば図５に示すように、直列接続されたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタからなるインバータ回路を２段縦続接続した回路によって構成されている。
【００２４】
なお、上記プリドライバ２２（１）〜２２（ｍ）及びメインドライバ２５（１）〜２５（ｍ）はそれぞれインバータ回路を２段縦続接続した回路にて構成したが、２段に限られるものではなく何段でも良いものである。ただし、プリドライバを構成するインバータの数とメインドライバを構成するインバータ回路の数の和は偶数になるようにした方が良い。
また、上記クロック入力ドライバ１１は、図４及び図５に示した上記プリドライバ１５（１）〜１５（ｍ）、２２（１）〜２２（ｍ）及びメインドライバ１９（１）〜１９（ｍ）、２５（１）〜２５（ｍ）と同様に、インバータ回路を２段縦続接続した回路にて構成されてもよい。
【００２５】
次に、図３に示す回路構成にされた第１及び第２のクロックドライバ回路１４及び２１ａ〜２１ｔを、図１及び図２に示したマスタチップに配置、形成した例について説明する。この例においては、マスタチップのセル領域２における第２の方向に３分割し、３分割された領域にそれぞれ第２のクロックドライバ回路２１ａ〜２１ｃを配置したものについて説明する。なお、この例では、３つの第２のクロックドライバ回路２１ａ〜２１ｃについて説明しているが、ｔは３に限られるものでなく、複数であればよい。
また、図６において、繁雑さを避けるため、電源線及び接地線からなる電源線対は示していないが、この実施の形態１においては、半導体基板１のセル領域２の一主面上に第１の方向に沿ってセル領域２を横切って直線上に配置される電源線対が所定間隔［２１０ＢＣ｛Ｂａｓｉｃ Ｃｅｌｌ、１Ｂａｓｉｃ Ｃｅｌｌは基本セル８の幅（第２の方向に沿った長さ）であり、この実施の形態１では２．６５μｍ｝］毎に配置されている。なお、この実施の形態１においては、半導体基板１のセル領域２の第２の方向に沿った長さを９ｍｍにしているため、各分割された領域には複数の電源線対が配置される。
【００２６】
まず、第１のクロックドライバ回路１４について説明する。
第１のクロックドライバ回路１４を構成する複数のプリドライバ１５（１）〜１５（ｍ）は、複数のマクロセル配置領域９の１つのマクロセル配置領域９、この実施の形態１にあっては複数のマクロセル配置領域９のうちの中央に位置するマクロセル配置領域９（以下、ドライバ用マクロセル配置領域と便宜上称す）に、互いに所定間隔を有して配置、形成される。
各プリドライバ１５（１）〜１５（ｍ）は、詳細には、図７に示すように、電源線３１と接地線３２とからなる電源線対とドライバ用マクロセル配置領域９との交差部に形成、つまり、電源線対を構成する電源線３１と接地線３２との間のドライバ用マクロセル配置領域９に形成される。
【００２７】
各プリドライバ１５内の配線は、第１のマクロセル４０となる論理回路内及び第２のマクロセル２０となる内部回路内の配線並びに論理回路間の配線及び論理回路と内部回路間の配線と同様に、第２の方向（図７図示横方向）に沿って配置される直線状の第１の配線又は第１の方向（図７図示縦方向）に沿って配置される直線状の第２の配線の少なくとも一方の配線にて構成される。
なお、第１の配線は基本セル８を構成する電極対上に層間絶縁膜を介して形成される第１の導電体層にて形成され、第２の配線は第１の導電体層上に層間絶縁膜を介して形成される第２の導電体層にて形成される。第１の導電体層と第２の導電体層との上下関係は逆であってもよい。第１及び第２の導電体層は、アルミニウム金属層（アルミニウム合金層を含む）によって形成される。
【００２８】
上記電源線３１は電源電位が印加され、接地線３２は接地電位とされる。電源線対を構成する電源線３１と接地線３２とは隣接しかつ平行に配置され、第２の導電体層によって形成される。電源線３１と接地線３２とからなる電源線対は、半導体基板１のセル領域２の一主面上に第１の方向に沿ってセル領域２を横切って直線上に配置される。
電源線対を構成する電源線３１の外側辺と接地線３２の外側辺との距離は、この実施の形態１では４６ＢＣであるので、プリドライバ１５は電源線３１と接地線３２との間に十分に形成できる。
【００２９】
なお、図７において、プリドライバ１５の第２の方向に沿った長さを電源線３１の外側辺から接地線３２の外側辺までとしているが、これに限られるものではなく、プリドライバ１５の構成によっては、電源線３１の外側辺と接地線３２の外側辺との距離より短いものであってもよい。要はプリドライバ１５が電源線対を構成する電源線３１と接地線３２との間に配置されていればよい。
【００３０】
各プリドライバ１５は図７に示すように電源線３１から電源線２９を介して電源電位Ｖｃｃが与えられ、接地線３２に接地線３０を介して接続されて接地電位ＧＮＤが与えられる。電源線２９は第１の導電体層にて形成され、コンタクトホール３３を介してプリドライバ１５に電気的に接続されるとともにコンタクトホール３４を介して電源線３１に電気的に接続される。接地線３０は第１の導電体層にて形成され、コンタクトホール３５を介してプリドライバ１５に電気的に接続されるとともにコンタクトホール３６を介して接地線３２に電気的に接続される。
【００３１】
第１のクロックドライバ回路１４を構成するメインドライバ１９（１）〜１９（ｍ）はドライバ用マクロセル配置領域９に互いに所定間隔を有して配置、形成される。この実施の形態１においては、メインドライバ１９とプリドライバ１５とはドライバ用マクロセル配置領域内に交互に配置される。しかし、これに限られるものではなく、プリドライバ１５及びメインドライバ１９の数に合わせて任意に配置してよい。
各メインドライバ１９は、詳細には、図８に示すように、電源線２５と接地線２６とからなる電源線対とドライバ用マクロセル配置領域９との交差部に形成、つまり、電源線対を構成する電源線２５と接地線２６との間のドライバ用マクロセル配置領域９に形成される。
【００３２】
各メインドライバ１９内の配線は、プリドライバ１５と同様に第２の方向に沿って配置される直線状の第１の配線又は第１の方向に沿って配置される直線状の第２の配線の少なくとも一方の配線にて構成される。また、メインドライバ１９は電源線２５と接地線２６との間に十分に形成できる。
なお、図８において、メインドライバ１９の第２の方向に沿った長さを電源線３１の外側辺から接地線３２の外側辺までとしているが、これに限られるものではなく、メインドライバ１９の構成によっては、電源線３１の外側辺と接地線３２の外側辺との距離より短いものであってもよい。要はメインドライバ１９が電源線対を構成する電源線３１と接地線３２との間に配置されていればよい。
【００３３】
各メインドライバ１９は図８に示すように電源線３１から電源線２９を介して電源電位Ｖｃｃが与えられ、接地線３２に接地線３０を介して接続されて接地電位ＧＮＤが与えられる。電源線２９はコンタクトホール３７を介してメインドライバ１９に電気的に接続されるとともにコンタクトホール３８を介して電源線３１に電気的に接続される。接地線３０はコンタクトホール３９を介してメインドライバ１９に電気的に接続されるとともにコンタクトホール４０を介して接地線３２に電気的に接続される。
なお、ドライバ用マクロセル配置領域９における電源線対を構成する電源線２５と接地線２６との間の領域以外には、第１のマクロセル５５及び第２のマクロセル２６が適宜配置されている。
【００３４】
第１の共通線１６は、図６に示すように、ドライバ用マクロセル配置領域９に沿い、かつ第２の方向に沿った直線上に配置される。第１の共通線１６は第１の導電体層にて形成される。第１の共通線１６は、図７に示すように、第２の導電体層にて形成され、第１の方向に沿った直線上に配置される配線４１を介して複数のプリドライバ１５（１）〜１５（ｍ）の入力ノードに電気的に接続され、複数のプリドライバ１５（１）〜１５（ｍ）の入力ノードを短絡する。
【００３５】
第２の共通線１８は、図６に示すように、ドライバ用マクロセル配置領域９に沿い、かつ第２の方向に沿った直線上に配置される。第２の共通線１８は第１の導電体層にて形成される。第２の共通線１８は、図７に示すように、第２の導電体層にて形成され、第１の方向に沿った直線上に配置される配線４２を介して複数のプリドライバ１５（１）〜１５（ｍ）の出力ノードに電気的に接続されるとともに、図８に示すように、第２の導電体層にて形成され、第１の方向に沿った直線上に配置される配線４３を介して複数のメインドライバ１９（１）〜１９（ｍ）の入力ノードに接続され、複数のプリドライバ１５（１）〜１５（ｍ）の出力ノード及び複数のメインドライバ１９（１）〜１９（ｍ）の入力ノードを短絡する。
【００３６】
第３の共通線２０は、図６に示すように、ドライバ用マクロセル配置領域９に沿い、かつ第２の方向に沿った直線上に配置される。第３の共通線２０は第１の導電体層にて形成される。第３の共通線２２は、図８に示すように、第２の導電体層にて形成され、第１の方向に沿った直線上に配置される配線４４を介して複数のメインドライバ１９（１）〜１９（ｍ）の出力ノードに接続され、複数のメインドライバ１９（１）〜１９（ｍ）の出力ノードを短絡する。
第３の共通線２０の線幅は、第１及び第２の共通線１６及び１８の線幅より大きくしてある。つまり、次の理由によって第３の共通線２０の線幅を大きくしてある。
【００３７】
第１の共通線１６に接続されるのは複数のプリドライバ１５（１）〜１５（ｍ）の入力ノードであり、図４に示すように、入力ノードＩＮが接続されるのはＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのゲート電極であるため、第１の共通線１６に接続される負荷容量値は小さい。また、第２の共通線１８に接続されるのは複数のメインドライバ１９（１）〜１９（ｍ）の入力ノードであり、図５に示すように、入力ノードＩＮが接続されるのはＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのゲート電極であるため、第２の共通線１８に接続される負荷容量値は小さい。これに対して、第３の共通線２０に接続されるのは、第４の共通線２３ａ〜２３ｃを介して複数の第２のクロックドライバ回路２１ａ〜２１ｃにおける複数のプリドライバ２２ａ（１）〜２２ａ（ｍ）、２２ｂ（１）〜２２ｂ（ｍ）、２２ｃ（１）〜２２ｃ（ｍ）の入力ノードであるため、負荷容量値は第１及び第２の共通線１６、１８に接続される負荷容量値より大きい。
また、第２の共通線１８の線幅は、接続される負荷容量値の違いにより、第１の共通線１６の線幅より大きくしてある。
【００３８】
次に、３つの第２のクロックドライバ回路２１ａ〜２１ｃについて説明する。各第２のクロックドライバ回路２１ａ〜２１ｃは、図６に示すように、半導体基板１のセル領域２における複数のマクロセル配置領域９が第２の方向（図６の図示上縦方向）に３分割される領域に対応して配置される。
すなわち、第２のクロックドライバ回路２１ａは図６において図示下１／３の領域における第２の方向に沿った中央部に配置され、第２のクロックドライバ回路２１ｂは図６において図示中央１／３の領域における第２の方向に沿った中央部に配置され、第２のクロックドライバ回路２１ｃは図６において図示上１／３の領域における第２の方向に沿った中央部に配置される。言い換えれば、３つのクロックドライバ回路２１ａ〜２１ｃが第２の方向に沿って配置される。
【００３９】
そして、各第２のクロックドライバ回路２１ａ〜２１ｃはそれぞれ対応した分割領域の第２の方向に沿った中央部に配置される電源線対を構成する電源線３１と接地線３２との間に位置するマクロセル配置領域に、プリドライバ２２ａ（１）〜２２ａ（ｍ）、２２ｂ（１）〜２２ｂ（ｍ）、２２ｃ（１）〜２２ｃ（ｍ）及びメインドライバ２５ａ（１）〜２５ａ（ｍ）、２５ｂ（１）〜２５ｂ（ｍ）、２５ｃ（１）〜２５ｃ（ｍ）が配置される。
【００４０】
３つの第２のクロックドライバ回路２１ａ〜２１ｃは、配置位置が上記のように異なるものの、すべて同じ回路構成をしているので、理解しやすいように、クロックドライバ回路２１ａを代表して図６を用いて説明する。なお、説明の繁雑さを避けるため、添字ａ、ｂ、ｃを省略して説明する。
【００４１】
第２のクロックドライバ回路２１を構成するプリドライバ２２（１）〜２２（ｍ）は複数のマクロセル配置領域９の２以上の所定数（この例においてはｎ個）のマクロセル配置領域のそれぞれに、第１の方向に沿った同一直線上に互いに所定間隔を有して配置、形成される。この実施の形態１において所定間隔は、すべてにおいてマクロセル配置領域１つおきにしてあるが、これに限られるものではなく、プリドライバ２２の数に合わせて任意に配置してよい。
【００４２】
各プリドライバ２２は、詳細には、図９に示すように、電源線３１と接地線３２とからなる電源線対とマクロセル配置領域９との交差部に形成、つまり、電源線対を構成する電源線３１と接地線３２との間のマクロセル配置領域９に形成される。
各プリドライバ２２内の配線は、上記第１のクロックドライバ回路１４のプリドライバ１５内の配線と同様に第２の方向に沿って配置される直線状の第１の配線又は第１の方向に沿って配置される直線状の第２の配線の少なくとも一方の配線にて構成される。
【００４３】
各プリドライバ２２の第２の方向に沿った長さは、図９において、電源線３１の外側辺から接地線３２の外側辺までとしているが、これに限られるものではなく、プリドライバ２２の構成によっては、電源線３１の外側辺と接地線３２の外側辺との距離より短いものであってもよい。要はプリドライバ２２が電源線対を構成する電源線３１と接地線３２との間に配置されていればよい。
【００４４】
各プリドライバ２２は図９に示すように電源線３１から電源線２９を介して電源電位Ｖｃｃが与えられ、接地線３２に接地線３０を介して接続されて接地電位ＧＮＤが与えられる。電源線２９はマクロセル配置領域９の一側部（図示上側側部）上に第２の方向に沿ってマクロセル配置領域９全長に亙って配置される。電源線２９は第１の導電体層にて形成され、コンタクトホール３３を介してプリドライバ２２に電気的に接続されるとともにコンタクトホール３４を介して電源線３１に電気的に接続される。接地線３０はマクロセル配置領域９の他側部（図示下側側部）上に第２の方向に沿ってマクロセル配置領域９全長に亙って配置される。接地線３０は第１の導電体層にて形成され、コンタクトホール３５を介してプリドライバ２２に電気的に接続されるとともにコンタクトホール３６を介して接地線３２に電気的に接続される。
【００４５】
メインドライバ２５（１）〜２５（ｍ）は複数のマクロセル配置領域９の、プリドライバ２２（１）〜２２（ｍ）が配置されるマクロセル配置領域９以外の２以上の所定数（この例においてはｍ個）のマクロセル配置領域のそれぞれに、第１の方向に沿った同一直線上に互いに所定間隔を有して配置、形成される。この実施の形態１において所定間隔は、すべてにおいてマクロセル配置領域１つおきにしてある。つまり、メインドライバ２５とプリドライバ２２とは第１の方向に沿った同一直線上に交互に配置される。しかし、これに限られるものではなく、メインドライバ２５の数に合わせて任意に配置してよい。
各メインドライバ２５は、詳細には、図１０に示すように、電源線３１と接地線３２とからなる電源線対とマクロセル配置領域９との交差部に形成、つまり、電源線対を構成する電源線３１と接地線３２との間のマクロセル配置領域９に形成される。
【００４６】
各メインドライバ２５内の配線は、プリドライバ２２と同様に第２の方向に沿って配置される直線状の第１の配線又は第１の方向に沿って配置される直線状の第２の配線の少なくとも一方の配線にて構成される。また、メインドライバ１９は電源線３１と接地線３２との間に十分に形成できる。
なお、図１０において、メインドライバ２２の第２の方向に沿った長さを電源線３１の外側辺から接地線３２の外側辺までとしているが、これに限られるものではなく、メインドライバ２５の構成によっては、電源線３１の外側辺と接地線３２の外側辺との距離より短いものであってもよい。要はメインドライバ２５が電源線対を構成する電源線３１と接地線３２との間に配置されていればよい。
【００４７】
各メインドライバ２５は図１０に示すように電源線３１から電源線２９を介して電源電位Ｖｃｃが与えられ、接地線３２に接地線３０を介して接続されて接地電位ＧＮＤが与えられる。電源線２９はコンタクトホール３７を介してメインドライバ２５に電気的に接続されるとともにコンタクトホール３８を介して電源線３１に電気的に接続される。接地線３０はコンタクトホール３９を介してメインドライバ２５に電気的に接続されるとともにコンタクトホール４０を介して接地線３１に電気的に接続される。
【００４８】
第４の共通線２３は、図６に示すように、複数のプリドライバ２２（１）〜２２（ｍ）及び複数のメインドライバ２５（１）〜２５（ｍ）上に位置する第１の方向に沿った直線上に配置される。第４の共通線２３は第２の導電体層にて形成され、電源線対を構成する電源線３１と接地線３２との間に電源線３１と接地線３２と平行に配置される。第４の共通線２３は図９に示すようにコンタクトホール４６を介して複数のプリドライバ２２（１）〜２２（ｍ）の入力ノードに電気的に接続され、複数のプリドライバ２２（１）〜２２（ｍ）の入力ノードを短絡する。第４の共通線２３は第３の共通線２０にその交差部にてコンタクトホール４５を介して電気的に接続される。
【００４９】
第５の共通線２４は、図６に示すように、複数のプリドライバ２２（１）〜２２（ｍ）及び複数のメインドライバ２５（１）〜２５（ｍ）上に位置する第１の方向に沿った直線上に配置される。第２の共通線１８は第２の導電体層にて形成され、電源線対を構成する電源線３１と接地線３２との間に第４の共通線２３と平行に配置される。第５の共通線２４は図９に示すようにコンタクトホール４７を介して複数のプリドライバ２２（１）〜２２（ｍ）の出力ノードに電気的に接続されるとともに、図１０に示すようにコンタクトホール４８を介して複数のメインドライバ２５（１）〜２５（ｍ）の入力ノードに接続され、複数のプリドライバ２２（１）〜２２（ｍ）の出力ノード及び複数のメインドライバ２５（１）〜２５（ｍ）の入力ノードを短絡する。
【００５０】
第６の共通線２８は、図６に示すように、複数のプリドライバ２２（１）〜２２（ｍ）及び複数のメインドライバ２５（１）〜２５（ｍ）上に位置する第１の方向に沿った直線上に配置される。第６の共通線２８は第２の導電体層にて形成され、電源線対を構成する電源線３１と接地線３２との間に第４の共通線２３と平行に配置される。第６の共通線２８は図１０に示すようにコンタクトホール４９を介して複数のメインドライバ２５（１）〜２５（ｍ）の出力ノードに接続され、複数のメインドライバ２５（１）〜２５（ｍ）の出力ノードを短絡する。
【００５１】
複数のクロック信号供給線２７（１）〜２７（ｓ）は、図６に示すように、第２のマクロセル２６がそれぞれ配置される複数のマクロセル配置領域９それぞれに対応して第２の方向に沿った直線上に配置される。
この実施の形態１においては、複数のマクロセル配置領域９すべてに対して１対１に対応してクロック信号供給線２７を配置しているが、隣り合う２つのマクロセル配置領域９に対して１つ、つまり２対１に対応してクロック信号供給線２７を配置してもよい。また、第２のマクロセル２７が配置されるマクロセル配置領域９に対してだけクロック信号供給線２７を配置してもよく、この場合、隣り合う２つのマクロセル配置領域９両者に第２のマクロセル２６が配置されれば、この隣り合う２つのマクロセル配置領域９に対して１つのクロック信号供給線２７を配置するようにしてもよい。
【００５２】
各クロック信号供給線２７（１）〜２７（ｓ）は、第１の導電体層にて形成され、配線領域１０上に、互いに平行に配置される。各クロック信号供給線２７（１）〜２７（ｓ）は、その中央部にてコンタクトホール５０を介して第６の共通線２８に電気的に接続される。各クロック信号供給線２７（１）〜２７（ｓ）は、対応したマクロセル配置領域９に配置された第２のマクロセル２６である内部回路のクロック入力ノードに配線５１を介して接続される。配線５１は第２の導電体層にて形成される。
【００５３】
第６の共通線２８の線幅は、第４及び第５の共通線２３及び２４の線幅より大きくしてある。つまり、次の理由によって第６の共通線２８の線幅を大きくしてある。
第４の共通線２３に接続されるのは複数のプリドライバ２２（１）〜２２（ｍ）の入力ノードであり、図４に示すように、入力ノードＩＮが接続されるのはＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのゲート電極であるため、第４の共通線２３に接続される負荷容量値は小さい。また、第５の共通線２３に接続されるのは複数のメインドライバ２５（１）〜２５（ｍ）の入力ノードであり、図５に示すように、入力ノードＩＮが接続されるのはＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタのゲート電極であるため、第５の共通線２３に接続される負荷容量値は小さい。これに対して、第６の共通線２８に接続されるのは、複数のクロック信号供給線２７（１）〜２７（ｓ）及び複数の内部回路２６のクロック入力ノードであるため、負荷容量値は大きい。
また、第５の共通線２３の線幅は、接続される負荷容量値の違いにより、第４の共通線２２の線幅より大きくしてある。
【００５４】
クロック入力ドライバ１１は、図６に示すように、第１のクロックドライバ回路１４が配置されるドライバ用マクロセル配置領域９の第２の方向に沿った中央部に配置される。この実施の形態１においては、クロック入力ドライバ１１は第２の方向に沿った中央部に配置される電源線対を構成する電源線３１と接地線３２との間に配置される。
クロック入力ドライバ１１の入力ノードは、半導体基板の一主面上に形成されたクロック入力パッド１２にクロック入力線１３を介して電気的に接続される。クロック入力線１３は、第１の導電体層にて形成される第２の方向に沿った第１の配線と、第２の導電体層にて形成される第１の方向に沿った第２の配線とによって形成される。
【００５５】
クロック入力ドライバ１１の出力ノードは、クロック出力線１７を介して第１の共通線１６に電気的に接続される。
クロック出力線１７は、第１の導電体層にて形成される第２の方向に沿った第１の配線と、第２の導電体層にて形成される第１の方向に沿った第２の配線とによって形成される。クロック出力線１７の一端はクロック入力ドライバ１１の出力ノードに、他端は第１の共通線１６における第２の方向の中央部に電気的に接続される。
【００５６】
なお、図６において、論理回路となる第１のマクロセル５５及びクロック信号を必要とする内部回路となる第２のマクロセル２６を繁雑さを避けるため、ランダムに配置して示しているが、実際は、電源線対を構成する電源線３１と接地線３２との間の領域を除いたマクロセル配置領域９全域において、効率よく、隙間なく（マクロセル間の絶縁領域（一般に１つの基本セルによってマクロセル間の電気的絶縁がなされる）は存在する）、第１及び第２のマクロセル４５及び２６が配置される。
【００５７】
次に、このように構成された半導体集積回路装置において、クロック入力パッド１２にクロック信号が入力されてから、第２のマクロセル２６である内部回路のクロック入力ノードにクロック信号が入力されるまでの動作について説明する。
クロック入力パッド１２に外部からクロック信号が入力されると、クロック入力線１３を介してクロック入力ドライバ１１に入力される。クロック入力ドライバ１１は入力されたクロック信号に基づいたクロック信号が出力され、このクロック信号がクロック出力線１７を介して第１の共通線１６に与えられ、第１のクロックドライバ回路１４の複数のプリドライバ１５（１）〜１５（ｎ）に入力される。
【００５８】
第１のクロックドライバ回路１４の複数のプリドライバ１５（１）〜１５（ｎ）の入力ノードはそれぞれ第１の共通線１６によって短絡され、第１の共通線１６に対する負荷容量値も小さいことから、複数のプリドライバ１５（１）〜１５（ｎ）の入力ノードそれぞれに現れるクロック信号の変化（立ち下がり及び立ち上がり）も同じになる。
第１のクロックドライバ回路１４の複数のプリドライバ１５（１）〜１５（ｎ）の出力ノードに現れるクロック信号の変化は同じである。しかも、第２の共通線１８にはその全長に亙って所定間隔を有し、分散させて複数のプリドライバ１５（１）〜１５（ｎ）の出力ノードが接続されるため、第２の共通線１８に現れるクロック信号の変化は第２の共通線１８の全長に亙って同じになる。
第２の共通線１８にて入力ノードが短絡される複数のメインドライバ１９（１）〜１９（ｍ）の出力ノードに現れるクロック信号の変化も同じになる。
【００５９】
複数のメインドライバ１９（１）〜１９（ｍ）の出力ノードは、第３の共通線２０に対してその全長に亙って所定間隔を有し、分散させて接続されるため、第３の共通線２０に現れるクロック信号の変化は第３の共通線２０の全長に亙って同じになる。
クロック信号は、第３の共通線２０にその交差部にて接続された複数の第４の共通線２３ａ〜２３ｔ（以下、２３ａ〜２３ｃとして説明する。）に与えられ、複数の第２のクロックドライバ回路２１ａ〜２１ｔ（以下、２１ａ〜２１ｃとして説明する）の複数のプリドライバ２２ａ（１）〜２２ａ（ｎ）、……２２ｔ（１）〜２２ｔ（ｎ）（以下、２２ｃ（１）〜２２ｃ（ｎ）として説明する）に入力される。
【００６０】
各第２のクロックドライバ回路２１ａ〜２１ｃの複数のプリドライバ２２ａ（１）〜２２ａ（ｎ）、２２ｂ（１）〜２２ｂ（ｎ）、２２ｃ（１）〜２２ｃ（ｎ）の入力ノードはそれぞれ対応した第４の共通線２３ａ〜２３ｃによって短絡され、第３の共通線２０及び第４の共通線２３ａ〜２３ｃに対する負荷容量値も小さいことから、複数のプリドライバ２２ａ（１）〜２２ａ（ｎ）、２２ｂ（１）〜２２ｂ（ｎ）、２２ｃ（１）〜２２ｃ（ｎ）の入力ノードそれぞれに現れるクロック信号の変化も同じになる。
【００６１】
複数のプリドライバ２２ａ（１）〜２２ａ（ｎ）、２２ｂ（１）〜２２ｂ（ｎ）、２２ｃ（１）〜２２ｃ（ｎ）の出力ノードに現れるクロック信号の変化は同じである。しかも、第５の共通線２４ａ〜２４ｃそれぞれにはその全長に亙って所定間隔を有し、分散させて複数のプリドライバ２２ａ（１）〜２２ａ（ｎ）、２２ｂ（１）〜２２ｂ（ｎ）、２２ｃ（１）〜２２ｃ（ｎ）の出力ノードが接続されるため、第５の共通線２４ａ〜２４ｃそれぞれに現れるクロック信号の変化は第５の共通線２４ａ〜２４ｃの全長に亙って同じになる。
第５の共通線２４ａ〜２４ｃにて入力ノードが短絡される複数のメインドライバ２５ａ（１）〜２５ａ（ｍ）、２５ｂ（１）〜２５ｂ（ｍ）、２５ｃ（１）〜２５ｃ（ｍ）の出力ノードに現れるクロック信号の変化も同じになる。
【００６２】
複数のメインドライバ２５ａ（１）〜２５ａ（ｍ）、２５ｂ（１）〜２５ｂ（ｍ）、２５ｃ（１）〜２５ｃ（ｍ）の出力ノードは、第６の共通線２８ａ〜２８ｃに対してその全長に亙って所定間隔を有し、分散させて接続されるため、第６の共通線２８ａ〜２８ｃそれぞれに現れるクロック信号の変化は第６の共通線２８ａ〜２８ｃの全長に亙って同じになる。
要するに、クロック入力パッド１２に入力されるクロック信号の変化は、第６の共通線２８ａ〜２８ｃの全長に亙って同じに現れる。言い換えれば、クロック入力パッド１２に入力されるクロック信号の第６の共通線２８ａ〜２８ｃに到達時間のずれ、すなわちクロックスキューは第６の共通線２８ａ〜２８ｃの全長に亙ってほとんどない。
【００６３】
第６の共通線２８ａ〜２８ｃに伝達されたクロック信号はクロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）を介してクロック信号を必要とする内部回路（第２のマクロセル２６）のクロック入力ノードに与えられる。
この時、クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）それぞれの第６の共通線２８ａ〜２８ｃとの接続点、つまり中央部におけるクロック信号の変化は同じであるものの、両端部におけるクロック信号の変化は中央部におけるクロック信号の変化より若干遅れる。
【００６４】
しかるに、クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）それぞれの長さは、マクロセル配置領域９の第２の方向に沿った長さの１／３にされており、クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）それぞれの配線抵抗及び配線容量は小さなものである。しかも、クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）それぞれに接続される第２のマクロセル２６の数も少ない。
その結果、クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）の中央部におけるクロック信号の変化に対して一番遅れる両端部におけるクロック信号の変化の遅れも非常に小さいものとなる。
要するに、第２のマクロセル２６すべてに対してクロックスキューが低減されたクロック信号が与えられる。
【００６５】
この実施の形態１は、以上に述べたことから明らかな如く、次のような効果を奏するものである。
（イ）クロック入力パッド１２に入力されたクロック信号の変化は、第６の共通線２８ａ〜２８ｃの全長に亙って同じに変化し、クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）による時間的遅れも非常に小さなものとすることができる。結果として、クロック信号を必要とする内部回路となる第２のマクロセル２６すべてに対してクロックスキューが低減されたクロック信号が与えられる。
【００６６】
（ロ）第１のクロックドライバ回路１４を構成する複数のプリドライバ１５（１）〜１５（ｎ）と複数のメインドライバ１９（１）〜１９（ｍ）、並びに第２のクロックドライバ回路２１ａ〜２１ｃを構成する複数のプリドライバ２２ａ（１）〜２２ａ（ｎ）、２２ｂ（１）〜２２ｂ（ｎ）、２２ｃ（１）〜２２ｃ（ｎ）と複数のメインドライバ２５ａ（１）〜２５ａ（ｍ）、２５ｂ（１）〜２５ｂ（ｍ）、２５ｃ（１）〜２５ｃ（ｍ）は、第１のマクロセル５５及び第２のマクロセル２６が配置されない電源線対を構成する電源線３１と接地線３２との間に配置されるため、セル領域２に対する第１及び第２のマクロセル４５及び２６の数を減らすことなく、第１のクロックドライバ回路１４及び第２のクロックドライバ回路２１ａ〜２１ｃをセル領域２内に配置できる。
【００６７】
（ハ）クロック入力線１３、クロック出力線１７、第１ないし第３の共通線１６ａ、１８、２０、２３ａ〜２３ｃ、２４ａ〜２４ｃ、２８ａ〜２８ｃ、及びクロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）それぞれを、その線幅の狭いものを使用しても、第２のマクロセル２６すべてに対してクロックスキューが低減されたクロック信号が与えられる。その結果、クロック入力線１３、クロック出力線１７、第１ないし第３の共通線１６ａ、１８、２０、２３ａ〜２３ｃ、２４ａ〜２４ｃ、２８ａ〜２８ｃ、及びクロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）すべてによる配線としての総面積を小さくできるため、配線としての容量値を低くでき、第１のクロックドライバ回路１４及び第２のクロックドライバ回路２１ａ〜２１ｃによる消費電力の低減も図れる。
（ニ）図６に示したもの第２のクロックドライバ回路２１ａ〜２１ｃのうちの一つを、基本構成ブロックとできるため、セル領域２の第２の方向の長さが長くなった場合でも、この基本構成ブロックを追加することによって対応でき、同等のクロックスキューを持った種々の半導体集積回路装置を得られる。
【００６８】
なお、上記実施の形態１において、クロック入力ドライバ１１の入力ノードがクロック入力線１３を介して入力パッド１２に接続する構成にしたが、クロック入力ドライバ１１の入力ノードと入力パッド１２との間にＰＬＬ回路を介在させてクロック入力ドライバ１１に入力されるクロック信号を安定化したものであってもよい。
【００６９】
実施の形態２．
図１１ないし図１３はこの発明の実施の形態２を示すものであり、上記した実施の形態１に対して以下の点が相違するだけであり、その他は同様のものである。
すなわち、実施の形態１における第１ないし第３の共通線１６、１８、２０及びクロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）が第１の導電体層にて形成されているのに対して、この実施の形態２においては、第１及び第２の導電体層とは異なる層である第３の導電体層をさらに設け、これら第１ないし第３の共通線１６、１８、２０及びクロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）を第３の導電体層にて形成している。
なお、第３の導電体層は第２の導電体層上に層間絶縁膜を介して形成され、アルミニウム金属層（アルミニウム合金層を含む）によって形成される。
【００７０】
第１ないし第３の共通線１６、１８、２０は、実施の形態１と同様に第１のクロックドライバ回路１４の複数のプリドライバ１５（１）〜１５（ｍ）及び複数のメインドライバ１９（１）〜１９（ｍ）上に位置し、第２の方向に沿った直線上に配置される。しかも、第１ないし第３の共通線１６、１８、２０は、第３の導電体層にて形成されるため、複数のプリドライバ１５（１）〜１５（ｍ）及び複数のメインドライバ１９（１）〜１９（ｍ）が形成されるドライバ用マクロセル配置領域９の直上部にも配置できるものであり、この実施の形態２では、第１ないし第３の共通線１６、１８、２０をドライバ用マクロセル配置領域９の直上部に配置している。
【００７１】
第１の共通線１６と第１のクロックドライバ回路１４の複数のプリドライバ１５（１）〜１５（ｍ）の入力ノードとの電気的接続はコンタクトホール５７を介して行われる。
第２の共通線１８と第１のクロックドライバ回路１４の複数のプリドライバ（１５）〜１５（ｍ）の出力ノード及び複数のメインドライバ１９（１）〜１９（ｍ）の入力ノードとの電気的接続は、それぞれコンタクトホール５８及び５９を介して行われる。
第３の共通線２０と第１のクロックドライバ回路１４の複数のメインドライバ１９（１）〜１９（ｍ）の出力ノードとの電気的接続は、コンタクトホール６０を介して行われる。
第３の共通線２０と複数の第４の共通線２３ａ〜２３ｃとの電気的接続は、上記した実施の形態１と同様にコンタクトホール４５を介して行われる。
【００７２】
複数のクロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）それぞれは、第２のマクロセル２６がそれぞれ配置される複数のマクロセル配置領域９それぞれに対応し、その直上部における第２の方向に沿った直線上に配置される。
各クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）それぞれは、対応したマクロセル配置領域９に配置された第２のマクロセル２６である内部回路のクロック入力ノードにコンタクトホール５５を介して接続される。
各複数のクロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）と対応の複数の第６の共通線２８ａ〜２８ｃとの電気的接続は上記した実施の形態１と同様にコンタクトホール５０を介して行われる。
なお、図１１において、実施の形態１を示した図に付した符号と同一符号は同一又は相当部分を示している。
【００７３】
このように構成された半導体集積回路装置にあっても、上記した実施の形態１と同様の効果（イ）〜（ニ）を奏する他、（ホ）各クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）を対応したマクロセル配置領域９の直上部に配置しているため、配線領域１０を有効活用でき、ひいては半導体基板１の小面積化を図れるとともに、配線領域１０における第１及び第２のマクロセル５５、２６間を接続するための配線（第１及び第２の導電体層にて形成される）の最適化が図れるとともに、（ヘ）各クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）と第２のマクロセル２６の入力ノードとの電気的接続をコンタクトホール５５を介して行っているため、この電気的接続によるクロックスキューがほとんどないという効果を有する。
また、（ト）第１ないし第３の共通線１６、１８、２０もドライバ用マクロセル配置領域９の直上部に配置できるため、配線領域１０を有効活用でき、ひいては半導体基板１の小面積化を図れるという効果を有する。
【００７４】
なお、上記実施の形態２においては、第４ないし第６の共通線２３ａ〜２３ｃ、２４ａ〜２４ｃ、２８ａ〜２８ｃを実施の形態１と同様に第２の導電体層にて形成したものを示したが、第１ないし第３の導電体層とは異なる層である第４の導電体層にて形成したものであっても同様の効果を奏するものである。
なお、第４の導電体層は第３の導電体層上に層間絶縁膜を介して形成され、アルミニウム金属層（アルミニウム合金層を含む）によって形成される。第３の導電体層と第４の導電体層との上下関係は逆であってもよい。
【００７５】
また、第３の導電体層又は第３及び第４の導電体層を用いた場合、第１ないし第３の共通線１６、１８、２０、第４ないし第６の共通線２３ａ〜２３ｃ、２４ａ〜２４ｃ、２８ａ〜２８ｃ、及び複数のクロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）は、以下のような導電体層で形成したものであってもよく、これらの例においても、上記した実施の形態２と同様な効果を奏する。
【００７６】
態様１．
第１の共通線１６を第１の導電体層にて形成する。
第２の共通線１８を第１の導電体層にて形成する。
第３の共通線２０を第１の導電体層にて形成する。
第４の共通線２３ａ〜２３ｃを第２の導電体層にて形成する。
第５の共通線２４ａ〜２４ｃを第２の導電体層にて形成する。
第６の共通線２８ａ〜２８ｃを第２の導電体層にて形成する。
クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）を第３の導電体層にて形成する。
【００７７】
態様２．
第１の共通線１６を第１の導電体層にて形成する。
第２の共通線１８を第１の導電体層にて形成する。
第３の共通線２０を第１の導電体層にて形成する。
第４の共通線２３ａ〜２３ｃを第２の導電体層にて形成する。
第５の共通線２４ａ〜２４ｃを第２の導電体層にて形成する。
第６の共通線２８ａ〜２８ｃを第３の導電体層にて形成する。
クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）を第３の導電体層にて形成する。
【００７８】
態様３．
第１の共通線１６を第１の導電体層にて形成する。
第２の共通線１８を第１の導電体層にて形成する。
第３の共通線２０を第１の導電体層にて形成する。
第４の共通線２３ａ〜２３ｃを第４の導電体層にて形成する。
第５の共通線２４ａ〜２４ｃを第４の導電体層にて形成する。
第６の共通線２８ａ〜２８ｃを第３の導電体層にて形成する。
クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）を第３の導電体層にて形成する。
【００７９】
態様４．
第１の共通線１６を第１の導電体層にて形成する。
第２の共通線１８を第１の導電体層にて形成する。
第３の共通線２０を第４の導電体層にて形成する。
第４の共通線２３ａ〜２３ｃを第４の導電体層にて形成する。
第５の共通線２４ａ〜２４ｃを第２の導電体層にて形成する。
第６の共通線２８ａ〜２８ｃを第３の導電体層にて形成する。
クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）を第３の導電体層にて形成する。
【００８０】
態様５．
第１の共通線１６を第１の導電体層にて形成する。
第２の共通線１８を第１の導電体層にて形成する。
第３の共通線２０を第４の導電体層にて形成する。
第４の共通線２３ａ〜２３ｃを第２の導電体層にて形成する。
第５の共通線２４ａ〜２４ｃを第２の導電体層にて形成する。
第６の共通線２８ａ〜２８ｃを第２の導電体層にて形成する。
クロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）を第３の導電体層にて形成する。
【００８１】
上記態様にて示したものにおいて、第３の共通線２０と第４の共通線２３ａ〜２３ｃとを同じ導電体層にて形成したものは、これら第３の共通線２０と第４の共通線２３ａ〜２３ｃとの電気的接続をコンタクトホールを介して行なう必要がなく、直接行なえ、電気的接続部による抵抗の増大を抑えられる。また、第６の共通線２８ａ〜２８ｃとクロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）とを同じ導電体層にて形成したものも、これら第６の共通線２８ａ〜２８ｃとクロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）との電気的接続をコンタクトホールを介して行なう必要がなく、直接行なえ、電気的接続部による抵抗の増大を抑えられる。
【図面の簡単な説明】
【図１】この発明の実施の形態における半導体集積回路装置に用いられるマスタチップの概略平面図。
【図２】図１に示した概略平面図における概略部分拡大図。
【図３】この発明の実施の形態１を示す回路図。
【図４】図３に示したプリドライバ１５（１）〜１５（ｎ）、２２（１）〜２２（ｎ）を示す回路図。
【図５】図３に示したメインドライバ１９（１）〜１９（ｍ）、２５（１）〜２５（ｍ）を示す回路図。
【図６】この発明の実施の形態１を示す平面パターン図。
【図７】図６に示した第１のクロックドライバ回路１４のプリドライバ１５（１）〜１５（ｎ）部分の部分拡大平面パターン図。
【図８】図６に示した第１のクロックドライバ回路１４のメインドライバ１９（１）〜１９（ｍ）部分の部分拡大平面パターン図。
【図９】図６に示した第２のクロックドライバ回路２１ａ〜２１ｃのプリドライバ２２ａ（１）〜２２ａ（ｎ）〜２２ｃ（１）〜２２ｃ（ｎ）部分の部分拡大平面パターン図。
【図１０】図６に示した第２のクロックドライバ回路２１ａ〜２１ｃのメインドライバ２５ａ（１）〜２５ａ（ｍ）〜２５ｃ（１）〜２５ｃ（ｍ）部分の部分拡大平面パターン図。
【図１１】この発明の実施の形態２を示す平面パターン図。
【図１２】図１１に示した第３の共通線２２ａ、２２ｂ、２２ｃ及びクロック信号供給線２１ａ（１）〜２１ａ（ｓ）、２１ｂ（１）〜２１ｂ（ｓ）、２１ｃ（１）〜２１ｃ（ｓ）を示す平面パターン図。
【図１３】図１１に示した第４ないし第６の共通線２３ａ〜２３ｃ、２４ａ〜２４ｃ、２８ａ〜２８ｃを示す平面パターン図。
【図１４】従来の半導体集積回路装置を示す平面パターン図。
【図１５】従来の他の半導体集積回路装置を示す部分平面パターン図。
【符号の説明】
１ 半導体基板、２ セル領域、４ 第１の電極、５ 第２の電極、６ Ｎ型拡散領域、７ Ｐ型拡散領域、８ 基本セル、９ マクロセル配置領域、１０配線領域、１１ クロック入力ドライバ、１２ クロック入力パッド、１３ クロック入力線、１４ 第１のクロックドライバ回路、１５（１）〜１５（ｎ）プリドライバ、１６ 第１の共通線、１７ クロック出力線、１８ 第２の共通線、１９（１）〜１９（ｍ） メインドライバ、２０ 第３の共通線、２１ａ〜２１ｔ 第２のクロックドライバ回路、２２ａ（１）〜２２ａ（ｎ）〜２２ｔ（１）〜２２ｔ（ｎ） プリドライバ、２３ａ〜２３ｔ 第４の共通線、２４ａ〜２４ｔ 第５の共通線、２５ａ（１）〜２５ａ（ｍ）〜２５ｔ（１）〜２５ｔ（ｍ） メインドライバ、２６ 第２のマクロセル、２７ａ（１）〜２７ａ（ｓ）〜２７ｔ（１）〜２７ｔ（ｓ） クロック信号供給線、２８ａ〜２８ｔ 第６の共通線、３１ 電源線、３２ 接地線、４６ 第１のマクロセル。

Claims (14)

1. 一主面に第１の方向に沿って配置される複数のマクロセル配置領域を有する半導体基板と、この半導体基板の各マクロセル配置領域上に上記第１の方向と直交する第２の方向に沿って配置される複数の電極対とを備え、
   上記半導体基板の各マクロセル配置領域に、上記第２の方向に沿って配置される複数のＮ型拡散領域と、上記第２の方向に沿って配置される複数のＰ型拡散領域とが上記第１の方向に沿って形成され、
   上記各電極対は、対応したマクロセル配置領域に形成される上記複数のＮ型拡散領域の隣り合う２つのＮ型拡散領域間に絶縁膜を介して形成される第１の電極と、この第１の電極と上記第１の方向に沿って配置されるとともに対応したマクロセル配置領域に形成される上記複数のＰ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁膜を介して形成される第２の電極とからなり、
   上記各電極対とその両側に位置する上記Ｎ型拡散領域及び上記Ｐ型拡散領域とによって基本セルを構成し、
   上記半導体基板の各マクロセル配置領域に、隣接する所定数の上記基本セルによって構成される論理回路となる第１のマクロセルが配置されるとともに、
   上記半導体基板の複数のマクロセル配置領域の２以上の所定数のマクロセル配置領域それぞれに、隣接する所定数の上記基本セルによって構成され、クロック信号を必要とする内部回路となる第２のマクロセルが配置されるものにおいて、
   上記半導体基板の複数のマクロセル配置領域のうちのいずれか１つのマクロセル配置領域に、それぞれが隣接する所定数の上記基本セルによって構成され、かつ互いに所定間隔を有して配置される複数のプリドライバ、及びこれら複数のプリドライバが配置されるマクロセル配置領域に、それぞれが隣接する所定数の上記基本セルによって構成され、かつ互いに所定間隔を有して配置される複数のメインドライバとを備える第１のクロックドライバ回路と、
   この第１のクロックドライバ回路の複数のプリドライバ及び複数のメインドライバが配置されるマクロセル配置領域に沿い、かつ上記第２の方向に沿った直線上に配置され、上記第１のクロックドライバ回路の複数のプリドライバの入力ノードに電気的に接続される第１の共通線と、
   上記第１のクロックドライバ回路の複数のプリドライバ及び複数のメインドライバが配置されるマクロセル配置領域に沿い、かつ上記第２の方向に沿った直線上に配置され、上記第１のクロックドライバ回路の複数のプリドライバの出力ノード及び複数のメインドライバの入力ノードに電気的に接続される第２の共通線と、
   上記第１のクロックドライバ回路の複数のプリドライバ及び複数のメインドライバが配置されるマクロセル配置領域に沿い、かつ上記第２の方向に沿った直線上に配置され、上記第１のクロックドライバ回路の複数のメインドライバの出力ノードに電気的に接続される第３の共通線とを備え、
   上記半導体基板の複数のマクロセル配置領域は、上記第２の方向に複数分割され、
   上記各分割された領域に対応して第２のクロックドライバ回路が配置され、
   上記各第２のクロックドライバ回路は、
   対応した分割領域において、上記半導体基板の複数のマクロセル配置領域の２以上の所定数のマクロセル配置領域のそれぞれに、隣接する所定数の上記基本セルによって構成され、それぞれが同一直線上に配置される複数のプリドライバと、
   対応した分割領域において、上記半導体基板の複数のマクロセル配置領域の、上記複数のプリドライバが配置されるマクロセル配置領域以外の２以上の所定数のマクロセル配置領域のそれぞれに、隣接する所定数の上記基本セルによって構成され、それぞれが上記複数のプリドライバが配置される同一直線上に配置される複数のメインドライバとを備え、
   上記各分割された領域に対応して、対応した分割領域に配置される上記第２のクロックドライバ回路の複数のプリドライバ及び複数のメインドライバ上に位置する上記第１の方向に沿った直線上に配置されるとともに、対応した分割領域に配置される上記第２のクロックドライバ回路の複数のプリドライバの入力ノードに電気的に接続されるとともに、上記第３の共通線に電気的に接続される第４の共通線と、対応した分割領域に配置される上記第２のクロックドライバ回路の複数のプリドライバ及び複数のメインドライバ上に位置する上記第１の方向に沿った直線上に配置されるとともに、対応した分割領域に配置される上記第２のクロックドライバ回路の複数のプリドライバの出力ノード及び対応した分割領域に配置される上記第２のクロックドライバ回路の複数のメインドライバの入力ノードに電気的に接続される第５の共通線と、対応した分割領域に配置される上記第２のクロックドライバ回路の複数のプリドライバ及び複数のメインドライバ上に位置する上記第１の方向に沿った直線上に配置されるとともに、対応した分割領域に配置される上記第２のクロックドライバ回路の複数のメインドライバの出力ノードに電気的に接続される第６の共通線と、上記第２のマクロセルがそれぞれ配置される上記複数のマクロセル配置領域それぞれに対応して上記第２の方向に沿った直線上に配置され、上記第６の共通線に電気的に接続されるとともに対応したマクロセル配置領域に配置された第２のマクロセルである内部回路のクロック入力ノードが電気的に接続される複数のクロック信号供給線とを設けたことを特徴とする半導体集積回路装置。
2. 上記第１のクロックドライバ回路が配置されるマクロセル配置領域は、上記第１の方向の中央部に位置するマクロセル配置領域であることを特徴とする請求項１記載の半導体集積回路装置。
3. 上記第３の共通線と上記第４の共通線の電気的接続は、それら共通線の交差部にて電気的に接続されることを特徴とする請求項１又は請求項２記載の半導体集積回路装置。
4. 上記半導体基板の一主面に形成され、上記半導体基板の一主面上に形成されたクロック入力パッドにクロック入力線を介して入力ノードが電気的に接続され、出力ノードが上記第１の共通線に電気的に接続されるクロック入力ドライバを、さらに備えていることを特徴とする請求項１ないし請求項３のいずれかに記載の半導体集積回路装置。
5. 上記クロック入力ドライバは、上記第１のクロックドライバ回路が配置されるマクロセル配置領域に配置されていることを特徴とする請求項４記載の半導体集積回路装置。
6. 上記各第４ないし第６の共通線は、対応した分割領域における第２の方向の中央部に配置され、
   上記各分割領域に配置される複数のクロック信号供給線は、その中央部にて対応した分割領域に配置される上記第６の共通線に電気的に接続されていることを特徴とする請求項１ないし請求項５のいずれかに記載の半導体集積回路装置。
7. 上記各分割領域それぞれに対応して、電源電位が印加される電源線と、この電源線に隣接しかつ平行に配置され、接地電位とされる接地線とからなる少なくとも一つの電源線対が上記半導体基板の一主面上に上記第１の方向に沿って直線上に配置され、
   上記各分割領域に配置される上記複数のプリドライバ及び上記複数のメインドライバは、対応した分割領域に配置される一つの電源線対の電源線と接地線との間に配置されることを特徴とする請求項１ないし請求項６のいずれかに記載の半導体集積回路装置。
8. 上記第１のマクロセルとなる論理回路内及び上記第２のマクロセルとなる内部回路内の配線並びに上記論理回路間の配線及び上記論理回路と上記内部回路間の配線は、上記電極対上に形成される第１の導電体層にて形成され、上記第２の方向に沿って配置される第１の配線、又は上記電極対上に形成される上記第１の導電体層とは異なる層である第２の導電体層にて形成され、上記第１の方向に沿って配置される第２の配線の少なくとも一方の配線にて構成され、
   上記第１ないし第３の共通線は上記第１の導電体層にて形成され、
   上記各第４ないし第６の共通線は上記第２の導電体層にて形成され、
   上記各複数のクロック信号供給線は上記第１の導電体層にて形成されていることを特徴とする請求項１ないし請求項７のいずれかに記載の半導体集積回路装置。
9. 上記第１のマクロセルとなる論理回路内及び上記第２のマクロセルとなる内部回路内の配線並びに上記論理回路間の配線及び上記論理回路と上記内部回路間の配線は、上記電極対上に形成される第１の導電体層にて形成され、上記第２の方向に沿って配置される第１の配線、又は上記電極対上に形成される上記第１の導電体層とは異なる層である第２の導電体層にて形成され、上記第１の方向に沿って配置される第２の配線の少なくとも一方の配線にて構成され、
   上記第１ないし第３の共通線は上記第１及び第２の導電体層とは異なる層で、かつ上記電極対上に形成される第３の導電体層にて形成され、
   上記各第４ないし第６の共通線は上記第２の導電体層若しくは上記第１ないし第３の導電体層とは異なる層で、かつ上記電極対上に形成される第４の導電体層にて形成され、
   上記各複数のクロック信号供給線は上記第３の導電体層にて形成され、上記各複数のクロック信号供給線のそれぞれは対応したマクロセル配置領域の直上部に配置されていることを特徴とする請求項１ないし請求項７のいずれかに記載の半導体集積回路装置。
10. 上記第１のマクロセルとなる論理回路内及び上記第２のマクロセルとなる内部回路内の配線並びに上記論理回路間の配線及び上記論理回路と上記内部回路間の配線は、上記電極対上に形成される第１の導電体層にて形成され、上記第２の方向に沿って配置される第１の配線、又は上記電極対上に形成される上記第１の導電体層とは異なる層である第２の導電体層にて形成され、上記第１の方向に沿って配置される第２の配線の少なくとも一方の配線にて構成され、
    上記第１ないし第３の共通線は上記第１の導電体層にて形成され、
    上記各第４ないし第６の共通線は上記第２の導電体層にて形成され、
    上記各複数のクロック信号供給線は上記第１及び第２の導電体層とは異なる層で、かつ上記電極対上に形成される第３の導電体層にて形成され、上記各複数のクロック信号供給線のそれぞれは対応したマクロセル配置領域の直上部に配置されていることを特徴とする請求項１ないし請求項７のいずれかに記載の半導体集積回路装置。
11. 上記第１のマクロセルとなる論理回路内及び上記第２のマクロセルとなる内部回路内の配線並びに上記論理回路間の配線及び上記論理回路と上記内部回路間の配線は、上記電極対上に形成される第１の導電体層にて形成され、上記第２の方向に沿って配置される第１の配線、又は上記電極対上に形成される上記第１の導電体層とは異なる層である第２の導電体層にて形成され、上記第１の方向に沿って配置される第２の配線の少なくとも一方の配線にて構成され、
    上記各第６の共通線は上記第１及び第２の導電体層とは異なる層で、かつ上記電極対上に形成される第３の導電体層にて形成され、
    上記各第４及び第５の共通線は上記第２の導電体層若しくは上記第１ないし第３の導電体層とは異なる層で、かつ上記電極対上に形成される第４の導電体層にて形成され、
    上記各複数のクロック信号供給線は上記第３の導電体層にて形成され、上記各複数のクロック信号供給線のそれぞれは対応したマクロセル配置領域の直上部に配置されていることを特徴とする請求項１ないし請求項７のいずれかに記載の半導体集積回路装置。
12. 上記第１ないし第３の共通線は上記第１の導電体層にて形成されていることを特徴とする請求項１１記載の半導体集積回路装置。
13. 上記第１のマクロセルとなる論理回路内及び上記第２のマクロセルとなる内部回路内の配線並びに上記論理回路間の配線及び上記論理回路と上記内部回路間の配線は、上記電極対上に形成される第１の導電体層にて形成され、上記第２の方向に沿って配置される第１の配線、又は上記電極対上に形成される上記第１の導電体層とは異なる層である第２の導電体層にて形成され、上記第１の方向に沿って配置される第２の配線の少なくとも一方の配線にて構成され、
    上記第１及び第２の共通線は上記第１の導電体層にて形成され、
    上記第３及び各第４の共通線は上記第１及び第２の導電体層とは異なる層で、かつ上記電極対上に形成される第３の導電体層にて形成され、
    上記各第５の共通線は上記第２の導電体層にて形成され、
    上記各第６の共通線は上記第１ないし第３の導電体層とは異なる層で、かつ上記電極対上に形成される第４の導電体層にて形成され、
    上記各複数のクロック信号供給線は上記第４の導電体層にて形成され、上記各複数のクロック信号供給線のそれぞれは対応したマクロセル配置領域の直上部に配置されていることを特徴とする請求項１ないし請求項７のいずれかに記載の半導体集積回路装置。
14. 上記第１のマクロセルとなる論理回路内及び上記第２のマクロセルとなる内部回路内の配線並びに上記論理回路間の配線及び上記論理回路と上記内部回路間の配線は、上記電極対上に形成される第１の導電体層にて形成され、上記第２の方向に沿って配置される第１の配線、又は上記電極対上に形成される上記第１の導電体層とは異なる層である第２の導電体層にて形成され、上記第１の方向に沿って配置される第２の配線の少なくとも一方の配線にて構成され、
    上記第１及び第２の共通線は上記第１の導電体層にて形成され、
    上記第３の共通線は、上記第１及び第２の導電体層とは異なる層で、かつ上記電極対上に形成される第３の導電体層にて形成され、上記第１のクロックドライバ回路が配置されるマクロセル配置領域の直上部に配置され、
    上記各第４ないし第６の共通線は上記第２の導電体層にて形成され、
    上記各複数のクロック信号供給線は上記第３の導電体層にて形成され、上記各複数のクロック信号供給線のそれぞれは対応したマクロセル配置領域の直上部に配置されていることを特徴とする請求項１ないし請求項７のいずれかに記載の半導体集積回路装置。

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