JP3555578B2 - Driving method of liquid crystal display device - Google Patents

Description

【００３８】
【表２】

【００３９】
表１、表２の比較から明らかなように、リセット電圧３０の印加後にある遅延時間を挿入して選択電圧３２を液晶セルに印加すると、図３の駆動法では表示の切り換えが不可能であったパルス幅の選択電圧３２を液晶に印加した場合でも、液晶のｏｎ／ｏｆｆの切り換えが可能となる。例えば、表１のデューティ比＝１／２４０、パルス幅＝５０μｓ、ｏｎ／ｏｆｆ電圧＝３Ｖ／０Ｖ、遅延時間＝０の条件では、表示のｏｎ／ｏｆｆ切り換えは不可能である。しかし、表２に示すように、５０μｓ以上の遅延時間を入れて同じ選択電圧３２を液晶セルに印加すると、ｏｎ／ｏｆｆ切り換えが可能となる。つまり、これはマトリクス型の表示で１ライン当たりの書き込み時間を、従来法の２００μｓから半分の１００μｓに改良できたことになる。また、さらに遅延時間５０μｓ以上でｏｎ電圧を３Ｖから５Ｖに上げると、パルス幅＝２５μｓのパルスにも応答し、１ライン当たりの書き込みを５０μｓに短縮出来ることも確認した。
【００４０】
図４は、本発明で用いる双安定液晶の挙動を示した動的シミュレーションの結果と、遅延期間Ｔ２および選択期間Ｔ３との関係を示している。横軸は時間、縦軸は液晶セル中央の分子のティルトを表しており、スタート時点はリセットパルスの切れた時である。この図に従えば、液晶分子は垂直に立った状態（ホメオロトロピックの配向状態）の後、後ろ側に少し倒れ（バックフロー）、再び戻って来てティルトが０゜に向かって進むものと、更に１８０゜の方向に動くものに分かれる。前者は０゜ユニフォーム配向状態への遷移であり、後者はこのティルトの変化の他にツイストも加わるので３６０゜ツイスト配向状態への遷移に相当する。ところで、この図で明らかなように０゜ユニフォーム配向状態への遷移にしても、３６０゜ツイスト配向状態への遷移にしても、リセットパルス３０の切れた直後は、液晶のバックフローという同一の過程を経ている点では全く挙動が同じである。すなわち、液晶の配向状態が０゜になるか３６０゜になるかは、このバックフロー後のトリガー（図４中の矢印）の与え方次第で決まる。
【００４１】
前述した２つの先の米国特許出願に開示された図３に示す駆動波形では、図４に示すように、リセット期間Ｔ１の経過直後に選択期間Ｔ３を設定した。そして、図３に示す駆動法の場合には、この選択期間Ｔ３が液晶のバックフロー後のトリガーを付与すべきタイミングまで延長される限り、液晶のｏｎ／ｏｆｆの切り換えを行うことができた。事実、表１に従えば、選択期間Ｔ３の長さを２００μｓまたは１００μｓと長くすれば、液晶のｏｎ／ｏｆｆの切り換えが可能であるが、この選択期間Ｔ３の長さを５０μｓと設定すると、液晶のｏｎ／ｏｆｆの切り換えが不可能である。
【００４２】
これに対して、第１実施例の駆動方法に係る図２（Ａ）および図２（Ｂ）の駆動方法によれば、リセット期間Ｔ１と選択期間Ｔ３との間に遅延期間Ｔ２を挿入し、この遅延期間Ｔ２の時間長さを調整することで、選択期間Ｔ３の長短にかかわらず、液晶がバックフローを起こした後のトリガーを付与すべきタイミングにて、この液晶に選択電圧３２を印加することが可能となる。それゆえ、表２に示すように選択期間Ｔ３の時間長さを２５μｓと大幅に短縮しても、液晶のｏｎ／ｏｆｆの切り換えが可能である。
【００４３】
（第２実施例）
図１に示す液晶セルを用いて、図５に示す単純マトリクス型液晶表示体を構成した。この液晶表示体は、液晶セル１１の背面にバックライト１２を配置した透過型である。液晶セル１１の走査電極（行電極）には走査駆動回路１３が接続され、この走査駆動回路１３は走査制御回路１５により制御される。一方、液晶セル１１の信号電極（列電極）には信号駆動回路１４が接続され、この信号駆動回路１４は信号制御回路１６により制御される。走査駆動回路１３と信号駆動回路１４には、電位設定回路１７から所定の印加電圧が供給される。また、走査制御回路１５と信号制御回路１６には、線順次走査回路１８から基準クロック信号と所定のタイミング信号が供給される。なお、図５中の温度センサ２１，温度補償回路２２については後述する。
【００４４】
図６は、図５に示す単純マトリクス型液晶表示体の駆動に用いられる駆動波形を示した図である。図２（Ｂ）との違いは、リセット電圧３０の後の遅延期間Ｔ２中に、非選択電圧３３と同じようなバイアス電圧３４がかかっていることで、これは他の行の画素選択の際にどうしても入り込んでしまう電圧である。図６に示す駆動波形において、選択期間Ｔ３の長さは一水平走査期間（１Ｈ）と一致する。また、遅延期間Ｔ２長さは、１Ｈ／２のパルス幅のパルス毎に交流駆動することを考慮して、Ｔ２＝（１Ｈ／２）×ｎ（ｎは整数）に設定される。
【００４５】
図７は、図６の駆動波形を用いて０゜ユニフォーム配向状態と３６０゜ツイスト配向状態とを実現できる選択電圧範囲を求めたグラフである。横軸は遅延時間、縦軸は液晶への印加パルス電圧である。リセット電圧は３０Ｖで持続時間１ｍｓ、バイアス電圧は１．３Ｖ、選択パルスのパルス幅＝５０μｓ、すなわち１ライン当たりの書き込み時間は５０×２＝１００μｓである。液晶セルは第１実施例と同様の構成で、セルギャップｄ／ピッチｐ＝０．６のものを用いた。この図より３６０゜ツイスト配向状態（表示のｏｆｆ）は選択電圧のピーク電圧＝１．８Ｖまで耐えられ、また、０゜ユニフォーム配向状態（表示のｏｎ）は遅延時間２００μｓの時を最小に３．６Ｖ以上で切り換えられることが得られた。この結果、リセット後の駆動波形を１／３バイアス法にしたがって構成し、バイアス電圧および選択時のｏｆｆ電圧をそれぞれＶｂ＝１．３Ｖとし、選択時のｏｎ電圧を３Ｖｂ＝３．９Ｖとすると、書き込みスピード１００μｓ／ｌｉｎｅで２００〜２４０行の単純マトリクス駆動表示が得られる。また、１／３バイアス法にしたがって駆動波形を構成する場合には、図７中の実線で示すｏｎ電圧が、図７中の破線で示すｏｎ選択電圧３Ｖｂを下回る範囲（図７中の斜線の範囲）にて、遅延時間を選べばよい。
【００４６】
図８（Ａ）〜８（Ｄ）は、１／３バイアス法に従ってマトリクスの各行、各列および各画素の駆動波形を示したものである。同図において、Ｙｎ、Ｙｎ＋１はそれぞれ、ｎ行目、ｎ＋１行目の各行電極を駆動するための走査信号（行電極信号）を示している。この走査信号Ｙｎ、Ｙｎ＋１は、リセット期間Ｔ１では波高値±Ｖｒのリセット電位に設定され、遅延期間Ｔ２では０Ｖに設定され、選択期間Ｔ３では波高値±２Ｖｂの選択電位に設定され、非選択期間Ｔ４では０Ｖの非選択電位にそれぞれ設定されている。Ｘｍは、ｍ列目の列電極に供給されるデータ信号の波形を示している。このデータ信号の波高値は±Ｖｂであり、上述の走査信号の選択期間Ｔ３の期間内の波形と逆相である場合には液晶セルをｏｎ駆動し、同相である場合には液晶セルをｏｆｆ駆動する。差信号Ｙｎ−Ｘｍは、ｎ行目の行電極とｍ列目の列電極との交点における画素の液晶に印加される駆動波形を示している。この差信号Ｙｎ−Ｘｍは、リセット期間Ｔ１ではその最大波高値が±（Ｖｒ＋Ｖｂ）のリセット電圧３０とされ、遅延期間Ｔ２では波高値が±Ｖｂのバイアス電圧３４とされる。また、図８に示す選択期間Ｔ３ではその波高値が±３Ｖｂのｏｎ駆動のための選択電圧３２とされ、非選択期間Ｔ４ではその波高値が±Ｖｂの非選択電圧３３に設定される。
【００４７】
この第２実施例の駆動波形に、分割マトリクス、または、多重マトリクス（液晶デバイスハンドブック−日刊工業、ｐ４０６）の手法を組み合わせることで、６４０×４８０のＶＧＡ対応ディスプレイを実現できた。
【００４８】
以上述べたように、第１実施例及び第２実施例では、リセットパルス後に遅延パルスを印加することによって、従来の数倍の５０μｓ／ｌｉｎｅもの高速書き込みが可能になった。その結果、６４０×４００、６４０×４８０などのニーズの高いマトリクス表示にも、能動素子の助けを借りずに対応できる。また、本発明が対象とする液晶表示装置は、基本特性として数秒のメモリ性を有すること、コントラスト比が１００を越えること、視角が上６０゜、下８０゜、左右各８０゜の広視野角であること、光学応答が８ｍｓ以下と高速であることなど、ＳＴＮを上回る特性を有している。このため、先の単純マトリクス駆動が可能であることと合わせ、低価格・高品質の表示装置の実現に多大な貢献が出来る。また、上述の説明では透過型として説明を一貫したが、コントラスト比１００以上の特性を活かせば反射型表示としても有望である。さらには、光学応答が１ｍｓを切れば、フリッカーの問題が回避できるので、液晶のメモリ性を活かして、１０００ライン以上で、かつ、書き込み時間０．１ｓ以下の高精細表示も実現可能となる。
【００４９】
（第３実施例）
図９（Ａ）および図９（Ｂ）は、図１に示す液晶表示体の駆動に用いられる第３実施例に係る２種の駆動波形を示している。図９（Ａ）、図９（Ｂ）はそれぞれ、上述した図２（Ａ）、図２（Ｂ）と同様に、１フレームごとまたは１ラインごとに液晶セルに充電される電圧の極性反転を行う交流化駆動方法を示している。図９（Ａ）または図９（Ｂ）に示す駆動波形が、図２（Ａ）または図２（Ｂ）の第１実施例に係る駆動波形と相違する点は、遅延期間Ｔ２に続く期間Ｔ３を第１選択期間としたとき、この第１選択期間Ｔ３と非選択期間Ｔ４との間に、インターバル期間Ｔ５と第２選択期間Ｔ６とを設けた点である。なお、このインターバル期間Ｔ５と第２選択期間Ｔ６とを一対の期間としたとき、図９（Ａ）、図９（Ｂ）の駆動波形では、この一対の期間が１回設けられているが、これに限らず一対の期間を複数回繰り返し設けることもできる。
【００５０】
図９（Ａ）または図９（Ｂ）において、第１，第２選択期間Ｔ３、Ｔ６はそれぞれ同一長さの期間に設定され、いずれの期間Ｔ３およびＴ６においても液晶セルに選択電圧３２が印加される。また、インターバル期間Ｔ５では、マトリックス駆動を考慮して、遅延期間Ｔ２と同様のバイアス電圧３４が液晶セルに印加されている。
【００５１】
さて、図９（Ａ）または図９（Ｂ）の波形を印加した結果は次の通りである。共通の条件として、リセット電圧＝±２５Ｖ、リセット時間＝１ｍｓ、遅延時間＝２００μｓ、バイアス電圧＝±１．２Ｖとした。この時、ｏｎ選択電圧＝±２．４Ｖでは各パルス幅が１５０μｓの２パルス、または各パルス幅が１００μｓの３パルスを印加した場合に、０゜ユニフォーム配向状態が得られた。これはｏｎ選択電圧＝±２．４Ｖで、パルス幅＝３００μｓの１パルス印加（図２（Ａ）または図２（Ｂ）の駆動方法）の結果と全く同じであった。また、２つのパルス間の間隔（インターバル期間Ｔ５）は最大４５０μｓまで広げられた。次に、ｏｎ選択電圧＝±３．６Ｖに変えた場合、各パルス幅が５０μｓの２パルスで０゜ユニフォーム配向状態が得られた。これも、ｏｎ選択電圧＝±３．６Ｖでパルス幅が１００μｓの１パルス印加（図２（Ａ）または図２（Ｂ）の駆動方法）と同等の結果である。なお、この場合の２パルス間の間隔は最大２５０μｓまで広げられた。
【００５２】
以上から、本液晶表示には非常に短期間の累積パルス応答効果があり、リセットパルスｏｆｆ後の１ｍｓないし２ｍｓの期間内に、短パルス幅の複数の選択パルスに分割して液晶に印加すればよい。このことを図４を用いて説明すれば、１フレーム期間Ｔ内の最後の選択期間Ｔ５が、図４に示す液晶のバックフロー後のトリガータイミングに設定されるように、第１，第２選択期間Ｔ３、Ｔ６の長さ、遅延期間Ｔ２の長さおよびインターバル期間Ｔ５の長さを調整すればよい。そして、このリセットパルスｏｆｆ後の１ｍｓ〜２ｍｓの期間内であれば、パルス幅の合計が変わらない限り何パルスにでも分割できることが分かる。また、累積パルス応答効果の生ずる期間内に液晶に印加される選択パルスのピーク電圧を、２．４Ｖと３．６Ｖとに設定した各場合について、リセットパルス以降の実効電圧を比較すると、前者は１．６７Ｖ、後者は１．８８Ｖとなる。このため、選択パルスのパルス数とそのパルス電圧の波高値とを変えた場合には、実効電圧をほぼ一定にできることが分かる。
【００５３】
このことを、図１０（Ａ）〜図１０（Ｅ）を参照して説明する。図１０（Ａ）〜図１０（Ｅ）のいずれの場合も、選択パルスの（パルス幅×ピーク電圧）により計算される面積（選択パルスが複数の場合はその総和面積）が同一となっている。したがって、上述した累積パルス応答効果が生ずる限り、図１０（Ａ）〜図１０（Ｅ）のいずれの駆動の場合でも、液晶に印加される実効電圧が一定になることが分かる。なお、図１０（Ａ）〜図１０（Ｅ）の各駆動波形を書き込みスピードの点で比較すると、図１０（Ａ），図１０（Ｄ）および図１０（Ｅ）の場合は同一速度となるが、図１０（Ｂ）および図１０（Ｃ）はそれらよりも２倍の書き込みスピードを達成でき、ハイデューティ化が可能となる。
【００５４】
（第４実施例）
図１１（Ａ）〜図１１（Ｅ）は、第３実施例の駆動法を、図４に示すマトリクス表示のパルス反転型の交流駆動に適用した第４実施例の駆動波形を示したものである。Ｙｎ，Ｙｎ＋１、Ｙｎ＋２はそれぞれｎ番目、（ｎ＋１）番目、（ｎ＋２）番目の行電極に供給される走査信号を示している。各走査信号には、リセット期間Ｔ１、遅延期間Ｔ２、第１選択期間Ｔ３，インターバル期間Ｔ５、第２選択期間Ｔ６および非選択期間Ｔ４が１フレーム期間Ｔ内に設けられている。第１，第２選択期間Ｔ３、Ｔ６の長さは同一であり、共に１水平走査期間（１Ｈ）となっている。また、インターバル期間Ｔ５の長さは、１Ｈ×ｍ（ｍは整数）に設定され、図１１の場合２Ｈに設定されている。
【００５５】
この場合の駆動を図１２のマトリクスの表示でみると、行Ｃ１、Ｃ２、Ｃ３、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ４、Ｃ５、Ｃ６のようなジグザグの順序で行の選択が進んで行く形になる。列側のデータ信号（Ｘｍ）は１ライン当たり２回のタイミングでデータを転送し、行側、列側の各信号の差信号Ｙｎ−Ｘｍの電圧が液晶に加わる。
【００５６】
我々はこの方法を用いて、走査信号のリセット電圧＝±２５Ｖ、リセット期間＝１ｍｓ、遅延期間＝２００±１００μｓ、選択電圧＝±２．４Ｖ、選択期間＝５０μｓの２回の条件とし、データ信号のデータ電圧＝±１．２Ｖの条件で、デューティ比１／２４０の単純マトリクス駆動表示を実現した。この場合、フレーム周波数は４２Ｈｚであり、フリッカーは生じなかった。また、上記駆動法を、分割マトリクス、または、多重マトリクス駆動（液晶デバイスハンドブック−日刊工業、ｐ４０６）と組み合わせることによって、６４０×４８０のＶＧＡ対応ディスプレイとすることができる。
【００５７】
以上述べたように、第３，第４実施例によれば、リセットパルス後の選択パルスを２回以上液晶に印加することによって、単純マトリクス駆動の書き込み時間を短縮することが可能であることに加え、フリッカーレスのハイデューティ単純マトリクス駆動が実現されている。また、同時に駆動電圧の低電圧化も図ったので低消費電力化にもつながった。
【００５８】
なお、選択パルスを複数回液晶に印加した場合の累積パルス応答効果は、必ずしも上述の第３，第４実施例のようにリセット期間Ｔ１の後に遅延期間Ｔ２を設定するものに限らない。図１３に示すように、リセット期間Ｔ１経過直後に第１選択期間Ｔ３を設定し、この第１選択期間Ｔ３と非選択期間Ｔ４との間に、インターバル期間Ｔ５及び第２選択期間Ｔ６から成る一対の期間を、１回または複数回繰り返しを設けることもできる。この場合、１フレーム期間Ｔ内の最後の選択期間Ｔ５が、図４に示す液晶のバックフロー後のトリガータイミングに設定されるように、第１，第２選択期間Ｔ３、Ｔ６の長さおよびインターバル期間Ｔ５の長さを調整すればよい。
【００５９】
（第５実施例）
図１４（Ａ）および図１４（Ｂ）は、図１に示す表示体を駆動するための第５実施例にかかわる２種の駆動波形を示している。図１４（Ａ）は液晶に印加される電圧を１フレームごとに極性反転を行う駆動波形であり、図１４（Ｂ）は液晶に印加される電圧の極性を１パルスごとに反転させる駆動波形を示している。各図の駆動波形はともに、１フレームＴ内に、リセット期間Ｔ１、遅延期間Ｔ２、選択期間Ｔ３および非選択期間Ｔ４を含んでいることで第１実施例と同様であるが、選択期間Ｔ３に対するｏｎの選択電圧またはｏｆｆ選択電圧の印加期間ｔ（図１４（Ｂ）の場合はｔ＝２×ｔ／２）のデューティが１００％未満に設定されている点で異なっている。
【００６０】
さて、図１４（Ａ）または図１４（Ｂ）の波形を印加した結果を図１５に示す。なお、駆動条件はリセット電圧＝２０Ｖ、リセット時間＝１ｍｓ、遅延時間＝１５０〜２００μｓとした。図において横軸は選択期間Ｔ３に対する印加パルス幅ｔのデューティである。その縦軸は、この印加パルスのｏｎ（０゜ユニフォーム配向状態）またはｏｆｆ（３６０゜ツイスト配向状態）の時のピーク電圧である。印加電圧のパルスデューティを５０％、３３％、２５％と減らして行くにつれ、そのピーク電圧はルート２倍、ルート３倍、２倍と上昇している。従って、選択期間Ｔ３内で計算される実効値は皆等しくなっているのが特徴である。また、ｏｎ電圧とｏｆｆ電圧の比は、デューティを変えても変わらないのも他の特徴の一つである。図１５の測定に用いた液晶では、この比がおよそ５となっている。
【００６１】
以上から、本液晶表示装置の駆動においては、選択期間Ｔ３に対する選択パルスの総パルス幅ｔのデューティを変えても、選択期間Ｔ３内の実効電圧さえ変わらなければ、同等の表示効果が得られることが分かる。これより、デューティを減らすことによって選択パルスのピーク電圧値を上げ、回路の駆動電圧精度を出し易くする目的に使えることが分かる。また、駆動電圧を一定としてパルスのデューティを変化させれば、実効値が変わり得られる表示効果が変化することが分かる。即ち、デューテイを変えることで、図４９に示すように表示パネル内の液晶の閾値のばらつきに起因した微妙な駆動電圧の違いを補償できる。また、液晶の閾値は温度によっても変動するので、デューティを変更することで、温度補償を行うことができる。
【００６２】
（第６実施例）
図１６（Ａ）〜図１６（Ｅ）は、図１４（Ｂ）に示す駆動波形を、マトリックス表示の交流駆動に適用した第６実施例に係る駆動波形を示している。図１６において、Ｙｎ、Ｙｎ＋１、Ｙｎ＋２はそれぞれｎ番目、（ｎ＋１）番目、（ｎ＋２）番目の行電極に供給される走査信号を示している。各走査信号の選択期間Ｔ３に対する、ｏｎ選択電圧またはｏｆｆ選択電圧の総印加期間ｔ（＝２×ｔ／２）のデューティが１００％未満に設定されている。Ｘｍは、ｍ番目の列電極に供給されるデータ信号を示している。このデータ信号Ｘｍの選択期間Ｔ３に対するデータ電位のトータル期間ｔのデューティも、走査信号と同様に１００％未満に設定されている。これら走査信号およびデータ信号の差信号Ｙｎ−Ｘｍが液晶に印加されることになる。この差信号Ｙｎ−Ｘｍにおいても、選択期間Ｔ３に対するｏｎ選択電圧またはｏｆｆ選択電圧の印加期間ｔのデューティが、１００％未満に設定されることになる。したがって、液晶には選択電圧およびバイアス電圧ともに、デューティ１００％未満の間欠パルスとして電圧が印加されることになる。
【００６３】
我々はこの方法を用いて、リセット電圧＝±２５Ｖ、リセット期間＝１ｍｓ、遅延期間＝２００μｓ、選択期間＝１００μｓ、パルス選択時間＝２５μｓ×２（デューティ５０％）、選択電圧＝±４Ｖ、データ電圧＝±１Ｖの条件で、デューティ比１／２４０の１／５バイアス法による単純マトリクス駆動表示を実現した。この場合、フレーム周波数は４２Ｈｚであり、フリッカーは生じなかった。また、上記駆動法を、分割マトリクス、または、多重マトリクス駆動（液晶デバイスハンドブック−日刊工業、ｐ４０６）と組み合わせることによって、６４０×４８０のＶＧＡ対応ディスプレイとすることができる。
【００６４】
（第７実施例）
図１７（Ａ）〜図１７（Ｅ）は、本発明のマトリクス表示への他の応用例である。図１７において、走査信号Ｙｎ、Ｙｎ＋１、Ｙｎ＋２はそれぞれ図１６の対応する波形と同一波形となっている。一方、図１７に示すデータ信号Ｘｍは図１６の対応する波形とは異なり、選択期間Ｔ３に対するデータ電位のパルス幅のデューティが１００％に設定されている。液晶には、差信号Ｙｎ−Ｘｍの電圧が印加されることになるが、この差信号Ｙｎ−Ｘｍは選択期間Ｔ３に対するｏｎ選択電圧またはｏｆｆ選択電圧の印加期間ｔのデューティが１００％未満に設定されることになる。ただし、この第７実施例の場合には、液晶にはバイアス電圧が間断無く加わり、その中に選択電圧がパルスデューティ１００％未満で加わる形になる。
【００６５】
我々はこの方法を用い環境温度４０℃において、リセット電圧＝±２５Ｖ、リセット期間＝１ｍｓ、遅延期間＝２００μｓ、選択期間＝１００μｓ、パルス選択時間＝５０μｓ×２（デューティ１００％）、選択電圧＝±４Ｖ、データ電圧＝±１Ｖの条件で、デューティ比１／２４０の１／５バイアス法による単純マトリクス駆動表示を実現した。この場合もフレーム周波数は４２Ｈｚであり、フリッカーは生じなかった。次に、選択期間Ｔ３に対する選択パルスのパルス幅のデューティを１００％から約７４％まで変化させると、実効電圧は５Ｖから４．３Ｖまで変化し、図１８の４０〜５℃までの温度補償が可能となった。
【００６６】
（第８実施例）
図１９（Ａ）〜図１９（Ｅ）は、本発明のマトリクス表示へのさらに他の応用例である。図１９に示す走査信号Ｙｎ、Ｙｎ＋１、Ｙｎ＋２は、それぞれ選択期間Ｔ３に対するｏｎ選択電位またはｏｆｆ選択電位のパルス幅のデューティが１００％になっている。これに対し、データ信号Ｘｍでは選択期間Ｔ３に対するデータ電位のパルス幅ｔのデューティが１００％未満に設定されている。これらの差信号Ｙｎ−Ｘｍが液晶に印加されることになるが、この差信号Ｙｎ−Ｘｍにおいても、選択期間Ｔ３に対するｏｎ選択電圧またはｏｆｆ選択電圧の印加期間ｔのデューティが１００％未満に設定される。本方式は液晶にかかるｏｎ／ｏｆｆ電圧比が小さいので効果が大きいとは云い難いが、１／２バイアス法を使う場合にはｏｎ波形、ｏｆｆ波形が第３実施例と同じになり、かつ、バイアス電圧が間欠にかかる形となるので有効である。
【００６７】
（第９実施例）
図２０〜図２２を参照して、選択期間Ｔ３に対する選択パルスのパルス幅のデューティを可変する回路およびその動作について説明する。図２０は、クロック信号ＣＬＫ、リセット信号ＲＥ及び選択信号Ｓに基づいて、図２２に示す各種電位を持つ走査信号Ｙｎを出力する回路を示している。図２２に示すように、走査信号Ｙｎは、リセット期間Ｔ１では±Ｖ２の電位を有し、選択期間Ｔ３の選択パルスとして±Ｖ１の電位を有し、その他の期間では電位０Ｖとなっている。このため、図２０に示す走査信号の駆動回路は、走査信号Ｙｎとして、−Ｖ１の電位に切り換える第１のアナログスイッチ７０と、＋Ｖ１の電位に切り換える第２のアナログスイッチ７１と、＋Ｖ２の電位に切り換える第３のアナログスイッチ７２と、−Ｖ２の電位に切り換える第４のアナログスイッチ７３と、０Ｖの電位に切り換える第５のアナログスイッチ７４とを有する。この各アナログスイッチ７０〜７４を切り換え駆動するために、モノステーブル回路４０、１／２デバイダ４６および各種論理ゲート５０〜５５、６０〜６４が設けられている。
【００６８】
モノステーブル回路４０は、基準クロックＣＬＫを入力し、その回路のもつ時定数ＣＲに比例した時間だけｈｉｇｈとなる信号ｂを生成するものである。このモノステーブル回路４０は、図２１に示すように、第１のノア回路４１、コンデンサ４２、可変抵抗器４３、抵抗器４４および第２のノア回路４５を有する。このモノステーブル回路４０の時定数は、コンデンサ４２の容量値Ｃと、可変抵抗器４３の抵抗値Ｒとで定まり、可変抵抗器４３の抵抗値Ｒを可変することで、後述するように走査信号Ｙｎの選択期間Ｔ３に対する選択パルスのパルス幅のデューティが可変となっている。
【００６９】
１／２デバイダ４６は、基準クロックＣＬＫを入力し、この基準クロックＣＬＫの１／２の周波数をもつ信号ａ、換言すれば２倍の周期を有する信号ａを生成するものである。
【００７０】
第１のアンド回路５２は、上記信号ａ，ｂを第１，第２のインバータ５０，５１にて反転した信号を入力し、図２２に示す信号ｄを生成する。さらに、第３のアンド回路５４は、信号ｄと選択信号Ｓとを入力し、第１のアナログスイッチ７０を切り換えるための信号ｅを生成する。この信号ｅは、図２２に示す走査信号Ｙｎの選択期間Ｔ３内において、負極性の選択パルスのパルス幅と対応する期間にわたってｈｉｇｈとなる。
【００７１】
第２のアンド回路５３は、信号ａと信号ｂを第２のインバータ５１にて反転した信号を入力し、図２２に示す信号ｃを生成する。さらに、第４のアンド回路５５は、信号ｃと選択信号Ｓとを入力し、第２のアナログスイッチ７１を切り換え駆動するための信号ｆを生成する。この信号ｆは、図２２に示す走査信号Ｙｎの選択期間Ｔ３内において、正極性の選択パルスのパルス幅に対応する期間だけｈｉｇｈとなっている。
【００７２】
この第１，第２のアナログスイッチ７０，７１を駆動するための信号ｅ，ｆは、走査信号Ｙｎの選択期間Ｔ３に対する選択パルスのパルス幅のデューティを決定している。さらに、この各信号ｅ，ｆは、モノステーブル回路４０からの信号ｂに基づいてそのパルス幅が決定されており、モノステーブル回路４０の時定数ＣＲを変化させることで、結果として走査信号Ｙｎの選択期間Ｔ３に対する選択パルスのパルス幅のデューティを可変できることが分かる。
【００７３】
なお、走査信号Ｙｎの選択パルス以外の電位を切り換える第３〜第５のアナログスイッチ７２〜７４を駆動するための信号ｇ〜ｉについて簡単に説明する。第３のアナログスイッチ７２を切り換え駆動するための信号ｇは、信号ａとリセット信号ＲＥを入力する第５のアンド回路６０によって生成される。この信号ｇは、図２２に示す走査信号Ｙｎのリセット期間Ｔ１における正極性のリセット電位＝＋Ｖ２の期間と対応する期間にわたってｈｉｇｈとなっている。
【００７４】
第４のアナログスイッチ７４を駆動するための信号ｈは、信号ａを第１のインバータ５０にて反転した信号とリセット信号ＲＥを入力する第６のアンド回路６１によって生成されている。この信号ｈは、図２２に示す走査信号Ｙｎのリセット期間Ｔ１において、負極性のリセット電位−Ｖ２と対応する期間にわたってｈｉｇｈとなっている。第５のアナログスイッチ７４を駆動するための信号ｉは、信号ｂ、リセット信号ＲＥおよび選択信号Ｓに基づいて、第６のアンド回路６１、第７のアンド回路６２、第３のノア回路６３およびオア回路６４にて生成される。信号ｉは、図２２に示す走査信号Ｙｎの遅延期間Ｔ２、非選択期間Ｔ４、および選択期間Ｔ３内において選択パルスが出力されない期間にわたってｈｉｇｈとなっている。
【００７５】
（第１０実施例）
この第１０実施例は、デューティの変更をデジタル的に行うもので、抵抗値Ｒを変化させることでデューティを連続的に変更した第９実施例と異なっている。図２３は、走査信号Ｙｎにおける選択期間Ｔ３内の正負の選択パルスのパルス幅を決定するための信号ｔ１，ｔ２を出力するための回路図である。図２４はそのタイミングチャートである。
【００７６】
図２３において、上記信号ｔ１，ｔ２を生成する回路として、デップスイッチ８０、第１，第２のマグニチュード・コンパレータ８１Ａ，８１Ｂおよび第１，第２のカウンタ８２Ａ，８２Ｂが設けられている。信号ｔ１，ｔ２がｈｉｇｈとなるパルス幅は、例えば二進のデップスイッチ８０によって設定される。このデップスイッチ８０は、例えば４ビットの第１，第２のマグニチュード・コンパレータ８１Ａ，８１Ｂに接続されている。この第１，第２のマグニチュード・コンパレータ８１Ａ，８１Ｂは、デップスイッチ８０にて設定された設定値Ａと、第１，第２のカウンタ８２Ａ，８２Ｂでのカウント数Ｂとが一致した場合に、Ａ＝Ｂ端子の状態がｈｉｇｈに変わる。第１，第２のカウンタ８２Ａ，８２Ｂは、図２４に示す基準クロックＣＬＫをカウントするものである。第１，第２ののカウンタ８２Ａ，８２Ｂのクリア端子ＣＬには、図２４に示す信号ＣＬ１、ＣＬ２が入力される。信号ＣＬ１は、図２４に示す選択信号Ｓと信号ａとを入力するアンド回路８３の出力である。一方、信号ＣＶＬ２は、図２４に示す選択信号Ｓと、信号ａをインバータ８３にて反転した信号とを入力するアンド回路８４の出力である。したがって、この第１，第２のカウンタ８２Ａ，８２Ｂは、信号ＣＬ１，ＣＬ２がｈｉｇｈとなる立上りにてクリアされることになる。
【００７７】
コンパレータ８１Ａ，８１ＢのＡ＝Ｂ端子より出力される信号ｔ１，ｔ２は、図２４に示す走査信号Ｙｎの選択期間Ｔ３において、選択パルスのパルス幅と対応する期間にわたってｈｉｇｈとなる。したがって、この信号ｔ１，ｔ２がｈｉｇｈとなる期間をデップスイッチ８０にて変更することで、走査信号Ｙｎの選択期間Ｔ３に対する選択パルスのパルス幅のデューティを、選択期間Ｔ３内に入る基準クロックＣＬＫにて、段階的に変更することが可能である。なお、図２４に示す実施例においては、デップスイッチ８０での設定値Ａ＝２であり、選択期間の半分の期間（Ｔ３／２）は基準クロックＣＬＫの数で８となっている。したがって、図２４に示す実施例においては、選択期間Ｔ３に対する選択パルスのパルス幅のデューティは、１００×（８−２）／８＝７５％となっている。このように第１０実施例では、デップスイッチ８０の設定値を大きくするほどデューティは小さくなり、逆に設定値を小さくするほどデューティは大きくなる。
【００７８】
（第１１実施例）
この第１１実施例は、データ信号Ｘｍの選択期間Ｔ３に対するｏｎ電位またはｏｆｆ電位の期間のデューティを変更するものである。図２５は、ｍ列目の列電極に供給するデータ信号Ｘｍを出力するためのデータ信号駆動回路９０を示しており、図２６はそのタイミングチャートを示している。このデータ信号駆動回路９０は、データ信号Ｘｍとして、電位−Ｖ３を出力するための第６のアナログスイッチ９４と、電位Ｖ３を出力するための第７のアナログスイッチ９５と、電位０を出力するための第８のアナログスイッチ９６とを有する。
【００７９】
さらに、この各アナログスイッチ９４〜９６を切り換え駆動するための論理ゲート９１〜９３が設けられている。第７のアナログスイッチ９５を切り換え駆動するための第８のアンド回路９１が設けられている。この第８のアンド回路９１は、ｍ列目のデータＤｍと、図２０に示したモノステーブル回路４０からの信号ｂを第２のインバータ５１にて反転した信号とを入力する。図２６に示すように、第８のアンド回路９１の出力信号ｊは、データ信号Ｘｍの一水平走査期間と対応する選択期間Ｔ３において、電位＋Ｖ３を有するパルス幅と対応する期間にわたってｈｉｇｈとなっている。また、第１のアナログスイッチ９４を切り換え駆動するための第９のアンド回路９３が設けられている。この第９のアンド回路９３は、データＤｍを第３のインバータ９２にて反転した信号と、第２のインバータ５１の出力である信号ｂの反転信号とを入力し、信号ｋを生成する。この信号ｋは、図２６に示すデータ信号Ｘｍの選択期間内において、電位−Ｖ３を有するパルス幅と対応する期間にわたってｈｉｇｈとなっている。また、第８のアナログスイッチ９６は、図２０に示したモノステーブル回路４０からの信号ｂによって切り換え駆動される。このように、データ信号Ｘｍの選択期間に対するデータ電位のデューティは、図２０に示したモノステーブル回路４０の時定数ＣＲに基づいて変更することができる。なお、このデータ信号Ｘｍの選択期間に対するデータ電位の期間のデューティを変更する手段としては、第１０実施例と同様にデジタル的に行うことも可能である。
【００８０】
（第１２実施例）
図２７は選択期間Ｔ３に対する選択パルス幅のデューティを変更できるマトリクス液晶表示装置のブロック図である。表示に必要な表示データはいったんメモリ１００に蓄積され、ディスプレイ・コントローラ１０１を介してＸドライバ１０２およびＹドライバ１０３に転送される。コントローラ１０１の中には温度センサー１０４、または、マニュアルスイッチ１０６からの信号に従って、Ｘドライバ１０２、または、Ｙドライバ１０３のパルス幅デューティを変化させるデューティ・コントローラ１０７があり、ここからの設定値に従ってＸドライバまたはＹドライバのパルスのデューティが自動または手動で決定される。設定値は第９，１１実施例のように連続的な変化であっても、第１０実施例のようにステップ状の変化であってもよい。この結果、液晶パネル１０８に印加されるパルス列は、環境温度に対応し、かつ、見やすさが最適化された波形となっている。
【００８１】
このように本実施例ではディスプレイ・コントローラ１０１にデューティ・コントローラ１０７を付加すれば、選択期間Ｔ３内で液晶に印加するパルスデューティを連続、または、ステップ状に変えることができ、液晶に加わる実効パルス電圧を変化させることが可能となる。その結果、個々の液晶パネルによる駆動電圧のばらつきを吸収することはもちろん、環境温度変化による駆動電圧の変動を電源電圧を変えずに調整することもできるようになった。また、液晶表示体の使用者が外部操作スイッチによって直接調整も行えるようにすれば、表示を自分にとって最適状態に調整することも可能である。さらには、回路を具体化する上でリセット電圧とデータ電圧の差が大きく、電源電圧精度が出しにくい場合には、パルスデューティを下げて波高値を上げることで解決することもできる。また、さらにはカラー表示の場合、ＲＧＢでフィルター厚の違いからセルギャップが異なり閾値の違いが出ても、ＲＧＢ各々の駆動電圧に合わせてパルスデューティを調整すればよい。
【００８２】
ここで、複数の行電極にそれぞれ供給される走査信号（行電極信号）の少なくとも１つを、選択期間に対する選択電位の期間のデューティが他の行電極信号と異なる値に設定することができる。例えば、液晶パネルの上側の行電極と下側の行電極とで上記のデューティを変更することで、液晶パネルの上側および下側にて異なる閾値のばらつきを補償することができる。また、複数の列電極にそれぞれ供給されるデータ信号（列電極信号）の少なくとも１つを、その選択期間に対するデータ電位の期間のデューティが、他の列電極信号と異なる値に設定することもできる。例えば、液晶画面の左列と右列とで上記のデューティを変更することで、液晶パネルの左側および右側にて異なる閾値のばらつきを補償することができる。あるいは、一列の列電極に供給される列電極信号について着目した場合、その列電極信号が供給される列電極上の１の画素に対応する選択期間と他の画素に対応する選択期間とで、各選択期間に対するデータ電位の期間のデューティを異なる値に設定することもできる。こうすると、液晶画面の一列上の画素ごとに、その上側および下側にて異なる閾値のばらつきを補償することが可能となる。
【００８３】
なお、上記のデューティを変更する駆動法は、遅延期間を設けない図３または図１３の駆動法にも同様に適用可能である。
【００８４】
〔液晶の閾値の変化に対応して変更される他のパラメータに関して〕
第９〜１２実施例は、液晶パネルを構成する液晶自体の閾値のばらつき、あるいは環境温度に起因した液晶の閾値のばらつきを、選択期間に対する選択パルスの期間のデューティを変更することで補償したが、液晶の閾値の変化に対しては下記のパラメータの変更によっても対応することができる。まず、液晶の閾値に応じて、選択パルスのパルス高を変更することができる。さらに、この液晶の閾値を変更するパラメータとして、選択パルスのパルス幅、選択パルスを印加するタイミングを設定するための遅延期間Ｔ２の時間長さを挙げることができる。
【００８５】
例えば選択パルスのパルス幅、遅延時間及び温度を一定にした場合、臨界値は選択パルスのパルス高として図２８に示すＶｔｈ１，Ｖｔｈ２のようになる。図２８に示すリセットパルスの電圧値Ｖｅの絶対値（縦軸）と選択パルスの電圧値Ｖｓ（横軸）との直交平面において、ａ１，ａ２は準安定状態の一方（例えばねじれ角０度の状態）が出現する領域（｜Ｖｅ｜＞Ｖ０ かつ ｜Ｖｔｈ１｜＜｜Ｖｓ｜＜｜Ｖｔｈ２｜）を示している。また、ｂ１，ｂ２，ｂ３は準安定状態の他方（例えばねじれ角３６０度の状態）が出現する領域（｜Ｖｅ｜＞Ｖ０ かつ ｜Ｖｓ｜＜｜Ｖｔｈ１｜ 又は、｜Ｖｅ｜＞Ｖ０ かつ ｜Ｖｓ｜＞｜Ｖｔｈ２｜）を示す。ここでＶｔｈ１とＶｔｈ２は選択パルスの電圧値に対する閾値であり、この閾値は実際には３つ以上存在する可能性がある。本実施例では上記Ｖｔｈ１を閾値として液晶駆動を行う。
【００８６】
臨界値が上記３つのパラメータの組により与えられることは、図２９に示す閾値Ｖｔｈ，Ｖｓａｔと温度Ｔとの負の相関、図３０に示す閾値Ｖｔｈ，Ｖｓａｔとパルス幅Ｐｗとの負の相関、及び、図３１に示す閾値Ｖｔｈ，Ｖｓａｔと遅延時間τとの相関により示されている。以下の各実施例において目指す液晶のオン・オフ駆動の条件は、Ｖｏｎ＝Ｖｗ＋Ｖｄ≧Ｖｓａｔ、かつ、Ｖｏｆｆ＝Ｖｗ−Ｖｄ≦Ｖｔｈである。 下記の第１３〜１５実施例は、上記のいずれかのパラメータを変更して温度補償を行うものであり、図５中の温度センサ２１、温度補償回路２２を用いて温度補償を行っている。
【００８７】
温度センサ２１は液晶セル１１の環境温度を測定して、温度補償回路２２に測定信号を送出する。温度補償回路２２は、後述する複数の温度補償方法に応じて電位設定回路１７又は線順次走査回路１８に補償制御信号ｘ又はｙを出力し、電位設定回路１７の出力電位を修正させ、又は線順次走査回路の制御周波数若しくは制御パターンを変更させるようになっている。なお、常用温度域を複数の温度範囲に分割し、各温度範囲毎に前記パラメータの異なる設定値を予め定めておき、環境温度が属する前記温度範囲について定められた前記パラメータの設定値を選択して、温度補償を行うこともできる。
【００８８】
また、図５に示す単純マトリクス型液晶表示体を駆動する駆動波形としては、図２（Ａ）または図２（Ｂ）のいずれかの波形を用いることができる。また、パラメータとして遅延時間を変更しないものについては、リセット期間Ｔ１経過後に直ちに選択パルスを印加する図３に示す駆動波形を用いることもできる。
【００８９】
（第１３実施例）
この第１３実施例は、選択パルスのパルス高を変更することで、液晶の閾値に対応して適正な液晶駆動を行うものである。この第１３実施例では、１フレーム期間Ｔに対する選択期間Ｔ３のデューティー比を１／２４０とし、パルス幅（選択期間Ｔ２の長さ）＝４０μｓ、遅延期間Ｔ２＝２００μｓ、信号電位Ｖｄ＝±１．２ｖに設定した。オン状態（ねじれ角０度のユニフォーム配向状態に対応する。）とオフ状態（ねじれ角３６０度ツイスト配向状態に対応する。）とを得る場合の閾値Ｖｔｈ，Ｖｓａｔの温度に対する変化を、常温域の０℃から５０℃の範囲内で調べると、閾値の変化は表３および図２９に示した通りになる。そして、上記の液晶のオン・オフ駆動の条件を満たすように、選択期間における走査電位Ｖｗの変調状態を表３および図２９に示すようにすると、上記常温域において安定した駆動が可能となる。
【００９０】
【表３】

【００９１】
ここで走査電位Ｖｗの変調は、温度補償回路２２の出力信号により電位設定回路１７の設定電位、すなわち駆動電圧を変調した。表３及び図２９から明らかなように、液晶の閾値が高い場合には、選択電圧の絶対値を大きく設定し、液晶の閾値が低い場合には、選択電圧の絶対値を小さく設定すれば良い。
【００９２】
（第１４実施例）
第１４実施例では、温度補償回路２２の出力信号により線順次走査回路１８の制御周波数、即ち液晶表示体の駆動周波数を段階的に変調させて温度補償を行った。ここで、１フレーム期間Ｔに対する選択期間Ｔ３のデューティー比は１／２４０、信号電位Ｖｄ＝±１．２ｖ、選択期間における走査信号の電位Ｖｗ＝±４．２ｖに設定している。変調方法は、図３０に示すパルス幅Ｐｗと閾値Ｖｔｈ，Ｖｓａｔとの負の相関を考慮し、温度領域１５〜３５℃におけるパルス幅をＰｗ＝４０μｓ、遅延時間をτ＝２００μｓとした。これに対して低温域０〜１５℃では周波数を１／２としてパルス幅Ｐｗ＝８０μｓ、高温域３５〜５０℃では周波数を２倍にしてパルス幅Ｐｗ＝２０μｓとした。このとき、閾値Ｖｔｈ，Ｖｓａｔの温度に対する変化は表４のようになり、全温度領域において駆動条件を充足した。この場合、周波数の変調により遅延時間も５０〜４００μｓの範囲で変化するが、パルス幅のみの変調によっても駆動条件を充足させることは可能である。
【００９３】
【表４】

【００９４】
この表４及び図３０から明らかなように、液晶の閾値が高い場合には、駆動周波数を低くして選択期間Ｔ３を長くし、液晶の閾値が低い場合には、駆動周波数を低くして選択期間Ｔ３を短く設定すれば良い。
【００９５】
（第１５実施例）
第１５実施例では、温度補償回路２２の出力信号により線順次走査回路１８の制御パターンを段階的に変更し、遅延期間Ｔ２の長さを変調させて温度補償を行った。ここで、１フレーム期間Ｔに対する選択期間Ｔ３のデューティー比は１／２４０、信号電位Ｖｄ＝±１．２ｖ、選択期間Ｔ３における走査信号の電位Ｖｗ＝±４．２ｖ、選択パルスのパルス幅Ｐｗ＝４０μｓに設定している。変調方法は、図３１に示す遅延時間τと閾値Ｖｔｈ，Ｖｓａｔとの相関において、遅延時間τの短い負の相関部分を使用することとし、温度領域１５〜３５℃における遅延時間をτ＝４０μｓ×５＝２００μｓとした。これに対して低温域０〜１５℃では遅延周期を２倍にして遅延時間τ＝４０μｓ×１０＝４００μｓ、高温域３５〜５０℃では遅延周期を２／５にして遅延時間τ＝４０μｓ×２＝８０μｓとした。このとき、閾値Ｖｔｈ，Ｖｓａｔの温度に対する変化は表５のようになり、全温度領域において駆動条件を充足した。
【００９６】
【表５】

【００９７】
表５及び図３１から明らかなように、液晶の閾値が高い場合には、遅延期間Ｔ２を長く設定し、液晶の閾値が低い場合には、遅延期間Ｔ２を短く設定すれば良い。
【００９８】
なお、上記実施例と同様の液晶表示体を用いて、デューティー比、パルス幅及び遅延時間を変更して駆動した場合のオン・オフ駆動の可否について実験を行った。その結果を以下の表６に示す。書き込み時間を短縮するためにパルス幅を短くすると閾値が上昇してオンオフ駆動が不可能になるが、遅延時間を導入することにより短いパルス幅でもオンオフ駆動が可能になることがわかる。
【００９９】
【表６】

【０１００】
上記表６において、ＴＰは駆動波形のタイプを示し、タイプ１は図３に示す駆動波形、タイプ２とタイプ４は図２（Ａ）に示す駆動波形、タイプ３とタイプ５は図２（Ｂ）に示す駆動波形によりそれぞれ駆動した。
【０１０１】
遅延期間Ｔ２に対応する遅延時間τの変調は、オン電圧の上昇を抑制しながらパルス幅Ｐｗを短くすることを可能とし、書き込み時間を短縮できるので、走査ラインの数を多くすることができる。このことは、準安定状態のメモリ性（１秒前後）、高コントラスト比（１００以上）、広視野角（６０〜８０度）、高速応答（８ｍｓ以下）という、ＳＴＮ液晶を上回る特性をもつカイラルネマティック液晶を、ニーズの高い画素数６４０×４００、６４０×４８０等のマトリクス表示体にも能動素子の助けを借りずに対応させることができるという点で、きわめて有効である。
【０１０２】
上記表６のデータは、オン・オフの２状態の臨界値に関して、選択パルスのパルス幅と遅延時間とが強い相関を有していることを直接示している。また、選択パルスのパルス幅のみを変化させてもオン・オフの閾値が変動することが理解される。
【０１０３】
第１３〜１５実施例では、２つの準安定状態の選択に際して基準となる臨界値を、選択パルスの付与状態を示す電圧値、パルス幅及び遅延時間の３つのパラメータにより把握し、これらを温度変化に伴う臨界値の変動を補償するように変調させることにより安定した液晶の表示を実現することができた。特に、上記３つのパラメータのうち、任意の一つのみの制御により常用温度域における温度補償ができることが明らかになったため、駆動条件の大幅な自由度が確保された点においての意義は大きい。
【０１０４】
実際の温度補償においては、駆動電圧又は駆動周波数を変調することにより簡易な回路構成で安定した表示体の駆動を行うことができる。特に、温度センサーを回路内に設けて自動的に温度補償する場合、温度センサの検出信号に応じてアナログ的に電圧や周波数を変調することも可能であるが、回路構成が複雑になる場合がある。このため、選択回路により駆動電圧をディジタル的に選択して切り換え、又はスイッチング回路で駆動クロックをディジタル的に切り換えるようにすることにより容易に温度補償を行うことができる。
【０１０５】
なお、この種の温度補償は必ずしも温度センサの出力に基づき自動的に行うものに限らず、マニュアルスイッチによって手動で行ってもよい。また、上記パラメータの変化により温度補償を行うものに限らず、図４９に示すような液晶パネル内の液晶の閾値のばらつきを補償してもよい。
【０１０６】
〔走査信号およびデータ信号の電圧レベルに関して〕
図８には、走査信号およびデータ信号の電圧レベルとして７レベルを用いる駆動波形を示した。すなわち、データ信号Ｘｍとしては、±Ｖｂの２種の電圧レベルであり、走査信号Ｙｎとしては±Ｖｒ、±２Ｖｂおよび０レベルの計５レベルである。ここで、走査信号Ｙｎにおけるリセット期間Ｔ１の電圧レベルＶｒは２０Ｖを超える電圧レベルが必要となる。一方、データ信号Ｙｎの電圧レベルＶｂとしては１Ｖ近辺で充分である。したがって、図８に示す駆動波形の場合には、走査信号Ｙｎとデータ信号Ｘｍとの間に大きな電位差が生じている。さらに、走査信号Ｙｎの同一波形中でも、電圧Ｖｒと電圧２Ｖｂとの間には２０Ｖ近い電圧差が生じている。
【０１０７】
このように、２つの準安定状態をもつ液晶を用いた表示駆動法ではマトリクス駆動時の走査信号の電圧とデータ信号の電圧との比が大きくアンバランスとなるため、具体的な駆動回路を構成する上で大きな障害となる。特に、この駆動回路をＩＣ化する上で、上記のアンバランスが大きな問題となっている。
【０１０８】
ところで、従来のマトリスク型液晶表示装置の電圧平均化駆動法において、６レベル駆動法が提案されている（液晶デバイスハンドブック／日刊工業社発行・ｐ４０１参照）。この６レベル駆動法は、走査信号の波形とデータ信号の波形の駆動電圧をバンランスさせ、かつ、ｏｎ電圧とバイアス電圧の比を大きくとるうえでは有効である。しかしながら、本発明が対象とする液晶を駆動するためには比較的大電圧であるリセット電圧を必要とするため、この６レベル駆動法では上述の問題を解決できなかった。ここで、以下の各種実施例においては、少なくとも８レベル以上の駆動レベルにより液晶を駆動する方法について説明する。なお、下記の実施例では、いずれも走査信号のリセット期間Ｔ１と選択期間Ｔ３との間に遅延期間Ｔ２を設けた例について説明しているが、この遅延期間Ｔ２を設けない駆動方法、すなわち図３または図１３に示す駆動方法にも８レベル駆動法を適用できる。
【０１０９】
（第１６実施例）
図３２は、第１６実施例による駆動波形を示している。走査信号Ｙｎ、Ｙｎ＋１は、それぞれｎ行目、ｎ＋１行目の行電極に供給される走査信号を示している。この走査信号およびデータ信号に設定される８レベルの電位として低電圧側の第１群の４レベル（Ｖ１，Ｖ２，Ｖ３，Ｖ４、ただしＶ１＜Ｖ２＜Ｖ３＜Ｖ４）と、高電圧側の第２群の４レベル（Ｖ５，Ｖ６，Ｖ７，Ｖ８、ただしＶ４＜Ｖ５＜Ｖ６＜Ｖ７＜Ｖ８）とが設けられる。図３２においては、第ｋフレーム（ｋは整数）のデータ信号Ｙｎは、リセット期間Ｔ１では電圧Ｖ１であり、遅延期間Ｔ２では電圧Ｖ６であり、選択期間Ｔ３では電圧Ｖ８であり、非選択期間Ｔ４では電圧Ｖ６にそれぞれ設定されている。これに続く第（ｋ＋１）フレームでは、Ｖ４，Ｖ５の中間電圧を境として第ｋフレームと対称となっている。すなわち、第（ｋ＋１）フレームの走査信号Ｙｎは、リセット期間Ｔ１では電圧Ｖ８であり、遅延期間Ｔ２では電圧Ｖ３であり、選択期間Ｔ３では電圧Ｖ１であり、非選択期間Ｔ４ではＶ３にそれぞれ設定されている。さらに、図示してはいないが、これに続く第（ｋ＋２）フレームは第ｋフレームと同じ波形であり、以下この関係で波形が繰り返される。
【０１１０】
走査信号Ｙｎ＋１は次の行の走査信号の波形であり、走査信号Ｙｎとの違いは、リセット期間Ｔ１、遅延期間Ｔ２および選択期間Ｔ３のそれぞれが１ライン分の時間（１Ｈ）だけずれている点である。また、第１フレームの始まりと終わりは走査信号Ｙｎと同じであり、以下、これと同様にして前後に対する走査信号の波形は１Ｈずつずれている。
【０１１１】
データ信号Ｘｍにおいては、表示上のｏｎ電圧はＶ４、またはＶ５に設定され、表示上のｏｆｆ電圧はＶ２、またはＶ７に設定される。第ｋフレームでは、高電位側のＶ５でｏｎとし、Ｖ７でｏｆｆとし、リセット電圧Ｖ１と最も電位差がつくようになっている。すなわち、走査信号とデータ信号の波形は位相で１８０°ずれた関係にある。第（ｋ＋１）フレームでは、液晶に印加される電圧の極性を反転させるために、低電位側のＶ４でｏｎとし、Ｖ２でｏｆｆとし、このときのリセット電圧Ｖ８と最大電位差が生ずるようにしている。
【０１１２】
この走査信号ＹｎとデータＸｍとの差信号Ｙｎ−Ｘｍにより駆動される画素ＰＸＬ（ｍ．ｎ）には、大きなリセット電圧（Ｖ１−Ｖ７）あるいは（Ｖ８−Ｖ２）が印加されるとともに、図８に示す電圧平均化法と同じｏｎ電圧、ｏｆｆ電圧、バイアス電圧が得られている。すなわち、Ｖ４−Ｖ３＝Ｖ３−Ｖ２＝Ｖ７−Ｖ６＝Ｖ６−Ｖ５とすれば、非選択期間Ｔ４のバイアス電圧が等しくかかるように設定できる。ここで、ｏｎ電圧を大きくしたいときには、Ｖ１，Ｖ２間とＶ７，Ｖ８間の電圧差を大きくすればよい。
【０１１３】
また、リセット電圧を大きくしたい時にはＶ４、Ｖ５間の電位差をさらに広げれば良い。さらには、これにリセット電圧印加後の遅延時間の長短をつけるには、選択期間のタイミングを１Ｈ単位でシフトさせればよい。
【０１１４】
ちなみに、第１例として、Ｖ１＝０Ｖ、Ｖ２＝１Ｖ、Ｖ３＝２Ｖ、Ｖ４＝３Ｖの第１群と、Ｖ５＝２３Ｖ、Ｖ６＝２４Ｖ、Ｖ７＝２５Ｖ、Ｖ８＝２６Ｖの第２群に各々の電圧を設定した。第２例として、Ｖ１＝−１３Ｖ、Ｖ２＝−１２Ｖ、Ｖ３＝−１１Ｖ、Ｖ４＝−１０Ｖのマイナス電圧の第１群と、Ｖ５＝１０Ｖ、Ｖ６＝１１Ｖ、Ｖ７＝１２Ｖ、Ｖ８＝１３Ｖのプラス電圧の第２群に各々の電圧を設定した。第１，第２例共に、リセット電圧＝±２５Ｖ、ｏｎ電圧＝±３Ｖ、ｏｆｆ電圧＝±１Ｖ、バイアス電圧＝±１Ｖが得られる。特に、第２例の電圧設定は、０電位を対称軸にして電圧値が接近していながら、２０Ｖを越える大電圧と１Ｖ近辺の小さなバイアス電圧を同時に実現できるので、駆動回路をＩＣ化する上で好適となる。即ち、電源を考える上では±１０、±１１、±１２、±１３Ｖの対称性を考慮した回路設計ができる。さらには、本実施例のリセット電圧をさらに大きく取りたい場合には、第１群の電圧Ｖ４と第２群の電圧Ｖ５間の電位差をさらに広げるように、プラス・マイナス方向にそれぞれ大きく設定すれば、３０Ｖ、４０Ｖのリセット電圧と１Ｖのバイアス電圧ということも実現できる。
【０１１５】
（第１７実施例）
図３３は、第１６実施例と同様に、画素に印加される電圧の極性をフレームごとに反転する駆動波形を示している。図３３に示す電圧Ｖ１〜Ｖ８の関係は第１６実施例と同一の関係となっている。図３３において、走査信号Ｙｎは、リセット期間Ｔ１では電圧Ｖ１（フレームｋ）、または電圧Ｖ８（フレームｋ＋１）であり、遅延期間Ｔ２では電圧Ｖ７（フレームｋ）、または電圧Ｖ２（フレームｋ＋１）であり、選択期間Ｔ３では電圧Ｖ５（フレームｋ）、または電圧Ｖ４（フレームｋ＋１）であり、非選択期間Ｔ４ではＶ７（フレームｋ）、または電圧Ｖ２（フレームｋ＋１）となっている。この走査信号Ｙｎは、電圧Ｖ４および電圧Ｖ５の中間点を対称軸に、フレームごとに反転を繰り返す。データ信号Ｘｍは、フレームｋではｏｎ電圧がＶ８、ｏｆｆ電圧がＶ６であり、フレームｋ＋１ではｏｎ電圧がＶ１であり、ｏｆｆ電圧Ｖ３である。この各電圧Ｖ１〜Ｖ８を、第１６実施例の前述した第１例または第２例と同じに設定した場合、リセット電圧が±２６Ｖとなり、第１６実施例よりも電圧振幅を±１Ｖだけ広くできるという効果がある。なお、ｏｎ電圧、ｏｆｆ電圧およびバイアス電圧については第１６実施例と同一であり変動はない。また、図８に示す電圧平均化法と両立させるためには、Ｖ２−Ｖ１＝Ｖ３−Ｖ２＝Ｖ７−Ｖ６＝Ｖ８−Ｖ７に設定すればよい。
【０１１６】
（第１８実施例）
図３４は、液晶に印加される電圧の極性を１パルスごとに反転する駆動波形を示している。図３４において、走査信号Ｙｎは、リセット期間Ｔ１にて、電圧Ｖ１，Ｖ８の２種の電位を、１Ｈ／２（１Ｈは選択期間Ｔ３の長さ）ごとに交互に繰り返し設定される。また、この走査信号Ｙｎは、遅延期間Ｔ２においては、電圧Ｖ３，Ｖ６の２種の電位を、１Ｈ／２ごとに交互に繰り返し設定される。ただし、遅延期間Ｔ２以降は、パルスの位相をリセットパルスと比較して１８０°変化させている。走査信号Ｙｎは、選択期間Ｔ３では、Ｖ１，Ｖ８の２種の電位を、１Ｈ／２ごとに交互に繰り返し設定される。また、非選択期間Ｔ４では、電圧Ｖ３，Ｖ６の２種の電位を、１Ｈ／２ごとに交互に繰り返し設定される。一方、データ信号Ｘｍは、ｏｎ電圧としてＶ４，Ｖ５の２種の電位を１Ｈ／２ごとに交互に繰り返し設定され、ｏｆｆ電圧としてＶ２，Ｖ７の２種の電位の１Ｈ／２ごとに交互に繰り返し設定される。
【０１１７】
走査信号Ｙｎとデータ信号Ｘｍの差信号であるＹｎ−Ｘｍは、図３４に示すように、そのリセット電圧、選択電圧および非選択電圧の極性が、１Ｈ／２ごとに反転していることになる。この結果、液晶に印加される電圧の極性を１ラインごとに反転させることができる。この第１８実施例においても、図８に示す電圧平均化法と同じｏｎ電圧、ｏｆｆ電圧、バイアス電圧が得られている。すなわち、Ｖ４−Ｖ３＝Ｖ３−Ｖ２＝Ｖ７−Ｖ６＝Ｖ６−Ｖ５とすれば、非選択期間Ｔ４のバイアス電圧が等しくかかるように設定できる。
【０１１８】
（第１９実施例）
図３５に示す第１９実施例の駆動波形は第１８実施例と同様に、液晶に印加される電圧の極性を１パルスごとに反転させるものである。図３５に示す走査信号Ｙｎが、図３４に示す走査信号Ｙｎと相違する点は、遅延期間Ｔ２、選択期間Ｔ３および非選択期間Ｔ４の設定電位である。図３５に示す走査信号Ｙｎでは、遅延期間Ｔ２および非選択期間Ｔ４において、電圧Ｖ２，Ｖ７の２種の電位を、１Ｈ／２ごとに交互に繰り返し設定されている。また、この走査信号Ｙｎは、選択期間Ｔ３において、電圧Ｖ４，Ｖ５の２種の電位を１Ｈ／２ごとに交互に繰り返し設定している。
【０１１９】
一方、データ信号Ｘｍは第１８実施例とは全く異なり、そのｏｎ電圧としてＶ１，Ｖ８の２種の電位をもち、ｏｆｆ電圧としてＶ３，Ｖ６の２種の電位をもっている。この走査信号Ｙｎとデータ信号Ｘｍとの差信号Ｙｎ−Ｘｍは、遅延期間Ｔ２、選択期間Ｔ３および非選択期間Ｔ４では、第１８実施例に示す差信号と同じ絶対値の電圧が液晶に印加されることになる。一方、本第１９実施例の差信号Ｙｎ−Ｘｍのリセット期間Ｔ１では、その最大振幅がＶ１−Ｖ８またはＶ８−Ｖ１となり、第１７実施例と同様に、リセット電圧の振幅を第１８実施例よりも大きくとることができ、この点で第１８実施例の駆動法よりも優れている。なお、図８に示す電圧平均化法と両立させるためには、Ｖ２−Ｖ１＝Ｖ３−Ｖ２＝Ｖ７−Ｖ６＝Ｖ８−Ｖ７に設定すればよい。
【０１２０】
（第２０実施例）
この第２０実施例は、第１８実施例と比較して、１フレーム内の反転回数を約半分に減らし、パルスの駆動周波数を抑える方法である。図３６に示すように、走査信号およびデータ信号のパルス反転のタイミングを決定する信号ＦＲは、１Ｈごとにｏｎ，ｏｆｆを繰り返す信号であり、このＦＲ信号は、選択期間Ｔ３の立ち上がりから１Ｈ／２だけ位相がずらしてある。このようにすると、走査信号Ｙｎおよびデータ信号Ｘｍの各波形は信号ＦＲと同期してパルス反転が繰り返されるため、１フレーム内のパルスの反転回数が、図３４の波形と比較して半減している。しかしながら、これらの差信号Ｙｎ−Ｘｍの波形は、１Ｈ／２ごとにパルスが反転しており、第１８実施例と同様に液晶の寿命を長く確保することができる。この第２０実施例によれば、走査信号およびデータ信号のための各ドライバの駆動周波数が半減するので、波形の成形が容易となり、消費電力が低減される。さらには、交流化のために電源電圧そのものをプラス側、マイナス側にスイングさせる回路の場合に特に有利となる。なお、この第２０実施例においては、走査信号およびデータ信号の各期間Ｔ１〜Ｔ４における電圧設定を第１８実施例と同様にしたが、第１９実施例と同様にしてもよい。
【０１２１】
（第２１実施例）
図３７は、１Ｈごとにパルス反転を行う駆動方法を示している。同図に示すように、信号ＦＲは１Ｈごとにｏｎ，ｏｆｆを繰り返す点で図３６に示す第２０実施例と同様であるが、この信号ＦＲは選択期間Ｔ２と同期している点で第２０実施例と異なっている。図３７に示す走査信号Ｙｎは、選択期間Ｔ３においては、フレームｋでは電圧Ｖ１に設定され、フレーム（ｋ＋１）では電圧Ｖ８に設定され、フレームごとにＶ１，Ｖ８と変化する。また、データ信号Ｘｍの波形は、走査信号Ｙｎの選択期間Ｔ３の電圧がＶ１のときは、電圧Ｖ４がｏｎ電圧とされ、Ｖ２がｏｆｆ電圧とされる。また、データ信号Ｘｍは、走査信号Ｙｎの選択期間Ｔ３の電圧がＶ８のときは、電圧Ｖ５がｏｎ電圧とされ、電圧Ｖ７がｏｆｆ電圧とされる。この走査信号およびデータ信号の差信号Ｙｎ−Ｘｍは、フレームｋ内について着目すると、液晶に負極性の電圧が印加される回数が多く、この１フレーム内では画素に印加される電圧の極性のバランスがとれない。しかしながら、次の（ｋ＋１）フレームでは、逆に液晶に正極性の電圧が印加される回数が増え、この連続する２フレームにて、液晶に印加される電圧の極性のバランスをとることができる。この意味で、この第２１実施例は、第１６，１７実施例に示すフレーム反転と、第１８，１９実施例に示すパルス反転とを組み合わせたものといえる。
【０１２２】
この第２１実施例の利点としては、ハイデューティー化の場合にも選択期間Ｔ３（１Ｈ）の期間を長くとれることと、フレーム反転のみの場合と比較して、液晶への直流分の電圧の印加時間を短く設定できることになる。なお、この第２１実施例の走査信号およびデータ信号の各期間Ｔ１〜Ｔ４の電圧を、第１７実施例の場合と同一に設定したが、これに代えて第１８実施例の場合と同一に設定することもできる。
【０１２３】
（第２２実施例）
図３８は、第１６〜２１実施例の駆動方法を実施するための差信号電極（行電極）の駆動回路を示すブロック図である。なお、以下の説明では、第２１実施例の駆動波形を生成する回路として説明する。図３８において、ロジック回路１１０は、遅延期間Ｔ２の情報に基づき、リセット期間Ｔ１を指定したリセット信号ＲＥと、このリセット期間Ｔ１よりも遅延期間Ｔ２を経過した後の選択期間Ｔ３を指定する選択信号Ｓとを生成する。信号ＲＥおよび信号Ｓは、それぞれシフトレジスタ１１１，１１２に入力される。各レジスタ１１１，１１２は、信号ＲＥ，ＳをシフトクロックＳＣＫに従って送り、このときのレジスタ内の状態が１６０チャンネル同時にパラレルアウトされる。２ｔｏ４デコーダ１１３は、信号ＲＥ，Ｓのレジスタ出力状態によって、３つの状態（ＲＥ，Ｓ）＝（１，０）または（０，１）または（０，０）を区別し、レベルシフタ１１４を介してＹドライバ１１５に出力する。Ｙドライバ１１５には、電源回路１１６および位相反転回路１１７から、３つの電圧が入力されている。なお、電源回路１１６の電源電圧自体は交流化信号ＦＲによって、それぞれ±Ｖａ，±Ｖｂにスイングされている。ここで、ＲＥ，Ｓが（１，０）のときは電圧±Ｖａ、（０，１）のときは位相反転回路１１７を経由した±Ｖａの反転電圧、，（０，０）のときは±Ｖｂを選択するようになっている。例えば、Ｖａ＝Ｖ８，−Ｖａ＝Ｖ１，Ｖｂ＝Ｖ６，−Ｖｂ＝Ｖ３に設定しておけば、第２１実施例の駆動波形である図３７の走査信号Ｙｎの波形を得ることができる。
【０１２４】
図３９は、データ信号電極（列電極）の駆動回路のブロック図である。図３９において、８ビットの画像データＤ０〜Ｄ７は、マルチプレクサ１２０を介してデータラッチ回路１２１に入力され、このデータラッチ回路１２１にて、１６０チャンネルのパラレルデータに変換される。データラッチ回路１２１のラッチタイミングは、クロックＳＣＫを入力するコントロール回路１２２より出力されるラッチパルスによって決定される。１６０チャンネルの画像データは、データラッチ回路１２１よりレベルシフタ１２３に送られ、このとき同時に交流化信号ＦＲに基づく論理回路１２５からの信号により反転操作が加えられる。したがって、データ信号はｏｎまたはｏｆｆの２通りの状態に、交流化のためのプラスまたはマイナスの２通りの状態が重ねられるので、計４通りの状態として発生する。各チャンネルごとにこの４通りの状態を入力するＸドライバ１２４は、各チャンネルの状態に従って電源電圧ＶＬ１〜ＶＬ４の中の１つのレベルを、各チャンネルごとに選択して出力することになる。ここで、ＶＬ１＝Ｖ７，ＶＬ２＝Ｖ２，ＶＬ３＝Ｖ５，ＬＶ４＝Ｖ４に設定すれば、第２１実施例の駆動波形を示す図３７のデータ信号Ｘｍと同一の波形を生成することが可能となる。
【０１２５】
なお、図３８および図３９に示す各駆動回路で生成される走査信号波形およびデータ信号波形として、上記説明では第２１実施例中に示す走査信号Ｙｎ、データ信号Ｘｍを生成することについて説明したが、ＦＲ信号の周期および±Ｖａ，±Ｖｂ，ＶＬ１〜ＶＬ４に対応する設定電圧を変更することで、第１６〜２０実施例のいずれの駆動波形をも生成することが可能である。
【０１２６】
（第２３実施例）
次に、図４０〜図４５を参照して、走査信号の各期間Ｔ１〜Ｔ４内の電圧の切り換えおよびデータ信号の選択期間ごとの電圧の切り換えを、ロジック的に行う駆動回路について説明する。
【０１２７】
図４０は、液晶パネルおよびその駆動回路を含む全体構成を示すブロック図である。液晶パネル１３０は、３２０×３２０画素を有し、この液晶パネル１３０を駆動するために、第１，第２のＹドライバ回路１３１Ａ，１３１Ｂおよび第１，第２のＸドライバ１３２Ａ，１３２Ｂが設けられている。第１，第２のＹドライバ回路１３１Ａ，１３１Ｂはそれぞれ同一構成を有し、その詳細が図４１に示されている。また、Ｘドライバ回路１３２Ａ，１３２Ｂも同一構成を有し、その詳細が図４２に示されている。
【０１２８】
まず、Ｙドライバ回路１３１Ａについて、図４１を参照して説明する。このＹドライバ回路１３１Ａは、セレクト用シフトレジスタ１４０Ａおよびリセット用シフトレジスタ１４０Ｂからなるシフトレジスタ１４０を有する。セレクト用シフトレジスタ１４０Ａは、各レジスタＳＲ１〜ＳＲ１６０を有し、リセット用シフトレジスタ１４０Ｂは、各レジスタＲＲ１〜ＲＲ１６０を有する。セレクト用シフトレジスタ１４０Ａには、選択期間Ｔ３を指定した選択信号Ｓが入力され、シフトクロックＹＳＣＬにより次段のレジスタに逐次シフトされる。なお、レジスタＳＲ１６０の内容はセレクトアウト端子を介し出力され、第２のＹドライバ回路１３１Ｂとのカスケード接続を可能としている。リセット用シフトレジスタ１４０Ｂには、リセット期間Ｔ１を指定したリセット信号ＲＥが入力され、シフトクロックＹＳＣＬにより次段のシフトレジスタに逐次シフトされる。なお、レジスタＲＲ１６０の内容はリセットアウト端子を介して出力され、第２のＹドライバ回路１３１Ｂとのカスケード接続を可能としている。
【０１２９】
各シフトレジスタ１４０Ａ，１４０Ｂの各レジスト内の内容が１６０チャンネル全て出力コントロール回路１４１に入力される。この出力コントロール回路１４１は、リセット信号ＲＥ、セレクト信号Ｓおよび交流化信号ＦＲの入力状態によって６つの状態、すなわちＲＥ，Ｓ，ＦＲ＝（０，０，０）または（０，０，１）または（０，１，０）または（０，１，１）または（１，０，０）または（１，０，１）を区別した信号を出力し、この信号がレベルシフタ１４２を介してＹドライバ１４３に入力される。このＹドライバ１４３には４種類の駆動電圧Ｖ１Ｙ，Ｖ２Ｙ，Ｖ３Ｙ，Ｖ４Ｙが入力されており、出力コントロール回路１４１から区別して出力された６つの状態に基づき、表７に示す真理値表に従っていずれか１の駆動電圧を各チャンネルごとに出力する。
【０１３０】
【表７】

【０１３１】
上記の構成を有する第１，第２のＹドライバ回路１３１Ａ，１３１Ｂの各構成部への入力信号および出力信号の状態が、図４３のタイミングチャートに示されている。図４３に示すタイミングチャートの場合、選択期間Ｔ３の長さを１Ｈとしたとき、信号ＹＦＲは１Ｈごとにｏｎ／ｏｆｆを繰り返す信号となっており、液晶に印加される電圧の極性反転を１Ｈごとに行っている。また、１行に３２０画素を有するためデューティは１／３２０であり、リセット期間Ｔ１を５Ｈとし、遅延期間Ｔ２を２Ｈと設定している。この駆動回路の動作に従って出力されるｎ行目の走査信号Ｙｎの信号波形が、図４５に示されている。
【０１３２】
次に、第１のＸドライバ回路１３２Ａの詳細について、図４２を参照して説明する。この第１のＸドライバ回路１３２Ａは、１６０個のレジスタを有するシフトレジスタ１５０を有し、入力信号ＥＩをシフトクロックＸＳＣＬに従って次段のレジスタに逐次シフトしていくものである。１６０番目のレジスタの内容は、ＥＯ端子を介して外部に出力され，第２のＸドライバ回路１３２Ｂとのカスケード接続を可能としている。
【０１３３】
シフトレジスタ１５０に入力される信号ＥＩは、図４４に示すように一水平走査期間（１Ｈ）に１回論理の１となる信号である。したがって、シフトレジスタ１５０の各レジスタより論理の１が逐次出力されることで、第１のラッチ回路１５１は、その各レジスタと対応するアドレスに画像データをラッチすることになる。この第１のラッチ回路１５１の１６０チャンネルのデータは、ラッチパルスＬＰが入力するタイミングにて第２のラッチ回路１５２にラッチされる。交流化信号ＹＦＲおよび第２のラッチ回路１５２からのデータを入力する出力コントロール回路１５３は、データＤと交流化信号ＹＦＲの入力状態によって４つの状態（Ｄ，ＹＦＲ）＝（０，０）または（０，１）または（１，０）または（１，１）を区別した信号を、レベルシフタ１５４を介して各チャンネルごとにＸドライバ１５５に入力させる。Ｘドライバ１５５は、４種類の駆動電圧Ｖ１Ｘ，Ｖ２Ｘ，Ｖ３ＸおよびＶ４Ｘを入力し、出力コントロール回路１５３からの情報に基づき、表８に示す真理値表に従って、４種の駆動電圧のいずれか１を各チャンネルごとに出力する。
【０１３４】
【表８】

【０１３５】
このＸドライバ１５５より出力される各チャンネルごとのデータ信号の内、ｍ列目のデータ信号Ｘｍを図４５に示した。さらに、図４５には、走査信号Ｙｎとデータ信号Ｘｍとの差信号Ｙｎ−Ｘｍが示されている。この差信号は、第２１実施例の駆動波形である図３７の差信号と同様に、液晶に印加される電圧が１Ｈごとに反転している。また、液晶にかかる電圧は１フレーム内ではプラス、マイナスのバランスがとれていないので、連続する第ｋフレーム、第ｋ＋１フレームによって、液晶にかかる電圧のプラス、マイナスのバランスをとるようにしている。この意味で、図４５に示す差信号は、第２１実施例と同様に１Ｈごとの極性反転と１フレームごとの極性反転とを組み合わせたものといえる。
【０１３６】
このように第２３実施例によれば、走査信号およびデータ信号の各電圧の切り換えをロジック的に行うことが、回路を構成する上で第２２実施例のものと比較して有利となる。
【０１３７】
（第２４実施例）
次に、第２３実施例に示す駆動回路を用いて、信号中の遅延期間Ｔ２を変更できる駆動方法について、図４６および図４７を参照して説明する。この遅延期間Ｔ２を変更する手法として、１フレームＴ内の選択期間Ｔ３の指定位置は変更せず、遅延期間Ｔ２を変更するとともに、この遅延期間Ｔ２の前のリセット期間Ｔ１をも変更する必要がある。そこで、図４６に示すように、リセット期間Ｔ１が５Ｈ，遅延期間Ｔ２が２Ｈとした場合、選択期間Ｔ３の前に、リセット期間Ｔ１＋遅延期間Ｔ２＝７Ｈ分のパルス幅を有するリセット＋遅延信号を生成するようにしている。Ｙドライバ回路１３１Ａ，１３１Ｂのリセット用シフトレジスタ１４０Ｂに入力されるリセット信号は、このリセット＋遅延信号と遅延期間Ｔ２を指定した遅延信号との排他的論理和で生成することができる。
【０１３８】
ここで、液晶パネルを構成する各画素の液晶の閾値のばらつき、あるいは環境温度に起因した液晶の閾値の変動を補償するために遅延期間Ｔ２を変更する必要が生じた場合には、下記の手法により遅延期間Ｔ２およびその前のリセット期間Ｔ１の指定の変更を行う。すなわち、図４６に示す遅延期間Ｔ２の長さである２Ｈを図４７に示すように３Ｈに変更したい場合には、遅延期間Ｔ２の変更と同時に、リセット＋遅延信号のパルス幅を、５Ｈ＋３Ｈ＝８Ｈに変更すればよい。変更された遅延信号と、リセット＋遅延信号の排他的論理和をとることで、図４６の場合と同じ５Ｈのリセット期間Ｔ１を有するリセット信号を生成することができる。また、遅延期間Ｔ２を３Ｈに、リセット期間Ｔ１を７Ｈにそれぞれ変更したい場合には、図４８に示すように、リセット＋遅延信号を、７Ｈ＋３Ｈ＝１０Ｈのパルス幅を有する信号に変更すればよい。
【０１３９】
【発明の効果】
本発明方法によれば、メモリ性を有するカイラルネマチック液晶を駆動するに際して、リセット期間と選択期間との間に遅延期間を設けることで、選択期間、すなわち書き込み時間を短縮することができ、しかも表示のフリッカを防止して実用性の高い液晶駆動を行うことができる
また、本発明方法によれば１ラインあたりの書き込み時間を短縮することができるので、大画面の液晶パネルに対応できるハイデューティーの液晶駆動を行うことができる。
【０１４０】
さらに加えて、本発明方法によれば、選択パルスの付与状態に関するパラメータを変更することで、製造などに起因した液晶パネル内の液晶の閾値のばらつき、あるいは温度に起因した駆動電圧の変動を補償することができる。
【０１４１】
さらに加えて、本発明方法によれば、フレデリクス転移を生じさせる比較的絶対値の大きいリセット電位を液晶に印加しながらも、７レベルあるいは８レベル駆動法を採用することで、走査信号，データ信号間の電圧のアンバランスを低減し、駆動回路の構成を容易化して、ＩＣ化にも対応できる液晶駆動方法を提供できる。
【図面の簡単な説明】
【図１】本発明に係る液晶表示装置の実施例における液晶セルの構造を示す概略断面図である。
【図２】（Ａ）、（Ｂ）は、それぞれ本発明の実験に用いた第１実施例の駆動波形図である。
【図３】遅延期間を有しない駆動波形図である。
【図４】本発明で用いる双安定液晶の液晶分子の挙動を説明する説明図である。
【図５】液晶の駆動回路の全体構成を示す概略ブロック図である。
【図６】本発明を適用した第２実施例に係るマトリクス駆動波形図である。
【図７】図６に示すマトリクス駆動波形のパルス電圧特性図である。
【図８】（Ａ）〜（Ｄ）は、それぞれ本発明の第２実施例に用いた駆動波形を示し、行、列電極信号及びその差信号を示すマトリクス駆動波形図である。
【図９】（Ａ），（Ｂ）は、それぞれ本発明の第３実施例に用いた駆動波形図である。
【図１０】（Ａ）〜（Ｅ）は、それぞれリセットパルスｏｆｆ後の実効値が同一となる駆動波形図である。。
【図１１】（Ａ）〜（Ｅ）は、それぞれ本発明を適用した第４実施例に係るマトリクス駆動波形図である。
【図１２】図１１の駆動波形を用いた場合の行電極の走査順序を示す説明図である。
【図１３】図３の駆動波形に第４実施例を適用した場合のマトリクス駆動波形図である。
【図１４】（Ａ），（Ｂ）は、それぞれ本発明の第５実施例に用いた駆動波形図である。
【図１５】図１４（Ａ）または図１４（Ｂ）の波形を液晶に印加した場合の駆動電圧特性図である。
【図１６】（Ａ）〜（Ｅ）は、それぞれ本発明を適用した第６実施例に係るマトリクス駆動波形図である。
【図１７】（Ａ）〜（Ｅ）は、それぞれ本発明を適用した第７実施例に係るマトリクス駆動波形図である。
【図１８】図１７の駆動波形を用いた場合の駆動電圧の温度変化特性図である。
【図１９】（Ａ）〜（Ｅ）は、それぞれ本発明を適用した第８実施例に係るマトリクス駆動波形図である。
【図２０】選択期間に対する選択パルス幅のデューティを変更できる本発明の第９実施例に係る駆動回路のブロック図である。
【図２１】図２０に示すモノステーブル回路の詳細図である。
【図２２】図２０の駆動回路のタイミングチャートである。
【図２３】選択期間に対する選択パルス幅のデューティをディジタル的に変更する本発明の第１０実施例に係る駆動回路のブロック図である。
【図２４】図２３に示す駆動回路のタイミングチャートである。
【図２５】選択期間に対するデータ電位期間のデューティを変更する本発明の第１１実施例に係る駆動回路のブロック図である。
【図２６】図２５に示す駆動回路のタイミングチャートである。
【図２７】駆動電圧の温度補償を自動または手動にて行う本発明の第１２実施例に係るマトリクス駆動回路のブロック図である。
【図２８】２つの準安定状態をもつ液晶において、選択パルスの電圧値に関する閾値を示す特性図である。
【図２９】本発明の第１３実施例の駆動原理を示し、選択パルスの電圧値に関する閾値の温度変化との相関を示す特性図ある。
【図３０】本発明の第１４実施例の駆動原理を示し、選択パルスの電圧値に関する閾値と選択パルスのパルス幅との相関を示す特性図である。
【図３１】本発明の第１５実施例の駆動原理を示し、選択パルスの電圧値に関する閾値と選択パルスの遅延時間との相関を示す特性図である。
【図３２】（Ａ）〜（Ｄ）は、本発明の第１６実施例に係る８レベル駆動法にしたがった駆動波形図である。
【図３３】（Ａ）〜（Ｄ）は、本発明の第１７実施例に係る８レベル駆動法にしたがった駆動波形図である。
【図３４】（Ａ）〜（Ｄ）は、本発明の第１８実施例に係る８レベル駆動法にしたがった駆動波形図である。
【図３５】（Ａ）〜（Ｄ）は、本発明の第１９実施例に係る８レベル駆動法にしたがった駆動波形図である。
【図３６】（Ａ）〜（Ｄ）は、本発明の第２０実施例に係る８レベル駆動法にしたがった駆動波形図である。
【図３７】（Ａ）〜（Ｄ）は、本発明の第２１実施例に係る８レベル駆動法にしたがった駆動波形図である。
【図３８】第１６〜２１実施例に示す走査信号波形を生成するための本発明の第２２実施例に係るＹドライバ回路のブロック図である。
【図３９】第１６〜２１実施例に示すデータ信号波形を生成するための本発明の第２２実施例に係るＸドライバ回路のブロック図である。
【図４０】本発明の第２３実施例に係るマトリクス液晶駆動回路の全体構成を示すブロック図である。
【図４１】図４０に示すＹドライバ回路のブロック図である。
【図４２】図４０に示すＸドライバ回路のブロック図である。
【図４３】図４１に示すＹドライバ回路各部の動作を説明するためのタイミングチャートである。
【図４４】図４２に示すＸドライバ回路でのデータラッチ動作を説明するためのタイミングチャートである。
【図４５】図４０に示す駆動回路にて生ずる駆動波形図である。
【図４６】本発明の第２４実施例を示し、遅延期間の長さを変更するための各信号波形を示す波形図である。
【図４７】図４６の遅延期間を２Ｈから３Ｈに変更する場合の各信号波形を示す波形図である。
【図４８】図４６の遅延期間を２Ｈから３Ｈに変更し、かつ、リセット期間を５Ｈから７Ｈに変更する場合の各信号波形を示す波形図である。
【図４９】液晶パネル内の液晶の閾値分布図である。
【符号の説明】
Ｔ１ リセット期間
Ｔ２ 遅延期間
Ｔ３ 選択期間（第１の選択期間）
Ｔ４ 非選択期間
Ｔ５ インターバル期間
Ｔ６ 第２の選択期間
１ 液晶分子
２ ポリイミド配向膜
５ ガラス基板
７ 偏光板
１１ 液晶セル
１２ バックライト
１３ 走査駆動回路
１４ 信号駆動回路
１５ 走査制御回路
１６ 信号制御回路
１７ 電位設定回路
１８ 線順次走査回路
２１ 温度センサ
２２ 温度補償回路
３０ リセット電圧（リセットパルス）
３１ 遅延電圧
３２ 選択電圧（選択パルス）
３３ 非選択電圧
４０ モノステーブル回路
４３ 可変抵抗器
７０〜７４ アナログスイッチ
８０ ディップスイッチ
８１Ａ，８１Ｂ カウンタ
８２Ａ，８２Ｂ マグニチュード・コンパレータ
９０ データ信号駆動回路
９４〜９６ アナログスイッチ
１００ メモリ
１０１ ディスプレイコントローラ
１０２，１０３ ドライバー
１０４ 温度センサ
１０６ マニュアルスイッチ
１０８ 液晶表示パネル
１１０ ロジック回路
１１１，１１２，１４０，１５０ シフトレジスタ
１１４，１２３，１４２，１５４ レベルシフタ
１１５ Ｙドライバー
１１６ 電源回路
１１７ 位相反転回路
１２０ マルチプレクサ
１２１ データラッチ回路
１２２ コントロール回路
１２４ エックスドライバ
１４１ 出力コントロール回路
１４３ Ｙドライバ
１５１，１５２ ラッチ回路
１５３ 出力コントロール回路
１５５ Ｘドライバー[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for driving a liquid crystal display device using a chiral nematic liquid crystal having two metastable states. More specifically, the present invention relates to a driving method for improving the writing speed. Further, the present invention relates to a driving method capable of compensating for a driving voltage caused by variation in a threshold value of a liquid crystal unique to a liquid crystal panel, or compensating for a temperature of the driving voltage. Further, the present invention relates to a driving method capable of improving a voltage imbalance between two types of driving waveforms and forming an IC of a driving circuit.
[0002]
BACKGROUND ART AND PROBLEMS TO BE SOLVED BY THE INVENTION
Driving a liquid crystal having bistability using a chiral nematic liquid crystal has already been disclosed in Japanese Patent Publication No. 1-51818, in which the initial alignment condition, two metastable states, and switching between the two metastable states are described. The method is described.
[0003]
However, the driving method described in Japanese Patent Publication No. 1-51818 is not practical and has many problems. For example, regarding the switching between two metastable states, the above publication discloses the following two methods.
[0004]
One is to obtain two metastable states by the following driving method. That is, a 360 ° twist alignment state is obtained by rapidly turning off the voltage applied to the liquid crystal at 60 Hz and peak-to-peak 15 V using a toggle switch. Further, the voltage applied to the liquid crystal is slowly decreased over a period of about one second using a variable voltage device, thereby obtaining a 0 ° uniform alignment state.
[0005]
Another driving method is as follows. If a high frequency of 1500 KHz is immediately applied to the liquid crystal after the low frequency electric field is turned off, a 360 ° twist alignment state is realized. When a high-frequency electric field of 1500 KHz is applied after a delay of about 1/4 second following the turn-off of the same low-frequency electric field, a uniform orientation state of 0 ° is obtained.
[0006]
However, the former method is not practical at all and is merely a method for confirming a phenomenon in a laboratory. When we experimented with the latter method, we found that if a high-frequency electric field was applied about 1/4 second following the turn-off of the low-frequency electric field, this would also result in a 360 ° twisted state and switch to two metastable states. could not.
[0007]
In other words, Japanese Patent Publication No. 1-51818 has no description about a matrix display having the highest practicality and the highest display capability at present, and does not disclose any driving method.
[0008]
Therefore, in Japanese Patent Application No. 4-217932 filed earlier, we have proposed a method for controlling the back flow generated in the liquid crystal cell and improving the above-mentioned disadvantage. However, this proposal did not aim at shortening the writing time per line of the matrix display. Therefore, in the embodiment of the above-mentioned proposal, the writing time per one line of the matrix display is set to 400 μs, and the writing of 400 lines or more requires a total of 160 ms (6.25 Hz) or more. This is not practical because it involves display flicker.
[0009]
In general, variations in drive characteristics that occur in a manufacturing process of a liquid crystal display include a difference in drive characteristics depending on a location in one display and a difference in drive characteristics between each display due to a difference in a manufacturing lot. is there. Therefore, in order to always use the entire liquid crystal display screen with the highest display quality, delicate drive voltage control according to the situation of each panel is required. In addition, even after the optimum adjustment is performed by some means, the driving condition causes a new fluctuation due to a change in the ambient temperature, so that the adjustment according to the temperature change is further essential.
[0010]
FIG. 49 illustrates the difference in the threshold value of the drive voltage within a certain panel. As described above, since the driving voltage changes with a slight difference in the alignment state or a change in the cell gap, it is necessary to optimally adjust the driving voltage in each panel according to the worst point. FIG. 18 shows a change in drive voltage with respect to a change in temperature when matrix driving is assumed. Although the gradient with respect to the temperature is small at 0.02 v / ° C., the voltage fluctuation rate when the driving voltage of 25 ° C. is standard is 0.56% / ° C., and considerably 19.6% in the practical temperature range of 5 to 40 ° C. The fluctuation width becomes large. In actual use, it is desirable to compensate for this and obtain an optimal display.
[0011]
Further, in driving a liquid crystal having a memory property, it is necessary to apply a reset pulse having a relatively large absolute value to the liquid crystal in order to cause Freedericksz transition in the liquid crystal molecules. In this case, the voltage ratio between the scanning signal and the data signal during matrix driving is largely unbalanced. For this reason, this imbalance has the potential to become a major obstacle in configuring a specific drive circuit and in making this circuit an IC.
[0012]
Accordingly, it is an object of the present invention to provide a liquid crystal driving method capable of driving a liquid crystal while applying a reset voltage having a relatively large absolute value to cause a Freedericksz transition to the liquid crystal.
[0013]
Still another object of the present invention is to apply a large reset voltage to the liquid crystal, reduce the imbalance of the voltage between the scanning signal and the data signal, simplify the configuration of the driving circuit, and cope with the IC. An object of the present invention is to provide a liquid crystal driving method.
[0014]
[Means for Solving the Problems]
In the present invention, since a reset voltage having a relatively large absolute value needs to be applied to the liquid crystal during the reset period T1, the following seven-level driving method can be used.
[0015]
As the seven-level driving method, for example, as shown in FIGS. 8A to 8D, a method for applying an ON selection voltage or an OFF selection voltage to the liquid crystal as the data potential of the column electrode signal Yn. Two types of potentials (for example, ± Vb) are set,
As the data potential of the row electrode signal Xm, two kinds of potentials (for example, ± Vr) for applying the positive or negative reset voltage to the liquid crystal are set in the reset period T1. In the selection period T3, two types of potentials (for example, ± 2 Vb) for applying the positive and negative selection voltages to the liquid crystal are set, and the non-selection potential is set in the delay period and the non-selection period. Is set to an intermediate potential (for example, 0 V) between the two types of selection potentials.
The liquid crystal can be driven using a total of seven levels of potential.
[0016]
The present invention more preferably employs a driving method including at least the following eight levels. That is,
As the data potential of the column electrode signal, four types of potentials for applying a positive and negative ON selection voltage and a positive and negative OFF selection voltage to the liquid crystal are set,
As the reset potential of the row electrode signal, two types of potentials for applying the positive and negative reset voltages to the liquid crystal during the reset period are set, and the selection potential is set as the reset potential during the selection period. Two types of potentials for applying the positive and negative selection voltages to the liquid crystal are set, and a bias potential is applied to the four types of data potentials during the delay period and the non-selection period as the non-selection potential. Two potentials are set for
In this method, the liquid crystal is driven using at least eight levels of potential.
[0017]
The eight levels of potentials are divided into four levels (V1, V2, V3, V4: V1 <V2 <V3 <V4) of the first group on the low voltage side and four levels (V5, V6) of the second group on the high voltage side. , V7, V8: V4 <V5 <V6 <V7 <V8).
When the data potential of the column electrode signal is in the first group, the reset potential is selected from the second group. When the data potential of the column electrode signal is in the second group, the reset potential is selected. Select from the first group,
In each of the periods other than the reset period, when the data potential of the column electrode signal is in the first group, one potential is selected from each of the same first group, and the potential of the column electrode signal is selected. When the data potential is in the second group, one potential may be selected from the same second group.
[0018]
Thus, a reset voltage having a relatively large absolute value exceeding 20 V and a non-selection voltage near 1 V are applied to the liquid crystal without causing a large voltage difference between the voltage of the row electrode signal and the voltage of the column electrode signal. Can be applied. This is preferable in forming a drive circuit, particularly in implementing an IC.
[0019]
Here, if the potential difference between the first group potential V4 and the second group potential V5 is increased, the absolute value of the reset voltage applied to the liquid crystal during the reset period can be set large.
[0020]
As shown in FIG. 32, in the k-th frame (k is an integer), the ON selection potential of the column electrode signal Xm is set to V5 of the second group, and the OFF selection potential is set to V7 of the second group. Setting the reset potential of the signal Yn to V1, the selection potential to V8, and the non-selection potential to V6;
In the (k + 1) -th frame following this, the ON selection potential of the column electrode signal Xm is set to V4 of the first group, the OFF selection potential is set to V2, and the reset potential of the row electrode signal Yn is set to V8. In addition, the selection potential is set to V1 and the non-selection potential is set to V3, and the liquid crystal can be AC-driven by polarity reversal for each frame.
[0021]
As shown in FIG. 33, in the k-th frame (k is an integer), the ON selection potential of the column electrode signal Xm is set to V8 of the second group, the OFF selection potential is set to V6, and the row electrode signal is set to V6. Setting the reset potential of the signal Yn to V1, the selection potential to V5, and the non-selection potential to V7;
In the subsequent (k + 1) -th frame, the ON selection potential of the column electrode signal Xm is set to V1 of the first group, the OFF selection potential is set to V3, and the reset potential of the row electrode signal Yn is set to V8. In addition, the selection potential is set to V4 and the non-selection potential is set to V2, and the liquid crystal can be AC-driven by inverting the polarity of each frame.
[0022]
As shown in FIG. 34, the ON selection potential of the column electrode signal Xm within one frame period T is set by an AC pulse of V4 and V5, and the OFF selection potential of the column electrode signal Xm is set to the alternating current of V2 and V7. The reset potential of the row electrode signal Yn is set by an AC pulse of V8 and V1, and the selection potential is set by an AC pulse of V1 and V8 in a corresponding order. The selection potential is set by an AC pulse of V3 and V6,
The polarity of the voltage applied to the liquid crystal may be inverted for each pulse, and the liquid crystal may be AC driven.
[0023]
As shown in FIG. 35, the ON selection potential of the column electrode signal Xm in one frame period T is set by an AC pulse of V1 and V8, and the OFF selection potential of the column electrode signal Xm is set by an AC pulse of V3 and V6. The reset potential of the row electrode signal Yn is set by an AC pulse of V8 and V1 in an order corresponding to this, the selection potential is set by an AC pulse of V4 and V5, and the non-selection potential is set. Is set by an AC pulse of V2 and V7, and the liquid crystal can be AC-driven by inverting the polarity of the voltage applied to the liquid crystal for each pulse.
[0024]
In the case of the driving methods shown in FIGS. 32 and 34, if the relationship of V4-V3 = V3-V2 = V7-V6 = V6-V5 is set, a substantially equal non-selection voltage can be set in the non-selection period T4.
[0025]
In the case of the driving methods shown in FIGS. 33 and 35, when the relationship of V3-V2 = V2-V1 = V8-V7 = V7-V6 is set, it is possible to apply a substantially equal non-selection voltage to the liquid crystal in the non-selection period T4. it can.
[0026]
34 and 35, when the unit time corresponding to the selection period T3 is 1H, the pulse width of the signal FR for alternating the row electrode signal and the column electrode signal is 1H, and , The phase of the signal FR can be set to be shifted by (1H / 2) with respect to the selection period of the row electrode signal Yn. The driving method of FIG. 36 is applied to the driving method of FIG. 34. In this case, the number of inversions of the drive potentials of the row and column electrode signals is halved as compared with FIG. 34, but the number of inversions of the voltage waveform applied to the liquid crystal can be secured more.
[0027]
34 and 35, the polarity of the voltage applied to the liquid crystal is inverted every unit time (1H) corresponding to the selection period T3, and the start of the k-th frame (k is an integer) is started. Is positive, the polarity at the beginning of the (k + 1) th frame is negative, and when the polarity at the beginning of the kth frame is negative, the polarity at the beginning of the (k + 1) th frame is positive. The liquid crystal can be AC-driven by combining the polarity inversion every 1H and the polarity inversion every frame. The driving method shown in FIG. 37 is applied to the driving method shown in FIG.
[0028]
In any of the driving methods shown in FIGS. 32 to 37, if each voltage of the first group and each voltage of the second group are set to be positive and negative symmetrically with respect to the ground level, the circuit This is suitable for design.
[0029]
Further, the above-described seven-level driving method and eight-level driving method are not necessarily applied to the driving waveform in which the delay period T2 is designated within one frame period T, and the driving waveform shown in FIG. It is also effective for drive waveforms and the like that are not specified.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, an embodiment of the present invention will be described with reference to the drawings.
[0031]
[Structure of liquid crystal cell]
The liquid crystal material used in each of the examples described below was prepared by adding an optical activator (eg, S-811 manufactured by E. Merck) to a nematic liquid crystal (eg, ZLI-3329 manufactured by E. Merck). The helical pitch was adjusted to 3 to 4 μm. As shown in FIG. 1, a pattern of a transparent electrode 4 made of ITO was formed on upper and lower glass substrates 5 and 5, and a polyimide alignment film (for example, SP-740 manufactured by Toray Industries, Inc.) 2 was applied thereon. Then, a rubbing process was performed on each of the polyimide alignment films 2 in directions different from each other by a predetermined angle φ (φ = 180 ° in the embodiment) to form a cell. Spacers were inserted between the upper and lower glass substrates 5, 5 to make the substrate spacing uniform, for example, the substrate spacing (cell spacing) was set to 2 μm or less. Therefore, the ratio of the liquid crystal layer thickness / twisted pitch is 0.5 ± 0.2.
[0032]
When liquid crystal is injected into this cell, the pretilt angles θ1 and θ2 of the liquid crystal molecules 1 become several degrees, and the initial alignment becomes a 180 ° twisted state. This liquid crystal cell was sandwiched between two polarizing plates 7 having different polarization directions shown in FIG. 1 to form a display. In addition, 3 is an insulating layer, 6 is a flattening layer, 8 is a light shielding layer between pixels, and 9 is a director vector of the liquid crystal molecules 1.
[0033]
(First embodiment)
FIGS. 2A and 2B show two types of driving waveforms according to the first embodiment for driving the display shown in FIG. 1, respectively. The drive waveform shown in each figure includes a reset period T1, a delay period T2, a selection period T3, and a non-selection period T4 within one frame period T. FIG. 2A shows a drive waveform in which the polarity of the voltage charged in the liquid crystal cell is inverted for each frame period T to make an alternating current. FIG. 2B shows a drive waveform in which the polarity of the voltage charged in the liquid crystal is inverted for each pulse having a pulse width of (T3) / 2 to be converted into an alternating current. In each of the drawings, a reset voltage (reset pulse) 30 equal to or higher than a threshold value for causing a Freematic transition in a nematic liquid crystal is applied during a reset period T1. In this embodiment, the reset voltage 30 has a peak value set to ± 30 V. The reset period T2 is provided to delay the timing at which the selection voltage (selection pulse) 32 is applied to the liquid crystal cell in the selection period T3 after the reset voltage 30 is applied to the liquid crystal cell. In this embodiment, a voltage of, for example, 0 V is applied to the liquid crystal cell as the delay voltage 31 during the delay period T2. The selection voltage 32 applied to the liquid crystal cell during the selection period T3 is a voltage selected based on a critical value that produces one of two metastable states of the nematic liquid crystal, for example, a 360 ° twist alignment state and a 0 ° uniform alignment state. It is. As the selection voltage 32, in the case of the chiral nematic liquid crystal used in the first embodiment, if the peak value of the selection voltage 32 is 0 ± 1V, a 360 ° twist alignment state is obtained. On the other hand, when a voltage of 2 V or more was applied to the liquid crystal cell as the selection voltage 32, a 0 ° uniform alignment state was obtained. In the non-selection period T4, a non-selection voltage 33 having an absolute value smaller than the selection voltage 32 is applied to the liquid crystal cell, and the state of the liquid crystal selected in the selection period T3 is maintained.
[0034]
FIG. 3 shows a drive waveform as a comparative example. The drive waveform shown in FIG. 3 is the drive waveform disclosed in the earlier application of the present applicant (U.S. Patent Application Nos. 08-059226 and 08-093290). The driving method of FIG. 3 is similar to FIGS. 2A and 2B in that a reset period T1, a selection period T3, and a non-selection period T4 are provided within one frame period T. The difference is that the period T2 is not provided. In other words, the driving method of the first embodiment shown in FIGS. 2A and 2B is different from the driving method of FIG. 3 in that the reset voltage 30 is applied to the liquid crystal cell and after the delay period T2 has elapsed. The point that the selection voltage 32 is applied is greatly different from the driving method of FIG.
[0035]
Table 2 summarizes the experimental results based on the driving method in FIG. 2A or 2B. Table 1 shows the results obtained by the driving method shown in FIG. 3 for comparison. The display is of a transmissive type with a backlight. The on state corresponds to a 0 ° uniform alignment state in a light transmitting state, and the off state corresponds to a 360 ° twist alignment state in a light blocking state.
[0036]
Here, in Tables 1 and 2, the duty ratio indicates (selection period T3) / (frame period T), the pulse width indicates the pulse width of the selection pulse, and the delay time indicates the length of delay period T2. ing. In the driving method of FIG. 2A, the pulse width is T3, whereas in the driving methods of FIGS. 2B and 3, the pulse width is (T3) / 2. In each of FIGS. 2A, 2B and 3, the writing time per line coincides with the selection period T3. In each table, the on voltage indicates the value of the selection voltage 32 applied to the liquid crystal cell in order to bring the liquid crystal cell into the 0 ° uniform alignment state. The off voltage indicates the value of the selection voltage 32 applied to the liquid crystal cell in order to obtain a 360 ° twist alignment state.
[0037]
[Table 1]

[0038]
[Table 2]

[0039]
As is clear from the comparison of Tables 1 and 2, when the selection voltage 32 is applied to the liquid crystal cell by inserting a certain delay time after the application of the reset voltage 30, the display cannot be switched by the driving method of FIG. Even when the selection voltage 32 having the pulse width is applied to the liquid crystal, it is possible to switch the liquid crystal on / off. For example, under the conditions of Table 1 where the duty ratio = 1/240, the pulse width = 50 μs, the on / off voltage = 3 V / 0 V, and the delay time = 0, it is impossible to switch the display on / off. However, as shown in Table 2, when the same selection voltage 32 is applied to the liquid crystal cell with a delay time of 50 μs or more, on / off switching becomes possible. In other words, this means that the writing time per line in the matrix type display can be improved from 200 μs of the conventional method to 100 μs, which is a half. Further, it was also confirmed that when the on-voltage was further increased from 3 V to 5 V with a delay time of 50 μs or longer, a pulse with a pulse width of 25 μs was also responded, and writing per line could be reduced to 50 μs.
[0040]
FIG. 4 shows the relationship between the result of the dynamic simulation showing the behavior of the bistable liquid crystal used in the present invention and the delay period T2 and the selection period T3. The horizontal axis represents time, the vertical axis represents the tilt of the molecule in the center of the liquid crystal cell, and the starting point is when the reset pulse has expired. According to this figure, after the liquid crystal molecules stand vertically (homeotropic alignment state), they slightly fall back (backflow), come back again, and the tilt advances toward 0 °. , And those that move in the 180 ° direction. The former is a transition to a 0 ° uniform orientation state, and the latter is equivalent to a transition to a 360 ° twist orientation state because a twist is added in addition to the change in tilt. By the way, as is clear from this figure, the same process as the back flow of the liquid crystal occurs immediately after the reset pulse 30 is cut, regardless of the transition to the 0 ° uniform orientation state or the transition to the 360 ° twist orientation state. The behavior is exactly the same in passing through. That is, whether the alignment state of the liquid crystal becomes 0 ° or 360 ° depends on how to give a trigger (arrow in FIG. 4) after this backflow.
[0041]
In the driving waveforms shown in FIG. 3 disclosed in the above-mentioned two earlier U.S. patent applications, as shown in FIG. 4, the selection period T3 is set immediately after the reset period T1 has elapsed. Then, in the case of the driving method shown in FIG. 3, as long as the selection period T3 is extended to the timing at which the trigger after the back flow of the liquid crystal should be applied, the liquid crystal can be switched on / off. In fact, according to Table 1, if the length of the selection period T3 is increased to 200 μs or 100 μs, the on / off of the liquid crystal can be switched. However, if the length of the selection period T3 is set to 50 μs, Cannot be switched on / off.
[0042]
On the other hand, according to the driving method of FIGS. 2A and 2B according to the driving method of the first embodiment, the delay period T2 is inserted between the reset period T1 and the selection period T3, By adjusting the time length of the delay period T2, regardless of the length of the selection period T3, the selection voltage 32 is applied to the liquid crystal at a timing at which a trigger should be applied after the backflow of the liquid crystal occurs. It becomes possible. Therefore, even if the time length of the selection period T3 is significantly reduced to 25 μs as shown in Table 2, on / off switching of the liquid crystal can be performed.
[0043]
(Second embodiment)
Using the liquid crystal cell shown in FIG. 1, a simple matrix type liquid crystal display shown in FIG. 5 was constructed. This liquid crystal display is of a transmission type in which a backlight 12 is arranged on the back of a liquid crystal cell 11. A scan drive circuit 13 is connected to the scan electrodes (row electrodes) of the liquid crystal cell 11, and the scan drive circuit 13 is controlled by a scan control circuit 15. On the other hand, a signal drive circuit 14 is connected to a signal electrode (column electrode) of the liquid crystal cell 11, and the signal drive circuit 14 is controlled by a signal control circuit 16. A predetermined applied voltage is supplied from a potential setting circuit 17 to the scanning drive circuit 13 and the signal drive circuit 14. Further, a reference clock signal and a predetermined timing signal are supplied from the line sequential scanning circuit 18 to the scanning control circuit 15 and the signal control circuit 16. The temperature sensor 21 and the temperature compensation circuit 22 in FIG. 5 will be described later.
[0044]
FIG. 6 is a diagram showing driving waveforms used for driving the simple matrix type liquid crystal display shown in FIG. The difference from FIG. 2B is that the same bias voltage 34 as the non-selection voltage 33 is applied during the delay period T2 after the reset voltage 30. Voltage that would inevitably enter the In the driving waveform shown in FIG. 6, the length of the selection period T3 matches one horizontal scanning period (1H). Further, the length of the delay period T2 is set to T2 = (1H / 2) × n (n is an integer) in consideration of AC driving for each pulse having a pulse width of 1H / 2.
[0045]
FIG. 7 is a graph showing a selection voltage range in which a 0 ° uniform orientation state and a 360 ° twist orientation state can be realized using the driving waveform of FIG. The horizontal axis represents the delay time, and the vertical axis represents the pulse voltage applied to the liquid crystal. The reset voltage is 30 V, the duration is 1 ms, the bias voltage is 1.3 V, the pulse width of the selection pulse = 50 μs, that is, the writing time per line is 50 × 2 = 100 μs. The liquid crystal cell has the same configuration as that of the first embodiment, and has a cell gap d / pitch = 0.6. From this figure, the 360 ° twist alignment state (off in the display) can withstand the peak voltage of the selection voltage = 1.8 V, and the 0 ° uniform alignment state (on in the display) minimizes the delay time of 200 μs when it is 3. It was found that switching was possible at 6V or more. As a result, if the drive waveform after reset is configured according to the 1/3 bias method, the bias voltage and the off voltage at the time of selection are set to Vb = 1.3 V, and the on voltage at the time of selection is set to 3 Vb = 3.9 V, A simple matrix drive display of 200 to 240 rows can be obtained at a writing speed of 100 μs / line. When the driving waveform is configured according to the 1/3 bias method, the on-voltage indicated by the solid line in FIG. 7 is lower than the on-selection voltage 3Vb indicated by the broken line in FIG. 7 (the hatched line in FIG. 7). Range), the delay time may be selected.
[0046]
FIGS. 8A to 8D show the driving waveforms of each row, each column, and each pixel of the matrix according to the 1/3 bias method. In the figure, Yn and Yn + 1 indicate scanning signals (row electrode signals) for driving the respective row electrodes of the n-th row and the (n + 1) -th row. The scanning signals Yn and Yn + 1 are set to the reset potential of the peak value ± Vr in the reset period T1, set to 0 V in the delay period T2, set to the selection potential of the peak value ± 2Vb in the selection period T3, and set to the non-selection period. At T4, the non-selection potential is set to 0V. Xm indicates the waveform of the data signal supplied to the m-th column electrode. The peak value of this data signal is ± Vb, and the liquid crystal cell is turned on when the phase is opposite to the waveform of the above-described scanning signal in the selection period T3, and when the phase is the same, the liquid crystal cell is turned off. Drive. The difference signal Yn-Xm indicates a drive waveform applied to the liquid crystal of the pixel at the intersection of the n-th row electrode and the m-th column electrode. The difference signal Yn-Xm has a maximum peak value of ± (Vr + Vb) as the reset voltage 30 in the reset period T1, and a bias voltage 34 with a peak value of ± Vb in the delay period T2. In the selection period T3 shown in FIG. 8, the peak value is set to the selection voltage 32 for on-drive of ± 3 Vb, and in the non-selection period T4, the peak value is set to the non-selection voltage 33 of ± Vb.
[0047]
By combining the driving waveform of the second embodiment with the method of the division matrix or the multi-matrix (Liquid Crystal Device Handbook-Nikkan Kogyo, p406), a 640 × 480 VGA display was realized.
[0048]
As described above, in the first and second embodiments, by applying the delay pulse after the reset pulse, high-speed writing of 50 μs / line, which is several times as large as that of the related art, can be performed. As a result, matrix displays such as 640 × 400 and 640 × 480, which are highly required, can be handled without the aid of active elements. The liquid crystal display device to which the present invention is applied has a memory characteristic of several seconds as a basic characteristic, a contrast ratio of more than 100, a wide viewing angle of 60 ° above, 80 ° below, and 80 ° each on the right and left sides. , And the optical response is as fast as 8 ms or less. For this reason, in addition to the fact that simple matrix driving is possible, a great contribution can be made to the realization of a low-cost and high-quality display device. In the above description, the transmission type is consistently described. However, if a characteristic having a contrast ratio of 100 or more is utilized, a reflection type display is also promising. Furthermore, if the optical response is less than 1 ms, the problem of flicker can be avoided, and a high-definition display with 1000 lines or more and a writing time of 0.1 s or less can be realized by utilizing the memory properties of the liquid crystal.
[0049]
(Third embodiment)
FIGS. 9A and 9B show two types of driving waveforms according to the third embodiment used for driving the liquid crystal display shown in FIG. FIGS. 9A and 9B respectively show the polarity inversion of the voltage charged in the liquid crystal cell for each frame or line as in FIGS. 2A and 2B described above. 4 shows an alternating drive method to be performed. The driving waveform shown in FIG. 9A or FIG. 9B is different from the driving waveform according to the first embodiment of FIG. 2A or FIG. 2B in the period T3 following the delay period T2. Is the first selection period, an interval period T5 and a second selection period T6 are provided between the first selection period T3 and the non-selection period T4. When the interval period T5 and the second selection period T6 are a pair of periods, in the driving waveforms of FIGS. 9A and 9B, the pair of periods is provided once. The present invention is not limited to this, and a pair of periods can be provided a plurality of times.
[0050]
In FIG. 9A or 9B, the first and second selection periods T3 and T6 are each set to the same length, and the selection voltage 32 is applied to the liquid crystal cell in any of the periods T3 and T6. Is done. In the interval period T5, the same bias voltage 34 as that in the delay period T2 is applied to the liquid crystal cell in consideration of matrix driving.
[0051]
Now, the result of applying the waveform of FIG. 9A or 9B is as follows. As common conditions, reset voltage = ± 25 V, reset time = 1 ms, delay time = 200 μs, and bias voltage = ± 1.2 V. At this time, when the on-selection voltage was ± 2.4 V, a 0 ° uniform orientation state was obtained when two pulses each having a pulse width of 150 μs or three pulses each having a pulse width of 100 μs were applied. This was exactly the same as the result of applying one pulse with an on selection voltage of ± 2.4 V and a pulse width of 300 μs (the driving method in FIG. 2A or FIG. 2B). Further, the interval between the two pulses (interval period T5) was extended up to 450 μs. Next, when the on selection voltage was changed to ± 3.6 V, a 0 ° uniform orientation state was obtained with two pulses each having a pulse width of 50 μs. This is the same result as the one-pulse application with the ON selection voltage = ± 3.6 V and the pulse width of 100 μs (the driving method in FIG. 2A or FIG. 2B). In this case, the interval between the two pulses was extended to a maximum of 250 μs.
[0052]
From the above, the present liquid crystal display has a very short cumulative pulse response effect, and if it is divided into a plurality of short-pulse selection pulses and applied to the liquid crystal within a period of 1 ms to 2 ms after the reset pulse off, Good. This will be described with reference to FIG. 4. The first and second selections are performed such that the last selection period T5 in one frame period T is set to the trigger timing after the backflow of the liquid crystal shown in FIG. The lengths of the periods T3 and T6, the length of the delay period T2, and the length of the interval period T5 may be adjusted. Then, it can be seen that, within the period of 1 ms to 2 ms after the reset pulse off, the pulse can be divided into any number of pulses as long as the total pulse width does not change. Further, when the effective voltage after the reset pulse is compared in each case where the peak voltage of the selection pulse applied to the liquid crystal is set to 2.4 V and 3.6 V during the period in which the cumulative pulse response effect occurs, the former shows that 1.67V, and the latter is 1.88V. Therefore, it can be seen that the effective voltage can be made substantially constant when the number of selection pulses and the peak value of the pulse voltage are changed.
[0053]
This will be described with reference to FIGS. In each of FIGS. 10A to 10E, the area calculated by (pulse width × peak voltage) of the selection pulse (the total area when there are a plurality of selection pulses) is the same. . Therefore, as long as the above-described cumulative pulse response effect occurs, it can be seen that the effective voltage applied to the liquid crystal is constant in any of the driving modes shown in FIGS. When the driving waveforms of FIGS. 10A to 10E are compared in terms of writing speed, the driving speeds in FIGS. 10A, 10D, and 10E are the same. However, FIGS. 10B and 10C can achieve a writing speed twice as high as those, and high duty can be achieved.
[0054]
(Fourth embodiment)
FIGS. 11A to 11E show drive waveforms of the fourth embodiment in which the drive method of the third embodiment is applied to the pulse-reversal type AC drive of the matrix display shown in FIG. is there. Yn, Yn + 1, and Yn + 2 indicate scanning signals supplied to the n-th, (n + 1) -th, and (n + 2) -th row electrodes, respectively. Each scanning signal includes a reset period T1, a delay period T2, a first selection period T3, an interval period T5, a second selection period T6, and a non-selection period T4 within one frame period T. The lengths of the first and second selection periods T3 and T6 are the same, and each is one horizontal scanning period (1H). The length of the interval period T5 is set to 1H × m (m is an integer), and is set to 2H in FIG.
[0055]
Looking at the driving in this case in the matrix display of FIG. 12, the rows are selected in a zigzag order such as rows C1, C2, C3, C1, C2, C3, C4, C5, C6, C4, C5, C6. It is a form that goes forward. The data signal (Xm) on the column side transfers data at two timings per line, and the voltage of the difference signal Yn-Xm of each signal on the row side and column side is applied to the liquid crystal.
[0056]
We use this method to set the scan signal reset voltage = ± 25 V, reset period = 1 ms, delay period = 200 ± 100 μs, selection voltage = ± 2.4 V, selection period = 50 μs, and the data signal Under the condition that the data voltage is ± 1.2 V, a simple matrix drive display with a duty ratio of 1/240 was realized. In this case, the frame frequency was 42 Hz, and no flicker occurred. In addition, by combining the above driving method with a divided matrix or multi-matrix driving (Liquid Crystal Device Handbook-Nikkan Kogyo, p406), a 640 × 480 VGA-compatible display can be obtained.
[0057]
As described above, according to the third and fourth embodiments, it is possible to shorten the writing time of the simple matrix drive by applying the selection pulse after the reset pulse to the liquid crystal twice or more. In addition, flickerless high-duty simple matrix driving is realized. At the same time, the drive voltage has been reduced, leading to lower power consumption.
[0058]
Note that the cumulative pulse response effect when the selection pulse is applied to the liquid crystal a plurality of times is not necessarily limited to setting the delay period T2 after the reset period T1 as in the third and fourth embodiments. As shown in FIG. 13, a first selection period T3 is set immediately after the reset period T1 has elapsed, and a pair of an interval period T5 and a second selection period T6 is provided between the first selection period T3 and the non-selection period T4. May be repeated one or more times. In this case, the length and interval of the first and second selection periods T3 and T6 are set so that the last selection period T5 in one frame period T is set to the trigger timing after the backflow of the liquid crystal shown in FIG. What is necessary is just to adjust the length of the period T5.
[0059]
(Fifth embodiment)
FIGS. 14A and 14B show two types of drive waveforms according to the fifth embodiment for driving the display shown in FIG. FIG. 14A shows a driving waveform for inverting the polarity of the voltage applied to the liquid crystal every frame, and FIG. 14B shows a driving waveform for inverting the polarity of the voltage applied to the liquid crystal every pulse. Is shown. The drive waveforms in each figure are the same as in the first embodiment in that one frame T includes a reset period T1, a delay period T2, a selection period T3, and a non-selection period T4. The difference is that the duty of the on selection voltage or the off selection voltage application period t (t = 2 × t / 2 in FIG. 14B) is set to less than 100%.
[0060]
FIG. 15 shows the result of applying the waveform of FIG. 14A or FIG. 14B. The driving conditions were as follows: reset voltage = 20 V, reset time = 1 ms, delay time = 150 to 200 μs. In the drawing, the horizontal axis represents the duty of the applied pulse width t with respect to the selection period T3. The vertical axis indicates the peak voltage when the applied pulse is on (0 ° uniform orientation state) or off (360 ° twist orientation state). As the pulse duty of the applied voltage is reduced to 50%, 33%, and 25%, the peak voltage increases to twice the route, triple the route, and double the route. Therefore, the feature is that the effective values calculated within the selection period T3 are all equal. Another feature is that the ratio between the on voltage and the off voltage does not change even when the duty is changed. In the liquid crystal used for the measurement in FIG. 15, this ratio is about 5.
[0061]
As described above, in driving the present liquid crystal display device, even if the duty of the total pulse width t of the selection pulse for the selection period T3 is changed, the same display effect can be obtained as long as the effective voltage within the selection period T3 does not change. I understand. From this, it can be seen that the peak voltage value of the selection pulse can be increased by reducing the duty, and the circuit can be used for the purpose of facilitating the accuracy of the drive voltage of the circuit. It can also be seen that if the duty of the pulse is changed while the drive voltage is kept constant, the display effect that can change the effective value changes. That is, by changing the duty, it is possible to compensate for a slight difference in drive voltage due to a variation in the threshold value of the liquid crystal in the display panel as shown in FIG. In addition, since the threshold value of the liquid crystal varies depending on the temperature, the temperature can be compensated by changing the duty.
[0062]
(Sixth embodiment)
FIGS. 16A to 16E show drive waveforms according to the sixth embodiment in which the drive waveform shown in FIG. 14B is applied to AC drive for matrix display. In FIG. 16, Yn, Yn + 1, and Yn + 2 represent scanning signals supplied to the nth, (n + 1) th, and (n + 2) th row electrodes, respectively. The duty in the total application period t (= 2 × t / 2) of the on selection voltage or the off selection voltage with respect to the selection period T3 of each scanning signal is set to less than 100%. Xm indicates a data signal supplied to the m-th column electrode. The duty of the total period t of the data potential with respect to the selection period T3 of the data signal Xm is set to less than 100% similarly to the scanning signal. The difference signal Yn-Xm between the scanning signal and the data signal is applied to the liquid crystal. Also in the difference signal Yn-Xm, the duty of the application period t of the on selection voltage or the off selection voltage with respect to the selection period T3 is set to less than 100%. Therefore, both the selection voltage and the bias voltage are applied to the liquid crystal as intermittent pulses with a duty less than 100%.
[0063]
We use this method to reset voltage = ± 25 V, reset period = 1 ms, delay period = 200 μs, selection period = 100 μs, pulse selection time = 25 μs x 2 (duty 50%), selection voltage = ± 4 V, data voltage = ± 1 V, a simple matrix drive display by a 1/5 bias method with a duty ratio of 1/240 was realized. In this case, the frame frequency was 42 Hz, and no flicker occurred. In addition, by combining the above driving method with a divided matrix or multi-matrix driving (Liquid Crystal Device Handbook-Nikkan Kogyo, p406), a 640 × 480 VGA-compatible display can be obtained.
[0064]
(Seventh embodiment)
FIGS. 17A to 17E show another application example of the present invention to a matrix display. 17, the scanning signals Yn, Yn + 1, and Yn + 2 have the same waveforms as the corresponding waveforms in FIG. On the other hand, the data signal Xm shown in FIG. 17 differs from the corresponding waveform in FIG. 16 in that the duty of the pulse width of the data potential for the selection period T3 is set to 100%. The voltage of the difference signal Yn-Xm is applied to the liquid crystal. The duty of the difference signal Yn-Xm in the on-selection voltage or the off-selection voltage application period t for the selection period T3 is set to less than 100%. Will be done. However, in the case of the seventh embodiment, a bias voltage is applied to the liquid crystal without interruption, and a selection voltage is applied thereto with a pulse duty of less than 100%.
[0065]
We use this method at an ambient temperature of 40 ° C., reset voltage = ± 25 V, reset period = 1 ms, delay period = 200 μs, selection period = 100 μs, pulse selection time = 50 μs × 2 (duty 100%), selection voltage = ± 25 Under the conditions of 4 V and data voltage = ± 1 V, a simple matrix drive display by a 1/5 bias method with a duty ratio of 1/240 was realized. Also in this case, the frame frequency was 42 Hz, and no flicker occurred. Next, when the duty of the pulse width of the selection pulse for the selection period T3 is changed from 100% to about 74%, the effective voltage changes from 5 V to 4.3 V, and the temperature compensation from 40 to 5 ° C. in FIG. It has become possible.
[0066]
(Eighth embodiment)
FIGS. 19A to 19E show still another application example of the present invention to a matrix display. In the scanning signals Yn, Yn + 1, and Yn + 2 shown in FIG. 19, the duty of the pulse width of the on-selection potential or the off-selection potential for the selection period T3 is 100%. On the other hand, in the data signal Xm, the duty of the pulse width t of the data potential for the selection period T3 is set to less than 100%. These difference signals Yn-Xm are applied to the liquid crystal. Also in this difference signal Yn-Xm, the duty of the on-selection voltage or the off-selection voltage application period t with respect to the selection period T3 is set to less than 100%. Is done. In this method, the on / off voltage ratio applied to the liquid crystal is small, so it is difficult to say that the effect is great. However, when the 1/2 bias method is used, the on waveform and the off waveform are the same as those in the third embodiment, and This is effective because the bias voltage is intermittent.
[0067]
(Ninth embodiment)
A circuit for varying the duty of the pulse width of the selection pulse for the selection period T3 and its operation will be described with reference to FIGS. FIG. 20 shows a circuit that outputs a scanning signal Yn having various potentials shown in FIG. 22 based on a clock signal CLK, a reset signal RE, and a selection signal S. As shown in FIG. 22, the scanning signal Yn has a potential of ± V2 in the reset period T1, has a potential of ± V1 as a selection pulse in the selection period T3, and has a potential of 0V in other periods. For this reason, the scanning signal driving circuit shown in FIG. 20 uses the first analog switch 70 that switches to the potential of −V1, the second analog switch 71 that switches to the potential of + V1, and the potential of + V2 as the scanning signal Yn. It has a third analog switch 72 for switching, a fourth analog switch 73 for switching to a potential of -V2, and a fifth analog switch 74 for switching to a potential of 0V. A monostable circuit 40, a 1/2 divider 46, and various logic gates 50 to 55, 60 to 64 are provided to switch and drive the analog switches 70 to 74.
[0068]
The monostable circuit 40 receives the reference clock CLK and generates a signal b which becomes high only for a time proportional to the time constant CR of the circuit. The monostable circuit 40 has a first NOR circuit 41, a capacitor 42, a variable resistor 43, a resistor 44, and a second NOR circuit 45, as shown in FIG. The time constant of the monostable circuit 40 is determined by the capacitance value C of the capacitor 42 and the resistance value R of the variable resistor 43, and by changing the resistance value R of the variable resistor 43, a scanning signal The duty of the pulse width of the selection pulse for the selection period T3 of Yn is variable.
[0069]
The デ divider 46 receives the reference clock CLK and generates a signal a having a frequency １ ／ of the reference clock CLK, in other words, a signal a having a double cycle.
[0070]
The first AND circuit 52 receives a signal obtained by inverting the signals a and b by the first and second inverters 50 and 51, and generates a signal d shown in FIG. Further, the third AND circuit 54 receives the signal d and the selection signal S, and generates a signal e for switching the first analog switch 70. This signal e becomes high over the period corresponding to the pulse width of the selection pulse of the negative polarity in the selection period T3 of the scanning signal Yn shown in FIG.
[0071]
The second AND circuit 53 inputs a signal obtained by inverting the signal a and the signal b by the second inverter 51, and generates a signal c shown in FIG. Further, the fourth AND circuit 55 receives the signal c and the selection signal S, and generates a signal f for switching and driving the second analog switch 71. This signal f is high only during the period corresponding to the pulse width of the positive polarity selection pulse in the selection period T3 of the scanning signal Yn shown in FIG.
[0072]
The signals e and f for driving the first and second analog switches 70 and 71 determine the duty of the pulse width of the selection pulse for the selection period T3 of the scanning signal Yn. Further, the pulse width of each of the signals e and f is determined based on the signal b from the monostable circuit 40, and by changing the time constant CR of the monostable circuit 40, as a result, the scanning signal Yn is generated. It can be seen that the duty of the pulse width of the selection pulse for the selection period T3 can be varied.
[0073]
The signals g to i for driving the third to fifth analog switches 72 to 74 for switching the potential other than the selection pulse of the scanning signal Yn will be briefly described. The signal g for switching and driving the third analog switch 72 is generated by the fifth AND circuit 60 that receives the signal a and the reset signal RE. This signal g is high over a period corresponding to the period of the positive reset potential = + V2 in the reset period T1 of the scanning signal Yn shown in FIG.
[0074]
A signal h for driving the fourth analog switch 74 is generated by a sixth AND circuit 61 that inputs a signal obtained by inverting the signal a by the first inverter 50 and a reset signal RE. This signal h is high over the period corresponding to the negative reset potential -V2 in the reset period T1 of the scanning signal Yn shown in FIG. The signal i for driving the fifth analog switch 74 is based on the signal b, the reset signal RE, and the selection signal S, and is based on the sixth AND circuit 61, the seventh AND circuit 62, the third NOR circuit 63, It is generated by the OR circuit 64. The signal i is high during the period in which the selection pulse is not output in the delay period T2, the non-selection period T4, and the selection period T3 of the scanning signal Yn shown in FIG.
[0075]
(Tenth embodiment)
The tenth embodiment changes the duty digitally, and is different from the ninth embodiment in which the duty is continuously changed by changing the resistance value R. FIG. 23 is a circuit diagram for outputting signals t1 and t2 for determining the pulse widths of the positive and negative selection pulses in the selection period T3 in the scanning signal Yn. FIG. 24 is a timing chart thereof.
[0076]
In FIG. 23, a DIP switch 80, first and second magnitude comparators 81A and 81B, and first and second counters 82A and 82B are provided as circuits for generating the signals t1 and t2. The pulse width at which the signals t1 and t2 become high is set by, for example, a binary DIP switch 80. This DIP switch 80 is connected to, for example, first and second magnitude comparators 81A and 81B of 4 bits. The first and second magnitude comparators 81A and 81B are provided when the set value A set by the dip switch 80 matches the count number B of the first and second counters 82A and 82B. The state of the A = B terminal changes to high. The first and second counters 82A and 82B count the reference clock CLK shown in FIG. Signals CL1 and CL2 shown in FIG. 24 are input to the clear terminals CL of the first and second counters 82A and 82B. The signal CL1 is an output of the AND circuit 83 which inputs the selection signal S and the signal a shown in FIG. On the other hand, the signal CVL2 is the output of the AND circuit 84 which inputs the selection signal S shown in FIG. Therefore, the first and second counters 82A and 82B are cleared at the rising edge when the signals CL1 and CL2 become high.
[0077]
The signals t1 and t2 output from the A = B terminals of the comparators 81A and 81B are high during the period corresponding to the pulse width of the selection pulse in the selection period T3 of the scanning signal Yn shown in FIG. Therefore, by changing the period during which the signals t1 and t2 are high by the DIP switch 80, the duty of the pulse width of the selection pulse with respect to the selection period T3 of the scanning signal Yn is changed to the reference clock CLK falling within the selection period T3. And it can be changed in stages. In the embodiment shown in FIG. 24, the set value A of the DIP switch 80 is 2, and the number of reference clocks CLK is 8 during a half (T3 / 2) of the selection period. Therefore, in the embodiment shown in FIG. 24, the duty of the pulse width of the selection pulse for the selection period T3 is 100 × (8−2) / 8 = 75%. As described above, in the tenth embodiment, the duty decreases as the set value of the DIP switch 80 increases, and conversely, the duty increases as the set value decreases.
[0078]
(Eleventh embodiment)
In the eleventh embodiment, the duty in the period of the ON potential or the OFF potential with respect to the selection period T3 of the data signal Xm is changed. FIG. 25 shows a data signal drive circuit 90 for outputting a data signal Xm to be supplied to the m-th column electrode, and FIG. 26 shows a timing chart thereof. The data signal drive circuit 90 outputs a sixth analog switch 94 for outputting the potential −V3, a seventh analog switch 95 for outputting the potential V3, and a potential 0 as the data signal Xm. And an eighth analog switch 96.
[0079]
Further, logic gates 91 to 93 for switching and driving the analog switches 94 to 96 are provided. An eighth AND circuit 91 for switching and driving the seventh analog switch 95 is provided. The eighth AND circuit 91 receives the data Dm in the m-th column and a signal obtained by inverting the signal b from the monostable circuit 40 shown in FIG. As shown in FIG. 26, the output signal j of the eighth AND circuit 91 becomes high over the period corresponding to the pulse width having the potential + V3 in the selection period T3 corresponding to one horizontal scanning period of the data signal Xm. I have. Further, a ninth AND circuit 93 for switching and driving the first analog switch 94 is provided. The ninth AND circuit 93 receives a signal obtained by inverting the data Dm by the third inverter 92 and an inverted signal of the signal b output from the second inverter 51, and generates a signal k. This signal k is high during the period corresponding to the pulse width having the potential -V3 in the selection period of the data signal Xm shown in FIG. The eighth analog switch 96 is switched and driven by a signal b from the monostable circuit 40 shown in FIG. As described above, the duty of the data potential for the selection period of the data signal Xm can be changed based on the time constant CR of the monostable circuit 40 shown in FIG. As means for changing the duty of the data potential period with respect to the selection period of the data signal Xm, it is possible to digitally change the duty as in the tenth embodiment.
[0080]
(Twelfth embodiment)
FIG. 27 is a block diagram of a matrix liquid crystal display device capable of changing the duty of the selection pulse width for the selection period T3. The display data required for display is once stored in the memory 100 and transferred to the X driver 102 and the Y driver 103 via the display controller 101. The controller 101 includes a duty controller 107 for changing the pulse width duty of the X driver 102 or the Y driver 103 according to a signal from the temperature sensor 104 or the manual switch 106. The duty of the driver or Y driver pulse is determined automatically or manually. The set value may be a continuous change as in the ninth and eleventh embodiments, or may be a step-like change as in the tenth embodiment. As a result, the pulse train applied to the liquid crystal panel 108 has a waveform corresponding to the environmental temperature and optimized for easy viewing.
[0081]
As described above, in this embodiment, if the duty controller 107 is added to the display controller 101, the pulse duty applied to the liquid crystal can be changed continuously or stepwise within the selection period T3, and the effective pulse applied to the liquid crystal can be changed. The voltage can be changed. As a result, it has become possible not only to absorb the variation in the driving voltage due to the individual liquid crystal panels, but also to adjust the variation in the driving voltage due to the environmental temperature change without changing the power supply voltage. In addition, if the user of the liquid crystal display body can also make an adjustment directly by using an external operation switch, the display can be adjusted to an optimum state for the user. Further, when the difference between the reset voltage and the data voltage is large in realizing a circuit and it is difficult to obtain the power supply voltage accuracy, the problem can be solved by reducing the pulse duty and increasing the peak value. Further, in the case of color display, even if the cell gap is different due to the difference in the filter thickness in RGB and the threshold value is different, the pulse duty may be adjusted in accordance with the driving voltage of each of RGB.
[0082]
Here, at least one of the scanning signals (row electrode signals) supplied to each of the plurality of row electrodes can be set to a value in which the duty of the selection potential period with respect to the selection period is different from that of the other row electrode signals. For example, by changing the above-mentioned duty between the upper row electrode and the lower row electrode of the liquid crystal panel, it is possible to compensate for variations in threshold values different between the upper and lower sides of the liquid crystal panel. Further, at least one of the data signals (column electrode signals) respectively supplied to the plurality of column electrodes can be set such that the duty of the data potential period with respect to the selected period is different from the other column electrode signals. . For example, by changing the duty in the left column and the right column of the liquid crystal screen, it is possible to compensate for variations in threshold values that differ between the left and right sides of the liquid crystal panel. Alternatively, when attention is paid to a column electrode signal supplied to one column electrode, a selection period corresponding to one pixel on the column electrode to which the column electrode signal is supplied and a selection period corresponding to another pixel are: The duty of the data potential period for each selection period can be set to a different value. In this way, it is possible to compensate for variations in threshold values that differ between the upper side and the lower side of each pixel on one line of the liquid crystal screen.
[0083]
Note that the above-described driving method for changing the duty is similarly applicable to the driving method of FIG. 3 or FIG. 13 in which a delay period is not provided.
[0084]
[Regarding Other Parameters Changed in Response to Changes in Liquid Crystal Threshold]
In the ninth to twelfth embodiments, the variation in the threshold value of the liquid crystal itself constituting the liquid crystal panel or the variation in the threshold value of the liquid crystal caused by the environmental temperature was compensated by changing the duty of the selection pulse period with respect to the selection period. The change in the threshold value of the liquid crystal can be dealt with by changing the following parameters. First, the pulse height of the selection pulse can be changed according to the threshold value of the liquid crystal. Further, as parameters for changing the threshold value of the liquid crystal, the pulse width of the selection pulse and the time length of the delay period T2 for setting the timing of applying the selection pulse can be cited.
[0085]
For example, when the pulse width, delay time, and temperature of the selection pulse are constant, the critical values are Vth1 and Vth2 shown in FIG. 28 as the pulse height of the selection pulse. In the plane orthogonal to the absolute value (vertical axis) of the voltage value Ve of the reset pulse and the voltage value Vs (horizontal axis) of the selection pulse shown in FIG. 28, a1 and a2 are one of the metastable states (for example, when the twist angle is 0 degree). The state (| Ve |> V0 and | Vth1 | <| Vs | <| Vth2 |) where the state appears. Further, b1, b2, and b3 are regions (| Ve |> V0 and | Vs | <| Vth1 | or | Ve |> V0 and | Vs where the other of the metastable states (for example, a state with a twist angle of 360 degrees) appears. |> | Vth2 |). Here, Vth1 and Vth2 are threshold values for the voltage value of the selection pulse, and there may be actually three or more threshold values. In the present embodiment, liquid crystal driving is performed using Vth1 as a threshold.
[0086]
The critical value is given by the set of the above three parameters because a negative correlation between thresholds Vth, Vsat and temperature T shown in FIG. 29, a negative correlation between thresholds Vth, Vsat and pulse width Pw shown in FIG. 31 and the correlation between the threshold values Vth and Vsat and the delay time τ. The on / off driving condition of the liquid crystal aimed at in each of the following embodiments is Von = Vw + Vd ≧ Vsat and Voff = Vw−Vd ≦ Vth. In the following thirteenth to fifteenth embodiments, temperature compensation is performed by changing any of the above parameters, and temperature compensation is performed using the temperature sensor 21 and the temperature compensation circuit 22 in FIG.
[0087]
The temperature sensor 21 measures the environmental temperature of the liquid crystal cell 11 and sends a measurement signal to the temperature compensation circuit 22. The temperature compensating circuit 22 outputs a compensation control signal x or y to the potential setting circuit 17 or the line sequential scanning circuit 18 according to a plurality of temperature compensating methods to be described later to correct the output potential of the potential setting circuit 17, or The control frequency or control pattern of the progressive scanning circuit is changed. Note that the normal temperature range is divided into a plurality of temperature ranges, different set values of the parameters are set in advance for each temperature range, and the set values of the parameters determined for the temperature range to which the environmental temperature belongs are selected. Thus, temperature compensation can be performed.
[0088]
2A or 2B can be used as a driving waveform for driving the simple matrix liquid crystal display shown in FIG. In addition, when the delay time is not changed as a parameter, a drive waveform shown in FIG. 3 in which a selection pulse is applied immediately after the reset period T1 has elapsed can be used.
[0089]
(Thirteenth embodiment)
In the thirteenth embodiment, by changing the pulse height of the selection pulse, appropriate liquid crystal driving is performed in accordance with the threshold value of the liquid crystal. In the thirteenth embodiment, the duty ratio of the selection period T3 to one frame period T is 1/240, the pulse width (the length of the selection period T2) = 40 μs, the delay period T2 = 200 μs, and the signal potential Vd = ± 1. Set to 2v. Changes in thresholds Vth and Vsat with respect to temperature when obtaining an on state (corresponding to a uniform orientation state with a twist angle of 0 °) and an off state (corresponding to a twist orientation state with a twist angle of 360 °) are described as follows. When the inspection is performed within the range of 0 ° C. to 50 ° C., the change of the threshold value is as shown in Table 3 and FIG. If the modulation state of the scanning potential Vw in the selection period is set as shown in Table 3 and FIG. 29 so as to satisfy the above-described liquid crystal on / off driving conditions, stable driving can be performed in the normal temperature range.
[0090]
[Table 3]

[0091]
Here, the modulation of the scanning potential Vw modulates the set potential of the potential setting circuit 17, that is, the drive voltage by the output signal of the temperature compensation circuit 22. As is clear from Table 3 and FIG. 29, when the threshold value of the liquid crystal is high, the absolute value of the selection voltage is set to be large, and when the threshold value of the liquid crystal is low, the absolute value of the selection voltage is set to be small. .
[0092]
(14th embodiment)
In the fourteenth embodiment, the control frequency of the line-sequential scanning circuit 18, that is, the drive frequency of the liquid crystal display is modulated stepwise by the output signal of the temperature compensation circuit 22 to perform temperature compensation. Here, the duty ratio of the selection period T3 to one frame period T is set to 1/240, the signal potential Vd = ± 1.2v, and the scanning signal potential Vw = ± 4.2v in the selection period. In the modulation method, in consideration of the negative correlation between the pulse width Pw and the threshold values Vth and Vsat shown in FIG. 30, the pulse width in the temperature range of 15 to 35 ° C. was set to Pw = 40 μs, and the delay time was set to τ = 200 μs. On the other hand, in the low temperature range of 0 to 15 ° C., the frequency was halved and the pulse width Pw = 80 μs. In the high temperature range of 35 to 50 ° C., the frequency was doubled and the pulse width Pw was 20 μs. At this time, the changes of the threshold values Vth and Vsat with respect to the temperature are as shown in Table 4, and the driving conditions were satisfied in the entire temperature range. In this case, the delay time changes in the range of 50 to 400 μs due to the modulation of the frequency, but it is also possible to satisfy the driving condition by modulation of only the pulse width.
[0093]
[Table 4]

[0094]
As is clear from Table 4 and FIG. 30, when the threshold value of the liquid crystal is high, the drive frequency is lowered to lengthen the selection period T3, and when the threshold value of the liquid crystal is low, the drive frequency is lowered to select. The period T3 may be set short.
[0095]
(15th embodiment)
In the fifteenth embodiment, the control pattern of the line-sequential scanning circuit 18 is changed stepwise by the output signal of the temperature compensation circuit 22, and the length of the delay period T2 is modulated to perform the temperature compensation. Here, the duty ratio of the selection period T3 to one frame period T is 1/240, the signal potential Vd = ± 1.2 v, the scanning signal potential Vw = ± 4.2 v in the selection period T3, and the pulse width Pw of the selection pulse. It is set to 40 μs. In the modulation method, in the correlation between the delay time τ and the threshold values Vth and Vsat shown in FIG. 31, a negative correlation portion having a short delay time τ is used, and the delay time in the temperature range of 15 to 35 ° C. is τ = 40 μs × 5 = 200 μs. On the other hand, in the low temperature range of 0 to 15 ° C., the delay period is doubled and the delay time τ = 40 μs × 10 = 400 μs. In the high temperature range of 35 to 50 ° C., the delay period is set to ／ and the delay time τ = 40 μs × 2. = 80 μs. At this time, the changes of the threshold values Vth and Vsat with respect to the temperature are as shown in Table 5, and the driving conditions were satisfied in the entire temperature range.
[0096]
[Table 5]

[0097]
As is clear from Table 5 and FIG. 31, when the threshold value of the liquid crystal is high, the delay period T2 may be set long, and when the threshold value of the liquid crystal is low, the delay period T2 may be set short.
[0098]
An experiment was conducted as to whether or not on / off driving was possible when driving was performed by changing the duty ratio, pulse width, and delay time using the same liquid crystal display as in the above-described embodiment. The results are shown in Table 6 below. When the pulse width is shortened to shorten the writing time, the threshold value rises and on / off driving becomes impossible. However, it can be understood that on / off driving becomes possible even with a short pulse width by introducing a delay time.
[0099]
[Table 6]

[0100]
In Table 6 above, TP indicates the type of drive waveform, type 1 is the drive waveform shown in FIG. 3, type 2 and type 4 are the drive waveforms shown in FIG. 2A, and type 3 and type 5 are the types shown in FIG. ).
[0101]
The modulation of the delay time τ corresponding to the delay period T2 makes it possible to shorten the pulse width Pw while suppressing an increase in the on-voltage, and to shorten the writing time, so that the number of scanning lines can be increased. This means that chiral, which has characteristics superior to STN liquid crystal, such as memory properties in a metastable state (around 1 second), high contrast ratio (100 or more), wide viewing angle (60 to 80 degrees), and high-speed response (8 ms or less). The nematic liquid crystal is extremely effective in that it can be used for a matrix display having a large number of pixels, such as 640 × 400 or 640 × 480, without the need of an active element.
[0102]
The data in Table 6 directly shows that the pulse width of the selection pulse and the delay time have a strong correlation with respect to the critical values of the two states of ON and OFF. It is also understood that the on / off threshold value fluctuates even when only the pulse width of the selection pulse is changed.
[0103]
In the thirteenth to fifteenth embodiments, a critical value serving as a reference when selecting two metastable states is grasped by three parameters of a voltage value indicating a state of application of a selection pulse, a pulse width, and a delay time, and these are determined by temperature change. By performing modulation so as to compensate for the fluctuation of the critical value due to the above, a stable liquid crystal display could be realized. In particular, it has been clarified that the temperature compensation in the normal temperature range can be performed by controlling only one of the above three parameters, which is significant in that a large degree of freedom in driving conditions is secured.
[0104]
In actual temperature compensation, stable driving of the display body can be performed with a simple circuit configuration by modulating the driving voltage or the driving frequency. In particular, when a temperature sensor is provided in a circuit to automatically compensate for temperature, it is possible to modulate the voltage and frequency in an analog manner according to the detection signal of the temperature sensor, but the circuit configuration may be complicated. is there. Therefore, the temperature can be easily compensated by digitally selecting and switching the drive voltage by the selection circuit, or by digitally switching the drive clock by the switching circuit.
[0105]
Note that this type of temperature compensation is not necessarily automatically performed based on the output of the temperature sensor, and may be manually performed using a manual switch. Further, the present invention is not limited to the one in which temperature compensation is performed by changing the above parameters, but may compensate for the variation in the threshold value of the liquid crystal in the liquid crystal panel as shown in FIG.
[0106]
[Regarding voltage levels of scanning signal and data signal]
FIG. 8 shows a driving waveform using seven levels as the voltage levels of the scanning signal and the data signal. That is, the data signal Xm has two voltage levels of ± Vb, and the scanning signal Yn has a total of five levels of ± Vr, ± 2Vb and 0 level. Here, the voltage level Vr of the scanning signal Yn during the reset period T1 needs to be higher than 20V. On the other hand, as the voltage level Vb of the data signal Yn, around 1 V is sufficient. Therefore, in the case of the driving waveform shown in FIG. 8, a large potential difference occurs between the scanning signal Yn and the data signal Xm. Further, even in the same waveform of the scanning signal Yn, a voltage difference of about 20 V occurs between the voltage Vr and the voltage 2Vb.
[0107]
As described above, in the display driving method using the liquid crystal having two metastable states, the ratio between the voltage of the scanning signal and the voltage of the data signal at the time of matrix driving is largely unbalanced. This is a major obstacle to doing so. In particular, the above-mentioned imbalance has become a serious problem in implementing this drive circuit as an IC.
[0108]
By the way, as a voltage averaging driving method of a conventional matrix-type liquid crystal display device, a six-level driving method has been proposed (see Liquid Crystal Device Handbook / Nikkan Kogyo Co., p. 401). The six-level driving method is effective in balancing the driving voltages of the scanning signal waveform and the data signal waveform, and increasing the ratio between the ON voltage and the bias voltage. However, since a relatively large reset voltage is required to drive the liquid crystal targeted by the present invention, this problem cannot be solved by the six-level driving method. Here, in the following various embodiments, a method of driving the liquid crystal at a drive level of at least 8 levels will be described. In each of the following embodiments, an example is described in which a delay period T2 is provided between a reset period T1 and a selection period T3 of a scanning signal. The 8-level driving method can be applied to the driving method shown in FIG. 13 or FIG.
[0109]
(Sixteenth embodiment)
FIG. 32 shows a drive waveform according to the sixteenth embodiment. The scanning signals Yn and Yn + 1 indicate the scanning signals supplied to the n-th row and the (n + 1) -th row electrodes, respectively. As the eight levels of potentials set in the scanning signal and the data signal, four levels of the first group on the low voltage side (V1, V2, V3, V4, where V1 <V2 <V3 <V4) and the second level on the high voltage side Two groups of four levels (V5, V6, V7, V8, where V4 <V5 <V6 <V7 <V8) are provided. In FIG. 32, the data signal Yn of the k-th frame (k is an integer) is the voltage V1 during the reset period T1, the voltage V6 during the delay period T2, the voltage V8 during the selection period T3, and the non-selection period T4. Are set to the voltage V6. The subsequent (k + 1) th frame is symmetrical to the kth frame with respect to the intermediate voltage between V4 and V5. That is, the scanning signal Yn of the (k + 1) th frame is set to the voltage V8 in the reset period T1, the voltage V3 in the delay period T2, the voltage V1 in the selection period T3, and V3 in the non-selection period T4. ing. Further, although not shown, the following (k + 2) th frame has the same waveform as the kth frame, and the waveform is repeated in this relationship.
[0110]
The scanning signal Yn + 1 is the waveform of the scanning signal of the next row, and is different from the scanning signal Yn in that the reset period T1, the delay period T2, and the selection period T3 are each shifted by one line time (1H). It is. The beginning and end of the first frame are the same as the scanning signal Yn, and thereafter, similarly, the waveforms of the scanning signals before and after are shifted by 1H.
[0111]
In the data signal Xm, the on voltage on the display is set to V4 or V5, and the off voltage on the display is set to V2 or V7. In the k-th frame, the potential is turned on at V5 on the high potential side, turned off at V7, and has the largest potential difference from the reset voltage V1. That is, the waveforms of the scanning signal and the data signal are 180 ° out of phase with each other. In the (k + 1) th frame, in order to invert the polarity of the voltage applied to the liquid crystal, V4 on the lower potential side is turned on, V2 is turned off, and a maximum potential difference from the reset voltage V8 at this time is generated. .
[0112]
A large reset voltage (V1-V7) or (V8-V2) is applied to the pixel PXL (mn) driven by the difference signal Yn-Xm between the scanning signal Yn and the data Xm. The same on voltage, off voltage, and bias voltage as in the voltage averaging method shown in FIG. That is, if V4−V3 = V3−V2 = V7−V6 = V6−V5, it is possible to set so that the bias voltages in the non-selection period T4 are equally applied. Here, when it is desired to increase the on-voltage, the voltage difference between V1 and V2 and between V7 and V8 may be increased.
[0113]
When it is desired to increase the reset voltage, the potential difference between V4 and V5 may be further increased. Furthermore, in order to add the length of the delay time after the application of the reset voltage to this, the timing of the selection period may be shifted by 1H.
[0114]
Incidentally, as a first example, a first group of V1 = 0V, V2 = 1V, V3 = 2V, and V4 = 3V, and a second group of V5 = 23V, V6 = 24V, V7 = 25V, and V8 = 26V, respectively. The voltage was set. As a second example, a first group of negative voltages of V1 = −13V, V2 = −12V, V3 = −11V, and V4 = −10V, and a positive group of V5 = 10V, V6 = 11V, V7 = 12V, and V8 = 13V Each voltage was set to a second group of voltages. In both the first and second examples, a reset voltage = ± 25 V, an on voltage = ± 3 V, an off voltage = ± 1 V, and a bias voltage = ± 1 V are obtained. In particular, in the voltage setting of the second example, a large voltage exceeding 20 V and a small bias voltage near 1 V can be simultaneously realized while the voltage values are close to each other with the zero potential as the axis of symmetry. Is suitable. That is, when considering the power supply, it is possible to design a circuit in consideration of symmetry of ± 10, ± 11, ± 12, ± 13V. Further, when it is desired to increase the reset voltage of the present embodiment, it is necessary to increase the reset voltage in the plus and minus directions so as to further increase the potential difference between the first group voltage V4 and the second group voltage V5. , 30V, 40V reset voltage and 1V bias voltage.
[0115]
(Seventeenth embodiment)
FIG. 33 shows a drive waveform in which the polarity of the voltage applied to the pixel is inverted for each frame, as in the sixteenth embodiment. The relationship between the voltages V1 to V8 shown in FIG. 33 is the same as that in the sixteenth embodiment. In FIG. 33, the scanning signal Yn is the voltage V1 (frame k) or the voltage V8 (frame k + 1) in the reset period T1, and is the voltage V7 (frame k) or the voltage V2 (frame k + 1) in the delay period T2. The voltage is V5 (frame k) or V4 (frame k + 1) in the selection period T3, and is V7 (frame k) or V2 (frame k + 1) in the non-selection period T4. The scanning signal Yn repeats inversion for each frame with the midpoint between the voltages V4 and V5 as the axis of symmetry. The data signal Xm has an on voltage of V8 and an off voltage of V6 in the frame k, and has an on voltage of V1 and an off voltage of V3 in the frame k + 1. When the voltages V1 to V8 are set to be the same as those in the first or second example of the sixteenth embodiment, the reset voltage becomes ± 26 V, and the voltage amplitude can be made wider by ± 1 V than in the sixteenth embodiment. This has the effect. Note that the on voltage, the off voltage, and the bias voltage are the same as in the sixteenth embodiment and do not change. In order to achieve compatibility with the voltage averaging method shown in FIG. 8, V2-V1 = V3-V2 = V7-V6 = V8-V7.
[0116]
(Eighteenth embodiment)
FIG. 34 shows a drive waveform in which the polarity of the voltage applied to the liquid crystal is inverted for each pulse. In FIG. 34, in the scanning signal Yn, two kinds of potentials of the voltages V1 and V8 are alternately set every 1H / 2 (1H is the length of the selection period T3) in the reset period T1. Further, in the scanning signal Yn, in the delay period T2, two kinds of potentials of the voltages V3 and V6 are alternately set every 1H / 2. However, after the delay period T2, the phase of the pulse is changed by 180 ° as compared with the reset pulse. In the scanning signal Yn, in the selection period T3, two kinds of potentials V1 and V8 are alternately set every 1H / 2. Further, in the non-selection period T4, two kinds of potentials of the voltages V3 and V6 are alternately set every 1H / 2. On the other hand, in the data signal Xm, two kinds of potentials of V4 and V5 are alternately and repeatedly set every 1H / 2 as an on voltage, and an off voltage is alternately repeated every 1H / 2 of two kinds of potentials of V2 and V7. Is set.
[0117]
As shown in FIG. 34, the polarity of the reset voltage, the selection voltage, and the non-selection voltage of the difference signal Yn-Xm between the scanning signal Yn and the data signal Xm is inverted every 1H / 2. . As a result, the polarity of the voltage applied to the liquid crystal can be inverted for each line. Also in the eighteenth embodiment, the same on voltage, off voltage, and bias voltage as in the voltage averaging method shown in FIG. 8 are obtained. That is, if V4−V3 = V3−V2 = V7−V6 = V6−V5, it is possible to set so that the bias voltages in the non-selection period T4 are equally applied.
[0118]
(19th embodiment)
The drive waveform of the nineteenth embodiment shown in FIG. 35 is such that the polarity of the voltage applied to the liquid crystal is inverted for each pulse similarly to the eighteenth embodiment. The scanning signal Yn shown in FIG. 35 differs from the scanning signal Yn shown in FIG. 34 in the set potentials of the delay period T2, the selection period T3, and the non-selection period T4. In the scanning signal Yn shown in FIG. 35, in the delay period T2 and the non-selection period T4, two kinds of potentials of the voltages V2 and V7 are alternately set every 1H / 2. In the scanning signal Yn, two potentials of the voltages V4 and V5 are alternately set every 1H / 2 in the selection period T3.
[0119]
On the other hand, the data signal Xm is completely different from the eighteenth embodiment, and has two kinds of potentials V1 and V8 as its on-voltage and two kinds of potentials V3 and V6 as its off-voltage. In the difference signal Yn-Xm between the scanning signal Yn and the data signal Xm, a voltage having the same absolute value as that of the difference signal shown in the eighteenth embodiment is applied to the liquid crystal in the delay period T2, the selection period T3, and the non-selection period T4. Will be. On the other hand, in the reset period T1 of the difference signal Yn-Xm of the nineteenth embodiment, the maximum amplitude is V1-V8 or V8-V1, and the amplitude of the reset voltage is set to be smaller than that of the eighteenth embodiment. The driving method of the eighteenth embodiment is superior in this respect. In order to be compatible with the voltage averaging method shown in FIG. 8, V2-V1 = V3-V2 = V7-V6 = V8-V7.
[0120]
(20th embodiment)
The twentieth embodiment is a method in which the number of inversions in one frame is reduced to about half as compared with the eighteenth embodiment, and the pulse driving frequency is suppressed. As shown in FIG. 36, the signal FR that determines the timing of pulse inversion of the scanning signal and the data signal is a signal that repeats on and off every 1H, and this FR signal is 1H / 2 from the rising of the selection period T3. Only the phase is shifted. With this arrangement, the waveforms of the scanning signal Yn and the data signal Xm repeat pulse inversion in synchronization with the signal FR. Therefore, the number of pulse inversions in one frame is reduced by half as compared with the waveform of FIG. I have. However, in the waveforms of these difference signals Yn-Xm, the pulses are inverted every 1H / 2, so that a long liquid crystal life can be ensured as in the eighteenth embodiment. According to the twentieth embodiment, the driving frequency of each driver for the scanning signal and the data signal is halved, so that the waveform can be easily formed and the power consumption is reduced. Furthermore, it is particularly advantageous in the case of a circuit in which the power supply voltage itself swings to the plus side and the minus side for AC conversion. In the twentieth embodiment, the voltage setting in each of the periods T1 to T4 of the scanning signal and the data signal is the same as in the eighteenth embodiment, but may be the same as in the nineteenth embodiment.
[0121]
(Twenty-first embodiment)
FIG. 37 shows a driving method for performing pulse inversion every 1H. As shown in the figure, the signal FR is similar to the twentieth embodiment shown in FIG. 36 in that the signal FR repeats on and off every 1H, but the signal FR is synchronized with the selection period T2. This is different from the embodiment. The scanning signal Yn shown in FIG. 37 is set to the voltage V1 in the frame k in the selection period T3, is set to the voltage V8 in the frame (k + 1), and changes to V1 and V8 for each frame. In the waveform of the data signal Xm, when the voltage of the scanning signal Yn during the selection period T3 is V1, the voltage V4 is turned on and the voltage V2 is turned off. When the voltage of the data signal Xm during the selection period T3 of the scanning signal Yn is V8, the voltage V5 is turned on and the voltage V7 is turned off. Focusing on the frame k, the difference signal Yn-Xm between the scanning signal and the data signal has a large number of times that a negative voltage is applied to the liquid crystal, and within one frame, the balance of the polarity of the voltage applied to the pixel. I can't take it. However, in the next (k + 1) frame, the number of times that the positive voltage is applied to the liquid crystal is increased, and the polarity of the voltage applied to the liquid crystal can be balanced in these two consecutive frames. In this sense, the twenty-first embodiment can be said to be a combination of the frame inversion shown in the sixteenth and seventeenth embodiments and the pulse inversion shown in the eighteenth and nineteenth embodiments.
[0122]
The advantages of the twenty-first embodiment are that the selection period T3 (1H) can be lengthened even in the case of high-duty operation, and that a DC voltage is applied to the liquid crystal as compared with the case of only frame inversion. The time can be set shorter. The voltages in the respective periods T1 to T4 of the scanning signal and the data signal of the twenty-first embodiment were set to be the same as those of the seventeenth embodiment, but instead were set to be the same as those of the eighteenth embodiment. You can also.
[0123]
(Twenty-second embodiment)
FIG. 38 is a block diagram showing a driving circuit of a difference signal electrode (row electrode) for implementing the driving methods of the sixteenth to twenty-first embodiments. In the following description, a circuit for generating a drive waveform according to the twenty-first embodiment will be described. In FIG. 38, a logic circuit 110 includes a reset signal RE specifying a reset period T1 based on information of a delay period T2, and a selection signal specifying a selection period T3 after a delay period T2 has elapsed from the reset period T1. S is generated. The signal RE and the signal S are input to the shift registers 111 and 112, respectively. Each of the registers 111 and 112 sends the signals RE and S in accordance with the shift clock SCK, and the states in the registers at this time are paralleled out for 160 channels simultaneously. The 2to4 decoder 113 distinguishes the three states (RE, S) = (1, 0) or (0, 1) or (0, 0) according to the register output state of the signals RE and S, and outputs the state via the level shifter 114. Output to Y driver 115. Three voltages are input to the Y driver 115 from the power supply circuit 116 and the phase inversion circuit 117. The power supply voltage of the power supply circuit 116 is swinged to ± Va and ± Vb by the AC signal FR. Here, when RE and S are (1, 0), the voltage is ± Va, when (0, 1) is ± Va inverted voltage via the phase inverting circuit 117, and when (0,0) is ±. Vb is selected. For example, if Va = V8, -Va = V1, Vb = V6, and -Vb = V3, the waveform of the scanning signal Yn in FIG. 37 which is the drive waveform of the twenty-first embodiment can be obtained.
[0124]
FIG. 39 is a block diagram of a drive circuit for a data signal electrode (column electrode). In FIG. 39, 8-bit image data D0 to D7 are input to a data latch circuit 121 via a multiplexer 120, and are converted into 160-channel parallel data by the data latch circuit 121. The latch timing of the data latch circuit 121 is determined by a latch pulse output from the control circuit 122 that inputs the clock SCK. The 160-channel image data is sent from the data latch circuit 121 to the level shifter 123, and at the same time, an inversion operation is performed by a signal from the logic circuit 125 based on the AC signal FR. Therefore, the data signal is generated as a total of four states since two states of on or off are superimposed with two states of plus or minus for AC conversion. The X driver 124 that inputs these four states for each channel selects and outputs one level of the power supply voltages VL1 to VL4 for each channel according to the state of each channel. Here, by setting VL1 = V7, VL2 = V2, VL3 = V5, and LV4 = V4, it is possible to generate the same waveform as the data signal Xm of FIG. 37 showing the drive waveform of the twenty-first embodiment. .
[0125]
In the above description, the generation of the scanning signal Yn and the data signal Xm shown in the twenty-first embodiment has been described as the scanning signal waveform and the data signal waveform generated by each drive circuit shown in FIGS. 38 and 39. , FR, and the set voltage corresponding to ± Va, ± Vb, and VL1 to VL4, it is possible to generate any of the drive waveforms of the 16th to 20th embodiments.
[0126]
(23rd embodiment)
Next, with reference to FIGS. 40 to 45, a description will be given of a drive circuit that logically performs switching of the voltage in each of the periods T1 to T4 of the scanning signal and switching of the voltage for each selection period of the data signal.
[0127]
FIG. 40 is a block diagram showing an overall configuration including a liquid crystal panel and its driving circuit. The liquid crystal panel 130 has 320 × 320 pixels. In order to drive the liquid crystal panel 130, first and second Y driver circuits 131A and 131B and first and second X drivers 132A and 132B are provided. ing. The first and second Y driver circuits 131A and 131B have the same configuration, and details thereof are shown in FIG. Further, the X driver circuits 132A and 132B have the same configuration, and details thereof are shown in FIG.
[0128]
First, the Y driver circuit 131A will be described with reference to FIG. The Y driver circuit 131A has a shift register 140 including a select shift register 140A and a reset shift register 140B. The select shift register 140A has registers SR1 to SR160, and the reset shift register 140B has registers RR1 to RR160. The selection shift register 140A receives the selection signal S specifying the selection period T3, and is sequentially shifted to the next register by the shift clock YSCL. Note that the content of the register SR160 is output via the select-out terminal, and enables cascade connection with the second Y driver circuit 131B. A reset signal RE specifying a reset period T1 is input to the reset shift register 140B, and the reset shift register 140B is sequentially shifted to the next shift register by the shift clock YSCL. Note that the contents of the register RR160 are output via a reset out terminal, enabling cascade connection with the second Y driver circuit 131B.
[0129]
The contents in each resist of each shift register 140A, 140B are input to the output control circuit 141 for all 160 channels. The output control circuit 141 has six states, that is, RE, S, FR = (0, 0, 0) or (0, 0, 1), depending on the input states of the reset signal RE, the select signal S, and the AC conversion signal FR. A signal that distinguishes (0,1,0) or (0,1,1) or (1,0,0) or (1,0,1) is output, and this signal is output via the level shifter 142 to the Y driver 143. Is entered. Four types of drive voltages V1Y, V2Y, V3Y, and V4Y are input to the Y driver 143, and any one of the drive voltages V1Y, V2Y, V3Y, and V4Y is input in accordance with the truth table shown in Table 7 based on the six states output from the output control circuit 141. One drive voltage is output for each channel.
[0130]
[Table 7]

[0131]
The state of the input signal and the output signal to each component of the first and second Y driver circuits 131A and 131B having the above configuration is shown in the timing chart of FIG. In the case of the timing chart shown in FIG. 43, when the length of the selection period T3 is 1H, the signal YFR is a signal that repeats on / off every 1H, and the polarity inversion of the voltage applied to the liquid crystal is changed every 1H. Have gone to. Further, since one row has 320 pixels, the duty is 1/320, and the reset period T1 is set to 5H and the delay period T2 is set to 2H. FIG. 45 shows the signal waveform of the scanning signal Yn in the n-th row output according to the operation of the driving circuit.
[0132]
Next, details of the first X driver circuit 132A will be described with reference to FIG. The first X driver circuit 132A has a shift register 150 having 160 registers, and sequentially shifts the input signal EI to the next-stage register according to the shift clock XSCL. The contents of the 160th register are output to the outside via the EO terminal, enabling cascade connection with the second X driver circuit 132B.
[0133]
The signal EI input to the shift register 150 is a signal which becomes logical 1 once in one horizontal scanning period (1H) as shown in FIG. Therefore, by sequentially outputting logic 1 from each register of the shift register 150, the first latch circuit 151 latches the image data at an address corresponding to each register. The 160-channel data of the first latch circuit 151 is latched by the second latch circuit 152 at the timing when the latch pulse LP is input. The output control circuit 153 that inputs the AC signal YFR and the data from the second latch circuit 152 has four states (D, YFR) = (0, 0) or (depending on the input state of the data D and the AC signal YFR. A signal distinguishing (0, 1) or (1, 0) or (1, 1) is input to the X driver 155 via the level shifter 154 for each channel. The X driver 155 receives four drive voltages V1X, V2X, V3X, and V4X, and based on information from the output control circuit 153, generates one of the four drive voltages according to a truth table shown in Table 8. Output for each channel.
[0134]
[Table 8]

[0135]
FIG. 45 shows the data signal Xm in the m-th column among the data signals for each channel output from the X driver 155. Further, FIG. 45 shows a difference signal Yn-Xm between the scanning signal Yn and the data signal Xm. In this difference signal, the voltage applied to the liquid crystal is inverted every 1 H, similarly to the difference signal in FIG. 37 which is the drive waveform of the twenty-first embodiment. Further, since the voltage applied to the liquid crystal is not balanced between plus and minus in one frame, the voltage applied to the liquid crystal is balanced between plus and minus by the successive k-th frame and the (k + 1) -th frame. In this sense, the difference signal shown in FIG. 45 can be said to be a combination of the polarity inversion every 1H and the polarity inversion every frame as in the twenty-first embodiment.
[0136]
As described above, according to the twenty-third embodiment, it is advantageous to switch the voltages of the scanning signal and the data signal in a logical manner, as compared with the twenty-second embodiment in configuring a circuit.
[0137]
(24th embodiment)
Next, a driving method capable of changing the delay period T2 in a signal using the driving circuit described in the twenty-third embodiment will be described with reference to FIGS. As a method for changing the delay period T2, it is necessary to change the delay period T2 without changing the designated position of the selection period T3 in one frame T, and also to change the reset period T1 before the delay period T2. is there. Therefore, as shown in FIG. 46, when the reset period T1 is 5H and the delay period T2 is 2H, a reset + delay signal having a pulse width of reset period T1 + delay period T2 = 7H is provided before the selection period T3. It is generated. The reset signal input to the reset shift register 140B of each of the Y driver circuits 131A and 131B can be generated by an exclusive OR of the reset + delay signal and the delay signal specifying the delay period T2.
[0138]
Here, in the case where it is necessary to change the delay period T2 in order to compensate for the variation in the threshold value of the liquid crystal of each pixel constituting the liquid crystal panel or the variation in the threshold value of the liquid crystal due to the environmental temperature, the following method is used. Thus, the designation of the delay period T2 and the preceding reset period T1 is changed. That is, when it is desired to change the length 2H of the delay period T2 shown in FIG. 46 to 3H as shown in FIG. 47, the pulse width of the reset + delay signal is changed to 5H + 3H = 8H simultaneously with the change of the delay period T2. Should be changed to By taking the exclusive OR of the changed delay signal and the reset + delay signal, a reset signal having the same 5H reset period T1 as in FIG. 46 can be generated. When it is desired to change the delay period T2 to 3H and the reset period T1 to 7H, as shown in FIG. 48, the reset + delay signal may be changed to a signal having a pulse width of 7H + 3H = 10H.
[0139]
【The invention's effect】
According to the method of the present invention, when driving a chiral nematic liquid crystal having a memory property, a selection period, that is, a writing time can be reduced by providing a delay period between a reset period and a selection period. Liquid crystal drive with high practicality by preventing flicker
Further, according to the method of the present invention, the writing time per line can be reduced, so that a high-duty liquid crystal drive that can support a large-screen liquid crystal panel can be performed.
[0140]
In addition, according to the method of the present invention, variation in the threshold of the liquid crystal in the liquid crystal panel due to manufacturing or variation in the driving voltage due to temperature is compensated by changing the parameter related to the application state of the selection pulse. can do.
[0141]
In addition, according to the method of the present invention, while applying a reset potential having a relatively large absolute value to cause the Freedericksz transition to the liquid crystal, the scanning signal and the data signal can be obtained by employing the 7-level or 8-level driving method. It is possible to provide a liquid crystal driving method capable of reducing the imbalance of the voltage between them, facilitating the configuration of the driving circuit, and adapting to an IC.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view showing a structure of a liquid crystal cell in an embodiment of a liquid crystal display device according to the present invention.
FIGS. 2A and 2B are driving waveform diagrams of a first embodiment used in an experiment of the present invention, respectively.
FIG. 3 is a driving waveform diagram having no delay period.
FIG. 4 is an explanatory diagram illustrating the behavior of liquid crystal molecules of a bistable liquid crystal used in the present invention.
FIG. 5 is a schematic block diagram illustrating an overall configuration of a liquid crystal drive circuit.
FIG. 6 is a matrix drive waveform diagram according to a second embodiment to which the present invention is applied.
7 is a pulse voltage characteristic diagram of the matrix drive waveform shown in FIG.
FIGS. 8A to 8D are matrix drive waveform diagrams each showing a drive waveform used in the second embodiment of the present invention, showing row and column electrode signals and their difference signals.
FIGS. 9A and 9B are driving waveform diagrams used in a third embodiment of the present invention, respectively.
FIGS. 10A to 10E are driving waveform diagrams in which the effective values after the reset pulse off are the same. .
FIGS. 11A to 11E are matrix drive waveform diagrams according to a fourth embodiment to which the present invention is applied.
FIG. 12 is an explanatory diagram showing a scanning order of row electrodes when the driving waveform of FIG. 11 is used.
FIG. 13 is a matrix drive waveform diagram when the fourth embodiment is applied to the drive waveform of FIG. 3;
FIGS. 14A and 14B are driving waveform diagrams used in a fifth embodiment of the present invention, respectively.
FIG. 15 is a driving voltage characteristic diagram when the waveform of FIG. 14A or 14B is applied to liquid crystal.
FIGS. 16A to 16E are matrix drive waveform diagrams according to a sixth embodiment to which the present invention is applied.
17A to 17E are matrix drive waveform diagrams according to a seventh embodiment to which the present invention is applied.
18 is a diagram showing a temperature change characteristic of a driving voltage when the driving waveform of FIG. 17 is used.
FIGS. 19A to 19E are matrix drive waveform diagrams according to an eighth embodiment to which the present invention is applied.
FIG. 20 is a block diagram of a drive circuit according to a ninth embodiment of the present invention that can change the duty of the selection pulse width with respect to the selection period.
FIG. 21 is a detailed diagram of the monostable circuit shown in FIG. 20;
FIG. 22 is a timing chart of the drive circuit of FIG.
FIG. 23 is a block diagram of a drive circuit according to a tenth embodiment of the present invention for digitally changing a duty of a selection pulse width with respect to a selection period.
24 is a timing chart of the drive circuit shown in FIG.
FIG. 25 is a block diagram of a drive circuit according to an eleventh embodiment of the present invention for changing the duty of a data potential period with respect to a selection period.
26 is a timing chart of the drive circuit shown in FIG.
FIG. 27 is a block diagram of a matrix drive circuit according to a twelfth embodiment of the present invention for automatically or manually compensating the temperature of a drive voltage.
FIG. 28 is a characteristic diagram showing a threshold value regarding a voltage value of a selection pulse in a liquid crystal having two metastable states.
FIG. 29 is a characteristic diagram showing a driving principle of a thirteenth embodiment of the present invention and showing a correlation between a voltage value of a selection pulse and a temperature change of a threshold.
FIG. 30 is a characteristic diagram showing a driving principle of a fourteenth embodiment of the present invention and showing a correlation between a threshold value regarding a voltage value of a selection pulse and a pulse width of the selection pulse.
FIG. 31 is a characteristic diagram illustrating a driving principle of a fifteenth embodiment of the present invention and illustrating a correlation between a threshold value regarding a voltage value of a selection pulse and a delay time of the selection pulse.
FIGS. 32A to 32D are driving waveform diagrams according to an eight-level driving method according to a sixteenth embodiment of the present invention.
FIGS. 33A to 33D are drive waveform diagrams according to an eight-level drive method according to a seventeenth embodiment of the present invention.
FIGS. 34A to 34D are driving waveform diagrams according to an eight-level driving method according to an eighteenth embodiment of the present invention.
FIGS. 35A to 35D are driving waveform diagrams according to an eight-level driving method according to a nineteenth embodiment of the present invention.
FIGS. 36A to 36D are drive waveform diagrams according to an eight-level drive method according to a twentieth embodiment of the present invention.
FIGS. 37A to 37D are drive waveform diagrams according to an eight-level drive method according to a twenty-first embodiment of the present invention.
FIG. 38 is a block diagram of a Y driver circuit according to a twenty-second embodiment of the present invention for generating the scanning signal waveforms shown in the sixteenth to twenty-first embodiments.
FIG. 39 is a block diagram of an X driver circuit according to a twenty-second embodiment of the present invention for generating the data signal waveforms shown in the sixteenth to twenty-first embodiments.
FIG. 40 is a block diagram showing an overall configuration of a matrix liquid crystal drive circuit according to a twenty-third embodiment of the present invention.
FIG. 41 is a block diagram of a Y driver circuit shown in FIG. 40;
FIG. 42 is a block diagram of the X driver circuit shown in FIG. 40;
FIG. 43 is a timing chart for explaining the operation of each section of the Y driver circuit shown in FIG. 41;
FIG. 44 is a timing chart illustrating a data latch operation in the X driver circuit shown in FIG. 42;
FIG. 45 is a drive waveform diagram generated by the drive circuit shown in FIG. 40.
FIG. 46 is a waveform diagram showing signal waveforms for changing the length of the delay period according to the twenty-fourth embodiment of the present invention.
FIG. 47 is a waveform chart showing signal waveforms when the delay period of FIG. 46 is changed from 2H to 3H.
FIG. 48 is a waveform chart showing signal waveforms when the delay period in FIG. 46 is changed from 2H to 3H and the reset period is changed from 5H to 7H.
FIG. 49 is a threshold distribution diagram of the liquid crystal in the liquid crystal panel.
[Explanation of symbols]
T1 reset period
T2 delay period
T3 selection period (first selection period)
T4 non-selection period
T5 interval period
T6 Second selection period
1 Liquid crystal molecules
2 Polyimide alignment film
5 Glass substrate
7 Polarizing plate
11 Liquid crystal cell
12 Backlight
13 Scan drive circuit
14. Signal drive circuit
15 Scanning control circuit
16 Signal control circuit
17 Potential setting circuit
18 line sequential scanning circuit
21 Temperature sensor
22 Temperature compensation circuit
30 Reset voltage (reset pulse)
31 Delay voltage
32 Selection voltage (selection pulse)
33 Non-selection voltage
40 monostable circuit
43 Variable resistor
70-74 Analog switch
80 dip switch
81A, 81B counter
82A, 82B magnitude comparator
90 Data signal drive circuit
94-96 analog switch
100 memory
101 Display controller
102,103 driver
104 temperature sensor
106 Manual switch
108 LCD panel
110 Logic circuit
111, 112, 140, 150 shift register
114, 123, 142, 154 Level shifter
115 Y Driver
116 Power supply circuit
117 Phase inversion circuit
120 multiplexer
121 Data Latch Circuit
122 control circuit
124 X Driver
141 output control circuit
143 Y driver
151, 152 Latch circuit
153 Output control circuit
155 X driver

Claims (11)

The liquid crystal molecules enclosed between the substrates have a predetermined twist angle in the initial state, and two metastable states different from the initial state as a relaxation state after applying a voltage that causes a Freedericksz transition in the initial state. With liquid crystal
A plurality of row electrodes formed on one of the substrates and each supplied with a row electrode signal;
A liquid crystal display device having a plurality of column electrodes formed on the other substrate and supplied with column electrode signals, respectively, wherein an intersection of the row electrode and the column electrode is a pixel, and the liquid crystal of this pixel is In a driving method of driving by applying a voltage of a difference signal between a row electrode signal and a column electrode signal,
Driving the liquid crystal using an eight-level potential;
The eight levels of potentials are divided into four levels (V 1 , V 2 , V 3 , V 4 : V 1 <V 2 <V 3 <V 4 ) of the first group on the low voltage side and the second level on the high voltage side. The group is divided into four levels (V 5 , V 6 , V 7 , V 8 : V 4 <V 5 <V 6 <V 7 <V 8 ).
(A) the difference signal includes, within one frame period, a selection period set to be shifted for each row electrode, a subsequent non-selection period, and a reset period set before the selection period;
(B) the column electrode signal is set to a data potential including an ON potential or an OFF potential for each of the selection periods corresponding to the pixels on the same column electrode; Four kinds of potentials for applying a positive ON selection voltage and a negative ON selection voltage and a positive OFF selection voltage and a negative OFF selection voltage to the liquid crystal with reference to an intermediate voltage between V4 and V5 , respectively, as data potentials. (C) the row electrode signal is set to a reset potential during the reset period, is set to a selection potential during the selection period, is set to a non-selection potential during the non-selection period, as potential, two potential for applying a positive reset voltage and a negative reset voltage based on the intermediate voltage of the liquid crystal to V4 respectively V5 at the reset period is set, the As択電position, two potential for applying a positive of the selection voltage and a negative of the selected voltage as the reference intermediate voltage of the respective liquid crystal V4 and V5 at the selection period is set, the non-selection potential In the selection period, two kinds of potentials for applying a bias potential to the four kinds of data potentials are set, and a part of a total of ten kinds of potentials is also used, and the eight levels of potentials are used. Drive the LCD,
When the data potential of the column electrode signal is in a first group, the reset potential is selected from a second group. When the data potential of the column electrode signal is in a second group, the reset potential is selected. From the first group,
In each of the periods other than the reset period, when the data potential of the column electrode signal is in the first group, one potential is selected from each of the same first group, and the potential of the column electrode signal is selected. When the data potential is in the second group, one potential is selected from each of the same second group . In claim 1 ,
The potential difference between the potential V4 of the first group and the potential V5 of the second group is increased, and the absolute value of the reset voltage applied to the liquid crystal during the reset period is set large. A method for driving a liquid crystal display device. In claim 1 or 2 ,
In the k-th frame (k is an integer), the ON selection potential of the column electrode signal is set to V5 and the OFF selection potential of the second group is set to V7, and the reset potential of the row electrode signal is set to V1. Setting the selection potential to V8 and setting the non-selection potential to V6,
In the (k + 1) -th frame following this, the ON selection potential of the column electrode signal is set to V4 of the first group, the OFF selection potential is set to V2, and the reset potential of the row electrode signal is set to V8. A driving method of the liquid crystal display device, wherein the selection potential is set to V1 and the non-selection potential is set to V3, and the polarity of the voltage applied to the liquid crystal is inverted for each frame to drive the liquid crystal by AC. . In claim 1 or 2 ,
In the k-th frame (k is an integer), the ON selection potential of the column electrode signal is set to V8 of the second group, the OFF selection potential is set to V6, and the reset potential of the row electrode signal is set to V1. Setting the selection potential to V5 and setting the non-selection potential to V7,
In the (k + 1) -th frame following this, the ON selection potential of the column electrode signal is set to V1 of the first group, the OFF selection potential is set to V3, and the reset potential of the row electrode signal is set to V8. Driving the liquid crystal display by alternating current driving the liquid crystal by setting the selection potential to V4 and the non-selection potential to V2, and inverting the polarity of the voltage applied to the liquid crystal for each frame. Method. In claim 1 or 2 ,
The ON selection potential of the column electrode signal within one frame period is set by an AC pulse of V4 and V5, and the OFF selection potential of the column electrode signal is set by an AC pulse of V2 and V7. Then, the reset potential of the row electrode signal is set by an AC pulse of V8 and V1, the selection potential is set by an AC pulse of V1 and V8, and the non-selection potential is an AC pulse of V3 and V6. Set,
A method for driving a liquid crystal display device, wherein the polarity of a voltage applied to the liquid crystal is inverted for each pulse, and the liquid crystal is AC-driven. In claim 3 or 5 ,
A method for driving a liquid crystal display device, wherein the relationship V4-V3 = V3-V2 = V7-V6 = V6-V5 is set. In claim 1 or 2 ,
The ON selection potential of the column electrode signal within one frame period is set by an AC pulse of V1 and V8, and the OFF selection potential of the column electrode signal is set by an AC pulse of V3 and V6. The reset potential of the row electrode signal is set by an AC pulse of V8 and V1, the selection potential is set by an AC pulse of V4 and V5, and the non-selection potential is set by an AC pulse of V2 and V7. And driving the liquid crystal by alternating current by inverting the polarity of the voltage applied to the liquid crystal for each pulse. In claim 4 or 7 ,
A method for driving a liquid crystal display device, wherein the relationship is set as V3-V2 = V2-V1 = V8-V7 = V7-V6. In claim 5 or 7 ,
When the unit time corresponding to the selection period is 1H, the pulse width of the signal FR for converting the row electrode signal and the column electrode signal into AC is 1H, and the phase of the signal FR is the selection of the row electrode signal Yn. A method for driving a liquid crystal display device, wherein the period is set to be shifted by (1H / 2) with respect to a period. In claim 5 or 7 ,
The polarity of the voltage applied to the liquid crystal is inverted every unit time (1H) corresponding to the selection period, and when the polarity at the beginning of the k-th frame (k is an integer) is positive, the (k + 1) -th frame Is negative, and when the polarity at the beginning of the k-th frame is negative, the polarity at the beginning of the (k + 1) th frame is positive and the polarity inversion every 1H and the polarity inversion every frame A method for driving a liquid crystal display device, wherein the liquid crystal is AC-driven by a combination of: In any one of claims 1 to 10 ,
A method of driving a liquid crystal display device, wherein each voltage of the first group and each voltage of the second group are set symmetrically in positive and negative directions around a ground level.

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