JP3553639B2 - タイミング調整回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、たとえばＩＣテスタ等のタイミングエッジ生成回路のタイムバーニアとして使用されるタイミング調整回路に関し、詳しくは、自由なタイミング（すなわち、基本とするクロックの周期に拘束されることのないタイミング）のエッジを作ることができるタイミング調整回路に関する。
【０００２】
【技術背景】
たとえば、ＩＣテスタによる各種デバイス等の試験、波形生成装置による電気回路の試験等においては、システムの基礎となるクロック（マスタクロック（ＭＣＬＫ））の周期に拘束されないタイミングでエッジを生成する必要が生じる。
【０００３】
図５は、ＩＣテスタにおいて用いられている従来のタイミングエッジ生成回路を示す図である。同図におけるタイミングエッジ生成回路には、一定の高い周波数（たとえば、１００ＭＨｚ〜５００ＭＨｚ）のＭＣＬＫが継続的に供給され、また、テストサイクルを決定するピリオッドクロック（ＰＣＬＫ）がたとえばマスタクロックの倍の周期で与えられている。
【０００４】
同図の回路は、メモリ（図５では、タイムデータＲＡＭ１で示す）と、カウンタ２と、微細タイミング指示回路（同図では、ＦＩＦＯ３で示す）と、タイミング調整回路（図５では、タイムバーニア４で示す）と、フリップフロップ５，６および７とからなる。
【０００５】
ここで、タイムデータＲＡＭ１には、カウンタデータ（ｃｏｕｎｔｅｒ＿ｄａｔａ）およびバーニアデータ（ｖｅｒｎｉｅｒ＿ｄａｔａ＿ｉｎ）からなるタイミングデータ（ｔｉｍｉｎｇ＿ｄａｔａ）が格納されている。そして、ＰＣＬＫのアクティブエッジがストローブ端子に入力される毎に、タイムデータＲＡＭ１は所定のｔｉｍｉｎｇ＿ｄａｔａを出力する。
【０００６】
カウンタ２は、上記ｃｏｕｎｔｅｒ＿ｄａｔａをタイムデータＲＡＭ１から取り込むもので、スタートセレクタ２１、カウント回路２２１〜２２４およびＯＲゲート２３を有している。ここで、スタートセレクタ２１は、ＦＦ６からの信号ｓｔａｒｔ（ＦＦ５の出力より１ＭＣＬＫ遅れた信号）に応じて、カウント回路２２１〜２２４を順次セレクトする。また、カウント回路２２１〜２２４は、スタートセレクタ２１からカウント開始の信号を受けると、ＭＣＬＫのエッジを前記ｃｏｕｎｔｅｒ＿ｄａｔａが指示する回数カウントし、該カウント値に応じたタイミングでＯＲゲート２３を介して、ディジタル・ディレイ信号ＤＤ＿ｍ１を出力する。ここで、ＤＤ＿ｍ１は、信号ｓｔａｒｔを、カウンタ２はｃｏｕｎｔｅｒ＿ｄａｔａの値に応じて、ディジタル的に遅延された信号である。
【０００７】
ＦＩＦＯ３の入力指示端子（ｉｎ）には、前述のＦＦ５からの、ＭＣＬＫに同期する信号ｆｉｆｏ＿ｉｎが入力される。ＦＩＦＯ３は、ｆｉｆｏ＿ｉｎの立ち上りエッジのタイミングで、前記ｖｅｒｎｉｅｒ＿ｄａｔａ＿ｉｎを取り込んでいる。そして、ＦＩＦＯ３に記憶されたｖｅｒｎｉｅｒ＿ｄａｔａは、前記カウンタ２からのＤＤ＿ｍ１の出力エッジ（各カウント回路２２１〜２２４からの出力エッジ）のタイミングでタイムバーニア４に順次入力される。
【０００８】
また、ＦＦ７はＤＤ＿ｍ１を、ＭＣＬＫに同期したディジタル・ディレイ信号ＤＤとしてタイムバーニア４に出力する。タイムバーニア４は、ＤＤを、ｖｅｒｎｉｅｒ＿ｄａｔａの内容に応じた時間遅延させ、これをファインエッジ信号ＦＥとして出力する。
【０００９】
図６〜図８はタイムバーニア４の具体的な回路の説明図である。
図６におけるタイムバーニア４は、ディジタル・アナログ・コンバータ（ＤＡＣ）４０１とランプ信号生成回路４０２とコンパレータ４０３とから構成されている。
ＤＡＣ４０１は、ｖｅｒｎｉｅｒ＿ｄａｔａを取り込み、これをアナログの基準電圧（Ｖｄａｃ）として出力する。
ランプ信号生成器回路４０２は、一方の端子が接地されディジタル・ディレイ信号ＤＤの立ち上りエッジによりオフするスイッチ（ＳＷｒ）と、ランプ電圧生成用のコンデンサ（Ｃｒ）と、スイッチ（ＳＷｒ）のオフによりＣｒを充電する電流源（Ｉｒ）とから構成されている。
また、コンパレータ４０３は、Ｃｒの充電電圧（ランプ電圧Ｖｒａｍｐ）と前記Ｖｄａｃとを比較してその比較結果をファインエッジ信号ＦＥとして出力する。
【００１０】
この回路では、ディジタル・ディレイ信号ＤＤのエッジ入力により、ＳＷｒが閉じられるとＣｒの充電が開始される。Ｃｒの充電電圧Ｖｒａｍｐが、Ｖｄａｃより低いときはＦＥの出力は“０”であるが、Ｖｄａｃを越えるとＦＥは“１”となる。すなわち、Ｖｄａｃの値に応じた時間が経過した時にコンパレータ４０３からＦＥが出力される。
【００１１】
また、図７に示すタイムバーニア４は、２段接続したＣＭＯＳ回路４１１，４１２と、ディジタル的に容量の調節が可能なコンデンサ群（同図では可変コンデンサＣｖで示す）とから構成されている。
両ＣＭＯＳ回路のＰ−ＭＯＳＴ１，Ｐ−ＭＯＳＴ２のゲート端子にはＰＣＮＴＲＬが入力され、入力側ＣＭＯＳ回路４１１のｉｎ端子（Ｎ−ＭＯＳＴ１のゲート端子）にディジタル・ディレイ信号ＤＤが入力される。Ｃｖの一端は低圧電源に接続され、他端は両ＣＭＯＳ回路４１１，４１２の各Ｐ−ＭＯＳＴ，Ｎ−ＭＯＳＴ間端子に接続されている。
上記の回路では、Ｎ−ＭＯＳＴ１のゲートにエッジが入力されると、Ｃｖの設定容量に応じた時間経過後にＣＭＯＳ回路４１２のｏｕｔ端子からファインエッジ信号ＦＥが出力される。
【００１２】
しかし図６〜図７に示すタイミング調整回路（タイムバーニア４）は、何れも、単体では十分なタイミング調整範囲と分解能を同時に得ることができないと言った問題があった。
【００１３】
図８に示すタイムバーニア４は、ファインディレイ手段４２０と、コースディレイ要素４２１〜４２７と、コースディレイ要素を校正するための校正レジスタ（それぞれ、４２８で示す）と、ファインディレイ手段４２０からの信号ｐ０およびコースディレイ要素４２１〜４２７により粗に遅延された信号ｐ１〜ｐ７を選択出力するマルチプレクサ（ＭＵＸ）４２９とから構成されている。
【００１４】
ｖｅｒｎｉｅｒ＿ｄａｔａの全ビット（同図では８ビット）のうち一部（同図では下位５ビット）からなるデータ（ｖｅｒｎｉｅｒ＿ｄａｔａ＿５）はファインデレイ要素４２０に、残りのビット（同図では上位３ビット）からなるデータ（ｖｅｒｎｉｅｒ＿ｄａｔａ＿３）はマルチプレクサ４２９に入力される。
ディジタル・ディレイ信号ＤＤは、ファインデレイ手段４２０により、上記ｖｅｒｎｉｅｒ＿ｄａｔａ＿５の値に応じて密に遅延された後、コースディレイ要素４２１〜４２７により順次、粗に遅延される。
そして、マルチプレクサ４２９は、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３の値に応じ、ｐ０〜ｐ７のうちから１つの信号を選択し、これをファインエッジ信号ＦＥとして出力する。
なお、ファインディレイ手段４２０による遅延時間のレンジをτｄとすると、各コースディレイ要素４２１〜４２７による遅延時間幅がτｄより小さい場合には、遅延時間の設定が不可能な時間範囲が生じてしまう。このため、通常、ファインディレイ手段４２０には、遅延時間のレンジがτｄと等しいかτｄより大きいものが使用される。
【００１５】
以下、タイムバーニア４として図８の構成の回路を採用した図５のタイミングエッジ生成回路の動作を説明する。この例では、ＰＣＬＫは、ＭＣＬＫの周期Ｔの倍の周期でタイミングエッジ生成回路に入力されているものする。
【００１６】
前述したように、図５においては、ＰＣＬＫの立ち上りエッジがタイムデータＲＡＭ１のｓｔｒｏｂｅ端子に入力されると、タイムデータＲＡＭ１はｔｉｍｉｎｇ＿ｄａｔａを出力する。そして、ｔｉｍｉｎｇ＿ｄａｔａのうち、ｖｅｒｎｉｅｒ＿ｄａｔａ＿ｉｎ（図５の例では８ビット）をＦＩＦＯ３に、ｃｏｕｎｔｅｒ＿ｄａｔａ（図５の例では８ビット）をカウンタ２にそれぞれ出力する。
【００１７】
いま、ＰＣＬＫが連続して３クロック分上記タイミングエッジ生成回路に入力され、タイムデータＲＡＭ１からは、順次以下に示すようなデータ（括弧内数字は、タイムデータＲＡＭ１からの出力順を示している）が出力されたものとする。
【００１８】
ｔｉｍｉｎｇ＿ｄａｔａ（１）
ｃｏｕｎｔｅｒ＿ｄａｔａ（１）：０００００００１
ｖｅｒｎｉｅｒ＿ｄａｔａ（１）：０１１１１１１０
【００１９】
ｔｉｍｉｎｇ＿ｄａｔａ（２）
ｃｏｕｎｔｅｒ＿ｄａｔａ（２）：００００００１０
ｖｅｒｎｉｅｒ＿ｄａｔａ（２）：１０１１１１１０
【００２０】
ｔｉｍｉｎｇ＿ｄａｔａ（３）
ｃｏｕｎｔｅｒ＿ｄａｔａ（３）：００００００１１
ｖｅｒｎｉｅｒ＿ｄａｔａ（３）：１１０１１１００
【００２１】
この場合、図５に示したカウント回路２２１〜２２４は、図９のタイミングチャートに示すように、ｓｔａｒｔが入力されると、各ｃｏｕｎｔｅｒ＿ｄａｔａの値に応じたＭＣＬＫの計数を行った後にディジタル・ディレイ信号ＤＤ＿ｍ１を出力する。図９では、ｓｔａｒｔの立ち上りから、ＤＤ＿ｍ１が入力されるまでのＭＣＬＫのカウント回数を丸付数字で示してある。
【００２２】
また、ディジタル・ディレイ信号ＤＤは、図８において説明したように、ファインディレイ回路４２０により（ｖｅｒｎｉｅｒ＿ｄａｔａ＿５に応じて）密に遅延された後、コースディレイ回路４２１〜４２７により粗に遅延される。そして、マルチプレクサ４２９は、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３に応じ、前述したｐ０〜ｐ７の何れかの信号を選択し、この選択した信号がファインエッジ信号ＦＥとして出力される。
図９に示した例では、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３は、０１１，１０１，１１０であるので、ｐ３，ｐ５，ｐ６の信号が順次選択されＦＥとして出力されている。
【００２３】
図９の例では、ＤＤの間隔が３ＭＣＬＫ周期以上離れているため良好なＦＥが得られている。しかし、ＤＤの間隔が２ＭＣＬＫ周期と短い場合には、以下に述べるような問題が生じる。
【００２４】
すなわち、ＤＤがディレイ要素４２１〜４２７により順次遅延されながら伝搬しているときに、新たに次のＤＤ＿ｍ１がＦＩＦＯ３のｏｕｔ端子に入力されたとすると、本来はｖｅｒｎｉｅｒ＿ｄａｔａ（ｎ）（ｎは整数）に応じた動作しなければならないタイムバーニア４は、新たなｖｅｒｎｉｅｒ＿ｄａｔａ（ｎ＋１）に応じて動作してしまう。このため、（ｉ）ｖｅｒｎｉｅｒ＿ｄａｔａの変更に伴いグリッチが生じ、また（ｉｉ）エッジがディレイ要素から出力されたときには、既にｖｅｒｎｉｅｒ＿ｄａｔａ（ｎ）がｖｅｒｎｉｅｒ＿ｄａｔａ（ｎ＋１）に更新されているため、本来選択されるべきディレイ要素からの出力ができなくなる。
【００２５】
ここでは、ＰＣＬＫが連続して４クロック分上記タイミングエッジ生成回路に入力され、タイムデータＲＡＭ１からは、以下に示すようなｃｏｕｎｔｅｒ＿ｄａｔａが００００００００のｖｅｒｎｉｅｒ＿ｄａｔａが出力された場合のタイミングチャートを図１０に示す。
【００２６】
ｔｉｍｉｎｇ＿ｄａｔａ（１）
ｃｏｕｎｔｅｒ＿ｄａｔａ（１）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（１）：００１１１１１０
【００２７】
ｔｉｍｉｎｇ＿ｄａｔａ（２）
ｃｏｕｎｔｅｒ＿ｄａｔａ（２）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（２）：１０１１１１１０
【００２８】
ｔｉｍｉｎｇ＿ｄａｔａ（３）
ｃｏｕｎｔｅｒ＿ｄａｔａ（３）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（３）：１１０１１１００
【００２９】
ｔｉｍｉｎｇ＿ｄａｔａ（４）
ｃｏｕｎｔｅｒ＿ｄａｔａ（４）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（４）：００００００００
【００３０】
図１０において、ファインエッジ信号ＦＥにグリッチが生じた場合（Ａ１，Ａ２）、出力が全くなされない場合（Ａ３）をそれぞれ示す。
【００３１】
このような問題を解消するために、従来、図１１に示すように複数のバーニア回路（同図では４ａ〜４ｄ）を用い、連続して入力されるディジタル・ディレイ信号ＤＤを、バーニア回路４ａ〜４ｄにより順次遅延させ、これをＯＲゲート４３０を介して出力する方法も知られている。
【００３２】
しかし、この方法では、ディレイ素子が高価であるため、タイミングエッジ生成回路あるいは該生成回路が組み込まれた装置自体の価格が高価となるうえ、以下のような問題も生じる。
すなわち、図１１において、４つの異なるバーニア回路４ａ〜４ｄから発生されるタイミングは、精密にアジャストしたとしても、１０〜５０ｐｓ程度相互にずれてしまう（バーニア回路４ａ〜４ｄのエッジの位置は、たとえば１０〜５０ｐｓ程度のバラツキを持つ）。したがって、ファインエッジ信号ＦＥのエッジのタイミングは、ＤＤの４周期を１周期として周期変動する誤差成分を持つことになる。なお、たとえば上記ファインエッジ信号ＦＥをスペクトラムアナライザで観測れば、基本波長（上記ＤＤの４周期を１周期とする波形の基本波）の他に、１／２，１／４の周波数の成分が検出することができる。
【００３３】
このようなファインエッジ信号ＦＥを、ディジタル・アナログ・コンバータやアナログ・ディジタル・コンバータの変換クロックとして用いた場合、タイミングのバラツキが振幅の誤差に変換され、測定結果には周期的な誤差（ＤＤの４周期を１周期とする周期での誤差）が含まれてしまう。
たとえば、図１１に示すようなタイミングエッジ生成回路を用いたスペクトラム・アナライザでは、周期的な誤差が余分なスペクトラムとなって表れるため、測定精度の劣化を招く等の問題が生じる。
【００３４】
【発明の目的】
本発明は、上記した種々の問題を解決するために提案されたものであって、入力信号を近接した周期で連続して取り込んでも、グリッチを発生させず、しかも正確なタイミングエッジを得ることができ、さらに同程度の性能を持つ従来の回路に比較して製造コストを大幅に低減できるタイミング調整回路を提供することを目的とする。また、上記タイミング調整回路をタイミングバーニアとして用いたタイミングエッジ生成回路を提供することをも目的とする。
【００３５】
【発明の概要】
本発明のタイミング調整回路は、直列に接続したｎ個（ｎは２以上の整数）のディレイ要素からなり、入力信号ｐ０を各ディレイ要素により順次遅延させて、遅延信号ｐ１，・・・，ｐｎをそれぞれ生成するディレイ手段と、ｎ＋１個の選択信号ｓ０，・・・，ｓｎにより、前記入力信号ｐ０および前記各遅延信号ｐ１，・・・，ｐｎの何れか１つを選択する選択手段とからなり、
前記選択手段は、選択信号生成回路と、選択ゲート回路と、選択信号保持回路と、遅延信号保持回路とを有して構成され、
前記選択信号生成回路は、前記入力信号ｐ０が入力される前に前記選択信号ｓ０，・・・，ｓｎを生成し、
前記選択ゲート回路は、ｐ０とｓ０、ｐ１とｓ１、・・・、ｐｎとｓｎをそれぞれ入力とするｎ個の選択ゲートを有し、これらの選択ゲートの何れかからｐ０，・・・，またはｐｎを出力し、
前記選択信号保持回路は、前記選択信号生成回路からの前記選択信号ｓ０，・・・，ｓｎを、ｐ０，・・・，ｐｎのアクティブエッジが各選択ゲートに達する時まで保持し、
前記遅延信号保持回路は、ｎ個の遅延信号保持要素からなり、前記各選択ゲートに前記アクティブエッジが与えられたときは、前記選択信号が変化しても、該選択ゲートへの入力がインアクティブ状態となるまで、前記各選択ゲートの出力状態を保持する、
ことを特徴とする。
【００３６】
さらに、本発明では、少なくとも前記ディレイ要素の一段あたりの遅れ時間幅の範囲内での遅延時間を持つ密な遅延を生じさせるディレイ手段を、入力段または出力段に設けることもできる。
【００３７】
以下、本発明の作用を具体例に基づいて説明する。ここで述べる例では、ある周期のクロック（ここでは、便宜上、これをマスタクロックと言う）の周期Ｔの（１＋ｍ）倍（ｍは入力信号ごとに異なり得る正の整数）の時間間隔を持つ信号（たとえば、タイミングバーニアとして用いた場合にはディジタル・ディレイ信号）がタイミング調整回路に順次入力されるものとする。
また、タイミング調整回路は、直列に接続した複数のディレイ要素（コースディレイ要素）からなるディレイ手段（コースディレイ手段）と、密な遅延を生じさせるディレイ手段（ファインディレイ手段）とを備えているものとする。
【００３８】
本発明では、ファインディレイ手段は、入力信号が入力される前に遅延データを取り込んでいる（この遅延データを、「密な遅延データ」と言う）。すなわち、（１＋ｍ）Ｔの周期の信号がファインディレイ手段に入力されたときに、該ディレイ手段には密な遅延データによる遅延時間の設定が既になされている。また、選択信号生成回路は、他の遅延データを、同じく入力信号が入力される前に取り込んでいる（この遅延データを、「粗な遅延データ」と言う）。
【００３９】
入力信号は、密な遅延データに基づき密に遅延される。この遅延時間の大きさは、たとえば０〜Ｔ／２Ｂの範囲（Ｂは粗な遅延データのビット数、Ｔ／２Ｂは、コースディレイ要素の１つあたりの遅延時間）で設定される。
【００４０】
このようにして、ファインディレイ手段により密に遅延された入力信号は、その後段に設けられたコースディレイ手段に入力される。
そして、該入力信号はさらに直列に接続された複数のコースディレイ要素により、順次粗に遅延される。
この遅延時間は、上述したように、１つのコースディレイ要素あたりＴ／２Ｂである。したがって、入力信号はコースディレイ要素を伝搬するごとに、Ｔ／２Ｂづつの遅れを生じることになる。
【００４１】
一方、選択手段は、粗な遅延データ（本例では、前述したようにＢビットである）を入力信号が入力される前に順次取り込み、該データに基づき、前記各コースディレイ要素からの遅延信号の何れか１つを選択する。
【００４２】
この選択手段は、選択信号保持回路と、遅延信号保持回路とを有している。
選択信号保持回路は、前記選択信号生成回路からの各選択信号を、前記各コースディレイ要素を順次通過しながら伝搬する入力信号のアクティブエッジが各選択ゲートに達する時まで保持する。
【００４３】
粗な遅延データの更新は、入力信号がファインディレイ手段またはコースディレイ手段に入力される前に行われるが、入力信号のサイクルが短いと、ある入力信号のエッジがあるコースディレイ要素を通過したときには、既に次の入力信号についての粗な遅延データの更新がなされてしまう場合もあり得る。
図８に示した従来のタイミング調整回路では、このような場合には、図１０で示したように、更新された遅延データに基づき遅延信号の選択がなされ、本来選択されるべきでない遅延信号が選択されることになり、正確なタイミングエッジを得ることができない場合が生じたり、本来出力されるべき遅延信号が全く出力されない（すなわち、間引かれる）場合が生じる。
一方、本発明においても、入力信号の周期や選択信号の出力タイミングによっては、このような不都合が生じる場合もあり得る。しかし、本発明のタイミング調整回路では、上述したように粗な遅延データの更新がなされても、更新前のデータ列に基づく選択状態は選択信号保持回路により保持されているので、実質上遅延信号が間引かれると言った確率は低い。
【００４４】
また、遅延信号保持回路は、各選択ゲートにアクティブエッジが与えられたときは、前記選択信号が変化しても、選択ゲートへの入力がインアクティブ状態となるまで、各選択ゲートの出力状態を保持する。
【００４５】
図８に示した従来のタイミング調整回路では、図１０に示したように、遅延信号がアクティブエッジを出力した後、インアクティブとなる前に粗な遅延データの更新がなされた場合、該遅延信号の出力は停止され、その直後に変更後の粗な遅延データによる選択に基づく出力がなされるために、グリッチが生じる可能性がある。
一方、本発明のタイミング調整回路では、上述したように前記選択信号が変化しても選択ゲートへの入力がインアクティブとなるまで、各選択ゲートの出力状態を保持するので、グリッチの発生の可能性は生じない。
【００４６】
なお、たとえば、次の段のコースディレイ要素の出力がインアクティブ状態となる時まで、出力状態を維持させることで、該遅延信号がインアクティブとなる時点より更に後まで出力状態を保持させることもできる。この場合には、コースディレイ要素の最終段にさらに前記のコースディレイ要素と同様のディレイ要素を付加することで、該最終段についても上記出力状態の保持を保証することができる。
【００４７】
より具体的には、本発明では、前記選択信号生成回路を、入力データ列を復号化するデコーダにより、前記各選択ゲートを、両入力信号の論理積を出力する論理ゲートにより、前記選択信号保持回路を、少なくとも第１段目以降の所定段のコースディレイ要素からの遅延信号を選択するための選択信号を入力とし、前記入力信号または前記所定段より前段のコースディレイ要素の出力により駆動するフリップフロップにより、前記遅延信号保持回路を、前記入力信号または各遅延信号のインアクティブ状態となったときに記憶保持を解除するラッチにより、それぞれ構成することができる。
【００４８】
【実施例】
図１は、本発明のタイミング調整回路の一実施例を示す図である。
同図において、タイミング調整回路８は、ファインディレイ手段８１、コースディレイ手段８２、および選択手段９′により構成されている。
ファインディレイ手段８１は、タイミング調整回路８の入力段に設けられており、８ビットのｖｅｒｎｉｅｒ＿ｄａｔａの下位の５ビット（ｖｅｒｎｉｅｒ＿ｄａｔａ＿５）に応じて、入力信号を密に遅延させる。コースディレイ手段８２は、ファインディレイ手段８１の後段に設けられている。
【００４９】
ファインディレイ手段８１の出力ｐ０および各コースディレイ要素８２１〜８２７の各出力ｐ１〜ｐ７は、選択手段９′に入力されている。この選択手段９′は、選択信号生成回路（同図では、デコーダ９１で示す）と、選択ゲート（同図では、ＡＮＤゲート９４０〜９４７およびＯＲゲート９５で示す）と、選択信号保持回路（同図ではＦＦ９２で示す）と、遅延信号保持回路（同図では、ラッチ９３０〜９３７で示す）とにより構成されている。
【００５０】
デコーダ９１は、ｖｅｒｎｉｅｒ＿ｄａｔａのうち上位の３ビット（ｖｅｒｎｉｅｒ＿ｄａｔａ＿３）分の選択信号ｓ０〜ｓ７を出力できる。
ＦＦ９２は、コースディレイ要素８２４〜８２７からの遅延信号を選択するための選択信号（デコーダの後半分の４つの選択信号ｓ４〜ｓ７）を一時記憶し、ファインディレイ手段８１の出力ｐ０の立ち上りエッジにより上記の記憶したｓ４〜ｓ７をラッチ９３４〜９３７に出力する。
【００５１】
ラッチ９３０〜９３７は立ち上りエッジで動作を行う。すなわち、デコーダ９１の１〜４番目までの出力ｓ０〜ｓ３およびＦＦ９２の４つの出力ｓ４〜ｓ７を入力としており、ファインディレイ手段８１の出力ｐ０，コースディレイ要素８２１〜８２７の出力ｐ１〜ｐ７がインアクティブとなることにより（この場合には、Ｌレベルとなることにより）その時のｓ０〜ｓ７のレベルを出力する。
ＡＮＤゲート９４０〜９４７の一方の入力端子には、ファインディレイ手段８１の出力ｐ０，コースディレイ要素８２１〜８２７の出力ｐ１〜ｐ７が入力され、他方の入力端子には、上記ラッチ９３０〜９３７の出力が入力されている。
【００５２】
図２は図１に示したタイミング調整回路と等価な負論理動作回路を示している。図２では、入力信号ＤＤのＬレベル状態がアクティブ状態であり、ファインディレイ手段８１の出力ｐ０の立ち下がりエッジがＦＦ９２を駆動するアクティブエッジとなる。
【００５３】
なお、ファインディレイ手段８１，コースディレイ手段８２，デコーダ９１およびＦＦ９２は図１に示すものと同様であるが、図２の回路は、負論理で動作するため、同図におけるラッチ９６０〜９６７は、立ち下りエッジで動作を行い、ファインディレイ手段８１の出力ｐ０，コースディレイ要素８２１〜８２７の出力ｐ１〜ｐ７がインアクティブとなることにより（この場合には、Ｈレベルとなることにより）その時のｓ０〜ｓ７のレベルを出力する。
図２の選択ゲートは、ＮＯＲゲート９７０〜９７７と、これらの出力を入力とするＮＯＲゲート９８により構成されているが、実質上の動作は図１の選択ゲートと同じである。
【００５４】
図３は上記図２のタイミング調整回路８をタイミングバーニアとして有するタイミングエッジ生成回路を示している。この回路は、図５に示した回路のタイミングバーニアとして図１に示すタイミング調整回路を適用したものである。
タイミングバーニアを除く部分で図１と異なるのは、ＦＦ７が負論理の出力となっていることのみである。
【００５５】
たとえば、タイミングエッジ生成回路が、連続する４つのＰＣＬＫにより動作し、タイムデータＲＡＭ１からは、順次、図１０で述べたと同様なデータが出力されるものとする。
【００５６】
ＰＣＬＫが連続して４クロック分上記タイミングエッジ生成回路に入力され、タイムデータＲＡＭ１からは、順次以下に示すようなデータ（括弧内数字は、タイムデータＲＡＭ１からの出力順を示している）が出力された場合について、図４のタイミングチャートを参照しつつ詳述する。
【００５７】
ｔｉｍｉｎｇ＿ｄａｔａ（１）
ｃｏｕｎｔｅｒ＿ｄａｔａ（１）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（１）：００１１１１１０
【００５８】
ｔｉｍｉｎｇ＿ｄａｔａ（２）
ｃｏｕｎｔｅｒ＿ｄａｔａ（２）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（２）：１０１１１１１０
【００５９】
ｔｉｍｉｎｇ＿ｄａｔａ（３）
ｃｏｕｎｔｅｒ＿ｄａｔａ（３）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（３）：１１０１１１００
【００６０】
ｔｉｍｉｎｇ＿ｄａｔａ（４）
ｃｏｕｎｔｅｒ＿ｄａｔａ（４）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（４）：００００００００
【００６１】
図３において、タイムデータＲＡＭ１およびＦＦ５にはＰＣＬＫが入力され、タイムデータＲＡＭ１は上記のｔｉｍｉｎｇ＿ｄａｔａ（１）〜ｔｉｍｉｎｇ＿ｄａｔａ（４）を順次出力する。
また、ＦＦ５はＭＣＬＫに同期する信号をＦＩＦＯ３およびＦＦ６に出力したいる。ＦＦ６は信号ｓｔａｒｔ（ＦＦ５の出力より１ＭＣＬＫ遅れた信号）をカウンタ２に設けられたスタートセレクタ２１に出力する（図４のＭＣＬＫおよびｓｔａｒｔ参照）。
【００６２】
スタートセレクタ２１は順次カウンタ回路２２１〜２２４を選択し、ｃｏｕｎｔｅｒ＿ｄａｔａ（１）〜ｃｏｕｎｔｅｒ＿ｄａｔａ（４）の値に応じたＭＣＬＫの計数を行った後にＯＲゲート２３を介してディジタル・ディレイ信号ＤＤ＿ｍ１を出力する。ここでは、ｃｏｕｎｔｅｒ＿ｄａｔａ（１）〜ｃｏｕｎｔｅｒ＿ｄａｔａ（４）は全て００００００００である。
【００６３】
タイムデータＲＡＭ１からのｖｅｒｎｉｅｒ＿ｄａｔａ（図１では、ｖｅｒｎｉｅｒ＿ｄａｔａ＿ｉｎで示す）は、前述のＦＦ５の出力（ｆｉｆｏ＿ｉｎ）に応じてＦＩＦＯ３に取り込まれる。そして、ＦＩＦＯ３は前述のＤＤ＿ｍ１の立ち上りエッジにより、８ビットのｖｅｒｎｉｅｒ＿ｄａｔａ（１）〜ｖｅｒｎｉｅｒ＿ｄａｔａ（４）をタイミング調整回路（すなわち、タイムバーニア４）に出力する。
【００６４】
ＤＤ＿ｍ１がＦＩＦＯ３に入力されると、ＦＩＦＯ３はｖｅｒｎｉｅｒ＿ｄａｔａをデコーダ９１に出力する。これにより、デコーダ９１のｖｅｒｎｉｅｒ＿ｄａｔａ＿３が０００から０１１に変化すると（図４（ａ）参照）、ｓ０がインアクティブ（Ｈレベル）となり（同図（ｂ）参照）、ｓ３がアクティブとなる（同図（ｃ）参照）。ファインディレイ手段８１により密に遅延されたｐ０は、コースディレイ要素８２１〜８２３でさらに粗に遅延され、ｐ３となる。
ｐ３のアクティブエッジがラッチ９６３のコントロール端子に入力されたときに、ｓ３はラッチ９６３によりラッチされる。また、ｓ３はアクティブレベル（Ｌレベル）なので、ＮＯＲゲート９７３はＬレベルからＨレベルに変化する（同図（ｄ）参照）。なお、ｖｅｒｎｉｅｒ＿ｄａｔａ（１）〜ｖｅｒｎｉｅｒ＿ｄａｔａ（４）の１０進数表記は１９０，２２０，２５５である。
【００６５】
つぎに、ｐ３がインアクティブ（Ｈレベル）となる前に、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３が０１１から１０１に変化するが、ｓ３はラッチ９６２によりラッチされているので、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３の変化によりｓ３がインアクティブ（Ｈレベル）になることはない。ｐ３がインアクティブとなると、ラッチ９６２のラッチは解除されるので、ｓ３はインアクティブとなり（すなわち、立ち上り）、Ｈレベルに変化する（同図（ｅ）参照）。
【００６６】
上述したように、この時点で既に、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３は０１１から１０１に変化しているが、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３が１０１であるとき（すなわち、ｐ５が選択されるとき）には、選択信号ｓ５はＦＦ９１に一時記憶されている。ここで、２番目のＤＤのアクティブエッジが入力され、ｐ０が立ち下がると、ＦＦ９１はその出力を更新し（同図（ｆ）参照）し、ｓ５をアクティブ（Ｌレベル）にする（同図（ｇ）参照）。そして、ｐ５のアクティブエッジ（立ち下りエッジ）で、ｓ５はラッチ９６５によりラッチされるとともに、ＮＯＲゲート９７５の出力が立ち上り（同図（ｈ）参照）、ｐ５がインアクティブとなることでｓ５のラッチが解除されると同時にＮＯＲゲート９７５の出力が立ち下がる（同図（ｉ）参照）。
【００６７】
３番目のＤＤのアクティブエッジの入力により、ＮＯＲゲート９７６の出力が立ち上り，立ち下りが行われる（同図（ｊ），（ｋ）参照）。また、４番目のＤＤのアクティブエッジの入力により、ＮＯＲゲート９７０の出力が立ち上り，立ち下りが行われる（同図（ｌ），（ｍ）参照）。
【００６８】
このようにして、ＤＤの１〜４番目のアクティブエッジから、（Ｔｉ＋Ｔｒｅｓ×１９０），（Ｔｉ＋Ｔｒｅｓ×２２０），（Ｔｉ＋Ｔｒｅｓ×２５５），Ｔｉ経過した後に、ファインエッジＦＥが出力される。ここでＴｉは内部遅延時間であり、Ｔｒｅｓはタイムバーニアの解像度である。
【００６９】
【発明の効果】
以上述べたように、本発明によれば以下のような効果を奏することができる。
（１）入力信号を近接した周期で連続して取り込んでも、グリッチを発生させず、しかも正確なタイミングエッジを得ることができる。
（２）ディジタル・アナログ・コンバータやアナログ・ディジタル・コンバータの変換クロック源として用いた場合であっても、タイミングのバラツキを生じないので、測定結果に周期的な誤差を含まない。
（３）同程度の性能を持つ従来の回路に比較して製造コストを大幅に低減できる。
【図面の簡単な説明】
【図１】本発明のタイミング調整回路の一実施例を示す図である。
【図２】図１に示したタイミング調整回路と等価な負論理動作回路を示す図である。
【図３】図２のタイミング調整回路をタイミングバーニアとして有するタイミングエッジ生成回路を示す図である。
【図４】図３に示すタイミングエッジ生成回路の各部の動作を示すタイミングチャートである。
【図５】従来のタイミングエッジ生成回路を示す図である。
【図６】従来のタイムバーニアの具体的な回路を示す図である。
【図７】従来のタイムバーニアの他の具体的な回路を示す図である。
【図８】従来のタイムバーニアのさらに他の具体的な回路を示す図である。
【図９】タイムバーニアとして図８の回路を採用した場合の図５のタイミングエッジ生成回路の各部の動作を示すタイミングチャートである。
【図１０】タイムバーニアとして図８の回路を採用した場合の図５のタイミングエッジ生成回路の各部の動作を示すタイミングチャートである。
【図１１】複数のバーニア回路を用いた従来のタイムバーニアを示す図である。
【符号の説明】
８ タイムバーニア（タイミング調整回路）
８１ ファインディレイ手段
８２ コースディレイ手段
８２１〜８２７ コースディレイ要素
９，９′ 選択手段
９１ デコーダ
９２ フリップフロップ
９３０〜９３７ ラッチ
９４０〜９４７ ＡＮＤゲート
９５ ＯＲゲート
９６０〜９６７ ラッチ
９７０〜９７７ ＮＯＲゲート
９８ ＮＯＲゲート
【産業上の利用分野】
本発明は、たとえばＩＣテスタ等のタイミングエッジ生成回路のタイムバーニアとして使用されるタイミング調整回路に関し、詳しくは、自由なタイミング（すなわち、基本とするクロックの周期に拘束されることのないタイミング）のエッジを作ることができるタイミング調整回路に関する。
【０００２】
【技術背景】
たとえば、ＩＣテスタによる各種デバイス等の試験、波形生成装置による電気回路の試験等においては、システムの基礎となるクロック（マスタクロック（ＭＣＬＫ））の周期に拘束されないタイミングでエッジを生成する必要が生じる。
【０００３】
図５は、ＩＣテスタにおいて用いられている従来のタイミングエッジ生成回路を示す図である。同図におけるタイミングエッジ生成回路には、一定の高い周波数（たとえば、１００ＭＨｚ〜５００ＭＨｚ）のＭＣＬＫが継続的に供給され、また、テストサイクルを決定するピリオッドクロック（ＰＣＬＫ）がたとえばマスタクロックの倍の周期で与えられている。
【０００４】
同図の回路は、メモリ（図５では、タイムデータＲＡＭ１で示す）と、カウンタ２と、微細タイミング指示回路（同図では、ＦＩＦＯ３で示す）と、タイミング調整回路（図５では、タイムバーニア４で示す）と、フリップフロップ５，６および７とからなる。
【０００５】
ここで、タイムデータＲＡＭ１には、カウンタデータ（ｃｏｕｎｔｅｒ＿ｄａｔａ）およびバーニアデータ（ｖｅｒｎｉｅｒ＿ｄａｔａ＿ｉｎ）からなるタイミングデータ（ｔｉｍｉｎｇ＿ｄａｔａ）が格納されている。そして、ＰＣＬＫのアクティブエッジがストローブ端子に入力される毎に、タイムデータＲＡＭ１は所定のｔｉｍｉｎｇ＿ｄａｔａを出力する。
【０００６】
カウンタ２は、上記ｃｏｕｎｔｅｒ＿ｄａｔａをタイムデータＲＡＭ１から取り込むもので、スタートセレクタ２１、カウント回路２２１〜２２４およびＯＲゲート２３を有している。ここで、スタートセレクタ２１は、ＦＦ６からの信号ｓｔａｒｔ（ＦＦ５の出力より１ＭＣＬＫ遅れた信号）に応じて、カウント回路２２１〜２２４を順次セレクトする。また、カウント回路２２１〜２２４は、スタートセレクタ２１からカウント開始の信号を受けると、ＭＣＬＫのエッジを前記ｃｏｕｎｔｅｒ＿ｄａｔａが指示する回数カウントし、該カウント値に応じたタイミングでＯＲゲート２３を介して、ディジタル・ディレイ信号ＤＤ＿ｍ１を出力する。ここで、ＤＤ＿ｍ１は、信号ｓｔａｒｔを、カウンタ２はｃｏｕｎｔｅｒ＿ｄａｔａの値に応じて、ディジタル的に遅延された信号である。
【０００７】
ＦＩＦＯ３の入力指示端子（ｉｎ）には、前述のＦＦ５からの、ＭＣＬＫに同期する信号ｆｉｆｏ＿ｉｎが入力される。ＦＩＦＯ３は、ｆｉｆｏ＿ｉｎの立ち上りエッジのタイミングで、前記ｖｅｒｎｉｅｒ＿ｄａｔａ＿ｉｎを取り込んでいる。そして、ＦＩＦＯ３に記憶されたｖｅｒｎｉｅｒ＿ｄａｔａは、前記カウンタ２からのＤＤ＿ｍ１の出力エッジ（各カウント回路２２１〜２２４からの出力エッジ）のタイミングでタイムバーニア４に順次入力される。
【０００８】
また、ＦＦ７はＤＤ＿ｍ１を、ＭＣＬＫに同期したディジタル・ディレイ信号ＤＤとしてタイムバーニア４に出力する。タイムバーニア４は、ＤＤを、ｖｅｒｎｉｅｒ＿ｄａｔａの内容に応じた時間遅延させ、これをファインエッジ信号ＦＥとして出力する。
【０００９】
図６〜図８はタイムバーニア４の具体的な回路の説明図である。
図６におけるタイムバーニア４は、ディジタル・アナログ・コンバータ（ＤＡＣ）４０１とランプ信号生成回路４０２とコンパレータ４０３とから構成されている。
ＤＡＣ４０１は、ｖｅｒｎｉｅｒ＿ｄａｔａを取り込み、これをアナログの基準電圧（Ｖｄａｃ）として出力する。
ランプ信号生成器回路４０２は、一方の端子が接地されディジタル・ディレイ信号ＤＤの立ち上りエッジによりオフするスイッチ（ＳＷｒ）と、ランプ電圧生成用のコンデンサ（Ｃｒ）と、スイッチ（ＳＷｒ）のオフによりＣｒを充電する電流源（Ｉｒ）とから構成されている。
また、コンパレータ４０３は、Ｃｒの充電電圧（ランプ電圧Ｖｒａｍｐ）と前記Ｖｄａｃとを比較してその比較結果をファインエッジ信号ＦＥとして出力する。
【００１０】
この回路では、ディジタル・ディレイ信号ＤＤのエッジ入力により、ＳＷｒが閉じられるとＣｒの充電が開始される。Ｃｒの充電電圧Ｖｒａｍｐが、Ｖｄａｃより低いときはＦＥの出力は“０”であるが、Ｖｄａｃを越えるとＦＥは“１”となる。すなわち、Ｖｄａｃの値に応じた時間が経過した時にコンパレータ４０３からＦＥが出力される。
【００１１】
また、図７に示すタイムバーニア４は、２段接続したＣＭＯＳ回路４１１，４１２と、ディジタル的に容量の調節が可能なコンデンサ群（同図では可変コンデンサＣｖで示す）とから構成されている。
両ＣＭＯＳ回路のＰ−ＭＯＳＴ１，Ｐ−ＭＯＳＴ２のゲート端子にはＰＣＮＴＲＬが入力され、入力側ＣＭＯＳ回路４１１のｉｎ端子（Ｎ−ＭＯＳＴ１のゲート端子）にディジタル・ディレイ信号ＤＤが入力される。Ｃｖの一端は低圧電源に接続され、他端は両ＣＭＯＳ回路４１１，４１２の各Ｐ−ＭＯＳＴ，Ｎ−ＭＯＳＴ間端子に接続されている。
上記の回路では、Ｎ−ＭＯＳＴ１のゲートにエッジが入力されると、Ｃｖの設定容量に応じた時間経過後にＣＭＯＳ回路４１２のｏｕｔ端子からファインエッジ信号ＦＥが出力される。
【００１２】
しかし図６〜図７に示すタイミング調整回路（タイムバーニア４）は、何れも、単体では十分なタイミング調整範囲と分解能を同時に得ることができないと言った問題があった。
【００１３】
図８に示すタイムバーニア４は、ファインディレイ手段４２０と、コースディレイ要素４２１〜４２７と、コースディレイ要素を校正するための校正レジスタ（それぞれ、４２８で示す）と、ファインディレイ手段４２０からの信号ｐ０およびコースディレイ要素４２１〜４２７により粗に遅延された信号ｐ１〜ｐ７を選択出力するマルチプレクサ（ＭＵＸ）４２９とから構成されている。
【００１４】
ｖｅｒｎｉｅｒ＿ｄａｔａの全ビット（同図では８ビット）のうち一部（同図では下位５ビット）からなるデータ（ｖｅｒｎｉｅｒ＿ｄａｔａ＿５）はファインデレイ要素４２０に、残りのビット（同図では上位３ビット）からなるデータ（ｖｅｒｎｉｅｒ＿ｄａｔａ＿３）はマルチプレクサ４２９に入力される。
ディジタル・ディレイ信号ＤＤは、ファインデレイ手段４２０により、上記ｖｅｒｎｉｅｒ＿ｄａｔａ＿５の値に応じて密に遅延された後、コースディレイ要素４２１〜４２７により順次、粗に遅延される。
そして、マルチプレクサ４２９は、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３の値に応じ、ｐ０〜ｐ７のうちから１つの信号を選択し、これをファインエッジ信号ＦＥとして出力する。
なお、ファインディレイ手段４２０による遅延時間のレンジをτｄとすると、各コースディレイ要素４２１〜４２７による遅延時間幅がτｄより小さい場合には、遅延時間の設定が不可能な時間範囲が生じてしまう。このため、通常、ファインディレイ手段４２０には、遅延時間のレンジがτｄと等しいかτｄより大きいものが使用される。
【００１５】
以下、タイムバーニア４として図８の構成の回路を採用した図５のタイミングエッジ生成回路の動作を説明する。この例では、ＰＣＬＫは、ＭＣＬＫの周期Ｔの倍の周期でタイミングエッジ生成回路に入力されているものする。
【００１６】
前述したように、図５においては、ＰＣＬＫの立ち上りエッジがタイムデータＲＡＭ１のｓｔｒｏｂｅ端子に入力されると、タイムデータＲＡＭ１はｔｉｍｉｎｇ＿ｄａｔａを出力する。そして、ｔｉｍｉｎｇ＿ｄａｔａのうち、ｖｅｒｎｉｅｒ＿ｄａｔａ＿ｉｎ（図５の例では８ビット）をＦＩＦＯ３に、ｃｏｕｎｔｅｒ＿ｄａｔａ（図５の例では８ビット）をカウンタ２にそれぞれ出力する。
【００１７】
いま、ＰＣＬＫが連続して３クロック分上記タイミングエッジ生成回路に入力され、タイムデータＲＡＭ１からは、順次以下に示すようなデータ（括弧内数字は、タイムデータＲＡＭ１からの出力順を示している）が出力されたものとする。
【００１８】
ｔｉｍｉｎｇ＿ｄａｔａ（１）
ｃｏｕｎｔｅｒ＿ｄａｔａ（１）：０００００００１
ｖｅｒｎｉｅｒ＿ｄａｔａ（１）：０１１１１１１０
【００１９】
ｔｉｍｉｎｇ＿ｄａｔａ（２）
ｃｏｕｎｔｅｒ＿ｄａｔａ（２）：００００００１０
ｖｅｒｎｉｅｒ＿ｄａｔａ（２）：１０１１１１１０
【００２０】
ｔｉｍｉｎｇ＿ｄａｔａ（３）
ｃｏｕｎｔｅｒ＿ｄａｔａ（３）：００００００１１
ｖｅｒｎｉｅｒ＿ｄａｔａ（３）：１１０１１１００
【００２１】
この場合、図５に示したカウント回路２２１〜２２４は、図９のタイミングチャートに示すように、ｓｔａｒｔが入力されると、各ｃｏｕｎｔｅｒ＿ｄａｔａの値に応じたＭＣＬＫの計数を行った後にディジタル・ディレイ信号ＤＤ＿ｍ１を出力する。図９では、ｓｔａｒｔの立ち上りから、ＤＤ＿ｍ１が入力されるまでのＭＣＬＫのカウント回数を丸付数字で示してある。
【００２２】
また、ディジタル・ディレイ信号ＤＤは、図８において説明したように、ファインディレイ回路４２０により（ｖｅｒｎｉｅｒ＿ｄａｔａ＿５に応じて）密に遅延された後、コースディレイ回路４２１〜４２７により粗に遅延される。そして、マルチプレクサ４２９は、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３に応じ、前述したｐ０〜ｐ７の何れかの信号を選択し、この選択した信号がファインエッジ信号ＦＥとして出力される。
図９に示した例では、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３は、０１１，１０１，１１０であるので、ｐ３，ｐ５，ｐ６の信号が順次選択されＦＥとして出力されている。
【００２３】
図９の例では、ＤＤの間隔が３ＭＣＬＫ周期以上離れているため良好なＦＥが得られている。しかし、ＤＤの間隔が２ＭＣＬＫ周期と短い場合には、以下に述べるような問題が生じる。
【００２４】
すなわち、ＤＤがディレイ要素４２１〜４２７により順次遅延されながら伝搬しているときに、新たに次のＤＤ＿ｍ１がＦＩＦＯ３のｏｕｔ端子に入力されたとすると、本来はｖｅｒｎｉｅｒ＿ｄａｔａ（ｎ）（ｎは整数）に応じた動作しなければならないタイムバーニア４は、新たなｖｅｒｎｉｅｒ＿ｄａｔａ（ｎ＋１）に応じて動作してしまう。このため、（ｉ）ｖｅｒｎｉｅｒ＿ｄａｔａの変更に伴いグリッチが生じ、また（ｉｉ）エッジがディレイ要素から出力されたときには、既にｖｅｒｎｉｅｒ＿ｄａｔａ（ｎ）がｖｅｒｎｉｅｒ＿ｄａｔａ（ｎ＋１）に更新されているため、本来選択されるべきディレイ要素からの出力ができなくなる。
【００２５】
ここでは、ＰＣＬＫが連続して４クロック分上記タイミングエッジ生成回路に入力され、タイムデータＲＡＭ１からは、以下に示すようなｃｏｕｎｔｅｒ＿ｄａｔａが００００００００のｖｅｒｎｉｅｒ＿ｄａｔａが出力された場合のタイミングチャートを図１０に示す。
【００２６】
ｔｉｍｉｎｇ＿ｄａｔａ（１）
ｃｏｕｎｔｅｒ＿ｄａｔａ（１）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（１）：００１１１１１０
【００２７】
ｔｉｍｉｎｇ＿ｄａｔａ（２）
ｃｏｕｎｔｅｒ＿ｄａｔａ（２）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（２）：１０１１１１１０
【００２８】
ｔｉｍｉｎｇ＿ｄａｔａ（３）
ｃｏｕｎｔｅｒ＿ｄａｔａ（３）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（３）：１１０１１１００
【００２９】
ｔｉｍｉｎｇ＿ｄａｔａ（４）
ｃｏｕｎｔｅｒ＿ｄａｔａ（４）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（４）：００００００００
【００３０】
図１０において、ファインエッジ信号ＦＥにグリッチが生じた場合（Ａ１，Ａ２）、出力が全くなされない場合（Ａ３）をそれぞれ示す。
【００３１】
このような問題を解消するために、従来、図１１に示すように複数のバーニア回路（同図では４ａ〜４ｄ）を用い、連続して入力されるディジタル・ディレイ信号ＤＤを、バーニア回路４ａ〜４ｄにより順次遅延させ、これをＯＲゲート４３０を介して出力する方法も知られている。
【００３２】
しかし、この方法では、ディレイ素子が高価であるため、タイミングエッジ生成回路あるいは該生成回路が組み込まれた装置自体の価格が高価となるうえ、以下のような問題も生じる。
すなわち、図１１において、４つの異なるバーニア回路４ａ〜４ｄから発生されるタイミングは、精密にアジャストしたとしても、１０〜５０ｐｓ程度相互にずれてしまう（バーニア回路４ａ〜４ｄのエッジの位置は、たとえば１０〜５０ｐｓ程度のバラツキを持つ）。したがって、ファインエッジ信号ＦＥのエッジのタイミングは、ＤＤの４周期を１周期として周期変動する誤差成分を持つことになる。なお、たとえば上記ファインエッジ信号ＦＥをスペクトラムアナライザで観測れば、基本波長（上記ＤＤの４周期を１周期とする波形の基本波）の他に、１／２，１／４の周波数の成分が検出することができる。
【００３３】
このようなファインエッジ信号ＦＥを、ディジタル・アナログ・コンバータやアナログ・ディジタル・コンバータの変換クロックとして用いた場合、タイミングのバラツキが振幅の誤差に変換され、測定結果には周期的な誤差（ＤＤの４周期を１周期とする周期での誤差）が含まれてしまう。
たとえば、図１１に示すようなタイミングエッジ生成回路を用いたスペクトラム・アナライザでは、周期的な誤差が余分なスペクトラムとなって表れるため、測定精度の劣化を招く等の問題が生じる。
【００３４】
【発明の目的】
本発明は、上記した種々の問題を解決するために提案されたものであって、入力信号を近接した周期で連続して取り込んでも、グリッチを発生させず、しかも正確なタイミングエッジを得ることができ、さらに同程度の性能を持つ従来の回路に比較して製造コストを大幅に低減できるタイミング調整回路を提供することを目的とする。また、上記タイミング調整回路をタイミングバーニアとして用いたタイミングエッジ生成回路を提供することをも目的とする。
【００３５】
【発明の概要】
本発明のタイミング調整回路は、直列に接続したｎ個（ｎは２以上の整数）のディレイ要素からなり、入力信号ｐ０を各ディレイ要素により順次遅延させて、遅延信号ｐ１，・・・，ｐｎをそれぞれ生成するディレイ手段と、ｎ＋１個の選択信号ｓ０，・・・，ｓｎにより、前記入力信号ｐ０および前記各遅延信号ｐ１，・・・，ｐｎの何れか１つを選択する選択手段とからなり、
前記選択手段は、選択信号生成回路と、選択ゲート回路と、選択信号保持回路と、遅延信号保持回路とを有して構成され、
前記選択信号生成回路は、前記入力信号ｐ０が入力される前に前記選択信号ｓ０，・・・，ｓｎを生成し、
前記選択ゲート回路は、ｐ０とｓ０、ｐ１とｓ１、・・・、ｐｎとｓｎをそれぞれ入力とするｎ個の選択ゲートを有し、これらの選択ゲートの何れかからｐ０，・・・，またはｐｎを出力し、
前記選択信号保持回路は、前記選択信号生成回路からの前記選択信号ｓ０，・・・，ｓｎを、ｐ０，・・・，ｐｎのアクティブエッジが各選択ゲートに達する時まで保持し、
前記遅延信号保持回路は、ｎ個の遅延信号保持要素からなり、前記各選択ゲートに前記アクティブエッジが与えられたときは、前記選択信号が変化しても、該選択ゲートへの入力がインアクティブ状態となるまで、前記各選択ゲートの出力状態を保持する、
ことを特徴とする。
【００３６】
さらに、本発明では、少なくとも前記ディレイ要素の一段あたりの遅れ時間幅の範囲内での遅延時間を持つ密な遅延を生じさせるディレイ手段を、入力段または出力段に設けることもできる。
【００３７】
以下、本発明の作用を具体例に基づいて説明する。ここで述べる例では、ある周期のクロック（ここでは、便宜上、これをマスタクロックと言う）の周期Ｔの（１＋ｍ）倍（ｍは入力信号ごとに異なり得る正の整数）の時間間隔を持つ信号（たとえば、タイミングバーニアとして用いた場合にはディジタル・ディレイ信号）がタイミング調整回路に順次入力されるものとする。
また、タイミング調整回路は、直列に接続した複数のディレイ要素（コースディレイ要素）からなるディレイ手段（コースディレイ手段）と、密な遅延を生じさせるディレイ手段（ファインディレイ手段）とを備えているものとする。
【００３８】
本発明では、ファインディレイ手段は、入力信号が入力される前に遅延データを取り込んでいる（この遅延データを、「密な遅延データ」と言う）。すなわち、（１＋ｍ）Ｔの周期の信号がファインディレイ手段に入力されたときに、該ディレイ手段には密な遅延データによる遅延時間の設定が既になされている。また、選択信号生成回路は、他の遅延データを、同じく入力信号が入力される前に取り込んでいる（この遅延データを、「粗な遅延データ」と言う）。
【００３９】
入力信号は、密な遅延データに基づき密に遅延される。この遅延時間の大きさは、たとえば０〜Ｔ／２Ｂの範囲（Ｂは粗な遅延データのビット数、Ｔ／２Ｂは、コースディレイ要素の１つあたりの遅延時間）で設定される。
【００４０】
このようにして、ファインディレイ手段により密に遅延された入力信号は、その後段に設けられたコースディレイ手段に入力される。
そして、該入力信号はさらに直列に接続された複数のコースディレイ要素により、順次粗に遅延される。
この遅延時間は、上述したように、１つのコースディレイ要素あたりＴ／２Ｂである。したがって、入力信号はコースディレイ要素を伝搬するごとに、Ｔ／２Ｂづつの遅れを生じることになる。
【００４１】
一方、選択手段は、粗な遅延データ（本例では、前述したようにＢビットである）を入力信号が入力される前に順次取り込み、該データに基づき、前記各コースディレイ要素からの遅延信号の何れか１つを選択する。
【００４２】
この選択手段は、選択信号保持回路と、遅延信号保持回路とを有している。
選択信号保持回路は、前記選択信号生成回路からの各選択信号を、前記各コースディレイ要素を順次通過しながら伝搬する入力信号のアクティブエッジが各選択ゲートに達する時まで保持する。
【００４３】
粗な遅延データの更新は、入力信号がファインディレイ手段またはコースディレイ手段に入力される前に行われるが、入力信号のサイクルが短いと、ある入力信号のエッジがあるコースディレイ要素を通過したときには、既に次の入力信号についての粗な遅延データの更新がなされてしまう場合もあり得る。
図８に示した従来のタイミング調整回路では、このような場合には、図１０で示したように、更新された遅延データに基づき遅延信号の選択がなされ、本来選択されるべきでない遅延信号が選択されることになり、正確なタイミングエッジを得ることができない場合が生じたり、本来出力されるべき遅延信号が全く出力されない（すなわち、間引かれる）場合が生じる。
一方、本発明においても、入力信号の周期や選択信号の出力タイミングによっては、このような不都合が生じる場合もあり得る。しかし、本発明のタイミング調整回路では、上述したように粗な遅延データの更新がなされても、更新前のデータ列に基づく選択状態は選択信号保持回路により保持されているので、実質上遅延信号が間引かれると言った確率は低い。
【００４４】
また、遅延信号保持回路は、各選択ゲートにアクティブエッジが与えられたときは、前記選択信号が変化しても、選択ゲートへの入力がインアクティブ状態となるまで、各選択ゲートの出力状態を保持する。
【００４５】
図８に示した従来のタイミング調整回路では、図１０に示したように、遅延信号がアクティブエッジを出力した後、インアクティブとなる前に粗な遅延データの更新がなされた場合、該遅延信号の出力は停止され、その直後に変更後の粗な遅延データによる選択に基づく出力がなされるために、グリッチが生じる可能性がある。
一方、本発明のタイミング調整回路では、上述したように前記選択信号が変化しても選択ゲートへの入力がインアクティブとなるまで、各選択ゲートの出力状態を保持するので、グリッチの発生の可能性は生じない。
【００４６】
なお、たとえば、次の段のコースディレイ要素の出力がインアクティブ状態となる時まで、出力状態を維持させることで、該遅延信号がインアクティブとなる時点より更に後まで出力状態を保持させることもできる。この場合には、コースディレイ要素の最終段にさらに前記のコースディレイ要素と同様のディレイ要素を付加することで、該最終段についても上記出力状態の保持を保証することができる。
【００４７】
より具体的には、本発明では、前記選択信号生成回路を、入力データ列を復号化するデコーダにより、前記各選択ゲートを、両入力信号の論理積を出力する論理ゲートにより、前記選択信号保持回路を、少なくとも第１段目以降の所定段のコースディレイ要素からの遅延信号を選択するための選択信号を入力とし、前記入力信号または前記所定段より前段のコースディレイ要素の出力により駆動するフリップフロップにより、前記遅延信号保持回路を、前記入力信号または各遅延信号のインアクティブ状態となったときに記憶保持を解除するラッチにより、それぞれ構成することができる。
【００４８】
【実施例】
図１は、本発明のタイミング調整回路の一実施例を示す図である。
同図において、タイミング調整回路８は、ファインディレイ手段８１、コースディレイ手段８２、および選択手段９′により構成されている。
ファインディレイ手段８１は、タイミング調整回路８の入力段に設けられており、８ビットのｖｅｒｎｉｅｒ＿ｄａｔａの下位の５ビット（ｖｅｒｎｉｅｒ＿ｄａｔａ＿５）に応じて、入力信号を密に遅延させる。コースディレイ手段８２は、ファインディレイ手段８１の後段に設けられている。
【００４９】
ファインディレイ手段８１の出力ｐ０および各コースディレイ要素８２１〜８２７の各出力ｐ１〜ｐ７は、選択手段９′に入力されている。この選択手段９′は、選択信号生成回路（同図では、デコーダ９１で示す）と、選択ゲート（同図では、ＡＮＤゲート９４０〜９４７およびＯＲゲート９５で示す）と、選択信号保持回路（同図ではＦＦ９２で示す）と、遅延信号保持回路（同図では、ラッチ９３０〜９３７で示す）とにより構成されている。
【００５０】
デコーダ９１は、ｖｅｒｎｉｅｒ＿ｄａｔａのうち上位の３ビット（ｖｅｒｎｉｅｒ＿ｄａｔａ＿３）分の選択信号ｓ０〜ｓ７を出力できる。
ＦＦ９２は、コースディレイ要素８２４〜８２７からの遅延信号を選択するための選択信号（デコーダの後半分の４つの選択信号ｓ４〜ｓ７）を一時記憶し、ファインディレイ手段８１の出力ｐ０の立ち上りエッジにより上記の記憶したｓ４〜ｓ７をラッチ９３４〜９３７に出力する。
【００５１】
ラッチ９３０〜９３７は立ち上りエッジで動作を行う。すなわち、デコーダ９１の１〜４番目までの出力ｓ０〜ｓ３およびＦＦ９２の４つの出力ｓ４〜ｓ７を入力としており、ファインディレイ手段８１の出力ｐ０，コースディレイ要素８２１〜８２７の出力ｐ１〜ｐ７がインアクティブとなることにより（この場合には、Ｌレベルとなることにより）その時のｓ０〜ｓ７のレベルを出力する。
ＡＮＤゲート９４０〜９４７の一方の入力端子には、ファインディレイ手段８１の出力ｐ０，コースディレイ要素８２１〜８２７の出力ｐ１〜ｐ７が入力され、他方の入力端子には、上記ラッチ９３０〜９３７の出力が入力されている。
【００５２】
図２は図１に示したタイミング調整回路と等価な負論理動作回路を示している。図２では、入力信号ＤＤのＬレベル状態がアクティブ状態であり、ファインディレイ手段８１の出力ｐ０の立ち下がりエッジがＦＦ９２を駆動するアクティブエッジとなる。
【００５３】
なお、ファインディレイ手段８１，コースディレイ手段８２，デコーダ９１およびＦＦ９２は図１に示すものと同様であるが、図２の回路は、負論理で動作するため、同図におけるラッチ９６０〜９６７は、立ち下りエッジで動作を行い、ファインディレイ手段８１の出力ｐ０，コースディレイ要素８２１〜８２７の出力ｐ１〜ｐ７がインアクティブとなることにより（この場合には、Ｈレベルとなることにより）その時のｓ０〜ｓ７のレベルを出力する。
図２の選択ゲートは、ＮＯＲゲート９７０〜９７７と、これらの出力を入力とするＮＯＲゲート９８により構成されているが、実質上の動作は図１の選択ゲートと同じである。
【００５４】
図３は上記図２のタイミング調整回路８をタイミングバーニアとして有するタイミングエッジ生成回路を示している。この回路は、図５に示した回路のタイミングバーニアとして図１に示すタイミング調整回路を適用したものである。
タイミングバーニアを除く部分で図１と異なるのは、ＦＦ７が負論理の出力となっていることのみである。
【００５５】
たとえば、タイミングエッジ生成回路が、連続する４つのＰＣＬＫにより動作し、タイムデータＲＡＭ１からは、順次、図１０で述べたと同様なデータが出力されるものとする。
【００５６】
ＰＣＬＫが連続して４クロック分上記タイミングエッジ生成回路に入力され、タイムデータＲＡＭ１からは、順次以下に示すようなデータ（括弧内数字は、タイムデータＲＡＭ１からの出力順を示している）が出力された場合について、図４のタイミングチャートを参照しつつ詳述する。
【００５７】
ｔｉｍｉｎｇ＿ｄａｔａ（１）
ｃｏｕｎｔｅｒ＿ｄａｔａ（１）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（１）：００１１１１１０
【００５８】
ｔｉｍｉｎｇ＿ｄａｔａ（２）
ｃｏｕｎｔｅｒ＿ｄａｔａ（２）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（２）：１０１１１１１０
【００５９】
ｔｉｍｉｎｇ＿ｄａｔａ（３）
ｃｏｕｎｔｅｒ＿ｄａｔａ（３）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（３）：１１０１１１００
【００６０】
ｔｉｍｉｎｇ＿ｄａｔａ（４）
ｃｏｕｎｔｅｒ＿ｄａｔａ（４）：００００００００
ｖｅｒｎｉｅｒ＿ｄａｔａ（４）：００００００００
【００６１】
図３において、タイムデータＲＡＭ１およびＦＦ５にはＰＣＬＫが入力され、タイムデータＲＡＭ１は上記のｔｉｍｉｎｇ＿ｄａｔａ（１）〜ｔｉｍｉｎｇ＿ｄａｔａ（４）を順次出力する。
また、ＦＦ５はＭＣＬＫに同期する信号をＦＩＦＯ３およびＦＦ６に出力したいる。ＦＦ６は信号ｓｔａｒｔ（ＦＦ５の出力より１ＭＣＬＫ遅れた信号）をカウンタ２に設けられたスタートセレクタ２１に出力する（図４のＭＣＬＫおよびｓｔａｒｔ参照）。
【００６２】
スタートセレクタ２１は順次カウンタ回路２２１〜２２４を選択し、ｃｏｕｎｔｅｒ＿ｄａｔａ（１）〜ｃｏｕｎｔｅｒ＿ｄａｔａ（４）の値に応じたＭＣＬＫの計数を行った後にＯＲゲート２３を介してディジタル・ディレイ信号ＤＤ＿ｍ１を出力する。ここでは、ｃｏｕｎｔｅｒ＿ｄａｔａ（１）〜ｃｏｕｎｔｅｒ＿ｄａｔａ（４）は全て００００００００である。
【００６３】
タイムデータＲＡＭ１からのｖｅｒｎｉｅｒ＿ｄａｔａ（図１では、ｖｅｒｎｉｅｒ＿ｄａｔａ＿ｉｎで示す）は、前述のＦＦ５の出力（ｆｉｆｏ＿ｉｎ）に応じてＦＩＦＯ３に取り込まれる。そして、ＦＩＦＯ３は前述のＤＤ＿ｍ１の立ち上りエッジにより、８ビットのｖｅｒｎｉｅｒ＿ｄａｔａ（１）〜ｖｅｒｎｉｅｒ＿ｄａｔａ（４）をタイミング調整回路（すなわち、タイムバーニア４）に出力する。
【００６４】
ＤＤ＿ｍ１がＦＩＦＯ３に入力されると、ＦＩＦＯ３はｖｅｒｎｉｅｒ＿ｄａｔａをデコーダ９１に出力する。これにより、デコーダ９１のｖｅｒｎｉｅｒ＿ｄａｔａ＿３が０００から０１１に変化すると（図４（ａ）参照）、ｓ０がインアクティブ（Ｈレベル）となり（同図（ｂ）参照）、ｓ３がアクティブとなる（同図（ｃ）参照）。ファインディレイ手段８１により密に遅延されたｐ０は、コースディレイ要素８２１〜８２３でさらに粗に遅延され、ｐ３となる。
ｐ３のアクティブエッジがラッチ９６３のコントロール端子に入力されたときに、ｓ３はラッチ９６３によりラッチされる。また、ｓ３はアクティブレベル（Ｌレベル）なので、ＮＯＲゲート９７３はＬレベルからＨレベルに変化する（同図（ｄ）参照）。なお、ｖｅｒｎｉｅｒ＿ｄａｔａ（１）〜ｖｅｒｎｉｅｒ＿ｄａｔａ（４）の１０進数表記は１９０，２２０，２５５である。
【００６５】
つぎに、ｐ３がインアクティブ（Ｈレベル）となる前に、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３が０１１から１０１に変化するが、ｓ３はラッチ９６２によりラッチされているので、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３の変化によりｓ３がインアクティブ（Ｈレベル）になることはない。ｐ３がインアクティブとなると、ラッチ９６２のラッチは解除されるので、ｓ３はインアクティブとなり（すなわち、立ち上り）、Ｈレベルに変化する（同図（ｅ）参照）。
【００６６】
上述したように、この時点で既に、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３は０１１から１０１に変化しているが、ｖｅｒｎｉｅｒ＿ｄａｔａ＿３が１０１であるとき（すなわち、ｐ５が選択されるとき）には、選択信号ｓ５はＦＦ９１に一時記憶されている。ここで、２番目のＤＤのアクティブエッジが入力され、ｐ０が立ち下がると、ＦＦ９１はその出力を更新し（同図（ｆ）参照）し、ｓ５をアクティブ（Ｌレベル）にする（同図（ｇ）参照）。そして、ｐ５のアクティブエッジ（立ち下りエッジ）で、ｓ５はラッチ９６５によりラッチされるとともに、ＮＯＲゲート９７５の出力が立ち上り（同図（ｈ）参照）、ｐ５がインアクティブとなることでｓ５のラッチが解除されると同時にＮＯＲゲート９７５の出力が立ち下がる（同図（ｉ）参照）。
【００６７】
３番目のＤＤのアクティブエッジの入力により、ＮＯＲゲート９７６の出力が立ち上り，立ち下りが行われる（同図（ｊ），（ｋ）参照）。また、４番目のＤＤのアクティブエッジの入力により、ＮＯＲゲート９７０の出力が立ち上り，立ち下りが行われる（同図（ｌ），（ｍ）参照）。
【００６８】
このようにして、ＤＤの１〜４番目のアクティブエッジから、（Ｔｉ＋Ｔｒｅｓ×１９０），（Ｔｉ＋Ｔｒｅｓ×２２０），（Ｔｉ＋Ｔｒｅｓ×２５５），Ｔｉ経過した後に、ファインエッジＦＥが出力される。ここでＴｉは内部遅延時間であり、Ｔｒｅｓはタイムバーニアの解像度である。
【００６９】
【発明の効果】
以上述べたように、本発明によれば以下のような効果を奏することができる。
（１）入力信号を近接した周期で連続して取り込んでも、グリッチを発生させず、しかも正確なタイミングエッジを得ることができる。
（２）ディジタル・アナログ・コンバータやアナログ・ディジタル・コンバータの変換クロック源として用いた場合であっても、タイミングのバラツキを生じないので、測定結果に周期的な誤差を含まない。
（３）同程度の性能を持つ従来の回路に比較して製造コストを大幅に低減できる。
【図面の簡単な説明】
【図１】本発明のタイミング調整回路の一実施例を示す図である。
【図２】図１に示したタイミング調整回路と等価な負論理動作回路を示す図である。
【図３】図２のタイミング調整回路をタイミングバーニアとして有するタイミングエッジ生成回路を示す図である。
【図４】図３に示すタイミングエッジ生成回路の各部の動作を示すタイミングチャートである。
【図５】従来のタイミングエッジ生成回路を示す図である。
【図６】従来のタイムバーニアの具体的な回路を示す図である。
【図７】従来のタイムバーニアの他の具体的な回路を示す図である。
【図８】従来のタイムバーニアのさらに他の具体的な回路を示す図である。
【図９】タイムバーニアとして図８の回路を採用した場合の図５のタイミングエッジ生成回路の各部の動作を示すタイミングチャートである。
【図１０】タイムバーニアとして図８の回路を採用した場合の図５のタイミングエッジ生成回路の各部の動作を示すタイミングチャートである。
【図１１】複数のバーニア回路を用いた従来のタイムバーニアを示す図である。
【符号の説明】
８ タイムバーニア（タイミング調整回路）
８１ ファインディレイ手段
８２ コースディレイ手段
８２１〜８２７ コースディレイ要素
９，９′ 選択手段
９１ デコーダ
９２ フリップフロップ
９３０〜９３７ ラッチ
９４０〜９４７ ＡＮＤゲート
９５ ＯＲゲート
９６０〜９６７ ラッチ
９７０〜９７７ ＮＯＲゲート
９８ ＮＯＲゲート
Claims (3)
- 直列に接続したｎ個（ｎは２以上の整数）のディレイ要素を有し、入力信号ｐ０を各ディレイ要素により順次遅延させて、遅延信号ｐ１，・・・，ｐｎをそれぞれ生成するディレイ手段と、
ｎ＋１個の選択信号ｓ０，・・・，ｓｎにより、前記入力信号ｐ０および前記各遅延信号ｐ１，・・・，ｐｎの何れか１つを選択する選択手段と、を備えたタイミング調整回路であって、
前記選択手段は、選択信号生成回路と、選択ゲート回路と、選択信号保持回路と、遅延信号保持回路とを有して構成され、
前記選択信号生成回路は、前記入力信号ｐ０が入力される前に前記選択信号ｓ０，・・・，ｓｎを生成し、
前記選択ゲート回路は、ｐ０とｓ０、ｐ１とｓ１、・・・、ｐｎとｓｎをそれぞれ入力とするｎ個の選択ゲートを有し、これらの選択ゲートの何れかからｐ０，・・・，またはｐｎを出力し、
前記選択信号保持回路は、前記選択信号生成回路からの前記選択信号ｓ０，・・・，ｓｎを、ｐ０，・・・，ｐｎのアクティブエッジが各選択ゲートに達する時まで保持し、
前記遅延信号保持回路は、ｎ個の遅延信号保持要素を有し、前記各選択ゲートに前記アクティブエッジが与えられたときは、前記選択信号が変化しても、該選択ゲートへの入力がインアクティブ状態となるまで、前記各選択ゲートの出力状態を保持する、ことを特徴とするタイミング調整回路。 - 前記選択信号生成回路は、入力データ列を復号化するデコーダを備え、
前記各選択ゲートは、両入力信号の論理積を出力する論理ゲートを備え、
前記選択信号保持回路は、少なくとも第１段目以降の所定段のディレイ要素からの遅延信号を選択するための選択信号を入力とし、前記入力信号または前記所定段より前段のディレイ要素の出力により駆動するフリップフロップを備え、
前記遅延信号保持回路は、前記入力信号または各遅延信号がインアクティブ状態となったときに記憶保持を解除するラッチを備えた、
ことを特徴とする請求項１に記載のタイミング調整回路。 - 少なくとも前記ディレイ要素の一段あたりの遅れ時間幅の範囲内での遅延時間を持つ密な遅延を生じさせるディレイ手段が、入力段または出力段に設けられてなることを特徴とする請求項１または２に記載のタイミング調整回路。
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