JP3549841B2 - データ変換・出力装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、データ変換・出力装置に関し、特に光や容量を検出するセンサを複数配置したセンサアレイにおいて、各センサがセンシングしたデータをデジタル値に変換して出力するデータ変換・出力装置に関するものである。
【０００２】
【従来の技術】
近年、光や容量を検出するセンサを複数配置したセンサアレイとして、図１０に示すよな、光や指紋の形状等を検出するセンサ６１を搭載したピクセル６０をマトリクス状に複数配置し、画像や指紋を読み取る光センサや指紋センサなどのセンサアレイが数多く開発されている。
これらセンサアレイでは、各ピクセル内のセンサで検出したアナログデータをデジタルデータに変換し、ピクセル・アレイ５０外に出力する必要があり、各センサがセンシングしたデータをデジタル値に変換して出力するための各種データ変換・出力装置が提案されている。
【０００３】
従来のデータ変換・出力装置として、第１の従来例を図１１に示す（例えば、Ｄ． Ｒｅｎｓｈｏｗら 「ＡＳＩＣ ＶＩＳＩＯＮ」 Ｄｉｇｅｓｔ ｏｆ ＩＥＥＥ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ １９９０など参照）。この図１１の例では、各ピクセル６０内にセンサ６１とスイッチ６３が搭載され、このピクセル６０がマトリクス状に配置される。このピクセル６０内のスイッチ６３は、列デコーダ７２からの信号により制御され、センサ６１と各行のピクセル６０で供用するデータバス７４に接続される。
このデータバス７４には、もう１つのスイッチ７５が接続され、このスイッチ７５を介してＡ／Ｄ変換器７９に接続される。このスイッチ７５は、行デコーダ７３からの信号により制御される。
【０００４】
このデータ変換・出力装置では、光などをセンサ６０で検出した後、読み取りたい列のアドレスを列デコーダ７２に入力し、列デコーダ７２は入力された列のピクセル６０内のスイッチ６３を閉じる信号を送出する。
選択された列のセンサ６１は検出したアナログデータを各行で供用するデータバス７４に出力する。次に読み取りたい行のアドレスを行デコーダ７３に入力し、行デコーダ７３はデータバス７４に接続したスイッチ７５を閉じる信号を送出する。
【０００５】
これにより、選択されたデータバス７４はＡ／Ｄ変換器７９に接続され、データバス７４に出力されていたアナログデータがＡ／Ｄ変換器７９に入力される。Ａ／Ｄ変換器７９は、入力されたアナログデータをデジタルデータに変換し、センシングデータとして外部に出力する。
この動作を全ての列と行に対して行うことにより読み取られた全データをデジタルデータに変換し外部に出力することが可能となる。
【０００６】
また、第２の従来例を図１２に示す（例えば、Ａ．Ｓｉｍｏｎｉら 「Ａ Ｄｉｇｉｔａｌ Ｃａｍｅｒａ ｆｏｒ Ｍａｃｈｉｎｅ Ｖｉｓｉｏｎ」Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｉｎｄｕｓｔｒｉａｌ Ｅｌｅｃｔｒｏｎｉｃｓ， Ｃｏｎｔｒｏｌ ａｎｄ Ｉｎｓｔｒｕｍｅｎｔａｔｉｏｎ， １９９４など参照）。
この図１２の例では、上記した第１の従来例の各行のピクセル６０で供用するデータバス７４が、比較回路７８に入力され、この比較回路７８のもう一方の入力には、Ｄ／Ａ変換器８０の出力が入力される。このＤ／Ａ変換器８０の入力にはカウンタ７６の出力が接続され、このカウンタ７６の出力は各ラッチ回路７７にも入力される。
このラッチ回路７７の読み取り信号には比較回路７８の出力が入力される。また、ラッチ回路７７の出力はスイッチ７５を介し外部に出力され、このスイッチ７５は行デコーダ７３からの信号により制御される。
【０００７】
このデータ変換・出力装置では、光などをセンサ６１で検出した後、読み取りたい列のアドレスを列デコーダ７２に入力し、列デコーダ７２は入力した列のピクセル内のスイッチを閉じる信号を送出する。選択された列のセンサ６１は検出したアナログデータを各行で供用するデータバス７４を介して比較回路７８に出力する。
次に、カウンタ７６が最小値から最大値までデータを増加させ出力する。このカウンタの出力はＤ／Ａ変換器８０に入力され、このＤ／Ａ変換器８０はカウント値に対応し階段状に大きくなるアナログデータを出力する。
【０００８】
比較回路７８は、このＤ／Ａ変換器８０が出力するアナログデータと、センサから出力されたアナログデータとを比較し、その大きさが一致したとき、読み取り信号をラッチ回路７７に送出する。ラッチ回路７７には、カウンタ７６の出力が入力され、比較回路７８から読み取り信号が送出されると、その時のカウント値が保持される。
次に、読み取りたい行のアドレスを行デコーダ７３に入力し、行デコーダ７３はラッチ回路７７に接続したスイッチ７５を閉じる信号を送出する。選択された行のラッチ回路７７の出力は、スイッチ７５を介しセンシングデータとして外部に出力する。
この動作を全ての列と行に対して行うことにより読み取られた全データをデジタルデータに変換し外部に出力することが可能となる。
【０００９】
【発明が解決しようとする課題】
しかしながら、このような従来のデータ変換・出力装置では、次のようないくつかの課題がある。
まず、前述した第１の例では、各ピクセルで検出されたデータが１つずつＡ／Ｄ変換器で変換されるため、全ピクセルのデータを変換し出力するためには長い時間が必要とされるという問題点があった。また、アナログデータが長い経路と多くの素子を介して伝達されるため、ノイズ等による検出データの劣化の可能性も高い。
【００１０】
一方、前述した第２の例では、センサで検出したアナログデータと比較する基準アナログデータがＤ／Ａ変換器で生成されるため、出力されるデータのダイナミックレンジ、解像度および精度などがこのＤ／Ａ変換器の精度に制限されてしまうという問題点があった。また、アナログデータを比較する比較回路の精度や各比較回路間のばらつきによっても出力データが劣化してしまう可能性がある。本発明はこのような課題を解決するためのものであり、センサ出力に対してノイズ等の影響による精度の劣化を防ぐことができ、また高速、高精度、広ダイナミックレンジでデジタルデータに変換して出力できるデータ変換・出力装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
このような目的を達成するために、本発明にかかるデータ変換・出力装置は、マトリクス状に配置された複数のピクセルから、これらピクセルごとに設けられているセンサでの検出結果を読み取り、所定のセンシングデータに変換して出力するデータ変換・出力装置であって、各ピクセルのうち任意の列に配置された複数のピクセルを一括して選択する列デコーダと、各ピクセルのうち各行に配置された複数のピクセルに共通して接続された複数のデータバスと、内部のカウント動作に応じてそのカウント値を順次出力するカウンタと、各行ごとに設けられ、当該行に対応するデータバスのレベル変化に応じてカウンタからのカウント値を保持する複数のラッチ回路と、列デコーダで選択された各ピクセルのうち所望のピクセルが配置されている行を選択する行デコーダと、各行ごとに設けられ、行デコーダによる当該行の選択に応じて、当該行に対応するラッチ回路で保持されているカウント値を所望のピクセルでのセンシングデータとして出力する複数の行スイッチとを備え、各ピクセルに、その検出結果を出力電圧値として出力するセンサと、所定の変換動作開始時点からセンサの出力電圧値に応じた時間だけ経過した後に出力レベルを変化させることによりラッチ回路によるカウント値の保持を指示する１ビットデジタル信号を出力する電圧−時間変換回路と、列デコーダによる当該ピクセルの選択に応じて電圧−時間変換回路からの１ビットデジタル信号を当該ピクセルに接続されているデータバスに出力する列スイッチとを設け、カウンタは電圧−時間変換回路の変換動作開始時点からずれた時点でカウント動作を開始してセンシングデータの変換精度の調節を行い、カウンタにおけるカウント動作の速度を制御してセンシングデータの変換感度を前記センサの出力電圧値の領域に応じて任意に調節するカウント制御回路をさらに備えるようにしたものである。
【００１２】
また、カウンタに代えて、所定周波数のクロック信号を出力するクロック発生回路を備えるとともに、各ラッチ回路に代えて、各行ごとに設けられ、クロック発生回路からのクロック信号をカウントしそのカウント値を当該行スイッチへ出力する複数の行カウンタを備え、さらに、各行ごとに設けられ、当該データバスの出力レベルに基づきクロック発生回路からのクロック信号に対する当該行カウンタへの出力制御を行うゲート回路を備え、行カウンタは、電圧−時間変換回路の変換動作開始時点からずれた時点でカウント動作を開始してセンシングデータの変換精度の調節を行い、行カウンタにおけるカウント動作の速度を制御してセンシングデータの変換感度を前記センサの出力電圧値の領域に応じて任意に調節するカウント制御回路をさらに備えてもよい。
さらに、各行ごとに当該ラッチ回路と当該行スイッチとの間に、所定のデータ取り込み信号に応じて当該ラッチ回路の出力を保持して当該スイッチへ出力する複数の後段ラッチ回路を設けてもよい。
【００１３】
また、本発明の他のデータ変換・出力装置は、マトリクス状に配置された複数のピクセルから、これらピクセルごとに設けられているセンサでの検出結果を読み取り、所定のセンシングデータに変換して出力するデータ変換・出力装置であって、各ピクセルのうち任意の列に配置された複数のピクセルを一括して選択する列デコーダと、各ピクセルのうち各行に配置された複数のピクセルに共通して接続された複数のデータバスと、内部のカウント動作に応じてそのカウント値を順次出力するカウンタと、列デコーダで選択された各ピクセルのうち所望のピクセルが配置されている行を選択する行デコーダと、各行ごとに設けられ、行デコーダによる当該行の選択に応じて、当該データバスへ出力されているカウント値を所望のピクセルでのセンシングデータとして出力する複数の行スイッチとを備え、各ピクセルに、その検出結果を出力電圧値として出力するセンサと、所定の変換動作開始時点からセンサの出力電圧値に応じた時間だけ経過した後に出力レベルを変化させることによりラッチ回路によるカウント値の保持を指示する１ビットデジタル信号を出力する電圧−時間変換回路と、この電圧−時間変換回路からの１ビットデジタル信号による出力レベル変化に応じてカウンタからのカウント値を保持するラッチ回路と、列デコーダによる当該ピクセルの選択に応じてラッチ回路の出力を当該ピクセルに接続されているデータバスに出力する列スイッチとを設け、カウンタは、電圧−時間変換回路の変換動作開始時点からずれた時点でカウント動作を開始してセンシングデータの変換精度の調節を行い、カウンタにおけるカウント動作の速度を制御してセンシングデータの変換感度をセンサの出力電圧値の領域に応じて任意に調節するカウント制御回路をさらに備えたものである。
【００１４】
また、カウンタに代えて、所定周波数のクロック信号を出力するクロック発生回路を備え、各ピクセルに、クロック発生回路からのクロック信号に基づきカウント動作し、そのカウント値をラッチ回路へ出力するピクセルカウンタを設け、ピクセルカウンタは、電圧−時間変換回路の変換動作開始時点からずれた時点でカウント動作を開始してセンシングデータの変換精度の調節を行い、各ピクセルは、ピクセルカウンタにおけるカウント動作の速度を制御してセンシングデータの変換感度をセンサの出力電圧値の領域に応じて任意に調節するカウント制御回路をさらに有してもよい。
また、カウンタに代えて、所定周波数のクロック信号を出力するクロック発生回路を備えるとともに、各ピクセルは、クロック発生回路からのクロック信号をカウントしそのカウント値を当該列スイッチへ出力するピクセルカウンタを備え、各ピクセルごとに、当該電圧−時間変換回路の出力レベルに基づきクロック発生回路からのクロック信号に対する当該ピクセルカウンタへの出力制御を行うゲート回路を設け、ピクセルカウンタは、電圧−時間変換回路の変換動作開始時点からずれた時点でカウント動作を開始してセンシングデータの変換精度の調節を行い、各ピクセルは、ピクセルカウンタにおけるカウント動作の速度を制御し、センシングデータの変換感度をセンサの出力電圧値の領域に応じて任意に調節するカウント制御回路をさらに有してもよい。
【００１５】
センシングデータに対して所定のオフセットを与える場合、クロック発生回路で、電圧−時間変換回路の変換動作開始時点からずれた時点でクロック信号の出力を開始するようにしてもよい。
【００１６】
センサの検出結果をセンシングデータへ変換する際の変換感度を調整する場合は、クロック発生回路から出力されるクロック信号の周波数を切り替え制御するようにしてもよい。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
図１は本発明の第１の実施の形態にかかるデータ変換・出力装置のブロック図である。
このデータ変換・出力装置には、ピクセル・アレイ１０内にマトリクス状に複数配置されたピクセル１と、列デコーダ２、行デコーダ３、データバス４、スイッチ（行スイッチ）５、カウンタ６およびラッチ回路７とが設けられている。
【００１８】
各ピクセル１には、センサ１１、電圧−時間変換回路１２およびスイッチ（列スイッチ）１３が設けられている。
このスイッチ１３は、列デコーダ２からの信号により列単位で制御される。電圧−時間変換回路１２は、センサ１１から出力されたアナログデータを、遅延時間により１ビットのデジタルデータに変換する。例えば、このデジタルデータは、入力電圧が高い場合、電圧−時間変換回路１２の出力は変換開始から比較的短い時間でＬからＨへレベル変化し、入力電圧が低い場合は変換開始から比較的長い時間でＬからＨへレベル変化する。
【００１９】
各電圧−時間変換回路１２の出力は、スイッチ１３を介してデータバス４に出力される。同じ行に配置されている各ピクセル１は同一のデータバス４に接続され、行ごとにデータバス４を供用する。
各行のデータバス４は、行ごとに設けられたラッチ回路７の読み取り信号として入力される。また、このラッチ回路７にはカウンタ６の出力が接続され、ラッチ回路７の読み取り信号によりカウンタ６から出力されたカウント値を保持する。ラッチ回路７の出力はスイッチ５を介しセンシングデータとして外部に出力される。このスイッチ５は、行デコーダ３からの信号により制御される。
【００２０】
この構成では、各ピクセル１の検出結果を示すアナログデータは列単位に出力処理される。まず、全面または一部分のピクセル１のセンサ１１により光や容量等の検出が行われ、検出したアナログデータがセンサ１１から出力される。
次に、読み出しを行うピクセル１の列に対するアドレスが列デコーダ２に入力され、これに対応する列のピクセル１内のスイッチ１３への信号がアクティブとなり、選択された列のピクセル１内のスイッチ１３がオン状態になる。
この後、所定の外部信号や列デコーダ２からスイッチ１３への信号を契機として、カウンタ６のカウント動作が始まると同時に、選択された列のピクセル１内の電圧−時間変換回路１２が動作を開始し、そのセンサ１１の出力する電圧に対応した遅延時間だけ経過した後、電圧−時間変換回路１２の出力がＬからＨにレベル変化する。
【００２１】
電圧−時間変換回路１２の出力は、スイッチ１３からデータバス４を介してラッチ回路７へ読み取り信号として入力され、ラッチ回路７はこの読み取り信号がＨレベルに変わった時点で、カウンタ６の出力するカウント値を保持する。
すべてのラッチ回路７がカウント値の読み取りを行った後、行デコーダ３ヘ入力する行アドレスを１から順に変化させることで、それぞれ選択された行のスイッチ５がオンとなり、その行のラッチ回路７に保持されたカウント値が、センサ１１からのアナログデータをデジタル化したセンシングデータとして外部に出力される。この出力を全行、全列に対して行うことで、全ピクセル１のセンサ１１で検出したデータのデジタルデータヘの変換と外部への出力が可能となる。
【００２２】
本実施の形態の具体的な動作を図２に示す。図２（ａ）は、時間の経過に対するカウンタ６の出力するカウント値を示したグラフであり、図２（ｂ）、図２（ｃ）はそれぞれセンサ１１の出力電圧が高いピクセルおよび低いピクセルにおける電圧−時間変換回路１２の出力をそれぞれ示したグラフである。
時刻Ｔ１において、カウンタ６の動作が開始されカウント値が増加しだすと同時に、各ピクセル内の電圧−時間変換回路１２の動作が開始される。
【００２３】
センサ１１の出力電圧が高いピクセルＡでは、図２（ｂ）に示すように、電圧−時間変換回路１２の出力が変換開始から比較的短い時間経過後に早めにＬからＨにレベル変化する。
このとき、そのピクセル１に対応するラッチ回路７は、ピクセルＡの出力がＨレベルへ変化したときカウンタ６が出力しているカウント値ＮＡを読み取り保持する。
【００２４】
一方、センサ１１の出力電圧の低いセンサＢでは、図２（ｃ）に示すように、ラッチ回路の出力が変換開始から比較的長い時間経過後に遅めにＬからＨにレベル変化する。
このピクセルＢに対するラッチ回路７は、ピクセルＢの出力がＨレベルへ変化したときカウンタ６が出力しているカウント値ＮＢを保持する。
これらラッチ回路７が保持したカウント値ＮＡ，ＮＢが、センサ１１からのアナログデータに対するデジタルデータとなり、外部に出力される。
【００２５】
このように、電圧−時間変換回路１２とカウント値を保持するラッチ回路７とを組み合わせることにより、データバス４を介して長距離伝搬する信号をＨまたはＬレベルの１ビットデジタル信号とすることが可能となり、ノイズ等の影響による精度の劣化を防ぐことが可能となる。
また、従来のように比較回路のための基準信号等が不要であり、カウンタはピクセル・アレイ１０とは独立して動作させることができるため、その最大値やカウント値増加の傾きを任意に調節可能であり、高解像度、広ダイナミックレンジでデータ変換が可能となる。
【００２６】
［第２の実施の形態］
次に、図３を参照して、本発明にかかる第２の実施の形態について説明する。図３に第２の実施の形態にかかるデータ変換・出力装置のブロック図を示す。
本実施の形態は、上記第１の実施の形態において、行ごとに設置していたラッチ回路７に代えて、全ピクセル１で共用していたカウンタ６を新たなカウンタ（行カウンタ）６Ａとして各行に設置するようにしたものである。
そして、クロック発生回路８が発生したクロック信号を各行へ分配し、そのクロック信号とデータバス４とを行ごとのＡＮＤ回路（ゲート回路）９に入力し、このＡＮＤ回路９の出力を各行のカウンタ６Ａのクロックとして入力するようにしたものである。
【００２７】
ＡＮＤ回路９は、データバス４上の信号がＬレベルである時、入力されたクロック信号をそのまま出力し、データバス４上の信号がＨレベルである時は、Ｌレベルを出力する回路である。
この実施の形態では、第１の実施の形態と同様に、データの出力は列単位に行われる。まず、全面または一部分のピクセル１のセンサ１１により光や容量等の検出が行われ、検出したアナログデータがセンサ１１から出力される。次に、読み出しを行うピクセル１の列に対するアドレスが列デコーダ２に入力され、これに対応する列のピクセル１内のスイッチ１３ヘの信号がアクティブとなる。これにより、選択された列のピクセル１内のスイッチ１３がオン状態になり、これらピクセル１の電圧−時間変換回路１２の出力がデータバスに接続される。
【００２８】
この後、クロック信号の発生が始まると同時に、選択された列のピクセル１内の電圧−時間変換回路１２が変換動作を開始し、センサ１１の出力する電圧に対応した時点で、データバス４上の信号がＬからＨにレベル変化する。
ピクセル１内の電圧−時間変換回路１２の出力がＬレベルである間は、ＡＮＤ回路９を介してそのピクセル１が属する行のカウンタ６Ａヘクロック信号が入力され、カウント動作が継続される。
電圧−時間変換回路１２の出力がＨレベルになると、ＡＮＤ回路９により、その行のカウンタ６Ａヘのクロック信号がＬレベルとなり、カウント動作が停止する。全行のカウンタ６Ａの動作が停止すると、その列に対するセンシングが終了する。
【００２９】
その後、行デコーダ３ヘ入力する行アドレスを１から順に変化させることで、選択された行のスイッチ５がオンとなり、カウンタ６Ａに保持されたカウント値が外部に、検出データをデジタル化したセンシングデータとして出力される。この出力動作を全行、全列に対して行うことで、全てのピクセルのセンサで検出したデータのデジタルデータヘの変換と外部への出力が可能となる。
【００３０】
この実施の形態によれば、カウント値ではなく、クロック信号だけを各列に分配しているため、多ビットのカウント値を分配する手法に比べ、分配に必要な電力を削減することが可能である。また、カウンタ６Ａでラッチ回路の動作も行うことで、別途ラッチ回路が不要であり回路規模の削減が可能である。
【００３１】
［第３の実施の形態］
次に、図４を参照して、本発明にかかる第３の実施の形態について説明する。図４に第３の実施の形態にかかるデータ変換・出力装置のブロック図を示す。
本実施の形態は、上記第１の実施の形態において、各行ごとに設置されたラッチ回路からなる前段ラッチ回路７Ａとその出力を選択するスイッチ５との間に、各行ごとに設置されたラッチ回路からなる後段ラッチ回路７Ｂを挿入したものである。
後段ラッチ回路７Ｂは、外部から与えられるデータ取り込み信号で、その前段ラッチ回路７Ａの出力を保持する。センサ１１の動作から前段ラッチ回路７Ａでのカウント値取り込み動作までは第１の実施の形態同様である。
【００３２】
前段ラッチ回路７Ａのすべてのラッチ回路がカウント値を読み取ったあと、データ取り込み信号を後段ラッチ回路７Ｂに与えると、後段ラッチ回路７Ｂは、前段ラッチ回路７Ａが保持しているカウント値（アナログデータをデジタルデータに変換した結果）を読み取って保持する。
この後、行アドレスを行デコーダ３へ与え、スイッチ５を順にオンにしていくことで、変換したデータを外部に出力することが可能である。このとき、変換したデータは後段ラッチ回路７Ｂで保持されているため、前段ラッチ回路７Ａは、データ保持動作から解放され、次の列に対する変換動作を行うことが可能である。
【００３３】
つまり、この方式にすることで、データの変換と変換データの外部への出力とをパイプライン動作的に並列に行うことができ、多くの列の検出データを変換・出力する場合、その動作時間を大きく削減することが可能となり、高速なセンシング動作が実現される。
なお、本実施の形態は、上記第２の実施の形態にも適用できる。その際、各後段ラッチ回路７Ｂは、各カウンタ６Ａとスイッチ５との間に挿入すればよい。
【００３４】
［第４の実施の形態］
次に、図５を参照して、本発明にかかる第４の実施の形態について説明する。図５に第４の実施の形態にかかるデータ変換・出力装置のブロック図を示す。
本実施の形態は、上記第１の実施の形態において、行ごとに設置していたラッチ回路７を新たなラッチ回路１４として各ピクセル１内に設置したものである。そして、各ピクセル１内の電圧−時間変換回路１２の出力をラッチ回路１４の読み取り信号として直接入力するとともに、カウンタ６の生成するカウント信号を全ピクセルのラッチ回路１４へ分配するようにしたものである。
【００３５】
この場合、まず、各ピクセル１内のセンサ１１で光等の検出が行われ、その検出出力であるアナログデータが電圧−時間変換回路１２に入力される。そして電圧−時間変換回路１２で変換動作を開始し、カウンタ６のカウント動作も開始する。
変換動作に応じて各ピクセル１の電圧−時間変換回路１２がＨレベルを出力すると、ラッチ回路１４がその時点でカウンタ６から分配されたカウント値を保持する。すべてのピクセル１内のラッチ回路１４がそれぞれカウント値を保持すると、センシングが終了する。このあと、前述と同様にしてデータを出力するピクセルの列アドレスと行アドレスを指定することで、センサで検出されデジタルデータに変換された結果が出力される。
【００３６】
この実施の形態によれば、全ピクセルで並列して同時に検出からデジタルデータヘの変換までが行われるため、列ごとに変換を行う方式に比べ高速な動作が実現される。また、データの出力では、行単位ではなく任意のピクセルのデータを出力することも可能である。
さらに、アナログデータの利用がピクセル内に限定でき、ピクセル外への送信は全てデジタルデータとなるため、ノイズ等による検出精度の劣化を防ぐことも容易である。
【００３７】
本実施の形態では、ピクセル・アレイ１０全体にカウント値を分配する必要があり、カウント値の分配スキューのため、ある時間のカウント値がピクセルにより異なる場合がある。
これについては、電圧−時間変換回路１２への変換開始信号をカウント値の分配経路と同じ経路で分配することで、カウント値の分配が遅れるピクセル１では、変換開始信号の分配も同じ時間だけ遅れることになり、スキューによる分配遅延を相殺することが可能である。
【００３８】
［第５の実施の形態］
次に、図６を参照して、本発明にかかる第５の実施の形態について説明する。図６に第５の実施の形態にかかるデータ変換・出力装置のブロック図を示す。
本実施の形態は、第１の実施の形態において、行ごとに設置していたラッチ回路７および全ピクセル１で共用していたカウンタ６を各ピクセル１内に、新たなラッチ回路１４およびカウンタ（ピクセルカウンタ）１５として設置し、各ピクセル１内の電圧−時間変換回路１２の出力を、直接、ラッチ回路１４の読み取り信号として入力し、クロック発生回路８の発生したクロック信号を各ピクセル１のカウンタ１５ヘ分配するようにしたものである。
【００３９】
この場合、まず、各ピクセル１内のセンサ１１で光等の検出が行われ、その検出出力であるアナログデータが電圧−時間変換回路１２に入力される。そして電圧−時間変換回路１２で変換動作を開始し、クロック発生回路８がクロック信号を各ピクセル１に分配し、各ピクセル１内のカウンタ１５のカウント動作が開始される。
各ピクセルの電圧−時間変換回路１２がＨレベル信号を出力すると、ラッチ回路１４がその時点でのカウント値を保持する。全てのピクセル１内のラッチ回路１４がカウント値を保持すると、センシングが終了する。このあと、データを出力するピクセル１の列アドレスと行アドレスを指定することで、センサ１１により検出されデジタルデータに変換された検出結果が出力される。
【００４０】
この実施の形態によれば、全ピクセルで並行して同時に検出からデジタルデ一タへの変換までが行われるため、列ごとに変換を行う方式に比べ高速な動作が実現される。また、データの出力では、行単位ではなく任意のピクセル１のデータを出力することも可能である。さらに、アナログデータの利用がピクセル１内に限定でき、ピクセル１外への送信は全てデジタルデータとなるため、ノイズ等による検出精度の劣化を防ぐことも容易である。また、前述した第４の実施の形態に比べ、全ピクセル１に分配するデータが、カウント値ではなくクロック信号だけとなるため、分配に必要な電力の削減が可能である。
【００４１】
本実施の形態も、上記第４の実施の形態と同様に、電圧−時間変換回路１２への変換開始信号をクロック信号の分配経路と同じ経路で分配することで、クロック信号のスキューによりカウントが遅れるピクセル１では、変換開始信号の分配も同じ時間だけ遅れることになり、スキューによる遅延を相殺することが可能である。
【００４２】
［第６の実施の形態］
次に、図７を参照して、本発明にかかる第６の実施の形態について説明する。図７に第６の実施の形態にかかるデータ変換・出力装置のブロック図を示す。
本実施の形態は、第１の実施の形態において、行ごとに設置していたラッチ回路７を削除し、全ピクセル１で共用していたカウンタ６を各ピクセル１内に新たなカウンタ１５として設置したものである。そして、クロック発生回路８が発生したクロック信号を各ピクセルヘ分配し、各ピクセル１内の電圧−時間変換回路１２の出力と分配されたクロック信号とをＡＮＤ回路１６に入力し、このＡＮＤ回路１６の出力を各ピクセル１内のカウンタヘクロック信号として入力するようにしたものである。
【００４３】
ＡＮＤ回路１６は、電圧−時間変換回路１２からの信号がＬレベル信号である時は、入力されたクロック信号をそのまま出力し、電圧−時間変換回路１２からの信号がＨレベル信号である時は、Ｌ信号を出力する回路である。
この場合、まず、各ピクセル１内のセンサで光等の検出が行われ、その結果であるアナログデータが電圧−時間変換回路１２に入力される。そして、電圧−時間変換回路１２で変換動作を開始し、クロック発生回路８がクロック信号を発信し各ピクセル１に分配する。
【００４４】
各ピクセル１において、電圧−時間変換回路１２の出力がＬレベル信号である間は、分配されたクロック信号がそのままカウンタ１５に入力され、カウンタ１５はそのカウント動作を行う。各ピクセル１の電圧−時間変換回路１２がＨレベル信号を出力すると、カウンタ１５にはＬレベル信号が入力され、カウント動作が停止する。
すべてのピクセル１内のカウンタ１５でカウント動作が停止すると、センシングが終了する。このあと、データを出力するピクセルの列アドレスと行アドレスを指定することで、そのピクセル内のカウンタが出力するカウント値が、検出されデジタルデータとして出力される。
【００４５】
この実施の形態によれば、全ピクセル１で並列して同時に検出からデジタルデ一タへの変換までが行われるため、列ごとに変換を行う方式に比べ高速な動作が実現される。また、データの出力では、行単位ではなく任意のピクセル１のデータを出力することも可能である。さらに、アナログデータの利用がピクセル１内に限定でき、ピクセル１外への送信は全てデジタルデ一夕となるため、ノイズ等による検出精度の劣化を防ぐことも容易である。
また、第４の実施の形態に比べ、全ピクセルに分配するデータが、カウント値ではなくクロック信号だけとなるため、分配に必要な電力の削減が可能である。また、第５の実施の形態に比べ、ピクセル１内の素子数を削減でき、より小さなピクセル１の実現が可能となる。
【００４６】
本実施の形態も、第４の実施の形態と同様に、時間−電圧変換回路１２への変換開始信号をクロック信号の分配経路と同じ経路で分配することで、クロック信号のスキューによりカウントが遅れるピクセル１では、変換開始信号の分配も同じ時間だけ遅れることになり、スキューによる遅延を相殺することが可能である。
【００４７】
［第７の実施の形態］
次に、発明にかかる第７の実施の形態について説明する。
上記第１の実施の形態では、電圧−時間変換回路１２の動作開始とカウンタ６のカウント動作の開始とを同時に行う場合について説明したが、本実施の形態では、電圧−時間変換回路１２の動作開始とカウント動作の開始とをずらすことにより、出力データに任意のオフセットを付けるようにしたものである。
具体的には、電圧−時間変換開始よりもカウント開始を遅らせた場合、マイナスのオフセット（実際の出力よりも小さな値にする）が付けられ、逆に、カウントを先に行った場合プラスのオフセット（実際の出力よりも大きな値にする）を付けることが可能である。
【００４８】
これにより、Ａ／Ｄ変換器の感度調節に対応する変換精度の調節が容易に実現でき、出力データのデータ幅を有効に利用することが可能となる。なお、本実施の形態では、カウンタにグレイカウンタ等、カウント動作時のデータ変化量が小さいカウンタを用いることで高速化や低消費電力化も可能である。
また、本実施の形態は、上記第１の実施の形態だけでなく、カウンタ６やカウンタ１５を用いる上記各実施の形態にも同様にして適用できる。また、カウンタ６に代えてクロック発生回路８を用いる場合には、そのクロック発生回路８から出力するクロック信号の出力開始タイミングを制御するようにしてもよい。
【００４９】
［第８の実施の形態］
次に、図８を参照して、本発明にかかる第８の実施の形態について説明する。図８に第８の実施の形態にかかるデータ変換・出力装置のブロック図を示す。
本実施の形態では、上記第１の実施の形態において、カウンタ６のカウント動作を制御するカウント制御回路６Ｂを追加したものであり、そのほかについては第１の実施の形態と同様である。
ただし、カウンタ６がカウント値を増加させるとき、カウント制御回路６Ｂがカウント値増加の傾きを任意に調節することが可能である。これにより、アナログデータをデジタルデータに変換する時、その変換の感度を、変換するアナログ値の領域ごとに任意に調節することが可能となる。
【００５０】
本実施の形態の具体的な動作を図９に示す。図９の例では、カウント値の増加量を変換開始からある時間までは小さくし、その後増加量を大きくし、再び増加量を小さくしている。このようにカウンタの動作速度を調節することで、センサ１１の出力する電圧がある領域より小さい場合や大きい場合は感度を低く設定し、多くのセンサ１１が出力する中間電圧付近で変換感度を高くし、この領域での解像度を高めることが可能となる。
これにより、任意の領域で解像度を調節でき、カウンタ６のデータ幅を増やすことなく、高感度なデジタルデータヘの変換が実現可能となる。
【００５１】
本実施の形態は、上記第１の実施の形態だけでなく、カウンタ６を用いる上記各実施の形態にも同様にして適用できる。また、カウンタ１５を用いる場合は、各ピクセル１内にそれぞれカウント制御回路を設けても良い。
さらに、カウンタ６に代えてクロック発生回路８を用いる場合には、カウント制御回路６Ｂにより、そのクロック発生回路８から出力するクロック信号の周波数を切り替え制御するようにしてもよい。例えば、クロック信号の周波数を変換開始からある時間までは比較的低くし、その後周波数を比較的高くし、再び低くすれば、図９と同様の作用効果が得られる。
【００５２】
【発明の効果】
以上説明したように、本発明は、各ピクセルのうち任意の列に配置された複数のピクセルを一括して選択する列デコーダと、各ピクセルのうち各行に配置された複数のピクセルに共通して接続された複数のデータバスと、内部のカウント動作に応じてそのカウント値を順次出力するカウンタと、各行ごとに設けられ、当該行に対応するデータバスのレベル変化に応じてカウンタからのカウント値を保持する複数のラッチ回路と、列デコーダで選択された各ピクセルのうち所望のピクセルが配置されている行を選択する行デコーダと、各行ごとに設けられ、行デコーダによる当該行の選択に応じて、当該行に対応するラッチ回路で保持されているカウント値を所望のピクセルでのセンシングデータとして出力する複数の行スイッチとを備え、各ピクセルに、その検出結果を出力電圧値として出力するセンサと、所定の変換動作開始時点からセンサの出力電圧値に応じた時間だけ経過した後に出力レベルを変化させることによりラッチ回路によるカウント値の保持を指示する１ビットデジタル信号を出力する電圧−時間変換回路と、列デコーダによる当該ピクセルの選択に応じて電圧−時間変換回路からの１ビットデジタル信号を当該ピクセルに接続されているデータバスに出力する列スイッチとを設け、カウンタは電圧−時間変換回路の変換動作開始時点からずれた時点でカウント動作を開始してセンシングデータの変換精度の調節を行い、カウンタにおけるカウント動作の速度を制御してセンシングデータの変換感度を前記センサの出力電圧値の領域に応じて任意に調節するカウント制御回路をさらに備えるようにしたものである。
【００５３】
また、各ピクセルのうち任意の列に配置された複数のピクセルを一括して選択する列デコーダと、各ピクセルのうち各行に配置された複数のピクセルに共通して接続された複数のデータバスと、内部のカウント動作に応じてそのカウント値を順次出力するカウンタと、列デコーダで選択された各ピクセルのうち所望のピクセルが配置されている行を選択する行デコーダと、各行ごとに設けられ、行デコーダによる当該行の選択に応じて、当該データバスへ出力されているカウント値を所望のピクセルでのセンシングデータとして出力する複数の行スイッチとを備え、各ピクセルに、その検出結果を出力電圧値として出力するセンサと、所定の変換動作開始時点からセンサの出力電圧値に応じた時間だけ経過した後に出力レベルを変化させることによりラッチ回路によるカウント値の保持を指示する１ビットデジタル信号を出力する電圧−時間変換回路と、この電圧−時間変換回路からの１ビットデジタル信号による出力レベル変化に応じてカウンタからのカウント値を保持するラッチ回路と、列デコーダによる当該ピクセルの選択に応じてラッチ回路の出力を当該ピクセルに接続されているデータバスに出力する列スイッチとを設け、カウンタは、電圧−時間変換回路の変換動作開始時点からずれた時点でカウント動作を開始してセンシングデータの変換精度の調節を行い、カウンタにおけるカウント動作の速度を制御してセンシングデータの変換感度をセンサの出力電圧値の領域に応じて任意に調節するカウント制御回路をさらに備えたものである。
【００５４】
このように、電圧−時間変換回路とカウント値を保持するラッチ回路とを組み合わせることにより、各ピクセルからデータバスを介して長距離伝搬する信号をＨまたはＬレベルの１ビットデジタル信号とすることが可能となり、ノイズ等の影響による精度の劣化を防ぐことが可能となる。
また、従来のように比較回路のための基準信号等が不要であり、カウンタはピクセル・アレイ１０とは独立して動作させることができるため、その最大値やカウント値増加の傾きを任意に調節可能であり、高解像度、広ダイナミックレンジのデータ変換が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるデータ変換・出力装置を示すブロック図である。
【図２】第１の実施の形態の動作を示す説明図である。
【図３】本発明の第２の実施の形態にかかるデータ変換・出力装置を示すブロック図である。
【図４】第２の実施の形態の動作を示す説明図である。
【図５】本発明の第３の実施の形態にかかるデータ変換・出力装置を示すブロック図である。
【図６】本発明の第４の実施の形態にかかるデータ変換・出力装置を示すブロック図である。
【図７】本発明の第５の実施の形態にかかるデータ変換・出力装置を示すブロック図である。
【図８】本発明の第６の実施の形態にかかるデータ変換・出力装置を示すブロック図である。
【図９】本発明の第７の実施の形態にかかるデータ変換・出力装置を示すブロック図である。
【図１０】センサアレイを示す説明図である。
【図１１】従来のデータ変換・出力装置（第１の従来例）を示すブロック図である。
【図１２】従来の他のデータ変換・出力装置（第２の従来例）を示すブロック図である。
【符号の説明】
１…ピクセル、１０…ピクセル・アレイ、１１…センサ、１２…電圧−時間変換回路、１３…スイッチ、１４…ラッチ回路、１５…カウンタ、１６…ＡＮＤ回路、２…列デコーダ、３…行デコーダ、４…データバス、５…スイッチ、６，６Ａ…カウンタ、６Ｂ…カウント制御回路、７…ラッチ回路、７Ａ…前段ラッチ回路、７Ｂ…後段ラッチ回路、８…クロック発生回路、９…ＡＮＤ回路。

Claims (8)

1. マトリクス状に配置された複数のピクセルから、これらピクセルごとに設けられているセンサでの検出結果を読み取り、所定のセンシングデータに変換して出力するデータ変換・出力装置であって、
   前記各ピクセルのうち任意の列に配置された複数のピクセルを一括して選択する列デコーダと、
   前記各ピクセルのうち各行に配置された複数のピクセルに共通して接続された複数のデータバスと、
   内部のカウント動作に応じてそのカウント値を順次出力するカウンタと、
   前記各行ごとに設けられ、当該行に対応するデータバスのレベル変化に応じて前記カウンタからのカウント値を保持する複数のラッチ回路と、
   前記列デコーダで選択された各ピクセルのうち所望のピクセルが配置されている行を選択する行デコーダと、
   前記各行ごとに設けられ、前記行デコーダによる当該行の選択に応じて、当該行に対応するラッチ回路で保持されているカウント値を前記所望のピクセルでのセンシングデータとして出力する複数の行スイッチとを備え、
   前記各ピクセルは、その検出結果を出力電圧値として出力するセンサと、所定の変換動作開始時点から前記センサの出力電圧値に応じた時間だけ経過した後に出力レベルを変化させることにより前記ラッチ回路による前記カウント値の保持を指示する１ビットデジタル信号を出力する電圧−時間変換回路と、前記列デコーダによる当該ピクセルの選択に応じて前記電圧−時間変換回路からの１ビットデジタル信号を当該ピクセルに接続されている前記データバスに出力する列スイッチとを有し、
   前記カウンタは、前記電圧−時間変換回路の変換動作開始時点からずれた時点で前記カウント動作を開始し、前記センシングデータの変換精度の調節を行い、
   前記カウンタにおけるカウント動作の速度を制御し、前記センシングデータの変換感度を前記センサの出力電圧値の領域に応じて任意に調節するカウント制御回路をさらに備えることを特徴とするデータ変換・出力装置。
2. 請求項１記載のデータ変換・出力装置において、
   前記カウンタに代えて、所定周波数のクロック信号を出力するクロック発生回路を備え、
   前記各ラッチ回路に代えて、前記各行ごとに設けられ、前記クロック発生回路からのクロック信号をカウントしそのカウント値を当該行スイッチへ出力する複数の行カウンタを備え、
   さらに、前記各行ごとに設けられ、当該データバスの出力レベルに基づき前記クロック発生回路からのクロック信号に対する当該行カウンタへの出力制御を行うゲート回路を備え、
   前記行カウンタは、前記電圧−時間変換回路の変換動作開始時点からずれた時点で前記カウント動作を開始し、前記センシングデータの変換精度の調節を行い、
   前記行カウンタにおけるカウント動作の速度を制御し、前記センシングデータの変換感度を前記センサの出力電圧値の領域に応じて任意に調節するカウント制御回路をさらに備えることを特徴とするデータ変換・出力装置。
3. 請求項１記載のデータ変換・出力装置において、
   前記カウンタに代えて、所定周波数のクロック信号を出力するクロック発生回路を備え、
   前記各ラッチ回路に代えて、前記各行ごとに設けられ、前記クロック発生回路からのクロック信号をカウントしそのカウント値を当該行スイッチへ出力する複数の行カウンタを備え、
   さらに、前記各行ごとに設けられ、当該データバスの出力レベルに基づき前記クロック発生回路からのクロック信号に対する当該行カウンタへの出力制御を行うゲート回路を備え、
   前記クロック発生回路は、前記電圧−時間変換回路の変換動作開始時点からずれた時点で前記クロック信号の出力を開始し、前記センシングデータの変換精度の調節を行い、
   前記クロック発生回路から出力されるクロック信号の周波数を切り替え制御し、前記センシングデータの変換感度を前記センサの出力電圧値の領域に応じて任意に調節することを特徴とするデータ変換・出力装置。
4. 請求項１ないし３記載のデータ変換・出力装置において、
   前記各行ごとに当該ラッチ回路と当該行スイッチとの間に設けられ、所定のデータ取り込み信号に応じて当該ラッチ回路の出力を保持して当該スイッチへ出力する複数の後段ラッチ回路をさらに備えることを特徴とするデータ変換・出力装置。
5. マトリクス状に配置された複数のピクセルから、これらピクセルごとに設けられているセンサでの検出結果を読み取り、所定のセンシングデータに変換して出力するデータ変換・出力装置であって、
   前記各ピクセルのうち任意の列に配置された複数のピクセルを一括して選択する列デコーダと、
   前記各ピクセルのうち各行に配置された複数のピクセルに共通して接続された複数のデータバスと、
   内部のカウント動作に応じてそのカウント値を順次出力するカウンタと、
   前記列デコーダで選択された各ピクセルのうち所望のピクセルが配置されている行を選択する行デコーダと、
   前記各行ごとに設けられ、前記行デコーダによる当該行の選択に応じて、当該データバスへ出力されているカウント値を前記所望のピクセルでのセンシングデータとして出力する複数の行スイッチとを備え、
   前記各ピクセルは、その検出結果を出力電圧値として出力するセンサと、所定の変換動作開始時点から前記センサの出力電圧値に応じた時間だけ経過した後に出力レベルを変化させることにより前記ラッチ回路による前記カウント値の保持を指示する１ビットデジタル信号を出力する電圧−時間変換回路と、この電圧−時間変換回路からの１ビットデジタル信号による出力レベル変化に応じて前記カウンタからのカウント値を保持するラッチ回路と、前記列デコーダによる当該ピクセルの選択に応じて前記ラッチ回路の出力を当該ピクセルに接続されている前記データバスに出力する列スイッチとを有し、
   前記カウンタは、前記電圧−時間変換回路の変換動作開始時点からずれた時点で前記カウント動作を開始し、前記センシングデータの変換精度の調節を行い、
   前記カウンタにおけるカウント動作の速度を制御し、前記センシングデータの変換感度を前記センサの出力電圧値の領域に応じて任意に調節するカウント制御回路をさらに備えることを特徴とするデータ変換・出力装置。
6. 請求項５記載のデータ変換・出力装置において、
   前記カウンタに代えて、所定周波数のクロック信号を出力するクロック発生回路を備え、
   前記各ピクセルは、前記クロック発生回路からのクロック信号に基づきカウント動作し、そのカウント値を前記ラッチ回路へ出力するピクセルカウンタを有し、
   前記ピクセルカウンタは、前記電圧−時間変換回路の変換動作開始時点からずれた時点で前記カウント動作を開始し、前記センシングデータの変換精度の調節を行い、
   前記各ピクセルは、前記ピクセルカウンタにおけるカウント動作の速度を制御し、前記センシングデータの変換感度を前記センサの出力電圧値の領域に応じて任意に調節するカウント制御回路をさらに有することを特徴とするデータ変換・出力装置。
7. 請求項５記載のデータ変換・出力装置において、
   前記カウンタに代えて、所定周波数のクロック信号を出力するクロック発生回路を備え、
   前記各ピクセルは、前記クロック発生回路からのクロック信号に基づきカウント動作し、そのカウント値を前記ラッチ回路へ出力するピクセルカウンタを有し、
   前記クロック発生回路は、前記電圧−時間変換回路の変換動作開始時点からずれた時点 で前記クロック信号の出力を開始し、前記センシングデータの変換精度の調節を行い、
   前記クロック発生回路から出力されるクロック信号の周波数を切り替え制御し、前記センシングデータの変換感度を前記センサの出力電圧値の領域に応じて任意に調節することを特徴とするデータ変換・出力装置。
8. 請求項５記載のデータ変換・出力装置において、
   前記カウンタに代えて、所定周波数のクロック信号を出力するクロック発生回路を備え、
   前記各ピクセルは、前記クロック発生回路からのクロック信号をカウントしそのカウント値を当該列スイッチへ出力するピクセルカウンタを備え、
   さらに、前記各ピクセルごとに設けられ、当該電圧−時間変換回路の出力レベルに基づき前記クロック発生回路からのクロック信号に対する当該ピクセルカウンタへの出力制御を行うゲート回路を備え、
   前記ピクセルカウンタは、前記電圧−時間変換回路の変換動作開始時点からずれた時点で前記カウント動作を開始し、前記センシングデータの変換精度の調節を行い、
   前記各ピクセルは、前記ピクセルカウンタにおけるカウント動作の速度を制御し、前記センシングデータの変換感度を前記センサの出力電圧値の領域に応じて任意に調節するカウント制御回路をさらに有することを特徴とするデータ変換・出力装置。

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