JP3549025B2 - 読み出し専用半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、固定的に記憶させるビットデータに対応して複数設けられたメモリセルの、各ワードアドレスに対応して設けられている複数本のワード線のうちの１本を、当該読み出し専用半導体記憶装置の外部から入力されるアドレス信号に従って選択し、選択されたそのワード線をアクティブ状態とし、これによって、該ワード線に対応するメモリセルに予め固定的に記憶されているビットデータを、該メモリセルに対応するビット線を経由し、当該読み出し専用半導体記憶装置の外部へと読み出すようにした読み出し専用半導体記憶装置（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ：以降、ＲＯＭとも称する）に係り、特に、集積度の低下を抑えながら、読み出されるビットデータに対する、他配線の信号による干渉等によるノイズの影響をより低減し、読み出される該ビットデータの、誤読み出しのマージンをより向上することが可能な読み出し専用半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の進歩には非常に目覚ましいものがある。又、このような半導体集積回路の進歩等によって、非常に多様な分野でデジタル回路技術が用いられるようになっている。例えば、民生用機器や工場等での生産設備用等に用いられる機械の制御等、従来アナログ回路が用いられていたものがデジタル回路化されているものもある。
【０００３】
このようなデジタル回路技術を用いた装置にあっては、半導体記憶装置の役割が非常に重要なものである。この半導体記憶装置は、単にデータ等を記憶するだけでなく、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ ）を用いたものにあっては、該ＣＰＵで実行されるプログラムが記憶されるものもある。
【０００４】
又、デジタル回路で用いられる半導体記憶装置には、ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）と称するものや、ＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）と称するものがある。前記ＲＡＭは、データが記憶されているアドレス（場所）によらず任意のアドレスのデータをアクセス可能なものである。この点で、広い意味では前記ＲＯＭもＲＡＭに含むものである。しかしながら、一般には、前記ＲＡＭは、データが記憶されているアドレスによらず、そのデータを読み出すことができるだけでなく、更に、書き替え更新できるものとされ、便宜上ＲＯＭとは区別される。このようなＲＡＭには、セル容量に蓄えられる電荷の有無にてデータを記憶するようにしたダイナミックＲＡＭ（以降、単に、ＤＲＡＭと称する）や、メモリセルとしてフリップフロップを用いるスタティックＲＡＭ（以降、単に、ＳＲＡＭと称する）等がある。
【０００５】
一方、前記ＲＯＭは、予め記憶されているデータを、そのデータが記憶されているアドレスに拘らず読み出すことが可能なものであり、データ更新は不可能であったり、所定の消去手順後に行うものであったりする。従来から用いられているＲＯＭには、例えば、配線の有無やトランジスタ等の素子の有無によって、所望のデータを、その半導体記憶装置の製造時に書き込み設定するというマスクＲＯＭ等がある。
【０００６】
図６は、従来から用いられるＲＯＭの主要部の回路図である。
【０００７】
この図６に示されるＲＯＭは、１ワード当り合計（ｎ ＋１）個で、このようなものが合計（ｍ ＋１）ワードだけ配列された、即ち、（（ｍ ＋１）×（ｎ ＋１））個配列されたメモリセルを有するメモリセルアレイを構成している。該ＲＯＭは、このようなメモリセルアレイ中のうちの任意の１つの前記メモリセルを選択し、選択された該メモリセルに記憶されるビットデータを、ビットデータ出力ＤＯから出力するというものである。
【０００８】
このような該ＲＯＭは、まず、前述のように（（ｍ ＋１）×（ｎ ＋１））個のメモリセルＳ００、Ｓ０１・・・Ｓ０ｎ 、Ｓ１０、Ｓ１１・・・Ｓ１ｎ ・・・Ｓｍ ０、Ｓｍ １・・・Ｓｍｎ（又はＳ００〜Ｓｍｎ）と共に、カラムセレクタ１０と、読み出し回路１２と、ビットデータ出力端子ＤＯを備える。更に、該ＲＯＭは、プリチャージトランジスタＴ０〜Ｔｎ を備える。又、該ＲＯＭは、合計（ｍ ＋１）本のワード線ＷＬ０〜ＷＬｍ と、合計（ｎ ＋１）本のビット線ＢＬ０〜ＢＬｎ を有する。
【０００９】
まず、前記メモリセルＳ００〜Ｓｍｎは、それぞれ、ＮチャネルＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタによるものである。又、それぞれの前記メモリセルＳ００〜ＳｍｎのＮチャネルＭＯＳトランジスタについて、そのゲートは、それぞれの前記メモリセルに対応する前記ワード線ＷＬ０〜ＷＬｍ のいずれかに接続されている。又、該ＮチャネルＭＯＳトランジスタのそのソースは、グランドＧＮＤへ接続されている。
【００１０】
更に、それぞれの前記メモリセルＳ００〜Ｓｍｎは、それぞれのＮチャネルＭＯＳトランジスタのそのドレインが、対応する前記ビット線ＢＬ０〜ＢＬｎ のいずれか１本に接続されているか、あるいは未接続で開放状態であるかによって、固定的に記憶されるビットデータの値が定まる。即ち、そのＮチャネルＭＯＳトランジスタのドレインが、そのＮチャネルＭＯＳトランジスタに対応する前記ビット線ＢＬ０〜ＢＬｎ のいずれかに接続されていれば、そのメモリセルＳ００〜Ｓｍｎには“１（Ｈ状態）”のビットデータが固定的に記憶されていることとなる。一方、そのＮチャネルＭＯＳトランジスタのドレインが未接続で開放であれば、そのＮチャネルＭＯＳトランジスタのメモリセルＳ００〜Ｓｍｎには、“０（Ｌ状態）”のビットデータが固定的に記憶されるものとなる。
【００１１】
例えば、前記ワード線ＷＬ０〜ＷＬｍ それぞれに対応する、合計（ｎ ＋１）個の前記メモリセルＳ００〜Ｓｍｎで構成されるワードにおいて、前記ビット線ＢＬｎ 側の前記メモリセルＳ０ｎ 、Ｓ１ｎ ・・・Ｓｍｎを、ＭＳＢ（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔｂｉｔ）側のものとする。又、このような各ワードにおいて、前記ビット線ＢＬ０側の前記メモリセルＳ００、Ｓ１０・・・Ｓｍ ０を、ＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ ）側のものとする。
【００１２】
ここで、該図６において、前記ワード線ＷＬ０に対応するワードでは、２進数“１・・・００”が固定的に記憶される。前記ワード線ＷＬ１に対応するワードには、２進数“０・・・０１”が固定的に記憶される。前記ワード線ＷＬｍ に対応するワードでは、２進数“１・・・１０”が固定的に記憶されるものである。
【００１３】
図７は、前述の従来のＲＯＭの動作を示すタイムチャートである。
【００１４】
この図７においては、前記図６に示される、プリチャージ線（φｐｒバー）の信号と、前記ワード線ＷＬ０及びＷＬ１のそれぞれの信号と、前記ビット線ＢＬ０の信号とのタイムチャートが示されている。
【００１５】
まず、この図７の時刻 ｔ１１以前には、前記プリチャージ線（φｐｒバー）がＬ状態である。これによって、前記プリチャージトランジスタＴ０〜Ｔｎ はいずれもオン状態となる。従って、図示される前記ビット線ＢＬ０を含め、全ての前記ビット線ＢＬ０〜ＢＬｎ はＨ状態へとプリチャージされる。
【００１６】
なお、該時刻 ｔ１１近傍及びこれ以前には、該タイムチャートに図示される前記ワード線ＷＬ０及びＷＬ１を含め、全ての前記ワード線ＷＬ０〜ＷＬｍ はＬ状態とされている。
【００１７】
該時刻 ｔ１１の後、時刻 ｔ１２において、読み出し対象となる１つの前記メモリセルＳ００〜Ｓｍｎを含むワードアドレスに対応する、前記ワード線ＷＬ０〜ＷＬｍ のいずれか１本がＨ状態となる。この図７のタイムチャートでは、該時刻 ｔ１２において、読み出し対象となる１つの前記メモリセルＳ００に対応する、前記ワード線ＷＬ０がＨ状態となっている。
【００１８】
該時刻 ｔ１２において、このように前記ワード線ＷＬ０がＨ状態となると、１つのワードアドレスに含まれる合計（ｎ ＋１）個の前記メモリセルＳ００〜Ｓ０ｎ のそれぞれの前記ＮチャネルＭＯＳトランジスタがオン状態となる。ここで、オン状態となったこれら合計（ｎ ＋１）個の前記ＮチャネルＭＯＳトランジスタのうち、そのドレインが対応する前記ビット線ＢＬ０〜ＢＬｎ に接続されたものは、そのビット線ＢＬ０〜ＢＬｎ がＬ状態とされる。一方、このようにオン状態となったこれら合計（ｎ ＋１）個の前記ＮチャネルＭＯＳトランジスタにおいて、そのドレインが前記ビット線ＢＬ０〜ＢＬｎ に対して未接続となっているものは、そのビット線ＢＬ０〜ＢＬｎ はプリチャージされたＨ状態のままとなる。
【００１９】
例えばこの図７のタイムチャートに示される前記ビット線ＢＬ０については、前記メモリセルＳ００の前記ＮチャネルＭＯＳトランジスタのドレインが該ビット線ＢＬ０へ接続されている。このため、該時刻 ｔ１２以降、該ビット線ＢＬ０はＬ状態になっていく。
【００２０】
ここで、前記カラムセレクタ１０は、前記時刻 ｔ１２から暫くの後、時刻 ｔ１３以前において、外部からのアドレス指定に従って、前記ビット線ＢＬ０〜ＢＬｎ のいずれか１本を選択し、これを前記読み出し回路１２へ接続する。例えば、前記図７において、前記ビット線ＢＬ０を選択する。従って、該読み出し回路１２は、例えばこのように選択された前記ビット線ＢＬ０の論理状態を読み出すことで、外部からアドレス指定された前記メモリセルＳ００に固定的に記憶されるビットデータを、前記ビットデータ出力端子ＤＯへと読み出すものである。
【００２１】
なお、この後、前記時刻 ｔ１３以降では、次回のアドレス指定に従ったビットデータの読み出しに当って、次のプリチャージがなされている。
【００２２】
なお、該時刻 ｔ１４から時刻 ｔ１６においては、前記ワード線ＷＬ１にて選択されるワードアドレスの、特に前記ビット線ＢＬ０による、ビットデータの読み出しが示されている。即ち、前記メモリセルＳ１１に記憶される“１”の読み出しが示されている。
【００２３】
以上説明した通り、例えば前記図６に示される従来のＲＯＭは、固定的に記憶されるビットデータに対応して設けられる各メモリセルＳ００〜Ｓｍｎに対して、１つの前記ＮチャネルＭＯＳトランジスタを備えるだけで、所望のビットデータを記憶させることができる。即ち、それぞれの前記ＮチャネルＭＯＳトランジスタのドレインを対応する前記ビット線ＢＬ０〜ＢＬｎ へ接続するか否かによって、“０（Ｌ状態）”又は“１（Ｈ状態）”のビットデータを固定的に記憶させることができる。
【００２４】
【発明が達成しようとする課題】
しかしながら、前述のようにプリチャージすることで、読み出す“０（Ｌ状態）”又は“１（Ｈ状態）”のいずれか一方の論理状態を設定するものにおいては、ノイズの影響等によって、読み出されるビットデータの誤り読み出しのマージンが低下してしまうという問題があった。即ち、プリチャージによって設定される論理状態が不安定になってしまい、誤って読み出されてしまう恐れがあった。
【００２５】
例えば前記図６のＲＯＭにおいて、アドレス指定されて読み出される前記メモリセルＳ００〜Ｓｍｎのビットデータが“１（Ｈ状態）”の場合、プリチャージされた前記ビット線ＢＬ０〜ＢＬｎ のＨ状態が読み出されることになる。この読み出しの際、対象となる前記ビット線ＢＬ０〜ＢＬｎ はフローティング状態であり、その論理状態は、プリチャージによって蓄積された電荷のみに依存したものである。このようにハイインピーダンス状態であるため、読み出しにかかる前記ビット線ＢＬ０〜ＢＬｎ は、ノイズの影響を受け易いものとなってしまう。
【００２６】
例えば、読み出し対象となるものの前記ビット線ＢＬ０〜ＢＬｎ の１本について、これに隣接する他の前記ビット線ＢＬ０〜ＢＬｎ 等の配線の信号の干渉を受けてしまうものである。
【００２７】
例えば、前記図７のタイムチャートの前記時刻 ｔ１３〜前記時刻 ｔ１６の期間において、特に前記時刻 ｔ１５〜前記時刻 ｔ１６の期間では、前記ビット線ＢＬ０は、プリチャージされたＨ状態を保持しなければならない。しかしながら、この前記時刻 ｔ１５〜前記時刻 ｔ１６においてＬ状態となる、該ビット線ＢＬ０に隣接する前記ビット線ＢＬ１の干渉によって、この図７の一点鎖線で示されるように、該ビット線ＢＬ０のＨ状態の電圧が低下してしまっている。これは、前記ビット線ＢＬ０と前記ビット線ＢＬ１との間の、カップリング容量による干渉によるものである。
【００２８】
例えば前記図７の一点鎖線の如く、本来Ｈ状態である前記ビット線ＢＬ０〜ＢＬｎ （この図７ではビット線ＢＬ０）の電圧が低下してしまうと、Ｌ状態に対する読み出しのマージンが低下してしまい、誤ったビットデータが読み出されてしまう恐れがある。即ち、本来“１（Ｈ状態）”のビットデータが読み出されるものが、“０（Ｌ状態）”のビットデータが読み出されてしまう恐れか生じてしまう。
【００２９】
本発明は、前記従来の問題点を解決するべくなされたもので、集積度の低下を抑えながら、読み出されるビッドデータに対する、他配線の信号による干渉等によるノイズの影響をより低減し、読み出される該ビットデータの、誤り読み出しのマージンをより向上することができる読み出し専用半導体記憶装置を提供することを目的とする。
【００３０】
【課題を達成するための手段】
本発明は、固定的に記憶させるビットデータに対応して複数設けられたメモリセルの、各ワードアドレスに対応して設けられている複数本のワード線のうちの１本を、当該読み出し専用半導体記憶装置の外部から入力されるアドレス信号に従って選択し、選択されたそのワード線をアクティブ状態とし、これによって、該ワード線に対応するメモリセルに予め固定的に記憶されているビットデータを、該メモリセルに対応するビット線を経由し、当該読み出し専用半導体記憶装置の外部へと読み出すようにした読み出し専用半導体記憶装置において、それぞれの前記メモリセルとして、そのゲートがそれぞれの前記メモリセルに対応する前記ワード線に接続されたＭＯＳトランジスタを有し、それぞれの前記メモリセルの前記ＭＯＳトランジスタのそのドレインが、それぞれの前記メモリセルに対応する前記ビット線に接続され、それぞれの前記メモリセルの前記ＭＯＳトランジスタのそのソースが、それぞれの前記メモリセルへと固定的に記憶すべきビットデータのその値に応じて、電源供給に関する配線に接続されているか、又は、その前記ＭＯＳトランジスタのゲートが接続されている対応する前記ワード線へと該ゲートと共に接続されていることにより、前記課題を達成したものである。
【００３１】
【作用】
図１は、本発明の要旨を示す第１の回路図である。
【００３２】
この図１においては、一例として、本発明の読み出し専用半導体記憶装置（ＲＯＭ）に用いられるメモリセルＳｉｊが示されている。該メモリセルＳｉｊは、例えば、第（ｉ ＋１）行目で第（ｊ ＋１）列目であり、ワードアドレスがｉ で、ビットアドレスがｊ とされる。又、該メモリセルＳｉｊは、１つのＭＯＳトランジスタ、即ちＮチャネルＭＯＳトランジスタによるものである。
【００３３】
本発明において、その前記メモリセルＳｉｊの前記ＮチャネルＭＯＳトランジスタは、そのゲートが、そのメモリセルＳｉｊに対応するワード線ＷＬｉ に接続されている。又、該ＮチャネルＭＯＳトランジスタは、固定的に記憶されるビットデータの値にかかわらず、そのドレインが、そのメモリセルＳｉｊに対応するビット線ＢＬｊ へと、必ず接続されている。
【００３４】
又、該ＮチャネルＭＯＳトランジスタにおいて、そのソースは、そのメモリセルＳｉｊへと固定的に記憶すべきビットデータのその値に応じて、電源供給に関する配線に接続されているか、又は、該ＮチャネルＭＯＳトランジスタのゲートが接続されている対応する前記ワード線ＷＬｉ へと、該ゲートと共に接続されている。
【００３５】
即ち、この図１においては、“０（Ｌ状態）”のビットデータを固定的に記憶させる場合、そのメモリセルＳｉｊのそのＮチャネルＭＯＳトランジスタのソースは、電源供給に関する配線、特にこの図１では一点鎖線で示されるようにグランドＧＮＤへと接続される。このように“０（Ｌ状態）”を固定的に記憶させたメモリセルＳｉｊを読み出す際、前記ワード線ＷＬｉ をＨ状態とすると、前記ＮチャネルＭＯＳトランジスタはオン状態となる。これによって、前記ビット線ＢＬｊ は前記グランドＧＮＤへとオン状態となり、該ビット線ＢＬｊ はＬ状態となる。
【００３６】
一方、“１（Ｈ状態）”のビットデータを固定的に記憶させる場合には、そのメモリセルＳｉｊのそのＮチャネルＭＯＳトランジスタのソースは、そのＮチャネルＭＯＳトランジスタのゲートが接続されている、対応する前記ワード線ＷＬｉ へと、該ゲートと共に接続される。即ち、この図１では破線で示されるように接続される。このように“１（Ｈ状態）”のビットデータを固定的に記憶させたメモリセルを読み出す際、前記ワード線ＷＬｉ がＨ状態となると、前記ＮチャネルＭＯＳトランジスタはオン状態となる。該ＮチャネルＭＯＳトランジスタがオン状態となると、前記ビット線ＢＬｊ と前記ワード線ＷＬｉ とは接続状態となる。ここで、このとき前記ワード線ＷＬｉ はＨ状態であるため、このように該ＮチャネルＭＯＳトランジスタがオン状態となることによって、前記ビット線ＢＬｊ の電位が該ＮチャネルＭＯＳトランジスタの閾値電圧Ｖｔ だけ減少したとき、前記ワード線ＷＬｉ から該ビット線ＢＬｊ に電源電流が供給され、該ビット線ＢＬｊ の電位は（Ｖｄｄ−Ｖｔ ）よりも低下することはない。
【００３７】
以上、例えば図１を用いて説明した通り、本発明においては、読み出し対象となるメモリセルへと“０”のビットデータが固定的に記憶されていても、あるいは“１”のビットデータが固定的に記憶されていたとしても、いずれにあっても、前記ビット線ＢＬｊ の電位が（Ｖｄｄ−Ｖｔ ）以下では、該ビット線ＢＬｊ はフローティング状態にならない。
【００３８】
即ち、例えば前記図７の前記時刻 ｔ１５〜前記時刻 ｔ１６の如く、従来のように、読み出し対象となるビット線がフローティング状態となり、ビット線の電位が（Ｖｄｄ−Ｖｔ ）以下となってしまうことはない。
【００３９】
従って、本発明においては、読み出されるビットデータに対する、他配線の信号による干渉等をより低減することができ、ノイズの影響等をより低減することができる。従って、読み出されるビットデータの、誤り読み出しのマージンをより向上することができる。
【００４０】
なお、本発明のＲＯＭのメモリセルに用いられるＭＯＳトランジスタは、図１に示されるようなＮチャネルＭＯＳトランジスタに限定されるものではない。例えば、本発明のＲＯＭのメモリセルのＭＯＳトランジスタとして、ＰチャネルＭＯＳトランジスタを用いてもよい。例えば図２のようなものであってもよい。
【００４１】
図２は、本発明の要旨を示す第２の回路図である。
【００４２】
この図２においては、本発明の読み出し専用半導体記憶装置（ＲＯＭ）の一例として、そのメモリセルＳｉｊのＭＯＳトランジスタとして、ＰチャネルＭＯＳトランジスタを用いたものが示されている。
【００４３】
この図２において、ＲＯＭの１つのメモリセルＳｉｊとしては、そのゲートが、該メモリセルＳｉｊに対応するワード線（ＷＬｉ バー）に接続されたＰチャネルＭＯＳトランジスタを有している。該ＰチャネルＭＯＳトランジスタにおいて、そのドレインは、そのメモリセルＳｉｊに対応する前記ビット線ＢＬｊ へと、記憶すべきビットデータの値に拘らず、必ず接続されている。
【００４４】
又、該ＰチャネルＭＯＳトランジスタのそのソースについては、そのメモリセルＳｉｊへと固定的に記憶すべきビットデータのその値に応じて、電源供給に関する配線に接続されているか、又は、そのＰチャネルＭＯＳトランジスタのゲートが接続されている、前記ワード線（ＷＬｉ バー）へと、該ゲートと共に接続されている。
【００４５】
即ち、この図２においては、前記メモリセルＳｉｊへと“０”のビットデータが固定的に記憶されている場合には、そのメモリセルＳｉｊの前記ＰチャネルＭＯＳトランジスタのそのソースは、その電源供給に関する配線、即ち電源ＶＤＤへ接続されている。即ち、この図２において、破線で示されるように接続される。従って、このように“１”のビットデータが固定的に記憶されている場合、該ビットデータを読み出すに当って前記ワード線（ＷＬｉ バー）がＬ状態となると、該メモリセルＳｉｊの前記ＰチャネルＭＯＳトランジスタはオン状態となる。このようにオン状態となることで、前記ビット線ＢＬｊ は前記電源ＶＤＤへ接続状態となり、該ビット線ＢＬｊ はＨ状態となる。従って、該ビット線ＢＬｊ からは、“１”に対応し、Ｈ状態を読み出すことができる。
【００４６】
一方、この図２に示される前記メモリセルＳｉｊへと、“０”のビットデータが固定的に記憶される場合には、該メモリセルＳｉｊの前記ＰチャネルＭＯＳトランジスタのそのソースは、該ＰチャネルＭＯＳトランジスタのそのゲートが接続されている、対応する前記ワード線（ＷＬｉ バー）へと、該ゲートと共に接続される。即ち、この図２において、一点鎖線で示されるように接続される。従って、このように“０”のビットデータが固定的に記憶される前記メモリセルＳｉｊを読み出す際には、まず、前記ワード線（ＷＬｉ バー）がＬ状態とされる。これによって、該メモリセルＳｉｊの前記ＰチャネルＭＯＳトランジスタはオン状態となる。このようにオン状態となると、前記ビット線ＢＬｊ は前記ワード線（ＷＬｉ バー）へと接続状態となる。このように接続状態となるとき、前記ワード線（ＷＬｉ バー）はＬ状態であるため、前記ビット線ＢＬｊ は、ＰＭＯＳの閾値電圧Ｖｔ 以上の電位とはならない。従って、該ビット線ＢＬｊ からは、固定的に記憶される“０”のビットデータに対応して、Ｌ状態を読み出すことができる。
【００４７】
このように、この図２に示される前記メモリセルＳｉｊへとＰチャネルＭＯＳトランジスタを用いたものであっても、その前記ビット線ＢＬｊ から固定的に記憶されるビットデータを読み出す際、特に“０”を読み出す際に、ノイズ等の影響を受けても、ビット線の電位は前記ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔ 以上にはならない。
【００４８】
従って、この図２のようなＰチャネルＭＯＳトランジスタを用いるものであっても、読み出されるビットデータに対する、他配線の信号による干渉等によるノイズの影響をより低減することができ、読み出される該ビットデータの、誤り読み出しのマージンをより向上することができる。
【００４９】
なお、前記図１に示したものにおいても、又、前記図２に示したものにおいても、読み出し対象となる前記メモリセルＳｉｊによって、対応する前記ビット線ＢＬｊ の論理状態は必ず設定される。即ち、該メモリセルＳｉｊに固定的に記憶されるビットデータの値が“１”であっても“０”であっても、いずれにおいても、その値に応じた論理状態に設定される。従って、その読み出しに際して、ビット線の電位のノイズ等による変動が最大で前記閾値電圧Ｖｔ に抑えられる。その前記メモリセルＳｉｊによって、Ｈ状態又はＬ状態とされる。
【００５０】
従って、このような点を考えると、本発明では、前記図６に示される従来のもののような、プリチャージ動作を必ずしも行う必要はない。即ち、前記図６において、前記プリチャージトランジスタＴ０〜Ｔｎ 等によって行ったプリチャージ動作を行う必要はない。
【００５１】
この場合、該ワード線ＷＬｉ を駆動するドライバは、例えば全ビット線の電位を０ボルトから（Ｖｄｄ−Ｖｔ ）まで引き上げる必要がある。このため、このドライバは、相応する駆動能力を有していなければならない。あるいは、駆動力が不足してしまうと、読み出しに要する時間が長くなってしまう。しかしながら、本発明を適用することで、正しくデータを読み出すためのマージンを向上することができる。
【００５２】
例えば前記図１に示されるように、前記メモリセルＳｉｊへとＮチャネルＭＯＳトランジスタを用いた場合、ビットデータの読み出しに際して、前記ビット線ＢＬｊ をＨ状態へとプリチャージするような回路を備えてもよい。例えば後述する第１実施例のように、プリチャージトランジスタＴ０〜Ｔｎ 等を備えるようにしてもよい。これは、該ＮチャネルＭＯＳトランジスタのソースまでの配線抵抗が、一点鎖線で示される如く前記グランドＧＮＤへと接続するよりも、破線で示される如く前記ワード線ＷＬｉ へと接続する方が大きい場合である。
【００５３】
あるいは、例えば前記図２に示される如く、前記メモリセルＳｉｊへとＰチャネルＭＯＳトランジスタを用いるようにした場合には、ビットデータの読み出しに際して、その前記ビット線ＢＬｊ をＬ状態へとプリチャージするような回路を備えるようにしてもよい。即ち、図４を用いて後述する第２実施例のような、プリチャージトランジスタＴ０〜Ｔｎ 等を用いたプリチャージ動作を行う回路を備えるようにしてもよい。
【００５４】
なお、前記図１において、前記メモリセルＳｉｊへと“０”のビットデータを固定的に記憶させる場合には、前記図６に示したＲＯＭのメモリセルと同様、そのＮチャネルＭＯＳトランジスタのソースは前記グランドＧＮＤへと接続される。一方、この図１においては、“１”のビットデータを固定的に記憶させる場合には、前記図６に示した従来のものとは異なり、そのＮチャネルＭＯＳトランジスタのソースは前記ワード線ＷＬｉ へと接続するものである。
【００５５】
ここで、この図１に示されるような前記メモリセルＳｉｊについては、前記ワード線ＷＬｉ は、該メモリセルＳｉｊのＮチャネルＭＯＳトランジスタのゲートへと接続させる都合上、該ＮチャネルＭＯＳトランジスタのソースにも接近しているものである。従って、この図１においては、従来にはない、前記メモリセルＳｉｊのそのＮチャネルＭＯＳトランジスタのソースと前記ワード線ＷＬｉ との間を接続する配線を配慮しなければならないが、これによって該メモリセルＳｉｊのレイアウト面積は大幅に大きくなることはない。
【００５６】
同様に、前記図２に示されるように、本発明において前記メモリセルＳｉｊへとＰチャネルＭＯＳトランジスタを用いた場合であっても、該ＰチャネルＭＯＳトランジスタのソースに対して前記ワード線（ＷＬｉ バー）は接近して設けられている。従って、このようにＰチャネルＭＯＳトランジスタを用いた場合にあっても、そのメモリセルＳｉｊの大きさは、従来に比べほとんど同一と考えることができる。
【００５７】
【実施例】
以下、図を用いて本発明の実施例を詳細に説明する。
【００５８】
図３は、本発明が適用されたＲＯＭの第１実施例の主要部の回路図である。
【００５９】
この図３に示される本第１実施例のＲＯＭには、前記図６の従来のＲＯＭと同様のビットデータのパターンが、各アドレスへと記憶されているものである。又、この図３に示されるＲＯＭは、前記図６を用い前述した従来のＲＯＭに対して、前記図１に示されるようなＮチャネルＭＯＳトランジスタを用いた本発明が適用された前記メモリセルＳｉｊを用いたものである。
【００６０】
即ち、従来、前記図６においては、“１”のビットデータを固定的に記憶させるため、その前記メモリセルＳｉｊの前記ＮチャネルＭＯＳトランジスタのそのドレインと、該メモリセルＳｉｊに対応する前記ビット線ＢＬｊ との間が未接続とされ、開放とされていた。これに対して、本第１実施例においては、このように“１”のビットデータを固定的に記憶させる際には、その前記メモリセルＳｉｊの前記ＮチャネルＭＯＳトランジスタのそのソースを、前記図１の破線に示される如く、そのメモリセルＳｉｊに対応する前記ワード線ＷＬｉ へと接続するようにしている。
【００６１】
又、本第１実施例においては、前記図６に示した従来のＲＯＭと同様、前記プリチャージトランジスタＴ０〜Ｔｎ 等を用いたプリチャージ動作を行うための回路を備えている。
【００６２】
又、本第１実施例の動作は、前記図７を用いて前述した従来のＲＯＭとほぼ同一である。特に、前記ワード線ＷＬ０〜ＷＬｍ や前記プリチャージ線（Φｐｒバー）等に入力する信号のタイミングや、これに伴って前記ビット線ＢＬ０〜ＢＬｎ へ現われる信号の様子、又、前記ビットデータ出力端子ＤＯから出力される信号のタイミング等は、前記図６に示した従来のＲＯＭと同様である。
【００６３】
以上説明したような本第１実施例においても、本発明を適用することで、集積度の低下を抑えながら、読み出されるビットデータに対する、他配線、例えば読み出されるビットデータにかかるビット線に隣接する他のビット線による干渉等をより低減することができる。従って、ノイズの影響をより低減し、読み出されるビットデータの誤り読み出しのマージンをより向上することが可能である。
【００６４】
例えば、本第１実施例に用いられる前記メモリセルＳｉｊの大きさについては、前記図６等を用いて前述した従来のＲＯＭに用いられる前記メモリセルＳｉｊと全く同一となっている。
【００６５】
又、本第１実施例では、前記図７での前記時刻 ｔ１５〜前記時刻 ｔ１６間のような前記メモリセルＳ００の“１”ビットデータを読み出す場合であっても、対応する前記ビット線ＢＬ０は、ビット線ＢＬ０の電位が（Ｖｄｄ−Ｖｔ ）以下ではフローティング状態とはならない。従って、前記図７での隣接する前記ビット線ＢＬ１の影響も比較的小さい。即ち、この図７のタイムチャートで、実線及び破線で示される前記ビット線ＢＬ０の信号の如く、前記時刻 ｔ１５〜前記時刻 ｔ１６間で本来Ｈ状態でなければならない電圧の下降は、実線及び一点鎖線で示される従来のものに比べて比較的小さく抑えられている。
【００６６】
図４は、本発明が適用されたＲＯＭの第２実施例の主要部を示す回路図である。
【００６７】
この図４においては、前記図６に示した従来のＲＯＭと同じ複数のビットデータの値のパターンを各アドレスへ記憶する、又、前記第１実施例のＲＯＭと同じ複数のビットデータのパターンを各アドレスへ記憶する、第２実施例のＲＯＭの主要部の回路が示されている。特に、本第２実施例については、前記図６の従来のもの及び前記第１実施例とは異なり、ビットデータを固定的に記憶する各メモリセルＳ００〜Ｓｍｎそれぞれが、ＮチャネルＭＯＳトランジスタではなく、ＰチャネルＭＯＳトランジスタが用いられている。
【００６８】
このように、本第２実施例にあっては、前記図６の従来のＲＯＭや前記第１実施例とは、このように前記メモリセルＳ００〜Ｓｍｎが異なっているため、これら従来のものや前記第１実施例とは種々の点で異なっている。
【００６９】
即ち、まず第１に本実施例のそれぞれの前記メモリセルＳ００〜Ｓｍｎへ接続されているワード線の信号は負論理（Ｌ状態でアクティブ）となっている。即ち、ワード線（ＷＬ０バー）〜（ＷＬｍ バー）となっている。又、本第２実施例で用いられる前記プリチャージトランジスタＴ０〜Ｔｎ には、ＮチャネルＭＯＳトランジスタが用いられている。更に、本実施例のこれらプリチャージトランジスタＴ０〜Ｔｎ に用いられているプリチャージ信号線は、正論理（Ｈ状態でアクティブ）であり、プリチャージ信号線Φｐｒとなっている。
【００７０】
又、本第２実施例で用いられる合計（（ｍ ＋１）×（ｎ ＋１））個の前記メモリセルＳ００〜Ｓｍｎは、前記図２を用いて前述したようなものである。本第２実施例で用いられるこれらメモリセルＳ００〜Ｓｍｎへ用いられる各ＰチャネルＭＯＳトランジスタのソースは、それぞれの前記メモリセルＳ００〜Ｓｍｎに固定的に記憶すべきビットデータの値に応じて接続されている。即ち、“１”を記憶させる場合には、そのソースは電源ＶＤＤへと接続される。一方、“０”のビットデータを固定的に記憶させる場合には、そのソースは、その前記ＰチャネルＭＯＳトランジスタのゲートが接続されている、対応する前記ワード線（ＷＬ０バー）〜（ＷＬｍ バー）のいずれか１本へと、該ゲートと共に接続されている。
【００７１】
図５は、本第２実施例の動作を示すタイムチャートである。
【００７２】
この図５においては、前記図４に示された、前記プリチャージ信号線Φｐｒを伝達する信号と、前記ワード線（ＷＬ０バー）及び（ＷＬ１バー）それぞれを伝達する信号と、前記ビット線ＢＬｎ を伝達する信号とのタイムチャートが示されている。
【００７３】
本実施例のこの図５のタイムチャートと、前記図６に示される従来のＲＯＭの動作及び前記第１実施例のＲＯＭの動作を示した前記図７のタイムチャートとについては、これらタイムチャート間の相互の比較ができるよう、前記時刻 ｔ１１〜前記時刻 ｔ１６は相互に対応する時刻となっており、同一タイミングについて示されるものである。
【００７４】
これら図５と図７のタイムチャートを相互に比較して明らかな通り、まず、本第２実施例については、従来のものや前記第１実施例のものに比べ、前記プリチャージ信号Φｐｒ、前記ワード線（ＷＬ０バー）及び（ＷＬ１バー）については、前記図７に示されるものと、論理が反対であり、Ｈ状態とＬ状態が逆となっている。又、前記図７においては、前記ビット線ＢＬ０の信号のタイミングが示されているのに対し、この図５においては、前記ビット線ＢＬｎ （最もＭＳＢ側のもの）のタイミングが示されている。
【００７５】
この図５のタイムチャートにおいて、実線及び破線で示される前記ビット線ＢＬｎ の信号が、本第２実施例によりものである。一方、この図５の実線及び一点鎖線で示される前記ビット線ＢＬｎ の信号は、本第２実施例に対する比較例である。この比較例は、前記図４に示される前記メモリセルＳ００〜Ｓｍｎのうちで“０”を記憶するものについては、本発明を適用せずにその前記ＰチャネルＭＯＳトランジスタのドインを未接続とし開放としたものである。
【００７６】
この比較例では、前記図５のタイムチャートの前記時刻 ｔ１５〜前記時刻 ｔ１６間で前記メモリセルＳ１ｎ へと固定的に記憶されるビットデータを読み出す際、該メモリセルＳ１ｎ の前記ＰチャネルＭＯＳトランジスタのそのドレインが未接続とされているため、前記ビット線ＢＬｎ がフローティング状態となり、隣接するビット線ＢＬ（ｎ−１ ）の影響を受けてしまっている。即ち、このような比較例では、前記時刻 ｔ１５〜前記時刻 ｔ１６間で、前記ビット線ＢＬｎ の信号の論理状態が本来Ｌ状態でなければならないところ、一点鎖線で示されるように、その電圧レベルが上昇してしまっている。
【００７７】
比較して、この図５において、本第２実施例では、前記メモリセルＳ１ｎ のように“０”のビットデータを固定的に記憶するものを読み出す場合であっても、対応する前記ビット線ＢＬｎ は、ビット線ＢＬｎ の電位が前記閾値電圧Ｖｔ 以下ではフローティング状態とはならない。従って、隣接する前記ビット線ＢＬ（ｎ−１ ）の影響も比較的小さい。即ち、この図５のタイムチャートで、実線及び破線で示される前記ビット線ＢＬｎ の信号の如く、前記時刻 ｔ１５〜前記時刻 ｔ１６間で本来Ｌ状態でなければならない電圧の上昇は、比較的小さく抑えられている。
【００７８】
以上説明したように、本第２実施例においても、本発明を適用することで、集積度の低下を抑えながら、読み出されるビットデータに対する、他配線、例えば読み出されるビットデータにかかるビット線に隣接する他のビット線による干渉等をより低減することができる。従って、ノイズの影響をより低減し、読み出されるビットデータの誤り読み出しのマージンをより向上することが可能である。
【００７９】
例えば、本第２実施例に用いられる前記メモリセルＳｉｊの大きさについては、前述した比較例のＲＯＭに用いられる前記メモリセルＳｉｊと全く同一となっている。
【００８０】
【発明の効果】
以上説明した通り、本発明によれば、集積度の低下を抑えながら、読み出されるビットデータに対する、他配線の信号による干渉等によるノイズの影響をより低減し、読み出される該ビットデータの、誤り読み出しのマージンをより向上することができるＲＯＭを提供することができるという優れた効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の要旨を示すＮチャネルＭＯＳトランジスタを用いたメモリセルの一例の回路図
【図２】本発明の要旨を示すＰチャネルＭＯＳトランジスタを用いたメモリセルの一例の回路図
【図３】本発明が適用された読み出し専用半導体記憶装置の第１実施例の主要部の回路図
【図４】本発明が適用された読み出し専用半導体記憶装置の第２実施例の主要部の回路図
【図５】前記第２実施例の動作を示すタイムチャート
【図６】従来の一般的な読み出し専用半導体記憶装置の主要部の回路図
【図７】前記第１実施例及び前記従来例の動作を示すタイムチャート
【符号の説明】
１０…カラムセレクタ
１２…読み出し回路
Ｓ００〜Ｓ０ｎ 、Ｓ１０〜Ｓ１ｎ 、・・・、Ｓｍ ０〜Ｓｍｎ…メモリセル
ＢＬ０〜ＢＬｊ 〜ＢＬｎ …ビット線
ＷＬ０〜ＷＬｉ 〜ＷＬｍ …ワード線（正論理のもの）
（ＷＬ０バー）〜（ＷＬｉ バー）〜（ＷＬｍ バー）…ワード線（負論理のもの）
Φｐｒ…プリチャージ信号線（正論理のもの）
（Φｐｒバー）…プリチャージ信号線（負論理のもの）
Ｔ０〜Ｔｎ …プリチャージトランジスタ
ｔ１１〜 ｔ１６…時刻
ＶＤＤ…電源（電源線）
ＧＮＤ…グランド（グランド線）
ＤＯ…ビットデータ出力端子
【産業上の利用分野】
本発明は、固定的に記憶させるビットデータに対応して複数設けられたメモリセルの、各ワードアドレスに対応して設けられている複数本のワード線のうちの１本を、当該読み出し専用半導体記憶装置の外部から入力されるアドレス信号に従って選択し、選択されたそのワード線をアクティブ状態とし、これによって、該ワード線に対応するメモリセルに予め固定的に記憶されているビットデータを、該メモリセルに対応するビット線を経由し、当該読み出し専用半導体記憶装置の外部へと読み出すようにした読み出し専用半導体記憶装置（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ：以降、ＲＯＭとも称する）に係り、特に、集積度の低下を抑えながら、読み出されるビットデータに対する、他配線の信号による干渉等によるノイズの影響をより低減し、読み出される該ビットデータの、誤読み出しのマージンをより向上することが可能な読み出し専用半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の進歩には非常に目覚ましいものがある。又、このような半導体集積回路の進歩等によって、非常に多様な分野でデジタル回路技術が用いられるようになっている。例えば、民生用機器や工場等での生産設備用等に用いられる機械の制御等、従来アナログ回路が用いられていたものがデジタル回路化されているものもある。
【０００３】
このようなデジタル回路技術を用いた装置にあっては、半導体記憶装置の役割が非常に重要なものである。この半導体記憶装置は、単にデータ等を記憶するだけでなく、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ ）を用いたものにあっては、該ＣＰＵで実行されるプログラムが記憶されるものもある。
【０００４】
又、デジタル回路で用いられる半導体記憶装置には、ＲＡＭ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）と称するものや、ＲＯＭ（ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）と称するものがある。前記ＲＡＭは、データが記憶されているアドレス（場所）によらず任意のアドレスのデータをアクセス可能なものである。この点で、広い意味では前記ＲＯＭもＲＡＭに含むものである。しかしながら、一般には、前記ＲＡＭは、データが記憶されているアドレスによらず、そのデータを読み出すことができるだけでなく、更に、書き替え更新できるものとされ、便宜上ＲＯＭとは区別される。このようなＲＡＭには、セル容量に蓄えられる電荷の有無にてデータを記憶するようにしたダイナミックＲＡＭ（以降、単に、ＤＲＡＭと称する）や、メモリセルとしてフリップフロップを用いるスタティックＲＡＭ（以降、単に、ＳＲＡＭと称する）等がある。
【０００５】
一方、前記ＲＯＭは、予め記憶されているデータを、そのデータが記憶されているアドレスに拘らず読み出すことが可能なものであり、データ更新は不可能であったり、所定の消去手順後に行うものであったりする。従来から用いられているＲＯＭには、例えば、配線の有無やトランジスタ等の素子の有無によって、所望のデータを、その半導体記憶装置の製造時に書き込み設定するというマスクＲＯＭ等がある。
【０００６】
図６は、従来から用いられるＲＯＭの主要部の回路図である。
【０００７】
この図６に示されるＲＯＭは、１ワード当り合計（ｎ ＋１）個で、このようなものが合計（ｍ ＋１）ワードだけ配列された、即ち、（（ｍ ＋１）×（ｎ ＋１））個配列されたメモリセルを有するメモリセルアレイを構成している。該ＲＯＭは、このようなメモリセルアレイ中のうちの任意の１つの前記メモリセルを選択し、選択された該メモリセルに記憶されるビットデータを、ビットデータ出力ＤＯから出力するというものである。
【０００８】
このような該ＲＯＭは、まず、前述のように（（ｍ ＋１）×（ｎ ＋１））個のメモリセルＳ００、Ｓ０１・・・Ｓ０ｎ 、Ｓ１０、Ｓ１１・・・Ｓ１ｎ ・・・Ｓｍ ０、Ｓｍ １・・・Ｓｍｎ（又はＳ００〜Ｓｍｎ）と共に、カラムセレクタ１０と、読み出し回路１２と、ビットデータ出力端子ＤＯを備える。更に、該ＲＯＭは、プリチャージトランジスタＴ０〜Ｔｎ を備える。又、該ＲＯＭは、合計（ｍ ＋１）本のワード線ＷＬ０〜ＷＬｍ と、合計（ｎ ＋１）本のビット線ＢＬ０〜ＢＬｎ を有する。
【０００９】
まず、前記メモリセルＳ００〜Ｓｍｎは、それぞれ、ＮチャネルＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタによるものである。又、それぞれの前記メモリセルＳ００〜ＳｍｎのＮチャネルＭＯＳトランジスタについて、そのゲートは、それぞれの前記メモリセルに対応する前記ワード線ＷＬ０〜ＷＬｍ のいずれかに接続されている。又、該ＮチャネルＭＯＳトランジスタのそのソースは、グランドＧＮＤへ接続されている。
【００１０】
更に、それぞれの前記メモリセルＳ００〜Ｓｍｎは、それぞれのＮチャネルＭＯＳトランジスタのそのドレインが、対応する前記ビット線ＢＬ０〜ＢＬｎ のいずれか１本に接続されているか、あるいは未接続で開放状態であるかによって、固定的に記憶されるビットデータの値が定まる。即ち、そのＮチャネルＭＯＳトランジスタのドレインが、そのＮチャネルＭＯＳトランジスタに対応する前記ビット線ＢＬ０〜ＢＬｎ のいずれかに接続されていれば、そのメモリセルＳ００〜Ｓｍｎには“１（Ｈ状態）”のビットデータが固定的に記憶されていることとなる。一方、そのＮチャネルＭＯＳトランジスタのドレインが未接続で開放であれば、そのＮチャネルＭＯＳトランジスタのメモリセルＳ００〜Ｓｍｎには、“０（Ｌ状態）”のビットデータが固定的に記憶されるものとなる。
【００１１】
例えば、前記ワード線ＷＬ０〜ＷＬｍ それぞれに対応する、合計（ｎ ＋１）個の前記メモリセルＳ００〜Ｓｍｎで構成されるワードにおいて、前記ビット線ＢＬｎ 側の前記メモリセルＳ０ｎ 、Ｓ１ｎ ・・・Ｓｍｎを、ＭＳＢ（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔｂｉｔ）側のものとする。又、このような各ワードにおいて、前記ビット線ＢＬ０側の前記メモリセルＳ００、Ｓ１０・・・Ｓｍ ０を、ＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ ）側のものとする。
【００１２】
ここで、該図６において、前記ワード線ＷＬ０に対応するワードでは、２進数“１・・・００”が固定的に記憶される。前記ワード線ＷＬ１に対応するワードには、２進数“０・・・０１”が固定的に記憶される。前記ワード線ＷＬｍ に対応するワードでは、２進数“１・・・１０”が固定的に記憶されるものである。
【００１３】
図７は、前述の従来のＲＯＭの動作を示すタイムチャートである。
【００１４】
この図７においては、前記図６に示される、プリチャージ線（φｐｒバー）の信号と、前記ワード線ＷＬ０及びＷＬ１のそれぞれの信号と、前記ビット線ＢＬ０の信号とのタイムチャートが示されている。
【００１５】
まず、この図７の時刻 ｔ１１以前には、前記プリチャージ線（φｐｒバー）がＬ状態である。これによって、前記プリチャージトランジスタＴ０〜Ｔｎ はいずれもオン状態となる。従って、図示される前記ビット線ＢＬ０を含め、全ての前記ビット線ＢＬ０〜ＢＬｎ はＨ状態へとプリチャージされる。
【００１６】
なお、該時刻 ｔ１１近傍及びこれ以前には、該タイムチャートに図示される前記ワード線ＷＬ０及びＷＬ１を含め、全ての前記ワード線ＷＬ０〜ＷＬｍ はＬ状態とされている。
【００１７】
該時刻 ｔ１１の後、時刻 ｔ１２において、読み出し対象となる１つの前記メモリセルＳ００〜Ｓｍｎを含むワードアドレスに対応する、前記ワード線ＷＬ０〜ＷＬｍ のいずれか１本がＨ状態となる。この図７のタイムチャートでは、該時刻 ｔ１２において、読み出し対象となる１つの前記メモリセルＳ００に対応する、前記ワード線ＷＬ０がＨ状態となっている。
【００１８】
該時刻 ｔ１２において、このように前記ワード線ＷＬ０がＨ状態となると、１つのワードアドレスに含まれる合計（ｎ ＋１）個の前記メモリセルＳ００〜Ｓ０ｎ のそれぞれの前記ＮチャネルＭＯＳトランジスタがオン状態となる。ここで、オン状態となったこれら合計（ｎ ＋１）個の前記ＮチャネルＭＯＳトランジスタのうち、そのドレインが対応する前記ビット線ＢＬ０〜ＢＬｎ に接続されたものは、そのビット線ＢＬ０〜ＢＬｎ がＬ状態とされる。一方、このようにオン状態となったこれら合計（ｎ ＋１）個の前記ＮチャネルＭＯＳトランジスタにおいて、そのドレインが前記ビット線ＢＬ０〜ＢＬｎ に対して未接続となっているものは、そのビット線ＢＬ０〜ＢＬｎ はプリチャージされたＨ状態のままとなる。
【００１９】
例えばこの図７のタイムチャートに示される前記ビット線ＢＬ０については、前記メモリセルＳ００の前記ＮチャネルＭＯＳトランジスタのドレインが該ビット線ＢＬ０へ接続されている。このため、該時刻 ｔ１２以降、該ビット線ＢＬ０はＬ状態になっていく。
【００２０】
ここで、前記カラムセレクタ１０は、前記時刻 ｔ１２から暫くの後、時刻 ｔ１３以前において、外部からのアドレス指定に従って、前記ビット線ＢＬ０〜ＢＬｎ のいずれか１本を選択し、これを前記読み出し回路１２へ接続する。例えば、前記図７において、前記ビット線ＢＬ０を選択する。従って、該読み出し回路１２は、例えばこのように選択された前記ビット線ＢＬ０の論理状態を読み出すことで、外部からアドレス指定された前記メモリセルＳ００に固定的に記憶されるビットデータを、前記ビットデータ出力端子ＤＯへと読み出すものである。
【００２１】
なお、この後、前記時刻 ｔ１３以降では、次回のアドレス指定に従ったビットデータの読み出しに当って、次のプリチャージがなされている。
【００２２】
なお、該時刻 ｔ１４から時刻 ｔ１６においては、前記ワード線ＷＬ１にて選択されるワードアドレスの、特に前記ビット線ＢＬ０による、ビットデータの読み出しが示されている。即ち、前記メモリセルＳ１１に記憶される“１”の読み出しが示されている。
【００２３】
以上説明した通り、例えば前記図６に示される従来のＲＯＭは、固定的に記憶されるビットデータに対応して設けられる各メモリセルＳ００〜Ｓｍｎに対して、１つの前記ＮチャネルＭＯＳトランジスタを備えるだけで、所望のビットデータを記憶させることができる。即ち、それぞれの前記ＮチャネルＭＯＳトランジスタのドレインを対応する前記ビット線ＢＬ０〜ＢＬｎ へ接続するか否かによって、“０（Ｌ状態）”又は“１（Ｈ状態）”のビットデータを固定的に記憶させることができる。
【００２４】
【発明が達成しようとする課題】
しかしながら、前述のようにプリチャージすることで、読み出す“０（Ｌ状態）”又は“１（Ｈ状態）”のいずれか一方の論理状態を設定するものにおいては、ノイズの影響等によって、読み出されるビットデータの誤り読み出しのマージンが低下してしまうという問題があった。即ち、プリチャージによって設定される論理状態が不安定になってしまい、誤って読み出されてしまう恐れがあった。
【００２５】
例えば前記図６のＲＯＭにおいて、アドレス指定されて読み出される前記メモリセルＳ００〜Ｓｍｎのビットデータが“１（Ｈ状態）”の場合、プリチャージされた前記ビット線ＢＬ０〜ＢＬｎ のＨ状態が読み出されることになる。この読み出しの際、対象となる前記ビット線ＢＬ０〜ＢＬｎ はフローティング状態であり、その論理状態は、プリチャージによって蓄積された電荷のみに依存したものである。このようにハイインピーダンス状態であるため、読み出しにかかる前記ビット線ＢＬ０〜ＢＬｎ は、ノイズの影響を受け易いものとなってしまう。
【００２６】
例えば、読み出し対象となるものの前記ビット線ＢＬ０〜ＢＬｎ の１本について、これに隣接する他の前記ビット線ＢＬ０〜ＢＬｎ 等の配線の信号の干渉を受けてしまうものである。
【００２７】
例えば、前記図７のタイムチャートの前記時刻 ｔ１３〜前記時刻 ｔ１６の期間において、特に前記時刻 ｔ１５〜前記時刻 ｔ１６の期間では、前記ビット線ＢＬ０は、プリチャージされたＨ状態を保持しなければならない。しかしながら、この前記時刻 ｔ１５〜前記時刻 ｔ１６においてＬ状態となる、該ビット線ＢＬ０に隣接する前記ビット線ＢＬ１の干渉によって、この図７の一点鎖線で示されるように、該ビット線ＢＬ０のＨ状態の電圧が低下してしまっている。これは、前記ビット線ＢＬ０と前記ビット線ＢＬ１との間の、カップリング容量による干渉によるものである。
【００２８】
例えば前記図７の一点鎖線の如く、本来Ｈ状態である前記ビット線ＢＬ０〜ＢＬｎ （この図７ではビット線ＢＬ０）の電圧が低下してしまうと、Ｌ状態に対する読み出しのマージンが低下してしまい、誤ったビットデータが読み出されてしまう恐れがある。即ち、本来“１（Ｈ状態）”のビットデータが読み出されるものが、“０（Ｌ状態）”のビットデータが読み出されてしまう恐れか生じてしまう。
【００２９】
本発明は、前記従来の問題点を解決するべくなされたもので、集積度の低下を抑えながら、読み出されるビッドデータに対する、他配線の信号による干渉等によるノイズの影響をより低減し、読み出される該ビットデータの、誤り読み出しのマージンをより向上することができる読み出し専用半導体記憶装置を提供することを目的とする。
【００３０】
【課題を達成するための手段】
本発明は、固定的に記憶させるビットデータに対応して複数設けられたメモリセルの、各ワードアドレスに対応して設けられている複数本のワード線のうちの１本を、当該読み出し専用半導体記憶装置の外部から入力されるアドレス信号に従って選択し、選択されたそのワード線をアクティブ状態とし、これによって、該ワード線に対応するメモリセルに予め固定的に記憶されているビットデータを、該メモリセルに対応するビット線を経由し、当該読み出し専用半導体記憶装置の外部へと読み出すようにした読み出し専用半導体記憶装置において、それぞれの前記メモリセルとして、そのゲートがそれぞれの前記メモリセルに対応する前記ワード線に接続されたＭＯＳトランジスタを有し、それぞれの前記メモリセルの前記ＭＯＳトランジスタのそのドレインが、それぞれの前記メモリセルに対応する前記ビット線に接続され、それぞれの前記メモリセルの前記ＭＯＳトランジスタのそのソースが、それぞれの前記メモリセルへと固定的に記憶すべきビットデータのその値に応じて、電源供給に関する配線に接続されているか、又は、その前記ＭＯＳトランジスタのゲートが接続されている対応する前記ワード線へと該ゲートと共に接続されていることにより、前記課題を達成したものである。
【００３１】
【作用】
図１は、本発明の要旨を示す第１の回路図である。
【００３２】
この図１においては、一例として、本発明の読み出し専用半導体記憶装置（ＲＯＭ）に用いられるメモリセルＳｉｊが示されている。該メモリセルＳｉｊは、例えば、第（ｉ ＋１）行目で第（ｊ ＋１）列目であり、ワードアドレスがｉ で、ビットアドレスがｊ とされる。又、該メモリセルＳｉｊは、１つのＭＯＳトランジスタ、即ちＮチャネルＭＯＳトランジスタによるものである。
【００３３】
本発明において、その前記メモリセルＳｉｊの前記ＮチャネルＭＯＳトランジスタは、そのゲートが、そのメモリセルＳｉｊに対応するワード線ＷＬｉ に接続されている。又、該ＮチャネルＭＯＳトランジスタは、固定的に記憶されるビットデータの値にかかわらず、そのドレインが、そのメモリセルＳｉｊに対応するビット線ＢＬｊ へと、必ず接続されている。
【００３４】
又、該ＮチャネルＭＯＳトランジスタにおいて、そのソースは、そのメモリセルＳｉｊへと固定的に記憶すべきビットデータのその値に応じて、電源供給に関する配線に接続されているか、又は、該ＮチャネルＭＯＳトランジスタのゲートが接続されている対応する前記ワード線ＷＬｉ へと、該ゲートと共に接続されている。
【００３５】
即ち、この図１においては、“０（Ｌ状態）”のビットデータを固定的に記憶させる場合、そのメモリセルＳｉｊのそのＮチャネルＭＯＳトランジスタのソースは、電源供給に関する配線、特にこの図１では一点鎖線で示されるようにグランドＧＮＤへと接続される。このように“０（Ｌ状態）”を固定的に記憶させたメモリセルＳｉｊを読み出す際、前記ワード線ＷＬｉ をＨ状態とすると、前記ＮチャネルＭＯＳトランジスタはオン状態となる。これによって、前記ビット線ＢＬｊ は前記グランドＧＮＤへとオン状態となり、該ビット線ＢＬｊ はＬ状態となる。
【００３６】
一方、“１（Ｈ状態）”のビットデータを固定的に記憶させる場合には、そのメモリセルＳｉｊのそのＮチャネルＭＯＳトランジスタのソースは、そのＮチャネルＭＯＳトランジスタのゲートが接続されている、対応する前記ワード線ＷＬｉ へと、該ゲートと共に接続される。即ち、この図１では破線で示されるように接続される。このように“１（Ｈ状態）”のビットデータを固定的に記憶させたメモリセルを読み出す際、前記ワード線ＷＬｉ がＨ状態となると、前記ＮチャネルＭＯＳトランジスタはオン状態となる。該ＮチャネルＭＯＳトランジスタがオン状態となると、前記ビット線ＢＬｊ と前記ワード線ＷＬｉ とは接続状態となる。ここで、このとき前記ワード線ＷＬｉ はＨ状態であるため、このように該ＮチャネルＭＯＳトランジスタがオン状態となることによって、前記ビット線ＢＬｊ の電位が該ＮチャネルＭＯＳトランジスタの閾値電圧Ｖｔ だけ減少したとき、前記ワード線ＷＬｉ から該ビット線ＢＬｊ に電源電流が供給され、該ビット線ＢＬｊ の電位は（Ｖｄｄ−Ｖｔ ）よりも低下することはない。
【００３７】
以上、例えば図１を用いて説明した通り、本発明においては、読み出し対象となるメモリセルへと“０”のビットデータが固定的に記憶されていても、あるいは“１”のビットデータが固定的に記憶されていたとしても、いずれにあっても、前記ビット線ＢＬｊ の電位が（Ｖｄｄ−Ｖｔ ）以下では、該ビット線ＢＬｊ はフローティング状態にならない。
【００３８】
即ち、例えば前記図７の前記時刻 ｔ１５〜前記時刻 ｔ１６の如く、従来のように、読み出し対象となるビット線がフローティング状態となり、ビット線の電位が（Ｖｄｄ−Ｖｔ ）以下となってしまうことはない。
【００３９】
従って、本発明においては、読み出されるビットデータに対する、他配線の信号による干渉等をより低減することができ、ノイズの影響等をより低減することができる。従って、読み出されるビットデータの、誤り読み出しのマージンをより向上することができる。
【００４０】
なお、本発明のＲＯＭのメモリセルに用いられるＭＯＳトランジスタは、図１に示されるようなＮチャネルＭＯＳトランジスタに限定されるものではない。例えば、本発明のＲＯＭのメモリセルのＭＯＳトランジスタとして、ＰチャネルＭＯＳトランジスタを用いてもよい。例えば図２のようなものであってもよい。
【００４１】
図２は、本発明の要旨を示す第２の回路図である。
【００４２】
この図２においては、本発明の読み出し専用半導体記憶装置（ＲＯＭ）の一例として、そのメモリセルＳｉｊのＭＯＳトランジスタとして、ＰチャネルＭＯＳトランジスタを用いたものが示されている。
【００４３】
この図２において、ＲＯＭの１つのメモリセルＳｉｊとしては、そのゲートが、該メモリセルＳｉｊに対応するワード線（ＷＬｉ バー）に接続されたＰチャネルＭＯＳトランジスタを有している。該ＰチャネルＭＯＳトランジスタにおいて、そのドレインは、そのメモリセルＳｉｊに対応する前記ビット線ＢＬｊ へと、記憶すべきビットデータの値に拘らず、必ず接続されている。
【００４４】
又、該ＰチャネルＭＯＳトランジスタのそのソースについては、そのメモリセルＳｉｊへと固定的に記憶すべきビットデータのその値に応じて、電源供給に関する配線に接続されているか、又は、そのＰチャネルＭＯＳトランジスタのゲートが接続されている、前記ワード線（ＷＬｉ バー）へと、該ゲートと共に接続されている。
【００４５】
即ち、この図２においては、前記メモリセルＳｉｊへと“０”のビットデータが固定的に記憶されている場合には、そのメモリセルＳｉｊの前記ＰチャネルＭＯＳトランジスタのそのソースは、その電源供給に関する配線、即ち電源ＶＤＤへ接続されている。即ち、この図２において、破線で示されるように接続される。従って、このように“１”のビットデータが固定的に記憶されている場合、該ビットデータを読み出すに当って前記ワード線（ＷＬｉ バー）がＬ状態となると、該メモリセルＳｉｊの前記ＰチャネルＭＯＳトランジスタはオン状態となる。このようにオン状態となることで、前記ビット線ＢＬｊ は前記電源ＶＤＤへ接続状態となり、該ビット線ＢＬｊ はＨ状態となる。従って、該ビット線ＢＬｊ からは、“１”に対応し、Ｈ状態を読み出すことができる。
【００４６】
一方、この図２に示される前記メモリセルＳｉｊへと、“０”のビットデータが固定的に記憶される場合には、該メモリセルＳｉｊの前記ＰチャネルＭＯＳトランジスタのそのソースは、該ＰチャネルＭＯＳトランジスタのそのゲートが接続されている、対応する前記ワード線（ＷＬｉ バー）へと、該ゲートと共に接続される。即ち、この図２において、一点鎖線で示されるように接続される。従って、このように“０”のビットデータが固定的に記憶される前記メモリセルＳｉｊを読み出す際には、まず、前記ワード線（ＷＬｉ バー）がＬ状態とされる。これによって、該メモリセルＳｉｊの前記ＰチャネルＭＯＳトランジスタはオン状態となる。このようにオン状態となると、前記ビット線ＢＬｊ は前記ワード線（ＷＬｉ バー）へと接続状態となる。このように接続状態となるとき、前記ワード線（ＷＬｉ バー）はＬ状態であるため、前記ビット線ＢＬｊ は、ＰＭＯＳの閾値電圧Ｖｔ 以上の電位とはならない。従って、該ビット線ＢＬｊ からは、固定的に記憶される“０”のビットデータに対応して、Ｌ状態を読み出すことができる。
【００４７】
このように、この図２に示される前記メモリセルＳｉｊへとＰチャネルＭＯＳトランジスタを用いたものであっても、その前記ビット線ＢＬｊ から固定的に記憶されるビットデータを読み出す際、特に“０”を読み出す際に、ノイズ等の影響を受けても、ビット線の電位は前記ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔ 以上にはならない。
【００４８】
従って、この図２のようなＰチャネルＭＯＳトランジスタを用いるものであっても、読み出されるビットデータに対する、他配線の信号による干渉等によるノイズの影響をより低減することができ、読み出される該ビットデータの、誤り読み出しのマージンをより向上することができる。
【００４９】
なお、前記図１に示したものにおいても、又、前記図２に示したものにおいても、読み出し対象となる前記メモリセルＳｉｊによって、対応する前記ビット線ＢＬｊ の論理状態は必ず設定される。即ち、該メモリセルＳｉｊに固定的に記憶されるビットデータの値が“１”であっても“０”であっても、いずれにおいても、その値に応じた論理状態に設定される。従って、その読み出しに際して、ビット線の電位のノイズ等による変動が最大で前記閾値電圧Ｖｔ に抑えられる。その前記メモリセルＳｉｊによって、Ｈ状態又はＬ状態とされる。
【００５０】
従って、このような点を考えると、本発明では、前記図６に示される従来のもののような、プリチャージ動作を必ずしも行う必要はない。即ち、前記図６において、前記プリチャージトランジスタＴ０〜Ｔｎ 等によって行ったプリチャージ動作を行う必要はない。
【００５１】
この場合、該ワード線ＷＬｉ を駆動するドライバは、例えば全ビット線の電位を０ボルトから（Ｖｄｄ−Ｖｔ ）まで引き上げる必要がある。このため、このドライバは、相応する駆動能力を有していなければならない。あるいは、駆動力が不足してしまうと、読み出しに要する時間が長くなってしまう。しかしながら、本発明を適用することで、正しくデータを読み出すためのマージンを向上することができる。
【００５２】
例えば前記図１に示されるように、前記メモリセルＳｉｊへとＮチャネルＭＯＳトランジスタを用いた場合、ビットデータの読み出しに際して、前記ビット線ＢＬｊ をＨ状態へとプリチャージするような回路を備えてもよい。例えば後述する第１実施例のように、プリチャージトランジスタＴ０〜Ｔｎ 等を備えるようにしてもよい。これは、該ＮチャネルＭＯＳトランジスタのソースまでの配線抵抗が、一点鎖線で示される如く前記グランドＧＮＤへと接続するよりも、破線で示される如く前記ワード線ＷＬｉ へと接続する方が大きい場合である。
【００５３】
あるいは、例えば前記図２に示される如く、前記メモリセルＳｉｊへとＰチャネルＭＯＳトランジスタを用いるようにした場合には、ビットデータの読み出しに際して、その前記ビット線ＢＬｊ をＬ状態へとプリチャージするような回路を備えるようにしてもよい。即ち、図４を用いて後述する第２実施例のような、プリチャージトランジスタＴ０〜Ｔｎ 等を用いたプリチャージ動作を行う回路を備えるようにしてもよい。
【００５４】
なお、前記図１において、前記メモリセルＳｉｊへと“０”のビットデータを固定的に記憶させる場合には、前記図６に示したＲＯＭのメモリセルと同様、そのＮチャネルＭＯＳトランジスタのソースは前記グランドＧＮＤへと接続される。一方、この図１においては、“１”のビットデータを固定的に記憶させる場合には、前記図６に示した従来のものとは異なり、そのＮチャネルＭＯＳトランジスタのソースは前記ワード線ＷＬｉ へと接続するものである。
【００５５】
ここで、この図１に示されるような前記メモリセルＳｉｊについては、前記ワード線ＷＬｉ は、該メモリセルＳｉｊのＮチャネルＭＯＳトランジスタのゲートへと接続させる都合上、該ＮチャネルＭＯＳトランジスタのソースにも接近しているものである。従って、この図１においては、従来にはない、前記メモリセルＳｉｊのそのＮチャネルＭＯＳトランジスタのソースと前記ワード線ＷＬｉ との間を接続する配線を配慮しなければならないが、これによって該メモリセルＳｉｊのレイアウト面積は大幅に大きくなることはない。
【００５６】
同様に、前記図２に示されるように、本発明において前記メモリセルＳｉｊへとＰチャネルＭＯＳトランジスタを用いた場合であっても、該ＰチャネルＭＯＳトランジスタのソースに対して前記ワード線（ＷＬｉ バー）は接近して設けられている。従って、このようにＰチャネルＭＯＳトランジスタを用いた場合にあっても、そのメモリセルＳｉｊの大きさは、従来に比べほとんど同一と考えることができる。
【００５７】
【実施例】
以下、図を用いて本発明の実施例を詳細に説明する。
【００５８】
図３は、本発明が適用されたＲＯＭの第１実施例の主要部の回路図である。
【００５９】
この図３に示される本第１実施例のＲＯＭには、前記図６の従来のＲＯＭと同様のビットデータのパターンが、各アドレスへと記憶されているものである。又、この図３に示されるＲＯＭは、前記図６を用い前述した従来のＲＯＭに対して、前記図１に示されるようなＮチャネルＭＯＳトランジスタを用いた本発明が適用された前記メモリセルＳｉｊを用いたものである。
【００６０】
即ち、従来、前記図６においては、“１”のビットデータを固定的に記憶させるため、その前記メモリセルＳｉｊの前記ＮチャネルＭＯＳトランジスタのそのドレインと、該メモリセルＳｉｊに対応する前記ビット線ＢＬｊ との間が未接続とされ、開放とされていた。これに対して、本第１実施例においては、このように“１”のビットデータを固定的に記憶させる際には、その前記メモリセルＳｉｊの前記ＮチャネルＭＯＳトランジスタのそのソースを、前記図１の破線に示される如く、そのメモリセルＳｉｊに対応する前記ワード線ＷＬｉ へと接続するようにしている。
【００６１】
又、本第１実施例においては、前記図６に示した従来のＲＯＭと同様、前記プリチャージトランジスタＴ０〜Ｔｎ 等を用いたプリチャージ動作を行うための回路を備えている。
【００６２】
又、本第１実施例の動作は、前記図７を用いて前述した従来のＲＯＭとほぼ同一である。特に、前記ワード線ＷＬ０〜ＷＬｍ や前記プリチャージ線（Φｐｒバー）等に入力する信号のタイミングや、これに伴って前記ビット線ＢＬ０〜ＢＬｎ へ現われる信号の様子、又、前記ビットデータ出力端子ＤＯから出力される信号のタイミング等は、前記図６に示した従来のＲＯＭと同様である。
【００６３】
以上説明したような本第１実施例においても、本発明を適用することで、集積度の低下を抑えながら、読み出されるビットデータに対する、他配線、例えば読み出されるビットデータにかかるビット線に隣接する他のビット線による干渉等をより低減することができる。従って、ノイズの影響をより低減し、読み出されるビットデータの誤り読み出しのマージンをより向上することが可能である。
【００６４】
例えば、本第１実施例に用いられる前記メモリセルＳｉｊの大きさについては、前記図６等を用いて前述した従来のＲＯＭに用いられる前記メモリセルＳｉｊと全く同一となっている。
【００６５】
又、本第１実施例では、前記図７での前記時刻 ｔ１５〜前記時刻 ｔ１６間のような前記メモリセルＳ００の“１”ビットデータを読み出す場合であっても、対応する前記ビット線ＢＬ０は、ビット線ＢＬ０の電位が（Ｖｄｄ−Ｖｔ ）以下ではフローティング状態とはならない。従って、前記図７での隣接する前記ビット線ＢＬ１の影響も比較的小さい。即ち、この図７のタイムチャートで、実線及び破線で示される前記ビット線ＢＬ０の信号の如く、前記時刻 ｔ１５〜前記時刻 ｔ１６間で本来Ｈ状態でなければならない電圧の下降は、実線及び一点鎖線で示される従来のものに比べて比較的小さく抑えられている。
【００６６】
図４は、本発明が適用されたＲＯＭの第２実施例の主要部を示す回路図である。
【００６７】
この図４においては、前記図６に示した従来のＲＯＭと同じ複数のビットデータの値のパターンを各アドレスへ記憶する、又、前記第１実施例のＲＯＭと同じ複数のビットデータのパターンを各アドレスへ記憶する、第２実施例のＲＯＭの主要部の回路が示されている。特に、本第２実施例については、前記図６の従来のもの及び前記第１実施例とは異なり、ビットデータを固定的に記憶する各メモリセルＳ００〜Ｓｍｎそれぞれが、ＮチャネルＭＯＳトランジスタではなく、ＰチャネルＭＯＳトランジスタが用いられている。
【００６８】
このように、本第２実施例にあっては、前記図６の従来のＲＯＭや前記第１実施例とは、このように前記メモリセルＳ００〜Ｓｍｎが異なっているため、これら従来のものや前記第１実施例とは種々の点で異なっている。
【００６９】
即ち、まず第１に本実施例のそれぞれの前記メモリセルＳ００〜Ｓｍｎへ接続されているワード線の信号は負論理（Ｌ状態でアクティブ）となっている。即ち、ワード線（ＷＬ０バー）〜（ＷＬｍ バー）となっている。又、本第２実施例で用いられる前記プリチャージトランジスタＴ０〜Ｔｎ には、ＮチャネルＭＯＳトランジスタが用いられている。更に、本実施例のこれらプリチャージトランジスタＴ０〜Ｔｎ に用いられているプリチャージ信号線は、正論理（Ｈ状態でアクティブ）であり、プリチャージ信号線Φｐｒとなっている。
【００７０】
又、本第２実施例で用いられる合計（（ｍ ＋１）×（ｎ ＋１））個の前記メモリセルＳ００〜Ｓｍｎは、前記図２を用いて前述したようなものである。本第２実施例で用いられるこれらメモリセルＳ００〜Ｓｍｎへ用いられる各ＰチャネルＭＯＳトランジスタのソースは、それぞれの前記メモリセルＳ００〜Ｓｍｎに固定的に記憶すべきビットデータの値に応じて接続されている。即ち、“１”を記憶させる場合には、そのソースは電源ＶＤＤへと接続される。一方、“０”のビットデータを固定的に記憶させる場合には、そのソースは、その前記ＰチャネルＭＯＳトランジスタのゲートが接続されている、対応する前記ワード線（ＷＬ０バー）〜（ＷＬｍ バー）のいずれか１本へと、該ゲートと共に接続されている。
【００７１】
図５は、本第２実施例の動作を示すタイムチャートである。
【００７２】
この図５においては、前記図４に示された、前記プリチャージ信号線Φｐｒを伝達する信号と、前記ワード線（ＷＬ０バー）及び（ＷＬ１バー）それぞれを伝達する信号と、前記ビット線ＢＬｎ を伝達する信号とのタイムチャートが示されている。
【００７３】
本実施例のこの図５のタイムチャートと、前記図６に示される従来のＲＯＭの動作及び前記第１実施例のＲＯＭの動作を示した前記図７のタイムチャートとについては、これらタイムチャート間の相互の比較ができるよう、前記時刻 ｔ１１〜前記時刻 ｔ１６は相互に対応する時刻となっており、同一タイミングについて示されるものである。
【００７４】
これら図５と図７のタイムチャートを相互に比較して明らかな通り、まず、本第２実施例については、従来のものや前記第１実施例のものに比べ、前記プリチャージ信号Φｐｒ、前記ワード線（ＷＬ０バー）及び（ＷＬ１バー）については、前記図７に示されるものと、論理が反対であり、Ｈ状態とＬ状態が逆となっている。又、前記図７においては、前記ビット線ＢＬ０の信号のタイミングが示されているのに対し、この図５においては、前記ビット線ＢＬｎ （最もＭＳＢ側のもの）のタイミングが示されている。
【００７５】
この図５のタイムチャートにおいて、実線及び破線で示される前記ビット線ＢＬｎ の信号が、本第２実施例によりものである。一方、この図５の実線及び一点鎖線で示される前記ビット線ＢＬｎ の信号は、本第２実施例に対する比較例である。この比較例は、前記図４に示される前記メモリセルＳ００〜Ｓｍｎのうちで“０”を記憶するものについては、本発明を適用せずにその前記ＰチャネルＭＯＳトランジスタのドインを未接続とし開放としたものである。
【００７６】
この比較例では、前記図５のタイムチャートの前記時刻 ｔ１５〜前記時刻 ｔ１６間で前記メモリセルＳ１ｎ へと固定的に記憶されるビットデータを読み出す際、該メモリセルＳ１ｎ の前記ＰチャネルＭＯＳトランジスタのそのドレインが未接続とされているため、前記ビット線ＢＬｎ がフローティング状態となり、隣接するビット線ＢＬ（ｎ−１ ）の影響を受けてしまっている。即ち、このような比較例では、前記時刻 ｔ１５〜前記時刻 ｔ１６間で、前記ビット線ＢＬｎ の信号の論理状態が本来Ｌ状態でなければならないところ、一点鎖線で示されるように、その電圧レベルが上昇してしまっている。
【００７７】
比較して、この図５において、本第２実施例では、前記メモリセルＳ１ｎ のように“０”のビットデータを固定的に記憶するものを読み出す場合であっても、対応する前記ビット線ＢＬｎ は、ビット線ＢＬｎ の電位が前記閾値電圧Ｖｔ 以下ではフローティング状態とはならない。従って、隣接する前記ビット線ＢＬ（ｎ−１ ）の影響も比較的小さい。即ち、この図５のタイムチャートで、実線及び破線で示される前記ビット線ＢＬｎ の信号の如く、前記時刻 ｔ１５〜前記時刻 ｔ１６間で本来Ｌ状態でなければならない電圧の上昇は、比較的小さく抑えられている。
【００７８】
以上説明したように、本第２実施例においても、本発明を適用することで、集積度の低下を抑えながら、読み出されるビットデータに対する、他配線、例えば読み出されるビットデータにかかるビット線に隣接する他のビット線による干渉等をより低減することができる。従って、ノイズの影響をより低減し、読み出されるビットデータの誤り読み出しのマージンをより向上することが可能である。
【００７９】
例えば、本第２実施例に用いられる前記メモリセルＳｉｊの大きさについては、前述した比較例のＲＯＭに用いられる前記メモリセルＳｉｊと全く同一となっている。
【００８０】
【発明の効果】
以上説明した通り、本発明によれば、集積度の低下を抑えながら、読み出されるビットデータに対する、他配線の信号による干渉等によるノイズの影響をより低減し、読み出される該ビットデータの、誤り読み出しのマージンをより向上することができるＲＯＭを提供することができるという優れた効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の要旨を示すＮチャネルＭＯＳトランジスタを用いたメモリセルの一例の回路図
【図２】本発明の要旨を示すＰチャネルＭＯＳトランジスタを用いたメモリセルの一例の回路図
【図３】本発明が適用された読み出し専用半導体記憶装置の第１実施例の主要部の回路図
【図４】本発明が適用された読み出し専用半導体記憶装置の第２実施例の主要部の回路図
【図５】前記第２実施例の動作を示すタイムチャート
【図６】従来の一般的な読み出し専用半導体記憶装置の主要部の回路図
【図７】前記第１実施例及び前記従来例の動作を示すタイムチャート
【符号の説明】
１０…カラムセレクタ
１２…読み出し回路
Ｓ００〜Ｓ０ｎ 、Ｓ１０〜Ｓ１ｎ 、・・・、Ｓｍ ０〜Ｓｍｎ…メモリセル
ＢＬ０〜ＢＬｊ 〜ＢＬｎ …ビット線
ＷＬ０〜ＷＬｉ 〜ＷＬｍ …ワード線（正論理のもの）
（ＷＬ０バー）〜（ＷＬｉ バー）〜（ＷＬｍ バー）…ワード線（負論理のもの）
Φｐｒ…プリチャージ信号線（正論理のもの）
（Φｐｒバー）…プリチャージ信号線（負論理のもの）
Ｔ０〜Ｔｎ …プリチャージトランジスタ
ｔ１１〜 ｔ１６…時刻
ＶＤＤ…電源（電源線）
ＧＮＤ…グランド（グランド線）
ＤＯ…ビットデータ出力端子
Claims (1)
- 固定的に記憶させるビットデータに対応して複数設けられたメモリセルの、各ワードアドレスに対応して設けられている複数本のワード線のうちの１本を、当該読み出し専用半導体記憶装置の外部から入力されるアドレス信号に従って選択し、選択されたそのワード線をアクティブ状態とし、これによって、該ワード線に対応するメモリセルに予め固定的に記憶されているビットデータを、該メモリセルに対応するビット線を経由し、当該読み出し専用半導体記憶装置の外部へと読み出すようにした読み出し専用半導体記憶装置において、
それぞれの前記メモリセルとして、そのゲートがそれぞれの前記メモリセルに対応する前記ワード線に接続されたＭＯＳトランジスタを有し、
それぞれの前記メモリセルの前記ＭＯＳトランジスタのそのドレインが、それぞれの前記メモリセルに対応する前記ビット線に接続され、
それぞれの前記メモリセルの前記ＭＯＳトランジスタのそのソースが、それぞれの前記メモリセルへと固定的に記憶すべきビットデータのその値に応じて、電源供給に関する配線に接続されているか、又は、その前記ＭＯＳトランジスタのゲートが接続されている対応する前記ワード線へと該ゲートと共に接続されていることを特徴とする読み出し専用半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20470694A JP3549025B2 (ja) | 1994-08-30 | 1994-08-30 | 読み出し専用半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20470694A JP3549025B2 (ja) | 1994-08-30 | 1994-08-30 | 読み出し専用半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
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| JPH0869699A JPH0869699A (ja) | 1996-03-12 |
| JP3549025B2 true JP3549025B2 (ja) | 2004-08-04 |
Family
ID=16494971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20470694A Expired - Lifetime JP3549025B2 (ja) | 1994-08-30 | 1994-08-30 | 読み出し専用半導体記憶装置 |
Country Status (1)
| Country | Link |
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1994
- 1994-08-30 JP JP20470694A patent/JP3549025B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH0869699A (ja) | 1996-03-12 |
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