JP3544532B2

JP3544532B2 - Viterbi decoder

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Publication number: JP3544532B2
Application number: JP2001175932A
Authority: JP
Inventors: 透高道; 武鬼沢
Original assignee: NEC Corp; Nippon Telegraph and Telephone Corp
Current assignee: NEC Corp; Nippon Telegraph and Telephone Corp
Priority date: 2001-06-11
Filing date: 2001-06-11
Publication date: 2004-07-21
Anticipated expiration: 2021-06-11
Also published as: JP2002368628A

Description

【０００１】
【発明の属する技術分野】
本発明はビタビアルゴリズムを用いた最尤復号装置に利用する。ビタビアルゴリズムでは、あらかじめパスメモリ回路に設けられた複数のパスの中から尤度の優れるものを選択し、生き残りパスを得ることにより送信信号の誤り訂正を行うが、本発明は、このパスメモリ回路に設けられたパスの段数を可変する技術に関する。
【０００２】
【従来の技術】
ビタビ復号器は、無線アクセスシステムや衛星通信システムなどの情報通信システムで、効率的に誤り訂正を行うために用いられる回路である。これは受信回路に配備され、ビタビアルゴリズムによる最尤復号法により、受信信号と、想定される送信信号とを比較して、想定される送信信号の中から最も確からしい系列を復号信号として採用し、誤り訂正を行う回路である。
【０００３】
図３はビタビ復号器の構成例である。符号７はブランチメトリック計算回路、符号８はＡＣＳ（ＡｄｄＣｏｍｐａｒｅＳｅｌｅｃｔ）回路、符号９はメトリックメモリ回路、符号１０はパスメモリ回路である。
【０００４】
ブランチメトリック計算回路７には、送信側の畳み込み符号化器によって畳み込み処理が行われた２系列のデータ符号列ＩｎとＱｎが、周期ｆ［Ｈｚ］のクロック信号ＣＬＫに同期して入力される。このブランチメトリック計算回路７は、このビタビ復号器の拘束長をｋとして、２^ｋ本の枝（ブランチ）用のブランチメトリック信号ＢＭ０〜ＢＭ（２^ｋ−１）を生成する。この２^ｋ本のブランチメトリック信号は、ＡＣＳ回路８に入力される。
【０００５】
このＡＣＳ回路８の中には拘束長ｋによって定まる計２^ｋ−１個の状態が規定され、ブランチメトリック計算回路７より入力されるブランチメトリック値ＢＭ０〜ＢＭ（２^ｋ−１）およびメトリックメモリ回路９から入力される現在のメトリック値ＭＰ０〜ＭＰ（２^ｋ−１−１）を用いて、各状態０〜２^ｋ−１−１毎に新メトリック値ＭＮ０〜ＭＮ（２^ｋ−１−１）を算出してメトリックメモリ回路９に対して出力するとともに、パスセレクト信号ＰＳ０〜ＰＳ（２^ｋ−１−１）をパスメモリ回路１０に対して出力する。このパスセレクト信号ＰＳ０〜ＰＳ（２^ｋ−１−１）は、各状態０〜２^ｋ−１−１毎に二つのメトリック値を算出して、そのメトリック値のうちの尤度の優れるものを示す選択信号であり、トレリス線図を考えたときに、このパスセレクト信号にしたがってパスを選んで行けば、生き残りパスが得られるものである。
【０００６】
パスメモリ回路１０は、ＡＣＳ回路８からパスセレクト信号ＰＳ０〜ＰＳ（２^ｋ−１−１）を受け取り、逐次その情報に基づいて受信データを保持して行く回路であり、生き残りパスを記憶する役割を持つ。
【０００７】
図４は従来のパスメモリ回路の構成例を説明する図である。図４に示すパスメモリ回路は１１−１〜１１−Ｎまでの計Ｎ段（Ｎは任意の正の整数）の記憶回路が縦続接続されており、各記憶回路１１−ｍ（ｍは１以上、Ｎ以下の正の整数）は、２^ｋ−１個の記憶要素回路１２−ｍ−１〜１２−ｍ−２^ｋ−１で構成される。つまり、各段１１−ｍは、状態番号０〜２^ｋ−１−１に応じた記憶要素回路を有している。
【０００８】
図４は拘束長ｋ＝３のパスメモリ回路構成を示しており、任意のｍ段目のパスメモリ記憶回路１１−ｍは、１２−ｍ−１〜１２−ｍ−４の４個の記憶要素回路で構成されている。任意の記憶要素回路１２−ｍ−ｊ（ｊは１以上２^ｋ−１以下の正の整数）は、それぞれ１個の２−１セレクタ回路と１個のフリップフロップ回路で構成される。これらのフリップフロップ回路は周期ｆ［Ｈｚ］のクロック信号ＣＬＫにしたがって動作する。また、各２−１セレクタ回路も、ＣＬＫに同期したパスセレクト信号に基づいて動作し、任意の記憶要素回路１２−ｍ−ｊ（ｊは１以上２^ｋ−１以下の正の整数）の２−１セレクタ回路は、パスセレクト信号ＰＳ（ｊ−１）により切り替わる。
【０００９】
このように、このパスメモリ回路は、Ｎ×２^ｋ−１個のフリップフロップ回路がクロックＣＬＫの周期ｆ［Ｈｚ］毎に同時動作し、逐次、次段の記憶回路に選択データ信号を転送してゆく。最終的に、最終段１１−Ｎの２^ｋ−１個（ここでは４個）の各状態番号の出力信号に、生き残りパスのデータが出力される。したがって、パスメモリ回路１０での処理遅延はＮクロックとなる。
【００１０】
ビタビ復号器の復号データとして、２^ｋ−１個の各状態番号の出力データ信号のうち、ＡＣＳ回路でのメトリック値の尤度が最も優れるものと同一状態番号のデータを、このビタビ復号器の復号データ出力するＭＬ法（ＭａｘｉｍｕｍＬｉｋｅｌｉｈｏｏｄ法）や、記憶回路１１−Ｎの２^ｋ−１個の出力データ信号の内容のうち、“０”が過半数を占めるのか、“１”が過半数を占めるのかを１クロック毎に調べ、優勢な方のデータをこのビタビ復号器の復号データとして出力してゆくＭＪ法（Ｍａｊｏｒｉｔｙ法）などがある。
【００１１】
次に、無線アクセスシステムの一つとして標準化活動が進められている、ＩＥＥＥ８０２．１１ａ／Ｄ７．０（１９９９）の無線ＬＡＮ（ＬｏｃａｌＡｒｅａＮｅｔｗｏｒｋ）システムについて説明する。図５はＩＥＥＥ８０２．１１ａ／Ｄ７．０で規定される無線ＬＡＮシステムの変復調回路において使用されるパケットフレームのフォーマットを示した図である。
【００１２】
パケットフレームは２４ビットのＳＩＧＮＡＬシンボル領域と、ビット長可変のデータシンボル領域で構成される。ＳＩＧＮＡＬシンボル領域は、４ビット長のＲＡＴＥ領域、予備（Ｒｅｓｅｒｖｅｄ）領域１ビット、１２ビット長のＬＥＮＧＴＨ領域、パリティビット１ビット、およびＴＡＩＬビット６ビットで構成される。一方、データシンボル領域は、ＳＥＲＶＩＣＥ領域１６ビット、可変ビット長のＰＳＤＵ（ＰＨＹｓｕｂｌａｙｅｒＳｅｒｖｉｃｅＤａｔａＵｎｉｔｓ）領域、６ビット長のＴＡＩＬ領域、可変ビット長のＰＡＤ領域で構成される。このうち、ＳＩＧＮＡＬシンボルのＬＥＮＧＴＨ領域には、データシンボルのＰＳＤＵ領域のビット長が格納されており、ＲＡＴＥ領域には、このデータシンボルの変調速度が格納されている。
【００１３】
変調回路では、ＳＩＧＮＡＬシンボル領域をＢＰＳＫ（ＢｉｎａｒｙＰｈａｓｅＳｈｉｆｔＫｅｙｉｎｇ）方式で変調し、データシンボル領域は、ＳＩＧＮＡＬシンボルのＲＡＴＥ領域に記された変調速度にしたがって、ＢＰＳＫ方式、ＱＰＳＫ（ＱｕａｄｒａｔｕｒｅＰｈａｓｅＳｈｉｆｔＫｅｙｉｎｇ）方式、１６ＱＡＭ（ＱｕａｄｒａｔｕｒｅＡｍｐｌｉｔｕｄｅＭｏｄｕｌａｔｉｏｎ）方式、６４ＱＡＭ方式のいずれかの変調方式で変調を行う。
【００１４】
復調回路では、ＳＩＧＮＡＬシンボル領域はＢＰＳＫ方式で復調し、データシンボル領域は、このＳＩＧＮＡＬシンボル領域のＲＡＴＥ領域に記された変調速度に応じて、ＢＰＳＫ方式、ＱＰＳＫ方式、１６ＱＡＭ方式、６４ＱＡＭ方式により復調を行う。
【００１５】
図６は受信回路の構成例である。符号１５は復調回路、符号１６はビタビ復号器、符号１７はＲＡＴＥ判定回路である。復調回路１５はＳＩＧＮＡＬシンボル領域をＢＰＳＫ方式で復調する。復調されたＳＩＧＮＡＬシンボル領域はビタビ復号器１６に入力され、そこで誤り訂正を行った後に、ＲＡＴＥ判定回路１７に入力される。ＲＡＴＥ判定回路１７では、ＲＡＴＥ領域を検出し、そこに書き込まれている変調速度を判定し、復調方式切替信号を復調回路１５に対して出力する。また、ビタビ復号器１６では、ＳＩＧＮＡＬシンボル領域の復号が終了すると、回路を全てリセットし、引き続き到着するデータシンボル領域の復号に備える。復調回路１５は、復調方式切替信号にしたがって復調方式をＢＰＳＫ方式、ＱＰＳＫ方式、１６ＱＡＭ方式、６４ＱＡＭ方式に切り替えて、データシンボル領域の復調を行う。復調されたデータシンボル領域もビタビ復号器１６で誤り訂正され、データ信号として出力される。
【００１６】
ここで、ビタビ復号器１６のパスメモリ長として、６０段以上の場合に誤り訂正能力が高まることが良く知られている。ＩＥＥＥ８０２．１１ａで規定される無線ＬＡＮシステムでもパスメモリ長を６０段とする場合を考える。この場合に、データシンボル領域の復号では、データシンボルが６０ビットよりも大きい場合は、６０段あるパスメモリが全て誤り訂正のために機能するが、ＳＩＧＮＡＬ領域の復号に際しては、ＳＩＧＮＡＬシンボル領域は２４ビットしかないため、６０段のうちのはじめの２４段のみで誤り訂正が行われ、後ろの３６段は機能せず、固定遅延としてＳＩＧＮＡＬシンボル領域の出力を遅らせる働きをするのみである。
【００１７】
ＩＥＥＥ８０２．１１ａで規定される無線ＬＡＮシステムは、アクセス方式としてＣＳＭＡ／ＣＡ（ＣａｒｒｉｅｒＳｅｎｓｅＭｕｌｔｉｐｌｅＡｃｃｅｓｓ／ＣｏｌｌｉｓｉｏｎＡｖｏｉｄａｎｃｅ）が使用されている。ＣＳＭＡ／ＣＡ方式では、送受信処理時間を短縮すると伝送効率が向上する。したがって、ビタビ復号器での処理遅延を短縮すると、無線ＬＡＮシステムの伝送効率が向上する。特に、ＳＩＧＮＡＬ領域の復号遅延を短縮して、ＲＡＴＥ判定回路１７で速くＲＡＴＥを検出し、早急に復調回路１５に変調速度情報を転送することができれば、復調回路１５では早めに復調方式の変更を行うことができる。しかし、ビタビ復号器での処理遅延が大きく、ＳＩＧＮＡＬ領域の復号に時間がかかり復調回路１５になかなか変調速度情報が届かない場合は、復調回路１５では、変調速度情報がＲＡＴＥ判定回路１７より届くまで、データシンボル領域の復号開始を待ち、その結果、受信処理時間が伸び、伝送効率の低下を招く。
【００１８】
したがって、ＳＩＧＮＡＬシンボル領域の復号に際しては、ビタビ復号器１６ではパスメモリ長をＳＩＧＮＡＬシンボル長にあわせて短くし、単に固定遅延としてのみ挿入される部分を使用しない構成として、復号遅延を短縮することが効果的である。
【００１９】
ビタビ復号器のパスメモリ段数を変更する従来例として、公開特許公報昭６３−１６６３３２号がある。図７に、その構成例を示す。全体のパスメモリ長をＮ段として、Ｍ段目（Ｍは１以上Ｎ−１以下の正の整数）の記憶回路１１−Ｍの出力と、最終段である１１−Ｎの出力を２−１セレクタ回路１３−１〜１３−４により、制御信号ＳＥＬによって選択出力することで、パスメモリ長をＮ段もしくはＭ段に可変設定とするものである。符号１４−１〜１４−４はフリップフロップ回路であり、リタイミングを行うことで、２−１セレクタ回路によって生じる出力波形上のひげなどの誤パルスを除去するために配備する。
【００２０】
【発明が解決しようとする課題】
このような従来のパスメモリ長が可変のビタビ復号器の第一の問題点としては、復号遅延が大きいことが挙げられる。その理由は、図７のパスメモリ回路では、２−１セレクタ回路１３−１〜１３−４の出力をフリップフロップ回路１４−１〜１４−４でリタイミングする必要があり、パスメモリ回路での処理遅延は、パスメモリ長がＮ段のときは、Ｎ＋１クロック、パスメモリ長がＭ段のときはＭ＋１クロックとなる。
【００２１】
また、ここではパスメモリ長をＮ段とＭ段の長短２段階に設定する場合であるが、さらに、Ｋ種類（Ｋは３以上の正の整数）以上に設定する場合には、２−１セレクタ回路１３−１〜１３−４のかわりに、Ｋ−１セレクタ回路を配備することになる。Ｋが大きく、そのセレクタ動作が１クロック内に終了しない場合には、Ｋ−１セレクタ回路中に、さらにフリップフロップ回路によるリタイミングが必要になり、処理遅延の増加が顕著になる。
【００２２】
ＣＳＭＡ／ＣＡ方式のように、処理遅延が伝送効率すなわちスループットに大きく影響を与えるアクセス方式では、この処理遅延の増大は問題である。
【００２３】
また、第二の問題点としては、消費電力が大きいことが挙げられる。その理由は、図７のパスメモリ回路では、パスメモリ長をＭ段の短設定とした場合であっても、Ｎ段の長設定時と同様にすべての段数のフリップフロップ回路が動作し、すなわち、短設定時には使用していないＭ＋１段目からＮ段目のフリップフロップ回路まで動作し、無駄な消費電力を発生する。
【００２４】
本発明は、このような背景に行われたものであって、処理遅延を低減することができるパスメモリ長が可変なビタビ復号器を提供することを目的とする。本発明は、消費電力の低減を図ることができるパスメモリ長が可変なビタビ復号器を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明は、パスメモリ長が可変でありながら、処理遅延を低減させることができる。すなわち、ビタビ復号器のパスメモリ回路をパスメモリ長可変設定構成とする場合に、リタイミングを行うための回路を別途設ける必要がなく、記憶回路の出力タイミングをそのまま用いることができるため、回路遅延の増加無しに長短設定を行うことができる。特に、ＩＥＥＥ８０２．１１ａで規定される無線ＬＡＮシステムでは、パスメモリ長を長短設定できることが伝送効率を向上するためには不可欠であるが、本発明に基づいたパスメモリ回路では、パスメモリ回路での処理遅延が増加せずに、パスメモリ長を可変にできることから、復調回路の処理遅延が短くなり、回線使用率、すなわち伝送効率を向上することができる。したがって、無線ＬＡＮシステムをはじめとする受信回路において伝送効率を向上することができる。
【００２６】
また、本発明は、パスメモリ回路での消費電力を低減することができる。すなわち、パスメモリ長を短設定とする場合に、イネーブル信号によって使用しない部分のフリップフロップ回路の動作を停止させることができる。パスメモリ回路はＮ×２^ｋ−１個（Ｎは最大のパスメモリ段数、ｋは拘束長）のフリップフロップ回路を有し、通常は、その全てが１クロック毎に動作するため、消費電力は増加する。しかし、本発明に基づいたパスメモリ回路では、短設定でＭ段構成とした場合には、未使用の（Ｎ−Ｍ）×２^ｋ−１個のフリップフロップ回路を停止させることができるため、その分、消費電力を低減することができる。この効果はＭが小さく、また、拘束長ｋが大きい場合により顕著になる。なお、低消費電力化の結果として、例えば無線ＬＡＮ装置のように携帯型パーソナルコンピュータや携帯端末中に該ビタビ復号器を含んだ受信回路を組み込み、このパーソナルコンピュータや携帯端末から電源を供給する場合には、このパーソナルコンピュータ装置あるいは携帯端末装置内のバッテリ装置などの電源装置の消費電力を減らすことができる。その結果として、このバッテリ装置の小型化や、長時間動作が可能になる。
【００２７】
すなわち、本発明は、Ｎ段縦続接続された記憶回路を備え、この記憶回路は、拘束長ｋとするときに２^ｋ−１個の記憶要素回路をそれぞれ含み、この記憶要素回路は、到来する入力のうち“１”または“０”のいずれかの入力を選択する第一のセレクタ回路とこの第一のセレクタ回路の選択結果にしたがって“１”または“０”のいずれかの出力を保持するフリップフロップ回路とを含むビタビ復号器である。
【００２８】
ここで、本発明の特徴とするところは、１以上の前記記憶回路に含まれる前記記憶要素回路には、１段目の前記記憶回路に到来する入力が接続される第二のセレクタ回路と、前記第一のセレクタ回路と前記フリップフロップ回路との間に介挿され前記第一のセレクタ回路の出力またはこの第二のセレクタ回路の出力のいずれかを選択する第三のセレクタ回路とを備えたところにある。
【００２９】
Ｎ−Ｍ＋１段目の前記記憶回路に設けられた前記第三のセレクタ回路が前記第二のセレクタ回路の出力を選択したときには、１段目からＮ−Ｍ段目までの前記記憶回路の動作を停止させる手段を備えることが望ましい。
【００３０】
これにより、本発明では、パスメモリ長の短設定であるＭ段時と、長設定であるＮ段時のパスメモリ回路での処理遅延を、それぞれＭクロックとＮクロックとすることができる。
【００３１】
また、パスメモリ長の短設定（Ｍ段設定）時には、１段目からＮ−Ｍ段目までの記憶回路の動作を停止することによって、Ｎ×２^ｋ−１個あるフリップフロップ回路のうち、（Ｎ−Ｍ）×２^ｋ−１個のフリップフロップ回路の動作を停止させることができる。その分、パスメモリ長の短設定時には、無駄な回路動作が起こらず、消費電力を低減することができる。この効果は、拘束長ｋが大きく、短設定時のパスメモリ段数Ｍが小さいほど顕著になる。
【００３２】
【発明の実施の形態】
（第一実施例）
本発明第一実施例のパスメモリ回路の構成を図１を参照して説明する。図１は本発明第一実施例のビタビ復号器に用いられるパスメモリ長をＮ段、Ｍ段（Ｎ＞Ｍ；いずれも正の整数）の２段階に設定可能な、パスメモリ回路のブロック構成図である。拘束長ｋ＝３である。
【００３３】
本発明は、図１に示すように、Ｎ段縦続接続された記憶回路１−１〜１−Ｎを備え、この記憶回路１−１〜１−Ｎは、拘束長３とするときに４個の記憶要素回路をそれぞれ含み、この記憶要素回路は、到来する入力のうち“１”または“０”のいずれかの入力を選択する第一の２−１セレクタ回路２−１−１〜２−Ｎ−４とこの２−１セレクタ回路２−１−１〜２−Ｎ−４の選択結果にしたがって“１”または“０”のいずれかの出力を保持するフリップフロップ回路３−１−１〜３−Ｎ−４とを含むビタビ復号器である。
【００３４】
ここで、本発明の特徴とするところは、Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）に含まれる前記記憶要素回路には、１段目の記憶回路１−１への入力と同等の入力信号が接続される第二の２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４と、２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜４とフリップフロップ回路３−（Ｎ−Ｍ＋１）−１〜４との間に介挿され２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜４の出力またはこの２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４の出力のいずれかを選択する第三の２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４とを備えたところにある。
【００３５】
本発明第一実施例のビタビ復号器は、パスメモリ長を長設定（Ｎ段）と短設定（Ｍ段；Ｍは１以上、Ｎ未満の正の整数）に設定可能なパスメモリ回路の実施例であり、拘束長ｋ＝３の例である。
【００３６】
１−ｍ（ｍを１以上、Ｎ以下の正の整数）は、パスメモリｍ段目の記憶回路であり、１段目からＮ段目まで縦続接続されている。各段の記憶回路１−ｍは状態番号０〜３に応じた記憶要素回路を有している。ｊを１以上、４（＝２^ｋ−１）以下の正の整数として、符号２−ｍ−ｊは、ｍ段目の状態番号ｊの２−１セレクタ回路である。また、符号３−ｍ−ｊは、ｍ段目の状態番号ｊのフリップフロップ回路である。
【００３７】
そして、Ｎ−Ｍ＋１段目である記憶回路１−（Ｎ−Ｍ＋１）にのみ、パスセレクト信号ＰＳ０〜ＰＳ３に基づいて“０”または“１”を選択出力する２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４および制御信号ＳＥＬに基づいて２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜４の出力信号または２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４の出力信号を選択する２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４を配備した構成である。
【００３８】
また、Ｎ−Ｍ＋１段目からＮ段目のフリップフロップ回路３−（Ｎ−Ｍ＋１）−１〜３−Ｎ−４には、イネーブル信号ＥＮＢ１とリセット信号ＲＳＴ１を入力し、１段目からＮ−Ｍ段目のフリップフロップ回路３−１−１〜３−（Ｎ−Ｍ）−４には、イネーブル信号ＥＮＢ２およびリセット信号２を入力する。
【００３９】
イネーブル信号ＥＮＢ１は常時動作可能設定としてもよいし、図６の復調回路１５でＳＩＧＮＡＬシンボル領域もしくはデータシンボル領域を受信開始すると同時に動作可能設定に切り替えてもよい。また、イネーブル信号ＥＮＢ２は、ＳＥＬ信号によって制御を行い、長設定時は動作可能設定、短設定時は動作停止状態に設定してもよい。あるいは、復調回路１５でデータシンボル領域を受信開始すると同時に動作可能設定に切り替えてもよい。
【００４０】
リセット信号ＲＳＴ１とリセット信号ＲＳＴ２は同一信号としてもよいが、ＩＥＥＥ８０２．１１ａで規定された無線ＬＡＮの受信機に用いる場合には、ＲＳＴ１はＳＩＧＮＡＬシンボル領域の受信開始直前もしくは直後、および、データシンボル領域の受信開始直前もしくは直後に動作して、フリップフロップ回路をリセットする構成とし、一方、リセット信号ＲＳＴ２は、データシンボル領域受信開始直前もしくは直後に動作して、フリップフロップ回路をリセットする構成としてもよい。
【００４１】
次に、本発明第一実施例のビタビ復号器の動作を説明する。まず、制御信号ＳＥＬがパスメモリ短設定であるときを説明する。Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）の２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜５−（Ｎ−Ｍ＋１）−４は、２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４−（Ｎ−Ｍ＋１）−４からの出力を選択する。これにより、Ｎ−Ｍ＋１段目〜Ｎ段目までの記憶回路１−（Ｎ−Ｍ＋１）〜１−Ｎを用いた、パスメモリ長Ｍ段のパスメモリ回路が構成される。
【００４２】
この記憶回路１−（Ｎ−Ｍ＋１）〜１−Ｎは、パスセレクト信号ＰＳ０〜ＰＳ３にしたがって、１クロックＣＬＫ毎にパス選択結果を次段に逐次転送してゆく。そして、最終段の記憶回路１−Ｎの出力に復号結果出力が得られる。一連の入力データ系列の復号が終了したら、リセット信号ＲＳＴ１によって、フリップフロップ回路３−（Ｎ−Ｍ＋１）−１〜３−Ｎ−４をリセットする。
【００４３】
一方、１段目からＮ−Ｍ段目までの記憶回路１−１〜１−（Ｎ−Ｍ）は機能しなくてもよいため、イネーブル信号ＥＮＢ２によって、そのフリップフロップ回路３−１−１〜３−（Ｎ−Ｍ）−４の動作を停止させる。
【００４４】
ＩＥＥＥ８０２．１１ａのパケットフレームで考えると、まずＳＩＧＮＡＬシンボル領域が入力されるときにはビット長が２４ビットであり、２４段あれば復号が完了するのでＭ＝２４となる。記憶回路１−（Ｎ−Ｍ＋１）〜１−Ｎを用いたＳＩＧＮＡＬ領域２４ビットの復号が完了すると、リセット信号ＲＳＴ１によって、フリップフロップ回路３−（Ｎ−Ｍ＋１）−１〜３−Ｎ−４をリセットする。
【００４５】
次に、制御信号ＳＥＬがパスメモリ長設定であるときを説明する。Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）の２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜５−（Ｎ−Ｍ＋１）−４は、２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜２−（Ｎ−Ｍ＋１）−４からの出力を選択する。これによって、１段目〜Ｎ段目までの記憶回路１−１〜１−Ｎを用いた、パスメモリ長Ｎ段のパスメモリ回路が構成される。この場合には、１段目からＮ−Ｍ段目までの記憶回路１−１〜１−（Ｎ−Ｍ）のイネーブル信号は解除して、動作可能設定にする。
【００４６】
この記憶回路１−１〜１−Ｎは、パスセレクト信号ＰＳ０〜ＰＳ３にしたがって、１クロックＣＬＫ毎にパス選択結果を次段に逐次転送してゆく。そして、最終段の記憶回路１−Ｎの出力に復号結果出力が得られる。一連の入力データ系列の復号が終了したら、リセット信号ＲＳＴ１によって、フリップフロップ回路３−１−１〜３−Ｎ−４をリセットする。
【００４７】
ＩＥＥＥ８０２．１１ａのパケットフレームで考えると、データシンボル領域の復号に相当し、データ領域の復号動作が終了したら、リセット信号ＲＳＴ１およびＲＳＴ２によって、フリップフロップ回路３−１−１〜３−Ｎ−４をリセットする。
【００４８】
（第二実施例）
本発明第二実施例のパスメモリ回路の構成を図２を参照して説明する。図２は本発明第二実施例のビタビ復号器に用いられるパスメモリ長をＮ段、Ｌ段、Ｍ段（Ｎ＞Ｌ＞Ｍ；いずれも正の整数）の３段階に設定可能な、パスメモリ回路のブロック構成図である。拘束長ｋ＝３である。
【００４９】
符号１−ｍ（ｍを１以上、Ｎ以下の正の整数）は、パスメモリｍ段目の記憶回路であり、１段目からＮ段目まで縦続接続されている。各段の記憶回路１−ｍは状態番号０〜３に応じた記憶要素回路を有しており、ｊを１以上、４（＝２^ｋ−１）以下の正の整数として、符号２−ｍ−ｊは、ｍ段目の状態番号ｊの２−１セレクタ回路である。また、符号３−ｍ−ｊは、ｍ段目の状態番号ｊのフリップフロップ回路である。
【００５０】
そして、Ｎ−Ｍ＋１段目である記憶回路１−（Ｎ−Ｍ＋１）には、パスセレクト信号ＰＳ０〜ＰＳ３に基づいて“０”と“１”を選択出力する２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４および制御信号ＳＥＬ１に基づいて２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜４の出力信号および２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４の出力信号を選択する２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４を配備した構成である。
【００５１】
また、Ｎ−Ｌ＋１段目である記憶回路１−（Ｎ−Ｌ＋１）にもパスセレクト信号ＰＳ０〜ＰＳ３に基づいて“０”と“１”を選択出力する２−１セレクタ回路４−（Ｎ−Ｌ＋１）−１〜４および制御信号ＳＥＬ２に基づいて２−１セレクタ回路２−（Ｎ−Ｌ＋１）−１〜４の出力信号および２−１セレクタ回路４−（Ｎ−Ｌ＋１）−１〜４の出力信号を選択する２−１セレクタ回路５−（Ｎ−Ｌ＋１）−１〜４を配備した構成である。
【００５２】
そして、Ｎ−Ｍ＋１段目からＮ段目のフリップフロップ回路３−（Ｎ−Ｍ＋１）−１〜３−Ｎ−４には、イネーブル信号ＥＮＢ１とリセット信号ＲＳＴ１を入力し、Ｎ−Ｌ＋１段目からＮ−Ｍ段目のフリップフロップ回路３−（Ｎ−Ｌ＋１）−１〜３−（Ｎ−Ｍ）−４には、イネーブル信号ＥＮＢ２とリセット信号ＲＳＴ２を入力し、１段目からＮ−Ｌ段目のフリップフロップ回路３−１−１〜３−（Ｎ−Ｌ）−４には、イネーブル信号ＥＮＢ３およびリセット信号３を入力する。
【００５３】
イネーブル信号ＥＮＢ１は常時動作可能設定としてもよいし、このビタビ復号器１６にパケットフレームが入力されているときは常時動作可能設定としてもよい。イネーブル信号ＥＮＢ２は、制御信号ＳＥＬ１がパスメモリ長Ｍ段設定のときは動作停止設定としてよい。また、イネーブル信号ＥＮＢ３は、制御信号ＳＥＬ２がパスメモリ長Ｌ段設定のときは動作停止設定としてよい。また、リセット信号ＲＳＴ１とＲＳＴ２およびＲＳＴ３は同一信号としてもよい。
【００５４】
次に、本発明第二実施例のパスメモリ回路の動作を図２を参照して説明する。まず、制御信号ＳＥＬ１がパスメモリＭ段設定であるときを説明する。Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）の２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４は、２−１セレクタ回路４−（Ｎ−Ｍ＋１）−１〜４からの出力を選択する。これにより、Ｎ−Ｍ＋１段目〜Ｎ段目までの記憶回路１−（Ｎ−Ｍ＋１）〜１−Ｎを用いたパスメモリ長Ｍ段のパスメモリ回路が構成される。
【００５５】
この記憶回路１−（Ｎ−Ｍ＋１）〜１−Ｎは、パスセレクト信号ＰＳ０〜ＰＳ３にしたがい、１クロックＣＬＫ毎にパス選択結果を次段に逐次転送してゆく。そして、最終段の記憶回路１−Ｎの出力に復号結果出力が得られる。データ系列の復号が終了したら、リセット信号ＲＳＴ１により、フリップフロップ回路３−（Ｎ−Ｍ＋１）−１〜３−Ｎ−４をリセットする。
【００５６】
一方、１段目からＮ−Ｍ段目までの記憶回路１−１〜１−（Ｎ−Ｍ）は機能しなくてもよいため、イネーブル信号ＥＮＢ２およびＥＮＢ３によって、そのフリップフロップ回路３−１−１〜３−（Ｎ−Ｍ）−４の動作を停止させる。
【００５７】
次に、制御信号ＳＥＬ１およびＳＥＬ２がパスメモリＬ段設定であるときを説明する。この場合、Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）の２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４は、２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜４からの出力を選択する。そして、Ｎ−Ｌ＋１段目の記憶回路１−（Ｎ−Ｌ＋１）の２−１セレクタ回路５−（Ｎ−Ｌ＋１）−１〜４は、２−１セレクタ回路４−（Ｎ−Ｌ＋１）−１〜４からの出力を選択する。これにより、Ｎ−Ｌ＋１段目〜Ｎ段目までの記憶回路１−（Ｎ−Ｌ＋１）〜１−Ｎを用いた、パスメモリ長Ｌ段のパスメモリ回路が構成される。
【００５８】
この記憶回路１−（Ｎ−Ｌ＋１）〜１−Ｎは、パスセレクト信号ＰＳ０〜ＰＳ３にしたがい、１クロックＣＬＫ毎にパス選択結果を次段に逐次転送してゆく。そして、最終段の記憶回路１−Ｎの出力に復号結果出力が得られる。データ系列の復号が終了したら、リセット信号ＲＳＴ１およびＲＳＴ２により、フリップフロップ回路３−（Ｎ−Ｌ＋１）−１〜３−Ｎ−４をリセットする。
【００５９】
一方、１段目からＮ−Ｌ段目までの記憶回路１−１〜１−（Ｎ−Ｌ）は機能しなくてよいため、イネーブル信号ＥＮＢ３によって、そのフリップフロップ回路３−１−１〜３−（Ｎ−Ｌ）−４の動作を停止させる。
【００６０】
最後に、制御信号ＳＥＬ１およびＳＥＬ２がパスメモリＮ段設定であるときを説明する。この場合、Ｎ−Ｍ＋１段目の記憶回路１−（Ｎ−Ｍ＋１）の２−１セレクタ回路５−（Ｎ−Ｍ＋１）−１〜４は、２−１セレクタ回路２−（Ｎ−Ｍ＋１）−１〜２４からの出力を選択する。また、Ｎ−Ｌ＋１段目の記憶回路１−（Ｎ−Ｌ＋１）の２−１セレクタ回路５−（Ｎ−Ｌ＋１）−１〜４も２−１セレクタ回路２−（Ｎ−Ｌ＋１）−１〜４からの出力を選択する。これにより、１段目〜Ｎ段目までの記憶回路１−１〜１−Ｎを用いた、パスメモリ長Ｎ段のパスメモリ回路が構成される。
【００６１】
この記憶回路１−１〜１−Ｎは、パスセレクト信号ＰＳ０〜ＰＳ３にしたがい、１クロックＣＬＫ毎にパス選択結果を次段に逐次転送してゆく。そして、最終段の記憶回路１−Ｎの出力に復号結果出力が得られる。データ系列の復号が終了したら、リセット信号ＲＳＴ１およびＲＳＴ２およびＲＳＴ３により、フリップフロップ回路３−１−１〜３−Ｎ−４をリセットする。
【００６２】
以上はパスメモリ長を３段階に設定可能な場合の構成例であるが、同様に、４段階以上に設定可能なパスメモリ回路に適用してもよい。
【００６３】
また、本発明第一および第二実施例は、拘束長ｋ＝３の場合の実施例であるが、拘束長ｋを４以上とする場合にも用いてもよい。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、処理遅延を低減することができるとともに、消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明第一実施例のパスメモリ回路のブロック構成図。
【図２】本発明第二実施例のパスメモリ回路のブロック構成図。
【図３】ビタビ復号器のブロック構成図。
【図４】従来のパスメモリ回路のブロック構成図。
【図５】ＩＥＥＥ８０２．１１ａに規定される無線ＬＡＮシステムのパケットフレーム構成を説明する図。
【図６】ＩＥＥＥ８０２．１１ａの無線ＬＡＮシステム受信器のブロック構成図。
【図７】従来の可変長パスメモリ回路のブロック構成図。
【符号の説明】
１−ｍパスメモリのｍ段目の記憶回路
２−ｍ−ｊパスメモリｍ段目の状態番号ｊにおける２−１セレクタ回路
３−ｍ−ｊパスメモリｍ段目の状態番号ｊにおけるフリップフロップ回路
４−（Ｎ−Ｍ＋１）−１パスメモリＮ−Ｍ＋１段目の２−１セレクタ回路
５−（Ｎ−Ｍ＋１）−１パスメモリＮ−Ｍ＋１段目の２−１セレクタ回路
７ブランチメトリック計算回路
８ＡＣＳ回路
９メトリックメモリ回路
１０パスメモリ回路
１１−１〜１１−Ｎパスメモリの各段の記憶回路
１２−１−１〜１２−Ｎ−４各段内の記憶要素回路
１３−１〜１３−４２−１セレクタ回路
１４−１〜１４−４フリップフロップ回路
１５復調回路
１６ビタビ復号器
１７ＲＡＴＥ判定回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention is applied to a maximum likelihood decoding device using a Viterbi algorithm. In the Viterbi algorithm, an error correction of a transmission signal is performed by selecting a path having excellent likelihood from a plurality of paths provided in advance in a path memory circuit and obtaining a surviving path. The present invention relates to a technique for changing the number of stages of paths provided in a computer.
[0002]
[Prior art]
A Viterbi decoder is a circuit used for efficient error correction in an information communication system such as a wireless access system or a satellite communication system. This is arranged in the receiving circuit, and the maximum likelihood decoding method using the Viterbi algorithm is used to compare the received signal with the assumed transmission signal, and adopt the most probable sequence among the assumed transmission signals as the decoded signal. , A circuit for performing error correction.
[0003]
FIG. 3 shows a configuration example of the Viterbi decoder. Reference numeral 7 denotes a branch metric calculation circuit, reference numeral 8 denotes an ACS (Add Compare Select) circuit, reference numeral 9 denotes a metric memory circuit, and reference numeral 10 denotes a path memory circuit.
[0004]
The two-series data code strings In and Qn subjected to convolution processing by the convolutional encoder on the transmission side are input to the branch metric calculation circuit 7 in synchronization with a clock signal CLK having a period f [Hz]. The branch metric calculation circuit 7 calculates the constraint length of the Viterbi decoder as k, ^k Branch metric signals BM0 to BM (2 ^k -1) is generated. This 2 ^k The branch metric signal is input to the ACS circuit 8.
[0005]
The ACS circuit 8 has a total of 2 determined by the constraint length k. ^k-1 Branch metric values BM0 to BM (2 ^k -1) and the current metric values MP0 to MP (2) input from the metric memory circuit 9. ^k-1 -1), each state 0-2 ^k-1 New metric values MN0 to MN (2 ^k-1 -1) is calculated and output to the metric memory circuit 9, and the path select signals PS0 to PS (2 ^k-1 -1) is output to the path memory circuit 10. The path select signals PS0 to PS (2 ^k-1 -1) indicates each state 0 to 2 ^k-1 This is a selection signal that calculates two metric values for each -1 and indicates the one with the highest likelihood among the metric values. When considering a trellis diagram, a path is selected according to this path select signal. If you go, you will get a surviving pass.
[0006]
The path memory circuit 10 receives the path select signals PS0 to PS (2 ^k-1 -1) is a circuit for receiving and sequentially receiving data based on the information, and has a role of storing a surviving path.
[0007]
FIG. 4 is a diagram illustrating a configuration example of a conventional path memory circuit. In the path memory circuit shown in FIG. 4, a total of N stages (N is an arbitrary positive integer) of storage circuits 11-1 to 11-N are connected in cascade, and each storage circuit 11-m (m is 1 or more) , A positive integer less than or equal to N) is 2 ^k-1 Storage element circuits 12-m-1 to 12-m-2 ^k-1 It consists of. That is, each stage 11-m has a state number of 0 to 2 ^k-1 -1.
[0008]
FIG. 4 shows a path memory circuit configuration with a constraint length k = 3. An arbitrary m-th stage path memory storage circuit 11-m includes four storage elements 12-m-1 to 12-m-4. It is composed of circuits. Arbitrary storage element circuit 12-mj (j is 1 or more and 2 ^k-1 (The following positive integers) are each composed of one 2-1 selector circuit and one flip-flop circuit. These flip-flop circuits operate according to a clock signal CLK having a period f [Hz]. Each of the 2-1 selector circuits also operates based on a path select signal synchronized with CLK, and an arbitrary storage element circuit 12-mj (j is 1 or more and 2 ^k-1 The 2-1 selector circuit (the following positive integer) is switched by the path select signal PS (j-1).
[0009]
Thus, this path memory circuit has N × 2 ^k-1 The flip-flop circuits operate simultaneously at every cycle f [Hz] of the clock CLK, and sequentially transfer the selected data signal to the next-stage storage circuit. Finally, the final stage 11-N 2 ^k-1 The surviving path data is output to the output signals of each of the four (here, four) state numbers. Therefore, the processing delay in the path memory circuit 10 is N clocks.
[0010]
As decoded data of the Viterbi decoder, 2 ^k-1 ML method (Maximum Likelihood method) for outputting data having the same state number as that having the highest likelihood of the metric value in the ACS circuit among the output data signals of each state number, and outputting the decoded data of this Viterbi decoder. , 2 of the storage circuit 11-N ^k-1 It is checked every clock whether "0" occupies the majority or "1" occupies the majority of the contents of the output data signals, and the superior data is output as decoded data of this Viterbi decoder. The MJ method (Majority method) and the like are available.
[0011]
Next, a wireless LAN (Local Area Network) system of IEEE802.11a / D7.0 (1999), for which standardization activities are being promoted as one of the wireless access systems, will be described. FIG. 5 is a diagram showing a format of a packet frame used in a modulation / demodulation circuit of a wireless LAN system specified by IEEE 802.11a / D7.0.
[0012]
The packet frame is composed of a 24-bit SIGNAL symbol area and a variable-length data symbol area. The SIGNAL symbol area includes a 4-bit RATE area, a reserved (Reserved) area of 1 bit, a 12-bit LENGTH area, a parity bit of 1 bit, and a TAIL bit of 6 bits. On the other hand, the data symbol area includes a SERVICE area of 16 bits, a variable bit length PSDU (PHY subscriber Service Data Units) area, a 6-bit length TAIL area, and a variable bit length PAD area. Of these, the LENGTH area of the SIGNAL symbol stores the bit length of the PSDU area of the data symbol, and the RATE area stores the modulation speed of this data symbol.
[0013]
The modulation circuit modulates a SIGNAL symbol area by a BPSK (Binary Phase Shift Keying) scheme, and a data symbol area according to a modulation rate described in a RATE area of the SIGNAL symbol, a BPSK scheme, a QPSK (Quadrature Phase Shift Keying) scheme. Modulation is performed by one of 16 QAM (Quadrature Amplitude Modulation) method and 64 QAM method.
[0014]
In the demodulation circuit, the SIGNAL symbol area is demodulated by the BPSK method, and the data symbol area is demodulated by the BPSK method, QPSK method, 16QAM method, and 64QAM method in accordance with the modulation rate described in the RATE area of the SIGNAL symbol area. Do.
[0015]
FIG. 6 shows a configuration example of the receiving circuit. Reference numeral 15 denotes a demodulation circuit, reference numeral 16 denotes a Viterbi decoder, and reference numeral 17 denotes a RATE determination circuit. The demodulation circuit 15 demodulates the SIGNAL symbol area by the BPSK method. The demodulated SIGNAL symbol area is input to the Viterbi decoder 16, where it is subjected to error correction, and then input to the RATE determination circuit 17. The RATE determination circuit 17 detects the RATE area, determines the modulation speed written therein, and outputs a demodulation method switching signal to the demodulation circuit 15. When the decoding of the SIGNAL symbol area is completed, the Viterbi decoder 16 resets all the circuits and prepares for decoding of the data symbol area that subsequently arrives. The demodulation circuit 15 demodulates the data symbol area by switching the demodulation method to the BPSK method, the QPSK method, the 16QAM method, and the 64QAM method according to the demodulation method switching signal. The demodulated data symbol area is also error-corrected by the Viterbi decoder 16 and output as a data signal.
[0016]
Here, it is well known that the error correction capability increases when the path memory length of the Viterbi decoder 16 is 60 or more. Consider a case in which the path memory length is set to 60 levels even in a wireless LAN system defined by IEEE 802.11a. In this case, in the decoding of the data symbol area, if the data symbol is larger than 60 bits, all of the path memories having 60 stages function for error correction, but when decoding the SIGNAL area, the SIGNAL symbol area has 24 bits. Since there are only bits, error correction is performed only in the first 24 stages of the 60 stages, and the last 36 stages do not function, but only function to delay the output of the SIGNAL symbol area as a fixed delay.
[0017]
In a wireless LAN system defined by IEEE 802.11a, CSMA / CA (Carrier Sense Multiple Access / Collision Aidance) is used as an access method. In the CSMA / CA system, the transmission efficiency is improved by reducing the transmission / reception processing time. Therefore, when the processing delay in the Viterbi decoder is reduced, the transmission efficiency of the wireless LAN system is improved. In particular, if the decoding delay in the SIGNAL area is reduced, the RATE detection circuit 17 can detect the RATE quickly, and the modulation rate information can be transferred to the demodulation circuit 15 immediately, the demodulation circuit 15 should change the demodulation method earlier. It can be carried out. However, if the processing delay in the Viterbi decoder is large and it takes time to decode the SIGNAL region and the modulation speed information does not easily reach the demodulation circuit 15, the demodulation circuit 15 waits until the modulation speed information reaches the RATE determination circuit 17. , Waiting for the decoding of the data symbol area to start, and as a result, the reception processing time is extended and the transmission efficiency is reduced.
[0018]
Therefore, when decoding the SIGNAL symbol area, the Viterbi decoder 16 may shorten the path memory length in accordance with the SIGNAL symbol length, and reduce the decoding delay by using a configuration that does not use a portion inserted only as a fixed delay. It is effective.
[0019]
A conventional example of changing the number of path memory stages of a Viterbi decoder is disclosed in Japanese Patent Application Laid-Open No. 63-166332. FIG. 7 shows an example of the configuration. Assuming that the entire path memory length is N stages, the output of the M-th stage (M is a positive integer of 1 or more and N-1 or less) and the output of the final stage 11-N are 2-1. By selecting and outputting the control signal SEL by the selector circuits 13-1 to 13-4, the path memory length is variably set to N or M stages. Reference numerals 14-1 to 14-4 denote flip-flop circuits, which are provided to remove erroneous pulses such as whiskers on the output waveform generated by the 2-1 selector circuit by performing retiming.
[0020]
[Problems to be solved by the invention]
The first problem of such a conventional Viterbi decoder having a variable path memory length is that the decoding delay is large. The reason is that in the path memory circuit of FIG. 7, the outputs of the 2-1 selector circuits 13-1 to 13-4 need to be retimed by the flip-flop circuits 14-1 to 14-4, The processing delay is N + 1 clocks when the path memory length is N stages and M + 1 clocks when the path memory length is M stages.
[0021]
Further, here, the case where the path memory length is set to two stages of N stages and M stages, and further, if the path memory length is set to K types or more (K is a positive integer of 3 or more), 2-1 is set. Instead of the selector circuits 13-1 to 13-4, a K-1 selector circuit is provided. If K is large and the selector operation is not completed within one clock, re-timing by a flip-flop circuit is further required in the K-1 selector circuit, and the processing delay is significantly increased.
[0022]
In an access method in which processing delay greatly affects transmission efficiency, that is, throughput, such as the CSMA / CA method, the increase in processing delay is a problem.
[0023]
The second problem is that the power consumption is large. The reason is that, in the path memory circuit of FIG. 7, even when the path memory length is set to be short in M stages, the flip-flop circuits of all stages operate as in the case of setting the length of N stages. When the short setting is performed, the unused flip-flop circuits from the (M + 1) th stage to the Nth stage operate to generate useless power consumption.
[0024]
The present invention has been made under such a background, and an object of the present invention is to provide a Viterbi decoder with a variable path memory length that can reduce processing delay. An object of the present invention is to provide a Viterbi decoder with a variable path memory length that can reduce power consumption.
[0025]
[Means for Solving the Problems]
The present invention can reduce the processing delay while the path memory length is variable. That is, when the path memory circuit of the Viterbi decoder has a variable path memory length configuration, it is not necessary to separately provide a circuit for performing retiming, and the output timing of the storage circuit can be used as it is, so that the circuit delay is reduced. Setting can be performed without increasing the number of characters. In particular, in a wireless LAN system defined by IEEE802.11a, it is indispensable to be able to set the length of the path memory length to improve transmission efficiency, but in the path memory circuit based on the present invention, the path memory Since the path memory length can be made variable without increasing the processing delay, the processing delay of the demodulation circuit is shortened, and the line utilization rate, that is, the transmission efficiency, can be improved. Therefore, transmission efficiency can be improved in a receiving circuit such as a wireless LAN system.
[0026]
Further, the present invention can reduce power consumption in the path memory circuit. That is, when the path memory length is set to be short, the operation of the flip-flop circuit of the unused portion can be stopped by the enable signal. N × 2 path memory circuit ^k-1 There are a number of flip-flop circuits (N is the maximum number of path memory stages, and k is a constraint length), and usually all of them operate every clock, so that power consumption increases. However, in the path memory circuit according to the present invention, when an M-stage configuration with a short setting is used, unused (N−M) × 2 ^k-1 Since the number of flip-flop circuits can be stopped, power consumption can be reduced accordingly. This effect becomes more remarkable when M is small and the constraint length k is large. As a result of reducing power consumption, for example, when a receiving circuit including the Viterbi decoder is incorporated in a portable personal computer or portable terminal such as a wireless LAN device, and power is supplied from the personal computer or portable terminal. Thus, power consumption of a power supply device such as a battery device in the personal computer device or the portable terminal device can be reduced. As a result, the battery device can be reduced in size and operated for a long time.
[0027]
That is, the present invention includes an N-stage cascade-connected storage circuit. ^k-1 Memory element circuits, each of which includes a first selector circuit for selecting one of “1” and “0” among the incoming inputs, and a selection result of the first selector circuit. And a flip-flop circuit that holds an output of either “1” or “0” according to the following formula.
[0028]
Here, a feature of the present invention is that the storage element circuit included in one or more storage circuits includes a second selector circuit to which an input coming to the storage circuit in a first stage is connected, A third selector circuit interposed between the first selector circuit and the flip-flop circuit to select either the output of the first selector circuit or the output of the second selector circuit. There.
[0029]
When the third selector circuit provided in the (N−M + 1) th stage storage circuit selects the output of the second selector circuit, the operation of the storage circuits from the first stage to the (N−M) th stage is performed. It is desirable to provide a means for stopping.
[0030]
As a result, in the present invention, the processing delay in the path memory circuit when the path memory length is set to the short stage of M stages and when the path memory length is set to the N stages can be set to M clocks and N clocks, respectively.
[0031]
When the path memory length is set to be short (M-stage setting), the operation of the storage circuits from the first stage to the NM-th stage is stopped, whereby N × 2 ^k-1 (N−M) × 2 among the flip-flop circuits ^k-1 The operation of the flip-flop circuits can be stopped. Accordingly, when the path memory length is set to be short, useless circuit operation does not occur, and power consumption can be reduced. This effect becomes more conspicuous as the constraint length k is larger and the number M of path memory stages when the length is set shorter is smaller.
[0032]
BEST MODE FOR CARRYING OUT THE INVENTION
(First embodiment)
The configuration of the path memory circuit according to the first embodiment of the present invention will be described with reference to FIG. FIG. 1 shows a block configuration of a path memory circuit in which the path memory length used in the Viterbi decoder according to the first embodiment of the present invention can be set to two stages of N stages and M stages (N>M; both are positive integers). FIG. The constraint length k = 3.
[0033]
As shown in FIG. 1, the present invention includes N stages of cascade-connected storage circuits 1-1 to 1-N. 2-1. Selector circuits 2-1-1 to 2--1 for selecting either "1" or "0" among the incoming inputs N-4 and a flip-flop circuit 3-1-1 that holds either "1" or "0" output according to the selection result of the 2-1 selector circuits 2-1-1 to 2-N-4. 3-N-4.
[0034]
Here, the feature of the present invention is that the storage element circuits included in the (N−M + 1) th storage circuit 1− (N−M + 1) include the input to the first storage circuit 1-1. Second 2-1 selector circuits 4- (NM + 1) -1 to 4 to which equivalent input signals are connected, 2-1 selector circuits 2- (NM + 1) -1 to 4, and flip-flop circuit 3 − (N−M + 1) −1−4, the output of the 2-1 selector circuit 2- (N−M + 1) −1−4 or the 2-1 selector circuit 4- (N−M + 1) − And a third 2-1 selector circuit 5- (N-M + 1) -1-4 for selecting any one of the outputs 1-4.
[0035]
The Viterbi decoder according to the first embodiment of the present invention implements a path memory circuit capable of setting the path memory length to a long setting (N stages) and a short setting (M stages; M is a positive integer of 1 or more and less than N). This is an example in which the constraint length k = 3.
[0036]
1-m (m is a positive integer not less than 1 and not more than N) is a storage circuit at the m-th stage of the path memory, and is cascaded from the first stage to the N-th stage. The storage circuit 1-m of each stage has storage element circuits corresponding to the state numbers 0 to 3. j is 1 or more and 4 (= 2 ^k-1 ) As the following positive integers, reference numeral 2-mj denotes a 2-1 selector circuit for the m-th state number j. Reference numeral 3-mj denotes a flip-flop circuit having a state number j of the m-th stage.
[0037]
The 2-1 selector circuit 4- (N) selects and outputs "0" or "1" only to the storage circuit 1- (N-M + 1), which is the (N-M + 1) th stage, based on the path select signals PS0 to PS3. −M + 1) −1 to 4 and the output signal of the 2-1 selector circuit 2- (N−M + 1) −1−4 or the 2-1 selector circuit 4- (N−M + 1) −1−4 based on the control signal SEL. 2-1 selector circuits 5- (N−M + 1) −1 to 4 for selecting the output signals of the above.
[0038]
The enable signal ENB1 and the reset signal RST1 are input to the flip-flop circuits 3- (NM + 1) -1 to 3-N-4 at the (N−M + 1) th to Nth stages. The enable signal ENB2 and the reset signal 2 are input to the M-th stage flip-flop circuits 3-1-1 to 3- (NM) -4.
[0039]
The enable signal ENB1 may be set to be always operable, or may be switched to the operable setting at the same time that the demodulation circuit 15 in FIG. 6 starts receiving the SIGNAL symbol area or the data symbol area. Also, the enable signal ENB2 is controlled by the SEL signal, and may be set to be operable when the length is set and to be in the stopped state when the length is short. Alternatively, the demodulation circuit 15 may switch to the operable setting at the same time as starting to receive the data symbol area.
[0040]
The reset signal RST1 and the reset signal RST2 may be the same signal. However, when the reset signal RST1 and the reset signal RST2 are used for a wireless LAN receiver defined by IEEE802. The reset signal RST2 may operate immediately before or immediately after the start of reception of the data symbol area to reset the flip-flop circuit, or may operate immediately before or immediately after the start of reception of the data symbol area. .
[0041]
Next, the operation of the Viterbi decoder according to the first embodiment of the present invention will be described. First, the case where the control signal SEL is set to the short path memory setting will be described. The 2-1 selector circuits 5- (NM + 1) -1 to 5- (NM + 1) -4 of the memory circuit 1- (NM + 1) of the (NM + 1) th stage are 2-1 selector circuits 4- ( The outputs from (N-M + 1) -1 to 4- (N-M + 1) -4 are selected. As a result, a path memory circuit having a path memory length of M stages using the storage circuits 1- (N−M + 1) to 1−N of the (N−M + 1) th to Nth stages is configured.
[0042]
The storage circuits 1- (N-M + 1) to 1-N sequentially transfer the path selection result to the next stage every clock CLK according to the path select signals PS0 to PS3. Then, a decoding result output is obtained as the output of the storage circuit 1-N at the last stage. When the decoding of the series of input data series is completed, the flip-flop circuits 3- (NM + 1) -1 to 3-N-4 are reset by the reset signal RST1.
[0043]
On the other hand, since the storage circuits 1-1 to 1- (NM) from the first stage to the NM stage do not need to function, their flip-flop circuits 3-1-1 to 3-1-1 to -1 to 1- (NM) are enabled by the enable signal ENB2. The operation of 3- (NM) -4 is stopped.
[0044]
Considering an IEEE 802.11a packet frame, first, when a SIGNAL symbol area is input, the bit length is 24 bits, and if 24 stages, decoding is completed, so M = 24. When the decoding of the SIGNAL area 24 bits using the storage circuits 1- (NM + 1) to 1-N is completed, the flip-flop circuits 3- (NM + 1) -1 to 3-N-4 are reset by the reset signal RST1. Reset.
[0045]
Next, the case where the control signal SEL is the path memory length setting will be described. The 2-1 selector circuits 5- (NM + 1) -1 to 5- (NM + 1) -4 of the memory circuit 1- (NM + 1) of the (NM + 1) th stage are 2-1 selector circuits 2- ( The outputs from (N-M + 1) -1 to 2- (N-M + 1) -4 are selected. Thus, a path memory circuit having a path memory length of N stages using the storage circuits 1-1 to 1-N of the first to Nth stages is configured. In this case, the enable signals of the storage circuits 1-1 to 1- (NM) from the first stage to the NM stage are released to set them to be operable.
[0046]
The storage circuits 1-1 to 1-N sequentially transfer the path selection result to the next stage every clock CLK according to the path select signals PS0 to PS3. Then, a decoding result output is obtained as the output of the storage circuit 1-N at the last stage. When decoding of a series of input data series is completed, the flip-flop circuits 3-1-1 to 3-N-4 are reset by the reset signal RST1.
[0047]
Considering the packet frame of IEEE802.11a, this corresponds to the decoding of the data symbol area. When the decoding operation of the data area is completed, the flip-flop circuits 3-1-1 to 3-N-4 are reset by the reset signals RST1 and RST2. Reset.
[0048]
(Second embodiment)
The configuration of the path memory circuit according to the second embodiment of the present invention will be described with reference to FIG. FIG. 2 shows the path memory length used in the Viterbi decoder according to the second embodiment of the present invention which can be set to three stages of N stages, L stages, and M stages (N>L>M; all are positive integers). FIG. 2 is a block diagram of a memory circuit. The constraint length k = 3.
[0049]
Reference numeral 1-m (m is a positive integer equal to or greater than 1 and equal to or less than N) is a storage circuit at the m-th stage of the path memory, and is cascaded from the first stage to the N-th stage. The storage circuit 1-m of each stage has storage element circuits corresponding to the state numbers 0 to 3, and j is 1 or more and 4 (= 2 ^k-1 ) As the following positive integers, reference numeral 2-mj denotes a 2-1 selector circuit for the m-th state number j. Reference numeral 3-mj denotes a flip-flop circuit having a state number j of the m-th stage.
[0050]
The 2-1 selector circuit 4- (N) that selects and outputs "0" and "1" to the storage circuit 1- (N-M + 1), which is the (N-M + 1) th stage, based on the path select signals PS0 to PS3. −M + 1) −1 to 4 and the output signal of the 2-1 selector circuit 2- (N−M + 1) −1−4 and the 2-1 selector circuit 4- (N−M + 1) −1−4 based on the control signal SEL1. 2-1 selector circuits 5- (N−M + 1) −1 to 4 for selecting the output signals of the above.
[0051]
Further, a 2-1 selector circuit 4- (N-) that selects and outputs "0" and "1" to the storage circuit 1- (NL-1) which is the (N-L + 1) th stage based on the path select signals PS0-PS3. L + 1) -1 to 4 and the output signal of the 2-1 selector circuit 2- (NL + 1) -1 to 4 and the output signal of the 2-1 selector circuit 4- (NL + 1) -1 to 4 based on the control signal SEL2. This is a configuration in which 2-1 selector circuits 5- (NL + 1) -1 to 4 for selecting an output signal are provided.
[0052]
Then, the enable signal ENB1 and the reset signal RST1 are input to the flip-flop circuits 3- (NM + 1) -1 to 3-N-4 of the N-M + 1th to N-th stages. The enable signal ENB2 and the reset signal RST2 are input to the flip-flop circuits 3- (NL + 1) -1 to 3- (NM) -4 of the NM-th stage. The enable signal ENB3 and the reset signal 3 are input to the third flip-flop circuits 3-1-1 to 3- (NL) -4.
[0053]
The enable signal ENB1 may be set to be always operable, or may be set to be always operable when a packet frame is input to the Viterbi decoder 16. The enable signal ENB2 may be set to stop operation when the control signal SEL1 is set to the path memory length M stages. The enable signal ENB3 may be set to stop the operation when the control signal SEL2 is set to the path memory length L stage. Further, the reset signals RST1, RST2, and RST3 may be the same signal.
[0054]
Next, the operation of the path memory circuit according to the second embodiment of the present invention will be described with reference to FIG. First, the case where the control signal SEL1 is set to the path memory M stage will be described. The 2-1 selector circuits 5- (NM + 1) -1 to 4 of the memory circuit 1- (NM + 1) of the (NM + 1) th stage are 2-1 selector circuits 4- (NM + 1) -1 to 4 Select output from. Thus, a path memory circuit having a path memory length of M stages using the storage circuits 1- (N−M + 1) to 1−N of the (N−M + 1) th to Nth stages is configured.
[0055]
The storage circuits 1- (N-M + 1) to 1-N sequentially transfer the path selection result to the next stage every clock CLK in accordance with the path select signals PS0 to PS3. Then, a decoding result output is obtained as the output of the storage circuit 1-N at the last stage. When the decoding of the data series is completed, the flip-flop circuits 3- (NM + 1) -1 to 3-N-4 are reset by the reset signal RST1.
[0056]
On the other hand, since the storage circuits 1-1 to 1- (NM) from the first stage to the NM stage do not need to function, their flip-flop circuits 3-1 to -1- are used by the enable signals ENB2 and ENB3. The operations of 1-3 to (NM) -4 are stopped.
[0057]
Next, a case where the control signals SEL1 and SEL2 are set to the L stage of the path memory will be described. In this case, the 2-1 selector circuits 5- (NM + 1) -1 to 4 of the memory circuit 1- (NM + 1) of the (NM + 1) th stage are the 2-1 selector circuits 2- (NM + 1)-. Select the output from 1-4. The 2-1 selector circuits 5- (NL + 1) -1 to 4 of the memory circuit 1- (NL + 1) of the (NL + 1) th stage are 2-1 selector circuits 4- (NL-1) -1. Select the output from ~ 4. As a result, a path memory circuit having a path memory length of L stages using the storage circuits 1- (NL + 1) to 1-N of the (N−L + 1) th to Nth stages is configured.
[0058]
The storage circuits 1- (NL + 1) to 1-N sequentially transfer the path selection result to the next stage for each clock CLK in accordance with the path select signals PS0 to PS3. Then, a decoding result output is obtained as the output of the storage circuit 1-N at the last stage. When the decoding of the data series is completed, the flip-flop circuits 3- (NL + 1) -1 to 3-N-4 are reset by the reset signals RST1 and RST2.
[0059]
On the other hand, since the storage circuits 1-1 to 1- (NL) from the first stage to the NL-th stage do not need to function, the flip-flop circuits 3-1-1 to 3-1-1 to 3-3 are activated by the enable signal ENB3. Stop the operation of-(NL) -4.
[0060]
Finally, a case where the control signals SEL1 and SEL2 are set to N stages of path memories will be described. In this case, the 2-1 selector circuits 5- (NM + 1) -1 to 4 of the memory circuit 1- (NM + 1) of the (NM + 1) th stage are the 2-1 selector circuits 2- (NM + 1)-. Select the output from 1-24. Further, the 2-1 selector circuits 5- (NL + 1) -1 to 4- (NL-1) -1 to 2-1 selector circuits 2- (NL + 1) -1 to 2-1 of the memory circuit 1- (NL-1) of the NL + 1 stage are also used. Select the output from 4. Thus, a path memory circuit having a path memory length of N stages using the storage circuits 1-1 to 1-N of the first to Nth stages is configured.
[0061]
The storage circuits 1-1 to 1-N sequentially transfer the path selection result to the next stage every clock CLK in accordance with the path select signals PS0 to PS3. Then, a decoding result output is obtained as the output of the storage circuit 1-N at the last stage. When the decoding of the data series is completed, the flip-flop circuits 3-1-1 to 3-N-4 are reset by the reset signals RST1, RST2, and RST3.
[0062]
Although the above is an example of the configuration in which the path memory length can be set in three stages, the present invention may be applied to a path memory circuit in which the path memory length can be set in four or more stages.
[0063]
Further, the first and second embodiments of the present invention are embodiments in the case where the constraint length k = 3, but may be used when the constraint length k is 4 or more.
[0064]
【The invention's effect】
As described above, according to the present invention, processing delay can be reduced, and power consumption can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram of a path memory circuit according to a first embodiment of the present invention.
FIG. 2 is a block diagram of a path memory circuit according to a second embodiment of the present invention.
FIG. 3 is a block diagram of a Viterbi decoder.
FIG. 4 is a block diagram of a conventional path memory circuit.
FIG. 5 is a diagram illustrating a packet frame configuration of a wireless LAN system defined in IEEE 802.11a.
FIG. 6 is a block diagram showing the configuration of an IEEE 802.11a wireless LAN system receiver.
FIG. 7 is a block diagram of a conventional variable-length path memory circuit.
[Explanation of symbols]
1-m m-th storage circuit of path memory
2-m-j 2-1 selector circuit at state number j of m-th path memory
3-mj Flip-flop circuit in state number j of m-th path memory
4- (N−M + 1) −1 path memory NM−1 + 1-stage 2-1 selector circuit
5- (N−M + 1) −1 path memory NM−1 + 1-stage 2-1 selector circuit
7. Branch metric calculation circuit
8 ACS circuit
9 Metric memory circuit
10 pass memory circuit
11-1 to 11-N Storage Circuit of Each Stage of Path Memory
12-1-1 to 12-N-4 Storage Element Circuit in Each Stage
13-1 to 13-4 2-1 Selector Circuit
14-1 to 14-4 flip-flop circuit
15 Demodulation circuit
16 Viterbi decoder
17 RATE judgment circuit

Claims

N (N is a positive integer) cascaded storage circuits,
This storage circuit includes 2 ^k-1 storage element circuits when the constraint length is k,
The storage element circuit selects a "1" or "0" input from the incoming input, and a "1" or "0" according to the selection result of the first selector circuit. And a flip-flop circuit holding any of the outputs of
The storage element circuit included in one or more of the storage circuits includes a second selector circuit to which an input coming to the first-stage storage circuit is connected, the first selector circuit, and the flip-flop circuit. And a third selector circuit interposed between the first selector circuit and the second selector circuit for selecting either the output of the first selector circuit or the output of the second selector circuit.

When the third selector circuit provided in the memory circuit at the N-M + 1 (M is a positive integer, N> M) stage selects the output of the second selector circuit,
2. The Viterbi decoder according to claim 1, further comprising means for stopping the operation of the storage circuit from the first stage to the NM stage.