JP3431880B2 - 基板及びプロセッサのリセット方式 - Google Patents
基板及びプロセッサのリセット方式Info
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- JP3431880B2 JP3431880B2 JP2000081304A JP2000081304A JP3431880B2 JP 3431880 B2 JP3431880 B2 JP 3431880B2 JP 2000081304 A JP2000081304 A JP 2000081304A JP 2000081304 A JP2000081304 A JP 2000081304A JP 3431880 B2 JP3431880 B2 JP 3431880B2
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Description
【０００１】
【発明の属する技術分野】本発明は、電気的書き込みお
よび消去が可能なメモリ内のプログラムデータや機能設
定データ等の書き換えを可能にする電子機器を実装した
基板及び上記基板に備えられたプロセッサのリセット方
式に関する。
よび消去が可能なメモリ内のプログラムデータや機能設
定データ等の書き換えを可能にする電子機器を実装した
基板及び上記基板に備えられたプロセッサのリセット方
式に関する。
【０００２】
【従来の技術】図４に、従来のハードウエア構成のブロ
ック図を示す。Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）プ
ロセッサ４１がフラッシュメモリ４２などの不揮発性メ
モリ内のファームウェアを読み込んで動作するようなＩ
／Ｏボード４５において、ファームウェアのアップグレ
ードなどプログラムを入れ替える場合、オンライン書き
込みが可能なシステムであってもファームウェアを書き
換えた後、ホストを再起動する必要がある。
ック図を示す。Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）プ
ロセッサ４１がフラッシュメモリ４２などの不揮発性メ
モリ内のファームウェアを読み込んで動作するようなＩ
／Ｏボード４５において、ファームウェアのアップグレ
ードなどプログラムを入れ替える場合、オンライン書き
込みが可能なシステムであってもファームウェアを書き
換えた後、ホストを再起動する必要がある。
【０００３】ホストの電源オン・オフまたはホストのリ
セットによりＩ／Ｏバスリセット信号４７経由でＩ／Ｏ
ボードにもリセットが入りＩ／Ｏプロセッサがリセット
され、新しいファームウェアが読み込まれ動作すること
ができる。また、別の方法として、ファームウェアによ
るリスタート処理を行うことによりリセットを使用せ
ず、書き換えたファームウェアで動作させる方法もあ
る。
セットによりＩ／Ｏバスリセット信号４７経由でＩ／Ｏ
ボードにもリセットが入りＩ／Ｏプロセッサがリセット
され、新しいファームウェアが読み込まれ動作すること
ができる。また、別の方法として、ファームウェアによ
るリスタート処理を行うことによりリセットを使用せ
ず、書き換えたファームウェアで動作させる方法もあ
る。
【０００４】
【発明が解決しようとする課題】上述したように、従来
の方式では、ファームウェアを入れ替えた後、新しいフ
ァームウェアで動作させるためにはホストを再起動する
必要がある。また、リセット端子がなく電源のオン・オ
フのみでリセットされるようなＩ／Ｏプロセッサやその
他のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａ
ｔｅｄ ｃｉｒｃｕｉｔ）がある場合は、ホストの電源
を一旦切らなければならない。そのためには、ホストで
実行しているアプリケーションなどすべてのプログラム
を停止する必要がある。従って、２４時間３６５日連続
運転のシステムに実装しているＩ／Ｏボードでは、ファ
ームウェアの書き換えができなかった。
の方式では、ファームウェアを入れ替えた後、新しいフ
ァームウェアで動作させるためにはホストを再起動する
必要がある。また、リセット端子がなく電源のオン・オ
フのみでリセットされるようなＩ／Ｏプロセッサやその
他のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａ
ｔｅｄ ｃｉｒｃｕｉｔ）がある場合は、ホストの電源
を一旦切らなければならない。そのためには、ホストで
実行しているアプリケーションなどすべてのプログラム
を停止する必要がある。従って、２４時間３６５日連続
運転のシステムに実装しているＩ／Ｏボードでは、ファ
ームウェアの書き換えができなかった。
【０００５】また、連続運転のシステムでなくても、フ
ァームウェアの書き換え後、ホストの再起動が必要であ
り、ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）、アプ
リケーションの停止、再起動の手間と時間がかかり効率
が悪いという問題があった。
ァームウェアの書き換え後、ホストの再起動が必要であ
り、ＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）、アプ
リケーションの停止、再起動の手間と時間がかかり効率
が悪いという問題があった。
【０００６】一方、ファームウェアによるリスタート処
理では、Ｉ／Ｏプロセッサにリセットが入らないため内
部レジスタなどが完全に初期化できない場合がある。ま
た、リスタートのためのプログラムをファームウェアに
組み込んでおかなければならず、プログラムサイズが大
きくなってしまったり、プログラム開発の手間が多くか
かってしまうなどという問題があった。
理では、Ｉ／Ｏプロセッサにリセットが入らないため内
部レジスタなどが完全に初期化できない場合がある。ま
た、リスタートのためのプログラムをファームウェアに
組み込んでおかなければならず、プログラムサイズが大
きくなってしまったり、プログラム開発の手間が多くか
かってしまうなどという問題があった。
【０００７】本発明は、かかる問題点を解決するために
なされたもので、ホストを停止、再起動させることな
く、効率よくＩ／Ｏボード上のファームウェアなどのプ
ログラムを書き換え、実行できることを目的とする。
なされたもので、ホストを停止、再起動させることな
く、効率よくＩ／Ｏボード上のファームウェアなどのプ
ログラムを書き換え、実行できることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る基板は、
プログラムを構成する命令を実行するプロセッサを備え
る基板において、上記プロセッサは、プロセッサ自身の
リセットを要求するリセット要求信号を出力し、上記基
板は、上記プロセッサから出力されたリセット要求信号
を入力し、プロセッサのリセットを指示するプロセッサ
リセット信号を出力するリセット回路を備えたことを特
徴とする。
プログラムを構成する命令を実行するプロセッサを備え
る基板において、上記プロセッサは、プロセッサ自身の
リセットを要求するリセット要求信号を出力し、上記基
板は、上記プロセッサから出力されたリセット要求信号
を入力し、プロセッサのリセットを指示するプロセッサ
リセット信号を出力するリセット回路を備えたことを特
徴とする。
【０００９】上記リセット回路は、基板のリセットを指
示する基板リセット信号を出力することを特徴とする。
示する基板リセット信号を出力することを特徴とする。
【００１０】上記基板は、さらに、ファームウェアを含
むプログラムを記憶する不揮発性メモリを備え、上記プ
ロセッサは、上記不揮発性メモリからプログラムを読み
込んでプログラムを構成する命令を実行するとともに、
上記不揮発性メモリが書き換えられた場合に、上記リセ
ット要求信号を出力することを特徴とする。
むプログラムを記憶する不揮発性メモリを備え、上記プ
ロセッサは、上記不揮発性メモリからプログラムを読み
込んでプログラムを構成する命令を実行するとともに、
上記不揮発性メモリが書き換えられた場合に、上記リセ
ット要求信号を出力することを特徴とする。
【００１１】上記基板は、計算機へ実装され、上記プロ
セッサリセット信号は、計算機をリセットすることな
く、基板に備えられたプロセッサのリセットを指示する
ことを特徴とする。
セッサリセット信号は、計算機をリセットすることな
く、基板に備えられたプロセッサのリセットを指示する
ことを特徴とする。
【００１２】上記基板は、さらに、プロセッサへ供給す
る電力を制御する電源制御回路を備え、上記リセット回
路は、上記電源制御回路にプロセッサリセット信号を出
力し、電源制御回路は、入力されたプロセッサリセット
信号に基づいて、プロセッサへ供給する電力を中断する
ことによって、プロセッサをリセットすることを特徴と
する。
る電力を制御する電源制御回路を備え、上記リセット回
路は、上記電源制御回路にプロセッサリセット信号を出
力し、電源制御回路は、入力されたプロセッサリセット
信号に基づいて、プロセッサへ供給する電力を中断する
ことによって、プロセッサをリセットすることを特徴と
する。
【００１３】この発明に係るプロセッサのリセット方式
は、基板に備えられ、プログラムを構成する命令を実行
するプロセッサを再起動するプロセッサのリセット方式
において、上記プロセッサは、プロセッサ自身のリセッ
トを指示するリセット信号を出力し、上記プロセッサか
ら出力されたリセット信号を入力し、上記プロセッサの
リセットを指示するリセット回路を備えたことを特徴と
する。
は、基板に備えられ、プログラムを構成する命令を実行
するプロセッサを再起動するプロセッサのリセット方式
において、上記プロセッサは、プロセッサ自身のリセッ
トを指示するリセット信号を出力し、上記プロセッサか
ら出力されたリセット信号を入力し、上記プロセッサの
リセットを指示するリセット回路を備えたことを特徴と
する。
【００１４】
【発明の実施の形態】実施の形態１．本発明の実施の形
態について図面を参照して説明する。
態について図面を参照して説明する。
【００１５】図１は、本発明の一実施の形態のハードウ
ェアブロック図である。同図において、Ｉ／Ｏボード
（基板）１５は、ホストのＩ／Ｏバス１６に実装されて
いる。Ｉ／Ｏボード１５上にＩ／Ｏプロセッサ（プロセ
ッサ）１１があり、このＩ／Ｏプロセッサ１１は、フラ
ッシュメモリ１２内のファームウェアを読み込んでプロ
グラムの命令を実行する。Ｉ／Ｏプロセッサ１１は、リ
セット信号によりリセットされ、リセット後は、フラッ
シュメモリ内のある決まったアドレスから実行を開始す
る。
ェアブロック図である。同図において、Ｉ／Ｏボード
（基板）１５は、ホストのＩ／Ｏバス１６に実装されて
いる。Ｉ／Ｏボード１５上にＩ／Ｏプロセッサ（プロセ
ッサ）１１があり、このＩ／Ｏプロセッサ１１は、フラ
ッシュメモリ１２内のファームウェアを読み込んでプロ
グラムの命令を実行する。Ｉ／Ｏプロセッサ１１は、リ
セット信号によりリセットされ、リセット後は、フラッ
シュメモリ内のある決まったアドレスから実行を開始す
る。
【００１６】ホストのＩ／Ｏバスリセット信号１７は、
Ｉ／Ｏプロセッサ１１に直接接続せず、論理回路１４を
間に入れる。論理回路１４は、ホストのＩ／Ｏバスリセ
ット信号またはリセット回路１３からのリセット信号１
８のどちらかが有効になったら、リセットを出力する論
理回路である。リセット回路１３は、Ｉ／Ｏプロセッサ
からの命令によりある一定時間、リセット信号１８を出
力する。従って、Ｉ／Ｏプロセッサ１１は、ホストのＩ
／Ｏバスリセット信号１７またはＩ／Ｏボード上のリセ
ット回路１３からのリセット信号のどちらか、または両
方が有効になったらリセットされる。
Ｉ／Ｏプロセッサ１１に直接接続せず、論理回路１４を
間に入れる。論理回路１４は、ホストのＩ／Ｏバスリセ
ット信号またはリセット回路１３からのリセット信号１
８のどちらかが有効になったら、リセットを出力する論
理回路である。リセット回路１３は、Ｉ／Ｏプロセッサ
からの命令によりある一定時間、リセット信号１８を出
力する。従って、Ｉ／Ｏプロセッサ１１は、ホストのＩ
／Ｏバスリセット信号１７またはＩ／Ｏボード上のリセ
ット回路１３からのリセット信号のどちらか、または両
方が有効になったらリセットされる。
【００１７】この実施の形態では、リセット回路１３
は、プロセッサへリセット信号を出力する。また、リセ
ット信号は、プロセッサのリセットを指示するプロセッ
サリセット信号と、Ｉ／Ｏボード（基板）全体をリセッ
トする基板リセット信号とを含む。以下の説明では、上
記プロセッサリセット信号と基板リセット信号とを区別
することなく、「リセット信号」として説明する。上記
のように、この実施の形態では、基板の一例として、Ｉ
／Ｏボードを使用し、プロセッサの一例として、Ｉ／Ｏ
プロセッサを使用して説明する。また、以下の実施の形
態でも同様に、Ｉ／Ｏボード、Ｉ／Ｏプロセッサを一例
として説明する。
は、プロセッサへリセット信号を出力する。また、リセ
ット信号は、プロセッサのリセットを指示するプロセッ
サリセット信号と、Ｉ／Ｏボード（基板）全体をリセッ
トする基板リセット信号とを含む。以下の説明では、上
記プロセッサリセット信号と基板リセット信号とを区別
することなく、「リセット信号」として説明する。上記
のように、この実施の形態では、基板の一例として、Ｉ
／Ｏボードを使用し、プロセッサの一例として、Ｉ／Ｏ
プロセッサを使用して説明する。また、以下の実施の形
態でも同様に、Ｉ／Ｏボード、Ｉ／Ｏプロセッサを一例
として説明する。
【００１８】次に、ファームウェア書き換え時の動作に
ついて説明する。通常、Ｉ／Ｏプロセッサ１１は、フラ
ッシュメモリ１２内のファームウェアを読み込み実行す
る。ファームウェアの書き換えを行う場合、まず、ホス
トがこのＩ／Ｏボード１５の使用を一時中断する。ホス
トまたはＩ／Ｏボード１５上に用意した外部ポートなど
からフラッシュメモリ１２の内容をオンラインで書き換
える。書き換え完了後、Ｉ／Ｏプロセッサ１１は、リセ
ット回路１３に対してリセット要求（リセット要求信
号）を出す。このリセット要求は、ホストがＩ／Ｏプロ
セッサ１１に命令し要求するか、またはＩ／Ｏプロセッ
サ１１自身がファームウェアの書き換え完了を判断し要
求してもよい。
ついて説明する。通常、Ｉ／Ｏプロセッサ１１は、フラ
ッシュメモリ１２内のファームウェアを読み込み実行す
る。ファームウェアの書き換えを行う場合、まず、ホス
トがこのＩ／Ｏボード１５の使用を一時中断する。ホス
トまたはＩ／Ｏボード１５上に用意した外部ポートなど
からフラッシュメモリ１２の内容をオンラインで書き換
える。書き換え完了後、Ｉ／Ｏプロセッサ１１は、リセ
ット回路１３に対してリセット要求（リセット要求信
号）を出す。このリセット要求は、ホストがＩ／Ｏプロ
セッサ１１に命令し要求するか、またはＩ／Ｏプロセッ
サ１１自身がファームウェアの書き換え完了を判断し要
求してもよい。
【００１９】Ｉ／Ｏプロセッサ１１からのリセット要求
によりリセット回路１３は、ある一定時間リセット信号
１８を出力しＩ／Ｏプロセッサ１１がリセットされる。
一定時間後、リセット回路１３によりリセットが解除
（リセット完了）されると、Ｉ／Ｏプロセッサは起動
し、フラッシュメモリ内のファームウェアを新たに読み
込み実行することにより、新しいファームウェアでの動
作になる。
によりリセット回路１３は、ある一定時間リセット信号
１８を出力しＩ／Ｏプロセッサ１１がリセットされる。
一定時間後、リセット回路１３によりリセットが解除
（リセット完了）されると、Ｉ／Ｏプロセッサは起動
し、フラッシュメモリ内のファームウェアを新たに読み
込み実行することにより、新しいファームウェアでの動
作になる。
【００２０】このようにして、Ｉ／Ｏボード１５が立ち
上がった後、ホストはこのＩ／Ｏボード１５の使用を再
開する。なお、Ｉ／Ｏボード１５のリセット中、Ｉ／Ｏ
プロセッサ１１の出力ピンをハイインピーダンス状態に
するなどホストのＩ／Ｏバス１６に影響を与えないよう
にする。
上がった後、ホストはこのＩ／Ｏボード１５の使用を再
開する。なお、Ｉ／Ｏボード１５のリセット中、Ｉ／Ｏ
プロセッサ１１の出力ピンをハイインピーダンス状態に
するなどホストのＩ／Ｏバス１６に影響を与えないよう
にする。
【００２１】以上説明したように、本発明によれば、２
４時間３６５日連続運転のシステムに搭載されるＩ／Ｏ
ボードの場合でも、ホストコンピュータを止めることな
く、ファームウェアなどのアップグレードを行うことが
できる。連続運転のシステムでなくてもホストを立ち上
げ直す必要がないため、費用と時間が節約できファーム
ウェア書き換えの作業効率がよくなる。また、Ｉ／Ｏボ
ードの開発・デバッグ時は、ファームウェアなどの書き
換えが多発するが、従来の方法ではわずかのプログラム
変更でも書き換えた後、ホストを立ち上げ直さなければ
ならず、時間がかかり開発の効率が悪くなるが、本方法
ではホストを立ち上げ直す必要がないため時間が節約で
き、開発が効率よく行える。
４時間３６５日連続運転のシステムに搭載されるＩ／Ｏ
ボードの場合でも、ホストコンピュータを止めることな
く、ファームウェアなどのアップグレードを行うことが
できる。連続運転のシステムでなくてもホストを立ち上
げ直す必要がないため、費用と時間が節約できファーム
ウェア書き換えの作業効率がよくなる。また、Ｉ／Ｏボ
ードの開発・デバッグ時は、ファームウェアなどの書き
換えが多発するが、従来の方法ではわずかのプログラム
変更でも書き換えた後、ホストを立ち上げ直さなければ
ならず、時間がかかり開発の効率が悪くなるが、本方法
ではホストを立ち上げ直す必要がないため時間が節約で
き、開発が効率よく行える。
【００２２】さらに、従来のファームウェアによるリス
タート処理では、Ｉ／Ｏプロセッサ内のレジスタなどが
初期化されない場合があるが、本方法ではハードウェア
的にリセットを入れるため、Ｉ／Ｏプロセッサの中も完
全に初期状態にすることができる。本方法では、リスタ
ート用のプログラムも必要ないため、ファームウェアの
プログラムも簡素化できる。また、Ｉ／Ｏプロセッサが
直接リセット回路を制御するため、リセット回路以外の
ウォッチドッグ回路など特殊な回路を必要とせず、少な
い部品点数で実装できる。
タート処理では、Ｉ／Ｏプロセッサ内のレジスタなどが
初期化されない場合があるが、本方法ではハードウェア
的にリセットを入れるため、Ｉ／Ｏプロセッサの中も完
全に初期状態にすることができる。本方法では、リスタ
ート用のプログラムも必要ないため、ファームウェアの
プログラムも簡素化できる。また、Ｉ／Ｏプロセッサが
直接リセット回路を制御するため、リセット回路以外の
ウォッチドッグ回路など特殊な回路を必要とせず、少な
い部品点数で実装できる。
【００２３】以上のように、このＩ／Ｏボード（基板）
およびプロセッサのリセット方式は、ホストコンピュー
タに実装されるＩ／Ｏボードにおいて、Ｉ／Ｏプロセッ
サからの命令によりリセットができる装置としてリセッ
ト回路を備え、Ｉ／Ｏボードのリセット中ホストに影響
を与えず、ファームウェアなどを書き換えた後、ホスト
コンピュータを再起動することなしに、Ｉ／Ｏプロセッ
サからの命令のリセットによりＩ／Ｏボードを再起動す
ることができることを特徴とする。
およびプロセッサのリセット方式は、ホストコンピュー
タに実装されるＩ／Ｏボードにおいて、Ｉ／Ｏプロセッ
サからの命令によりリセットができる装置としてリセッ
ト回路を備え、Ｉ／Ｏボードのリセット中ホストに影響
を与えず、ファームウェアなどを書き換えた後、ホスト
コンピュータを再起動することなしに、Ｉ／Ｏプロセッ
サからの命令のリセットによりＩ／Ｏボードを再起動す
ることができることを特徴とする。
【００２４】実施の形態２．図２は、Ｉ／Ｏプロセッサ
２１がリセット端子を持たず電源オンによってのみリセ
ットされるような場合の実施の形態である。同図におい
て、Ｉ／Ｏボード（基板）２５は、ホストのＩ／Ｏバス
２６に実装されている。Ｉ／Ｏボード２５上にＩ／Ｏプ
ロセッサ２１があり、このＩ／Ｏプロセッサ（プロセッ
サ）２１は、フラッシュメモリ２２内のファームウェア
を読み込んで動作する。Ｉ／Ｏプロセッサ２１は、電源
オンによりリセットされ、リセット後は、フラッシュメ
モリ２２内のある決まったアドレスから実行を開始す
る。リセット回路２３は、Ｉ／Ｏプロセッサ２１からの
命令によりある一定時間リセットを出力する。リセット
回路２３のリセット信号２８は、電源制御回路２４に入
力される。Ｉ／Ｏプロセッサ２１の電源は、直接基板上
の電源に接続するのではなく、電源制御回路２４の電源
出力に接続する。
２１がリセット端子を持たず電源オンによってのみリセ
ットされるような場合の実施の形態である。同図におい
て、Ｉ／Ｏボード（基板）２５は、ホストのＩ／Ｏバス
２６に実装されている。Ｉ／Ｏボード２５上にＩ／Ｏプ
ロセッサ２１があり、このＩ／Ｏプロセッサ（プロセッ
サ）２１は、フラッシュメモリ２２内のファームウェア
を読み込んで動作する。Ｉ／Ｏプロセッサ２１は、電源
オンによりリセットされ、リセット後は、フラッシュメ
モリ２２内のある決まったアドレスから実行を開始す
る。リセット回路２３は、Ｉ／Ｏプロセッサ２１からの
命令によりある一定時間リセットを出力する。リセット
回路２３のリセット信号２８は、電源制御回路２４に入
力される。Ｉ／Ｏプロセッサ２１の電源は、直接基板上
の電源に接続するのではなく、電源制御回路２４の電源
出力に接続する。
【００２５】フラッシュメモリ２２、リセット回路２３
など、Ｉ／Ｏプロセッサ２１以外は、基板上の電源２７
に直接接続される。電源制御回路２４は、リセット回路
２３からのリセット信号２８が有効な間は電源を遮断
し、Ｉ／Ｏプロセッサ２１に電源を供給しないようにす
る。従って、Ｉ／Ｏボード２５上のリセット回路２３に
よるリセット中、Ｉ／Ｏプロセッサ２１は、電源オフ状
態になる。
など、Ｉ／Ｏプロセッサ２１以外は、基板上の電源２７
に直接接続される。電源制御回路２４は、リセット回路
２３からのリセット信号２８が有効な間は電源を遮断
し、Ｉ／Ｏプロセッサ２１に電源を供給しないようにす
る。従って、Ｉ／Ｏボード２５上のリセット回路２３に
よるリセット中、Ｉ／Ｏプロセッサ２１は、電源オフ状
態になる。
【００２６】次に、ファームウェア書き換え時の動作に
ついて説明する。通常、Ｉ／Ｏプロセッサ２１は、フラ
ッシュメモリ２２内のファームウェアを読み込み実行す
る。ファームウェアの書き換えを行う場合、まず、ホス
トがこのＩ／Ｏボードの使用を一時中断する。ホストま
たはＩ／Ｏボード２５上に用意した外部ポートなどから
フラッシュメモリ２２の内容をオンラインで書き換え
る。
ついて説明する。通常、Ｉ／Ｏプロセッサ２１は、フラ
ッシュメモリ２２内のファームウェアを読み込み実行す
る。ファームウェアの書き換えを行う場合、まず、ホス
トがこのＩ／Ｏボードの使用を一時中断する。ホストま
たはＩ／Ｏボード２５上に用意した外部ポートなどから
フラッシュメモリ２２の内容をオンラインで書き換え
る。
【００２７】書き換え完了後、Ｉ／Ｏプロセッサ２１
は、リセット回路２３に対してリセット要求を出す。こ
の要求は、ホストがＩ／Ｏプロセッサ２１に命令し要求
するか、またはＩ／Ｏプロセッサ２１自身がファームウ
ェアの書き換え完了を判断して要求してもよい。Ｉ／Ｏ
プロセッサ２１からのリセット要求によりリセット回路
２３は、ある一定時間リセット信号を出力し、電源制御
回路がＩ／Ｏプロセッサ２１への電源供給を停止する。
は、リセット回路２３に対してリセット要求を出す。こ
の要求は、ホストがＩ／Ｏプロセッサ２１に命令し要求
するか、またはＩ／Ｏプロセッサ２１自身がファームウ
ェアの書き換え完了を判断して要求してもよい。Ｉ／Ｏ
プロセッサ２１からのリセット要求によりリセット回路
２３は、ある一定時間リセット信号を出力し、電源制御
回路がＩ／Ｏプロセッサ２１への電源供給を停止する。
【００２８】一定時間後、リセット回路２３によりリセ
ットが解除されると、電源制御回路がＩ／Ｏプロセッサ
２１に電源を供給し、Ｉ／Ｏプロセッサ２１が起動す
る。Ｉ／Ｏプロセッサ２１は、フラッシュメモリ内のフ
ァームウェアを読み込み実行することにより、新しいフ
ァームウェアでの動作になる。Ｉ／Ｏボード２５が立ち
上がった後、ホストは、このＩ／Ｏボード２５の使用を
再開する。なお、Ｉ／Ｏボード２５のリセット中は、ホ
ストのＩ／Ｏバス２６に影響を与えないようにする。
ットが解除されると、電源制御回路がＩ／Ｏプロセッサ
２１に電源を供給し、Ｉ／Ｏプロセッサ２１が起動す
る。Ｉ／Ｏプロセッサ２１は、フラッシュメモリ内のフ
ァームウェアを読み込み実行することにより、新しいフ
ァームウェアでの動作になる。Ｉ／Ｏボード２５が立ち
上がった後、ホストは、このＩ／Ｏボード２５の使用を
再開する。なお、Ｉ／Ｏボード２５のリセット中は、ホ
ストのＩ／Ｏバス２６に影響を与えないようにする。
【００２９】このように、Ｉ／Ｏプロセッサの電源をこ
の方式で制御することにより、リセット端子がなく、電
源オンのときのみリセットされるＩ／Ｏプロセッサにも
使用でき、ホストを立ち上げ直す必要がないため費用と
時間が節約できる。
の方式で制御することにより、リセット端子がなく、電
源オンのときのみリセットされるＩ／Ｏプロセッサにも
使用でき、ホストを立ち上げ直す必要がないため費用と
時間が節約できる。
【００３０】以上のように、この実施の形態の基板及び
プロセッサのリセット方式は、Ｉ／Ｏボード２５は、プ
ロセッサ（Ｉ／Ｏプロセッサ２１）へ供給する電力を制
御する電源制御回路２４を備え、リセット回路２３は、
電源制御回路２４にリセット信号を出力し、電源制御回
路２４は、入力されたリセット信号に基づいて、プロセ
ッサ２１へ供給する電力を中断することによって、プロ
セッサをリセットすることを特徴とする。
プロセッサのリセット方式は、Ｉ／Ｏボード２５は、プ
ロセッサ（Ｉ／Ｏプロセッサ２１）へ供給する電力を制
御する電源制御回路２４を備え、リセット回路２３は、
電源制御回路２４にリセット信号を出力し、電源制御回
路２４は、入力されたリセット信号に基づいて、プロセ
ッサ２１へ供給する電力を中断することによって、プロ
セッサをリセットすることを特徴とする。
【００３１】実施の形態３．図３は、フラッシュメモリ
内のプログラムデータによりコンフィグレーションを行
うＦＰＧＡ（フィールドプログラマブルゲートアレイ）
を搭載したＩ／Ｏボードに本発明を応用した実施の形態
である。同図において、Ｉ／Ｏボード３５は、ホストの
Ｉ／Ｏバス３６に実装されている。Ｉ／Ｏボード３５上
にＦＰＧＡ３９がある。ＦＰＧＡ３９は、電源オン時に
フラッシュメモリ３２のデータを読み込みコンフィグレ
ーションを行う。
内のプログラムデータによりコンフィグレーションを行
うＦＰＧＡ（フィールドプログラマブルゲートアレイ）
を搭載したＩ／Ｏボードに本発明を応用した実施の形態
である。同図において、Ｉ／Ｏボード３５は、ホストの
Ｉ／Ｏバス３６に実装されている。Ｉ／Ｏボード３５上
にＦＰＧＡ３９がある。ＦＰＧＡ３９は、電源オン時に
フラッシュメモリ３２のデータを読み込みコンフィグレ
ーションを行う。
【００３２】また、Ｉ／Ｏボード３５上にＩ／Ｏプロセ
ッサ３１がある。リセット回路３３は、Ｉ／Ｏプロセッ
サ３１からの命令によりある一定時間リセットを出力す
る。リセット回路のリセット信号３８は、電源制御回路
３４に入力される。
ッサ３１がある。リセット回路３３は、Ｉ／Ｏプロセッ
サ３１からの命令によりある一定時間リセットを出力す
る。リセット回路のリセット信号３８は、電源制御回路
３４に入力される。
【００３３】ＦＰＧＡ３９の電源は、直接基板上の電源
３７に接続するのではなく、電源制御回路３４の電源出
力に接続する。Ｉ／Ｏプロセッサ３１、フラッシュメモ
リ３２、リセット回路３３などは、基板上の電源に直接
接続される。電源制御回路３４は、リセット回路３３か
らのリセット信号３８が有効な間は電源を遮断し、ＦＰ
ＧＡ３９に電源を供給しないようにする。従って、Ｉ／
Ｏボード３５上のリセット回路３３によるリセット中、
ＦＰＧＡ３９は、電源オフ状態になる。
３７に接続するのではなく、電源制御回路３４の電源出
力に接続する。Ｉ／Ｏプロセッサ３１、フラッシュメモ
リ３２、リセット回路３３などは、基板上の電源に直接
接続される。電源制御回路３４は、リセット回路３３か
らのリセット信号３８が有効な間は電源を遮断し、ＦＰ
ＧＡ３９に電源を供給しないようにする。従って、Ｉ／
Ｏボード３５上のリセット回路３３によるリセット中、
ＦＰＧＡ３９は、電源オフ状態になる。
【００３４】次に、ＦＰＧＡ３９のプログラムデータ書
き換え時の動作について説明する。通常、ＦＰＧＡ３９
は、電源オン時にフラッシュメモリ３２内のプログラム
データを読み込みコンフィグレーションを行う。ＦＰＧ
Ａ３９のプログラムデータを書き換える場合、まず、ホ
ストがこのＩ／Ｏボード３５の使用を一時中断する。ホ
ストまたはＩ／Ｏボード３５上に用意した外部ポートな
どからフラッシュメモリ３２の内容をオンラインで書き
換える。
き換え時の動作について説明する。通常、ＦＰＧＡ３９
は、電源オン時にフラッシュメモリ３２内のプログラム
データを読み込みコンフィグレーションを行う。ＦＰＧ
Ａ３９のプログラムデータを書き換える場合、まず、ホ
ストがこのＩ／Ｏボード３５の使用を一時中断する。ホ
ストまたはＩ／Ｏボード３５上に用意した外部ポートな
どからフラッシュメモリ３２の内容をオンラインで書き
換える。
【００３５】書き換え終了後、Ｉ／Ｏプロセッサ３１
は、リセット回路３３に対してリセット要求を出す。こ
の要求は、ホストがＩ／Ｏプロセッサ３１に命令し要求
するか、またはＩ／Ｏプロセッサ３１自身がプログラム
データの書き換え完了を判断し要求してもよい。リセッ
ト回路３３は、ある一定時間リセット信号を出力し、電
源制御回路３４がＦＰＧＡ３９への電源供給を停止す
る。
は、リセット回路３３に対してリセット要求を出す。こ
の要求は、ホストがＩ／Ｏプロセッサ３１に命令し要求
するか、またはＩ／Ｏプロセッサ３１自身がプログラム
データの書き換え完了を判断し要求してもよい。リセッ
ト回路３３は、ある一定時間リセット信号を出力し、電
源制御回路３４がＦＰＧＡ３９への電源供給を停止す
る。
【００３６】一定時間後、リセット回路３３によりリセ
ットが解除されると、電源制御回路３４がＦＰＧＡに電
源を供給し、ＦＰＧＡ３９が起動し、フラッシュメモリ
３２内のプログラムデータを読み込みコンフィグレーシ
ョンを行うことにより、新しいプログラムデータでの動
作になる。Ｉ／Ｏボード３５が立ち上がった後、ホスト
は、このＩ／Ｏボード３５の使用を再開する。なお、Ｉ
／Ｏボード３５のリセット中は、ホストのＩ／Ｏバス３
６に影響を与えないようにする。
ットが解除されると、電源制御回路３４がＦＰＧＡに電
源を供給し、ＦＰＧＡ３９が起動し、フラッシュメモリ
３２内のプログラムデータを読み込みコンフィグレーシ
ョンを行うことにより、新しいプログラムデータでの動
作になる。Ｉ／Ｏボード３５が立ち上がった後、ホスト
は、このＩ／Ｏボード３５の使用を再開する。なお、Ｉ
／Ｏボード３５のリセット中は、ホストのＩ／Ｏバス３
６に影響を与えないようにする。
【００３７】このように、ＦＰＧＡの電源をこの方式で
制御することにより、ＦＰＧＡのコンフィグレーション
をやり直す場合にも使用でき、ホストを立ち上げ直す必
要がないため費用と時間が節約できる。
制御することにより、ＦＰＧＡのコンフィグレーション
をやり直す場合にも使用でき、ホストを立ち上げ直す必
要がないため費用と時間が節約できる。
【００３８】
【発明の効果】この発明に係る基板及びプロセッサのリ
セット方式によれば、基板が実装されるホストコンピュ
ータを停止させることなく、ファームウェアなどのアッ
プグレードを行うことができる。
セット方式によれば、基板が実装されるホストコンピュ
ータを停止させることなく、ファームウェアなどのアッ
プグレードを行うことができる。
【００３９】また、この発明によれば、リセット端子が
なく、電源オンのときのみリセットされるプロセッサや
ＦＰＧＡのコンフィグレーションをやり直す場合にも使
用でき、ホストを立ち上げ直す必要がないため費用と時
間を節約することができる。
なく、電源オンのときのみリセットされるプロセッサや
ＦＰＧＡのコンフィグレーションをやり直す場合にも使
用でき、ホストを立ち上げ直す必要がないため費用と時
間を節約することができる。
【００４０】この発明によれば、プロセッサまたは基板
をハードウェアとしてリセットするため、プロセッサの
中も完全に初期状態にすることができる。
をハードウェアとしてリセットするため、プロセッサの
中も完全に初期状態にすることができる。
【図１】 本発明の実施の形態１のＩ／Ｏボードの構成
の一例を表すブロック図である。
の一例を表すブロック図である。
【図２】 本発明の実施の形態２のＩ／Ｏボードの構成
の一例を表すブロック図である。
の一例を表すブロック図である。
【図３】 本発明の実施の形態３のＩ／Ｏボードの構成
の一例を表すブロック図である。
の一例を表すブロック図である。
【図４】 従来のＩ／Ｏボードの構成の一例を表すブロ
ック図である。
ック図である。
１１，２１，３１，４１ Ｉ／Ｏプロセッサ（プロセッ
サ）、１２，２２，３２，４２ フラッシュメモリ、１
３，２３，３３ リセット回路、１４ 論理回路、１
５，２５，３５，４５ Ｉ／Ｏボード（基板）、１６，
２６，３６，４６ホストＩ／Ｏバス（リセット信号を除
く）、１７，４７ Ｉ／Ｏバスリセット信号、１８，２
８，３８ リセット信号、２４，３４ 電源制御回路、
２７，３７ 電源、３９ ＦＰＧＡ。
サ）、１２，２２，３２，４２ フラッシュメモリ、１
３，２３，３３ リセット回路、１４ 論理回路、１
５，２５，３５，４５ Ｉ／Ｏボード（基板）、１６，
２６，３６，４６ホストＩ／Ｏバス（リセット信号を除
く）、１７，４７ Ｉ／Ｏバスリセット信号、１８，２
８，３８ リセット信号、２４，３４ 電源制御回路、
２７，３７ 電源、３９ ＦＰＧＡ。
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フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 1/24
Claims (5)
- 【請求項１】 プログラムを構成する命令を実行するプ
ロセッサを備える基板において、 上記プロセッサは、プロセッサ自身のリセットを要求す
るリセット要求信号を出力し、 上記基板は、プロセッサへ供給する電力を制御する電源
制御回路と、 上記プロセッサから出力されたリセット要求信号を入力
し、プロセッサのリセットを指示するプロセッサリセッ
ト信号を上記電源制御回路に出力するリセット回路とを
備え、 電源制御回路は、入力されたプロセッサリセット信号に
基づいて、プロセッサへ供給する電力を中断することに
よって、プロセッサをリセットすること を特徴とする基
板。 - 【請求項２】 上記リセット回路は、基板のリセットを
指示する基板リセット信号を出力することを特徴とする
請求項１記載の基板。 - 【請求項３】 上記基板は、さらに、ファームウェアを
含むプログラムを記憶する不揮発性メモリを備え、 上記プロセッサは、上記不揮発性メモリからプログラム
を読み込んでプログラムを構成する命令を実行するとと
もに、上記不揮発性メモリが書き換えられた場合に、上
記リセット要求信号を出力することを特徴とする請求項
１記載の基板。 - 【請求項４】 上記基板は、計算機へ実装され、 上記プロセッサリセット信号は、計算機をリセットする
ことなく、基板に備えられたプロセッサのリセットを指
示することを特徴とする請求項１または３記載の基板。 - 【請求項５】 基板に備えられ、プログラムを構成する
命令を実行するプロセッサを再起動するプロセッサのリ
セット方式において、 上記プロセッサは、プロセッサ自身のリセットを指示す
るリセット信号を出力し、プロセッサへ供給する電力を制御する電源制御回路と、 上記プロセッサから出力されたリセット信号を入力し、
上記プロセッサのリセットを指示するプロセッサリセッ
ト信号を上記電源制御回路に出力するリセット回路とを
備え、 電源制御回路は、入力されたプロセッサリセット信号に
基づいて、プロセッサへ供給する電力を中断することに
よって、プロセッサをリセットすること を特徴とするプ
ロセッサのリセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000081304A JP3431880B2 (ja) | 2000-03-23 | 2000-03-23 | 基板及びプロセッサのリセット方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000081304A JP3431880B2 (ja) | 2000-03-23 | 2000-03-23 | 基板及びプロセッサのリセット方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001265468A JP2001265468A (ja) | 2001-09-28 |
| JP3431880B2 true JP3431880B2 (ja) | 2003-07-28 |
Family
ID=18598262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000081304A Expired - Fee Related JP3431880B2 (ja) | 2000-03-23 | 2000-03-23 | 基板及びプロセッサのリセット方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3431880B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7089413B2 (en) | 2003-03-05 | 2006-08-08 | Hewlett-Packard Development Company, L.P. | Dynamic computer system reset architecture |
| JP2007072863A (ja) | 2005-09-08 | 2007-03-22 | Sony Corp | 電源制御装置および方法、プログラム、並びに記録再生装置 |
| EP4293501A4 (en) | 2021-04-14 | 2024-07-24 | Samsung Electronics Co Ltd | ELECTRONIC DEVICE AND ITS OPERATING METHOD |
-
2000
- 2000-03-23 JP JP2000081304A patent/JP3431880B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001265468A (ja) | 2001-09-28 |
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