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JP3489729B2 - 積層コンデンサ、配線基板、デカップリング回路および高周波回路 - Google Patents

積層コンデンサ、配線基板、デカップリング回路および高周波回路

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JP3489729B2
JP3489729B2 JP32901299A JP32901299A JP3489729B2 JP 3489729 B2 JP3489729 B2 JP 3489729B2 JP 32901299 A JP32901299 A JP 32901299A JP 32901299 A JP32901299 A JP 32901299A JP 3489729 B2 JP3489729 B2 JP 3489729B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、積層コンデン
サ、配線基板、デカップリング回路および高周波回路に
関するもので、特に、高周波回路において有利に適用さ
れ得る積層コンデンサ、ならびに、この積層コンデンサ
を用いて構成される、配線基板、デカップリング回路お
よび高周波回路に関するものである。
【０００２】
【従来の技術】従来からある最も典型的な積層コンデン
サは、たとえばセラミック誘電体からなり、積層される
複数の誘電体層、ならびに複数のコンデンサユニットを
形成するように特定の誘電体層を介して互いに対向しな
がら誘電体層の積層方向に交互に配置される複数対の第
１および第２の内部電極を有する、コンデンサ本体を備
えている。コンデンサ本体の第１および第２の端面に
は、それぞれ、第１および第２の外部端子電極が形成さ
れる。第１の内部電極は、コンデンサ本体の第１の端面
上にまで延び、ここで第１の外部端子電極に電気的に接
続され、また、第２の内部電極は、第２の端面上にまで
延び、ここで第２の外部端子電極に電気的に接続され
る。
【０００３】この積層コンデンサにおいて、たとえば第
２の外部端子電極から第１の外部端子電極へと流れる電
流は、第２の外部端子電極から第２の内部電極へと流
れ、この第２の内部電極から誘電体層を通って第１の内
部電極に至り、次いで、この第１の内部電極内を通って
第１の外部端子電極へと至る。
【０００４】コンデンサの等価回路は、コンデンサの容
量をＣ、等価直列インダクタンス（ＥＳＬ）をＬ、等価
直列抵抗（ＥＳＲ）と呼ばれる主に電極の抵抗をＲとし
たとき、直列にＣＬＲが接続された回路で表わされる。
【０００５】この等価回路では、共振周波数（ｆ0 ）
は、ｆ0 ＝１／〔２π×（Ｌ×Ｃ）1/ 2 〕となり、共振
周波数より高い周波数では、コンデンサとして機能しな
くなる。言い換えると、ＬすなわちＥＳＬ値が小さけれ
ば、共振周波数（ｆ0 ）は高くなり、より高周波で使用
できることになる。なお、内部電極に銅を用いてＥＳＲ
を小さくすることなども考えられているが、マイクロ波
領域で使うためには低ＥＳＬ化が図られたコンデンサが
必要となる。
【０００６】また、ワークステーションやパーソナルコ
ンピュータ等のマイクロプロセッシングユニット（ＭＰ
Ｕ）のＭＰＵチップに電源を供給する電源回路に接続さ
れるデカップリングコンデンサとして用いられるコンデ
ンサにおいても、低ＥＳＬ化が求められている。
【０００７】図１３は、上述したＭＰＵ１および電源部
２に関する接続構成の一例を図解的に示すブロック図で
ある。
【０００８】図１３を参照して、ＭＰＵ１は、ＭＰＵチ
ップ３およびメモリ４を備える。電源部２は、ＭＰＵチ
ップ３に電源を供給するためのもので、電源部２からＭ
ＰＵチップ３に至る電源回路には、デカップリングコン
デンサ５が接続されている。また、ＭＰＵチップ３から
メモリ４側には、信号回路が構成されている。
【０００９】上述したようなＭＰＵ１に関連して用いら
れるデカップリングコンデンサ５の場合でも、通常のデ
カップリングコンデンサと同様、ノイズ吸収や電源の変
動に対する平滑化のために用いられるが、さらに、最近
では、ＭＰＵチップ３において、その動作周波数が５０
０ＭＨｚを超えて１ＧＨｚにまで達するものが計画され
ており、このようなＭＰＵチップ３に関連して高速動作
が要求される用途にあっては、クイックパワーサプライ
としての機能（立ち上がり時等の電力が急に必要な時
に、コンデンサに充電された電気量から数ナノ秒の間に
電力を供給する機能）が必要である。
【００１０】このため、ＭＰＵ１におけるデカップリン
グコンデンサ５にあっても、インダクタンス成分ができ
るだけ低い、たとえば１０ｐＨ以下であることが必要と
なってきており、このようにインダクタンス値の低いコ
ンデンサの実現が望まれている。
【００１１】より具体的に説明すると、あるＭＰＵチッ
プ（動作クロック周波数約５００ＭＨｚ）３では、ＤＣ
約２．０Ｖが供給され、消費電力は約２４Ｗ、すなわち
１２Ａ位の電流が流れる設計になっている。その消費電
力の低減化のために、ＭＰＵ１が動作していない時はス
リープモードとして、消費電力を１Ｗ以下にまで落とす
仕様が採用されている。スリープモードからアクティブ
モードへの変換時、ＭＰＵチップ３には、その動作数ク
ロックのうちにアクティブモードに必要な電力が供給さ
れる必要がある。動作周波数５００ＭＨｚでは、スリー
プモードからアクティブモードへの変換時において、４
〜７ナノ秒という時間の間に電力を供給する必要があ
る。
【００１２】しかし、上述の電力を供給することは、電
源部２からでは間に合わないため、電源部２から電源を
供給するまでの時間、ＭＰＵチップ３近傍に置くデカッ
プリングコンデンサ５に充電されている電荷を放電する
ことによってＭＰＵチップ３に電源を供給することが行
なわれる。
【００１３】動作クロック周波数が１ＧＨｚのものにあ
っては、このような機能を満足させるために、ＭＰＵチ
ップ３近傍のデカップリングコンデンサ５のＥＳＬは、
少なくとも１０ｐＨ以下であることが必要となる。
【００１４】
【発明が解決しようとする課題】先に述べた一般的な積
層コンデンサのＥＳＬは、５００〜８００ｐＨ程度であ
り、上述したような１０ｐＨ以下には程遠い。このよう
に、インダクタンス成分が積層コンデンサにおいてもた
らされるのは、積層コンデンサにおいて流れる電流の方
向によってその方向が決まる磁束が誘起され、この磁束
に起因して自己インダクタンス成分が生じるためであ
る。
【００１５】上述したような背景の下、低ＥＳＬ化を図
り得る積層コンデンサの構造が、たとえば、特開平２−
２５６２１６号公報、米国特許第５８８０９２５号、特
開平２−１５９００８号公報、特開平１１−１４４９９
６号公報、特開平７−２０１６５１号公報等において提
案されている。
【００１６】上述の低ＥＳＬ化は、主として、積層コン
デンサにおいて誘起される磁束の相殺によるもので、こ
のような磁束の相殺が生じるようにするため、積層コン
デンサにおいて流れる電流の方向を多様化することが行
なわれている。そして、この電流の方向の多様化のた
め、コンデンサ本体の外表面上に形成される端子電極の
数を増やすことによって、これに電気的に接続されるよ
うに引き出される内部電極の引出し部分の数を増やすと
ともに、内部電極の引き出し部分をいくつかの方向に向
けることが行なわれている。
【００１７】しかしながら、上述したように提案されて
いる積層コンデンサにおける低ＥＳＬ化のための対策
は、効果の点において、未だ不十分である。
【００１８】たとえば、特開平２−２５６２１６号公
報、米国特許第５８８０９２５号および特開平２−１５
９００８号公報では、内部電極をコンデンサ本体の対向
する２つの側面にまで引き出す構造が記載されている
が、約１００ｐＨ程度までしか低ＥＳＬ化を図ることが
できないものと推測される。
【００１９】また、特開平１１−１４４９９６号公報で
は、内部電極をコンデンサ本体の４つの側面に引き出す
構造が記載されているが、最も優れたＥＳＬ値として、
４０ｐＨが記載されているにすぎない。
【００２０】また、特開平７−２０１６５１号公報で
は、内部電極をコンデンサ本体の上下の主面にまで引き
出す構造が記載されているが、最も優れたＥＳＬ値とし
て、５０ｐＨが記載されているにすぎない。
【００２１】そのため、このような積層コンデンサが用
いられるＭＰＵチップ用の（電源ラインを含む）高周波
回路において、従来は、たとえば１０ｐＨ以下といった
ＥＳＬを実現するため、複数の積層コンデンサを並列に
接続した状態として配線基板に実装することが行なわれ
ている。その結果、積層コンデンサのための実装面積が
大きくなり、このような高周波回路を構成する電気機器
の小型化を阻害する原因となっている。
【００２２】そこで、この発明の目的は、低ＥＳＬ化を
より効果的に図り得るように改良された積層コンデンサ
を提供しようとすることである。
【００２３】この発明の他の目的は、上述したような積
層コンデンサを用いて構成される、配線基板、デカップ
リング回路および高周波回路を提供しようとすることで
ある。
【００２４】
【課題を解決するための手段】この発明に係る積層コン
デンサは、積層される複数の誘電体層を含むコンデンサ
本体を備えている。
【００２５】このコンデンサ本体の内部には、特定の誘
電体層を介して互いに対向する少なくとも１対の第１お
よび第２の内部電極が設けられ、コンデンサ本体の、内
部電極と平行に延びる少なくとも一方の主面上には、第
１および第２の外部端子電極が設けられる。
【００２６】コンデンサ本体の内部には、さらに、第２
の内部電極に対して電気的に絶縁された状態で第１の内
部電極と第１の外部端子電極とを電気的に接続するよう
に特定の誘電体層を貫通する複数の第１の貫通導体、お
よび第１の内部電極に対して電気的に絶縁された状態で
第２の内部電極と第２の外部端子電極とを電気的に接続
するように特定の誘電体層を貫通する複数の第２の貫通
導体がそれぞれ設けられる。これら第１および第２の貫
通導体は、内部電極を流れる電流によって誘起される磁
界を互いに相殺するように配置される。
【００２７】 そして、前述した技術的課題を解決する
ため、第１および第２の貫通導体は、それぞれ、第１お
よび第２の内部電極の中央部において第１および第２の
内部電極に接続されているものに加えて、第１および第
２の内部電極の各々の周縁部において第１および第２の
内部電極に接続されている、第１および第２の周縁貫通
導体を含むことを特徴とするとともに、第１および第２
の周縁貫通導体の各々の中心と第１および第２の内部電
極の各々の辺との間の長さは、第１および第２の貫通導
体の配列ピッチの１／３以下に選ばれていることを特徴
としている。
【００２８】上述の第１および第２の周縁貫通導体は、
それぞれ、第１および第２の内部電極の各々の辺上にお
いて第１および第２の内部電極に接続されているものを
含むことが好ましい。
【００２９】また、第１および第２の周縁貫通導体の少
なくとも一方は、対応の内部電極の角において対応の内
部電極に接続されているものを含んでいてもよい。
【００３０】また、第１および第２の周縁貫通導体は、
それぞれ、第１および第２の内部電極の各々の辺上にお
いて第１および第２の内部電極に接続されているものを
含みながら、第１および第２の周縁貫通導体の少なくと
も一方は、対応の内部電極の角において対応の内部電極
に接続されているものを含んでいてもよい。
【００３１】この発明に係る積層コンデンサにおいて、
第１および第２の外部端子電極は、それぞれ、第１およ
び第２の貫通導体の各々に関連して点状に分布するよう
に設けられていることが好ましい。
【００３２】上述の場合、第１および第２の外部端子電
極には、半田バンプが形成されていることが好ましい。
【００３３】また、この発明に係る積層コンデンサにお
いて、第１および第２の外部端子電極は、コンデンサ本
体の一方の主面上にのみ設けられていることが好まし
い。なお、第１および第２の外部端子電極は、コンデン
サ本体の２つの主面の各々上に形成されていても、ある
いは、第１の外部端子電極が一方の主面上に形成され、
第２の外部端子電極が他方の主面上に形成されてもよ
い。
【００３４】また、この発明に係る積層コンデンサは、
ＭＰＵに備えるＭＰＵチップのための電源回路に接続さ
れるデカップリングコンデンサとして有利に用いられ
る。
【００３５】この発明は、また、上述したような積層コ
ンデンサが実装された、配線基板にも向けられる。
【００３６】上述したように、この発明が配線基板に向
けられる場合、その具体的な一実施態様では、この配線
基板には、マイクロプロセッシングユニットに備えるＭ
ＰＵチップが搭載され、また、配線基板は、ＭＰＵチッ
プのための電源を供給するための電源用ホット側配線導
体とグラウンド配線導体とを備え、積層コンデンサの第
１および第２の外部端子電極の一方が電源用ホット側配
線導体に電気的に接続され、かつ第１および第２の外部
端子電極の他方がグラウンド配線導体に接続される。
【００３７】上述した配線基板において、好ましくは、
積層コンデンサに備える第１および第２の外部端子電極
は、バンプにより接続される。
【００３８】この発明は、さらに、上述したような積層
コンデンサを備える、デカップリング回路にも向けられ
る。
【００３９】さらに、この発明は、上述したような積層
コンデンサを備える、高周波回路にも向けられる。
【００４０】
【発明の実施の形態】図１および図２は、この発明の第
１の実施形態による積層コンデンサ１１を示している。
ここで、図１は、積層コンデンサ１１の内部構造を示す
平面図であり、（１）と（２）とは互いに異なる断面を
示している。また、図２は、図１の線ＩＩ−ＩＩに沿う
断面図である。
【００４１】積層コンデンサ１１は、積層される複数の
誘電体層１２を含むコンデンサ本体１３を備えている。
誘電体層１２は、たとえばセラミック誘電体から構成さ
れる。
【００４２】コンデンサ本体１３の内部には、特定の誘
電体層１２を介して互いに対向する少なくとも１対の第
１および第２の内部電極１４および１５が設けられてい
る。この実施形態では、複数対の第１および第２の内部
電極１４および１５が設けられている。
【００４３】また、コンデンサ本体１３の、内部電極１
４および１５と平行に延びる主面１６および１７の少な
くとも一方、この実施形態では、一方の主面１７上に
は、第１および第２の外部端子電極１８および１９が設
けられている。
【００４４】コンデンサ本体１３の内部には、さらに、
第２の内部電極１５に対して電気的に絶縁された状態で
第１の内部電極１４と第１の外部端子電極１８とを電気
的に接続するように特定の誘電体層１２を貫通する複数
の第１の貫通導体２０および２０ａが設けられている。
また、第１の内部電極１４に対して電気的に絶縁された
状態で第２の内部電極１５と第２の外部端子電極１９と
を電気的に接続するように特定の誘電体層１２を貫通す
る複数の第２の貫通導体２１および２１ａが設けられて
いる。
【００４５】この実施形態では、各々複数の第１および
第２の内部電極１４および１５が設けられ、第１および
第２の内部電極１４および１５の間に形成される静電容
量が、第１および第２の貫通導体２０および２０ａなら
びに２１および２１ａによって並列接続され、このよう
に並列接続された静電容量が、第１および第２の外部端
子電極１８および１９の間に取り出される。
【００４６】上述した第１の貫通導体２０および２０ａ
と第２の貫通導体２１および２１ａとは、内部電極１４
および１５を流れる電流によって誘起される磁界を互い
に相殺するように配置されている。すなわち、この実施
形態では、第１および第２の貫通導体２０および２０ａ
ならびに２１および２１ａは、四角形、より特定的に
は、正方形の各頂点に位置する分布状態をもって配列さ
れており、第１の貫通導体２０および２０ａと第２の貫
通導体２１および２１ａとが互いに隣り合うように配置
されている。
【００４７】この発明の特徴的構成として、第１の貫通
導体２０および２０ａのいくつかは、第１の内部電極１
４の周縁部において第１の内部電極１４に接続されてい
る、第１の周縁貫通導体２０ａとなり、また、第２の貫
通導体２１および２１ａのいくつかは、第２の内部電極
１５の周縁部において第２の内部電極１５に接続されて
いる、第２の周縁貫通導体２１ａとなっている。
【００４８】また、この実施形態では、上述した第１お
よび第２の周縁貫通導体２０ａおよび２１ａは、それぞ
れ、第１および第２の内部電極１４および１５の各々の
辺上において第１および第２の内部電極１４および１５
に接続されている。
【００４９】第１および第２の外部端子電極１８および
１９は、それぞれ、第１および第２の貫通導体２０およ
び２０ａならびに２１および２１ａの各々に関連して点
状に分布するように主面１７上に設けられている。この
実施形態では、第１および第２の外部端子電極１８およ
び１９は、それぞれ、導電パッド２２および２３ならび
にそれらの上に形成される半田バンプ２４および２５を
備えている。
【００５０】このような積層コンデンサ１１によれば、
低ＥＳＬ化をより効果的に図ることができる。
【００５１】このような低ＥＳＬ化の点について、この
実施形態に係る積層コンデンサ１１が優れていることを
確認するため、内部電極１４および１５ならびに貫通導
体２０、２０ａ、２１および２１ａをニッケルを含む導
電性ペーストによって形成し、内部電極１４および１５
の各々の大きさを４．０ｍｍ×４．０ｍｍとし、貫通導
体２０、２０ａ、２１および２１ａの配列ピッチを１．
０ｍｍとし、同じく直径を０．１ｍｍとし、内部電極１
４および１５と貫通導体２１および２１ａならびに２０
および２０ａとの各々の間に設けられる絶縁領域の外径
を０．２ｍｍとした、積層コンデンサ１１について、共
振法によって、ＥＳＬ値を評価したところ、１８ｐＨと
なった。
【００５２】なお、共振法とは、試料となる積層コンデ
ンサについてインピーダンスの周波数特性を求め、この
周波数特性における極小点（コンデンサの容量成分Ｃと
ＥＳＬとの間の直列共振点）の周波数ｆo から、 ＥＳＬ＝１／［（２πｆo ）2 ×Ｃ］ によって、ＥＳＬを求めようとする方法である。
【００５３】また、比較例として、次のような比較例
１、２および３に係る各積層コンデンサを作製し、各々
のＥＳＬ値を評価した。なお、比較例１〜３に係る各積
層コンデンサの作製にあたっては、特に断らない限り、
前述した積層コンデンサ１１に係る試料と同様の方法を
採用した。
【００５４】積層コンデンサ１１では、合計２１個の貫
通導体２０、２０ａ、２１および２１ａが設けられた
が、比較例１は、貫通導体として、積層コンデンサ１１
における周縁貫通導体２０ａおよび２１ａを備えないこ
とを除いて積層コンデンサ１１と同様の構造を有するも
ので、中央部に位置するもののみ合計９個の貫通導体を
備えるものである。この比較例１によれば、８２ｐＨと
いった高いＥＳＬ値しか得られなかった。
【００５５】比較例２は、図３に示すように、貫通導体
２０および２１の配列ピッチについては、積層コンデン
サ１１の場合と同様にしながら、周縁貫通導体を設け
ず、中央部に位置するもののみ合計１６個の貫通導体２
０および２１を設けたものである。この比較例２によれ
ば、４５ｐＨといった比較的高いＥＳＬ値しか得られな
かった。
【００５６】比較例３は、図４に示すように、貫通導体
２０および２１の配列ピッチを狭めながら、中央部にの
み合計２５個の貫通導体２０および２１を設けたもので
ある。この比較例３によれば、積層コンデンサ１１にお
ける貫通導体２０、２０ａ、２１および２１ａの合計数
である「２１」より多い２５個の貫通導体２０および２
１を備えているにも関わらず、前述した積層コンデンサ
１１のＥＳＬ値である１８ｐＨより高い２８ｐＨのＥＳ
Ｌ値しか得られなかった。このことから、低ＥＳＬ化に
は、周縁貫通導体２０ａおよび２１ａの存在が効果的で
あることがわかる。
【００５７】図５は、この発明の第２の実施形態による
積層コンデンサ２６を示す、図１（１）に相当する図で
ある。図５において、図１に示した要素に相当する要素
には同様の参照符号を付し、重複する説明は省略する。
【００５８】図５に示した積層コンデンサ２６は、周縁
貫通導体として、第１および第２の内部電極１４および
１５の各々の辺の中間部上において第１および第２の内
部電極１４および１５に接続される第１および第２の周
縁貫通導体２０ａおよび２１ａだけでなく、第１の内部
電極１４の角において第１の内部電極１４に接続される
周縁貫通導体２０ａを備えることを特徴としている。
【００５９】上述のように、内部電極１４の角に周縁貫
通導体２０ａを配置することにより、第１の実施形態に
係る積層コンデンサ１１に比べて、さらなる低ＥＳＬ化
を図ることができる。前述したＥＳＬ値の評価方法に従
えば、この積層コンデンサ２６によれば、１５ｐＨのＥ
ＳＬ値を得ることができた。
【００６０】図６は、この発明の第３の実施形態による
積層コンデンサ２７を示す、図２に相当する図である。
図６において、図２に示した要素に相当する要素には同
様の参照符号を付し、重複する説明は省略する。
【００６１】図６に示した積層コンデンサ２７において
は、第１の外部端子電極１８がコンデンサ本体１３の一
方の主面１６上に設けられ、第２の外部端子電極１９が
他方の主面１７上に形成されていることを特徴としてい
る。
【００６２】図７は、この発明の第４の実施形態による
積層コンデンサ２８を示す、図２に相当する図である。
図７において、図２に示した要素に相当する要素には同
様の参照符号を付し、重複する説明は省略する。
【００６３】図７に示した積層コンデンサ２８において
は、第１および第２の外部端子電極１８および１９の双
方が、コンデンサ本体１３の２つの主面１６および１７
の各々上に設けられていることを特徴としている。
【００６４】なお、図２に示した積層コンデンサ１１に
あっては、第１の貫通導体２０および２０ａと第２の貫
通導体２１および２１ａとにおける図２に示した断面上
での電流の流れを互いに逆方向に向けることができる。
これに対して、図６に示した積層コンデンサ２７および
図７に示した積層コンデンサ２８にあっては、第１の貫
通導体２０および２０ａと第２の貫通導体２１および２
１ａとにおいて流れる電流が互いに同じ方向になる。こ
のことから、低ＥＳＬ化に対する効果については、図２
に示した積層コンデンサ１１がより優れていると言うこ
とができる。
【００６５】図８は、この発明の第５の実施形態による
積層コンデンサ２９を示す、図１（１）に相当する図で
ある。図８において、図１に示す要素に相当する要素に
は同様の参照符号を付し、重複する説明は省略する。
【００６６】図８に示した積層コンデンサ２９において
は、第１の貫通導体２０および２０ａならびに第２の貫
通導体２１および２１ａが合計３６個設けられているこ
とを特徴としている。このように、貫通導体の数は、必
要に応じて、任意に変更することができる。
【００６７】また、積層コンデンサ２９においては、図
５に示した積層コンデンサ２６の場合と同様、内部電極
の角に位置する周縁貫通導体２０ａおよび２１ａを備え
ている。この実施形態では、内部電極１４および１５の
各々の一辺に沿って、合計６個の周縁貫通導体２０ａお
よび２１ａが配置されているので、第１および第２の周
縁貫通導体２０ａおよび２１ａの双方について、内部電
極１４および１５の各々の角に位置するものがある。す
なわち、第１および第２の周縁貫通導体２０ａおよび２
１ａは、それぞれ、第１および第２の内部電極１４およ
び１５の各々の角において第１および第２の内部電極１
４および１５に接続されているものを備えている。
【００６８】図９は、この発明の第６の実施形態による
積層コンデンサ３０を示す、図１（１）に相当する図で
ある。図９において、図１に示した要素に相当する要素
には同様の参照符号を付し、重複する説明は省略する。
【００６９】図９に示した積層コンデンサ３０において
は、第１および第２の貫通導体２０および２０ａならび
に２１および２１ａが、三角形、より特定的には、正三
角形の各頂点に位置する分布状態をもって配列されてい
ることを特徴としている。
【００７０】図９に示した実施形態に関連して、貫通導
体の配列において採用される分布状態は、その他、たと
えば六角形の各頂点に位置するような分布状態であって
もよい。
【００７１】図１０は、この発明の第７の実施形態を説
明するための内部電極１４と貫通導体２０、２０ａ、２
１および２１ａとの位置関係を示す平面図である。
【００７２】前述した第１ないし第６の実施形態では、
周縁貫通導体２０ａおよび２１ａは、内部電極１４およ
び１５（内部電極１５については図示しない。）の辺上
において内部電極１４および１５にそれぞれ接続された
が、これら周縁貫通導体２０ａおよび２１ａは、図１０
に示すように、内部電極１４および１５の辺より内側に
配置されてもよい。図１０に示した実施形態では、周縁
貫通導体２０ａおよび２１ａは、それぞれ、内部電極１
４および１５の各々の辺に接するように配置されてい
る。
【００７３】図１１は、この発明の第８の実施形態を説
明するための図１０に相当する図である。
【００７４】 図１１においては、周縁貫通導体２０ａ
および２１ａは、図１０に示した場合と比較して、内部
電極１４および１５（内部電極１５については図示しな
い。）の辺よりさらに内側に配置されている。このよう
に、周縁貫通導体２０ａおよび２１ａが、内部電極１４
および１５の辺より内側に配置される場合であっても、
周縁貫通導体２０ａおよび２１ａの中心と内部電極１４
および１５の各々の辺との間の長さ３１は、貫通導体２
０、２０ａ、２１および２１ａの配列ピッチ３２の１／
３以下に選ばれる。すなわち、図１、図５、図６、図
７、図８、図９、図１０および図１１にそれぞれ示した
第１ないし第８の実施形態のいずれの場合であっても、
周縁貫通導体２０ａおよび２１ａの中心と内部電極１４
および１５の各々の辺との間の長さ３１は、貫通導体２
０、２０ａ、２１および２１ａの配列ピッチ３２の１／
３以下となっている。
【００７５】以上、この発明に係る積層コンデンサを、
図示した種々の実施形態に関連して説明したが、内部電
極の数、あるいは、外部端子電極の数および貫通導体の
数ならびに位置について、種々に変更することができ
る。また、貫通導体の断面形状については、図示のよう
な円形に限らず、たとえば、四角形や六角形などに変更
されてもよい。
【００７６】この発明に係る積層コンデンサは、たとえ
ば、前述の図１３に示したＭＰＵ１に備えるデカップリ
ングコンデンサ５として有利に用いることができる。こ
のように、この発明に係る積層コンデンサをデカップリ
ングコンデンサとして用いているＭＰＵの構造につい
て、図１２に示した構造例に従って以下に説明する。
【００７７】図１２を参照して、ＭＰＵ３３は、下面側
にキャビティ３４が設けられた多層構造の配線基板３５
を備えている。配線基板３５の上面には、ＭＰＵチップ
３６が表面実装されている。また、配線基板３５のキャ
ビティ３４内には、デカップリングコンデンサとして機
能する、この発明に係る積層コンデンサ、たとえば第１
の実施形態に係る積層コンデンサ１１が収容されてい
る。さらに、配線基板３５は、マザーボード３７上に表
面実装されている。
【００７８】配線基板３５の表面および内部には、概略
的に図示されるように、ＭＰＵ３３において必要な配線
導体が形成されていて、これら配線導体によって、図１
３に示すような接続が達成される。
【００７９】代表的なものについて説明すると、配線基
板３５の内部には、電源用ホット側電極３８およびグラ
ウンド電極３９が形成されている。
【００８０】電源用ホット側電極３８は、電源用ホット
側ビアホール導体４０を介して、積層コンデンサ１１の
第１の外部端子電極１８に電気的に接続され、電源用ホ
ット側ビアホール導体４１を介して、ＭＰＵチップ３６
の特定の端子４２に電気的に接続され、さらに、電源用
ホット側ビアホール導体４３を介して、マザーボード３
７のホット側導電ランド４４に電気的に接続されてい
る。
【００８１】また、グラウンド電極３９は、グラウンド
用ビアホール導体４５を介して、積層コンデンサ１１の
第２の外部端子電極１９に電気的に接続され、グラウン
ド用ビアホール導体４６を介して、ＭＰＵチップ３６の
特定の端子４７に電気的に接続され、さらに、グラウン
ド用ビアホール導体４８を介して、マザーボード３７の
グラウンド側導電ランド４９に電気的に接続されてい
る。
【００８２】上述した積層コンデンサ１１の第１および
第２の外部端子電極１８および１９とビアホール導体４
０および４５との接続には、図１２では詳細には図示し
ないが、バンプによる接続が適用される。
【００８３】なお、図１２において、図１３に示したメ
モリ４に相当するメモリの図示は省略されている。
【００８４】
【発明の効果】以上のように、この発明に係る積層コン
デンサによれば、積層される複数の誘電体層を含むコン
デンサ本体の内部には、特定の誘電体層を介して互いに
対向する少なくとも１対の第１および第２の内部電極が
設けられ、また、このコンデンサ本体の、内部電極と平
行に延びる少なくとも一方の主面上には、第１および第
２の外部端子電極が設けられ、コンデンサ本体の内部に
は、さらに、第１の内部電極と第１の外部電極とを電気
的に接続する複数の第１の貫通導体、および第２の内部
電極と第２の外部端子電極とを電気的に接続する複数の
第２の貫通導体がそれぞれ設けられ、第１および第２の
貫通導体が、内部電極を流れる電流によって誘起される
磁界を互いに相殺するように配置されているので、この
点において、積層コンデンサ内において流れる電流を種
々の方向へ向けかつ電流長を短くすることができるの
で、ＥＳＬを小さくすることができるばかりでなく、第
１および第２の貫通導体は、それぞれ、第１および第２
の内部電極の各々の周縁部において第１および第２の内
部電極に接続されている、第１および第２の周縁貫通導
体を含んでいるので、内部電極の周縁部にまで磁界の相
殺効果を及ぼすことが可能となり、一層の低ＥＳＬ化を
図ることができる。
【００８５】このようなことから、積層コンデンサの共
振周波数を高周波化することができ、積層コンデンサが
コンデンサとして機能する周波数域を高周波化すること
ができ、この発明に係る積層コンデンサによれば、電子
回路の高周波化に十分対応することができ、たとえば、
高周波回路におけるバイパスコンデンサやデカップリン
グコンデンサとして有利に用いることができる。
【００８６】また、ＭＰＵチップ等と組み合わされて使
用されるデカップリングコンデンサにあっては、クイッ
クパワーサプライとしての機能が要求されるが、この発
明に係る積層コンデンサは、ＥＳＬが低いので、このよ
うな用途に向けられても、高速動作に十分対応すること
ができる。
【００８７】また、この発明に係る積層コンデンサにお
いて備える外部端子電極は、積層コンデンサを適宜の配
線基板上に実装する場合、バンプ接続を有利に適用する
ことを可能にする。現在、たとえばＭＰＵチップのよう
な半導体チップにおいては、動作周波数が高周波化する
に伴って、バンプ接続が多用される傾向にあるが、主面
端子電極の存在は、この傾向に適合するものである。ま
た、このようなバンプ接続は、高密度実装を可能とし、
接続における寄生インダクタンスの発生を抑えることも
できる。
【００８８】この発明において、以下のような各実施態
様は、前述したような磁束の相殺をより高めたり、電流
長をより短くしたりして、ＥＳＬの低減により効果的で
ある。
【００８９】第１に、第１および第２の周縁貫通導体
が、それぞれ、第１および第２の内部電極の各々の辺上
において第１および第２の内部電極に接続されているも
のを含むようにすることである。
【００９０】第２に、第１および第２の周縁貫通導体の
少なくとも一方が、対応の内部電極の角において対応の
内部電極に接続されているものを含むようにすることで
ある。
【００９１】第３に、第１および第２の外部端子電極
が、コンデンサ本体の一方の主面上にのみ形成されるよ
うにすることである。
【図面の簡単な説明】
【図１】この発明の第１の実施形態による積層コンデン
サ１１の内部構造を示す平面図であり、（１）は第１の
内部電極１４が通る断面を示し、（２）は第２の内部電
極１５が通る断面を示している。
【図２】図１の線ＩＩ−ＩＩに沿う断面図である。
【図３】図１に示した積層コンデンサ１１の特性を評価
するための比較例として用意された積層コンデンサを示
す、図１（１）に相当する図である。
【図４】図１に示した積層コンデンサ１１の特性を評価
するために用意された別の比較例としての積層コンデン
サを示す、図１（１）に相当する図である。
【図５】この発明の第２の実施形態による積層コンデン
サ２６を示す、図１（１）に相当する図である。
【図６】この発明の第３の実施形態による積層コンデン
サ２７を示す、図２に相当する図である。
【図７】この発明の第４の実施形態による積層コンデン
サ２８を示す、図２に相当する図である。
【図８】この発明の第５の実施形態による積層コンデン
サ２９を示す、図１（１）に相当する図である。
【図９】この発明の第６の実施形態による積層コンデン
サ３０を示す、図１（１）に相当する図である。
【図１０】この発明の第７の実施形態を説明するための
内部電極１４と貫通導体２０、２０ａ、２１および２１
ａとの位置関係を示す平面図である。
【図１１】この発明の第８の実施形態を説明するための
図１０に相当する図である。
【図１２】この発明の第１の実施形態による積層コンデ
ンサ１１をデカップリングコンデンサとして用いてい
る、ＭＰＵ３３の構造例を図解的に示す断面図である。
【図１３】この発明にとって興味あるＭＰＵ１および電
源部２に関する接続構成を図解的に示すブロック図であ
る。
【符号の説明】
１，３３ ＭＰＵ ２ 電源部 ３，３６ ＭＰＵチップ ５ デカップリングコンデンサ １１，２６，２７，２８，２９，３０ 積層コンデンサ １２ 誘電体層 １３ コンデンサ本体 １４ 第１の内部電極 １５ 第２の内部電極 １６，１７ 主面 １８ 第１の外部端子電極 １９ 第２の外部端子電極 ２０，２０ａ 第１の貫通導体 ２０ａ 第１の周縁貫通導体 ２１，２１ａ 第２の貫通導体 ２１ａ 第２の周縁貫通導体 ２４，２５ 半田バンプ ３５ 配線基板 ３８ 電源用ホット側電極 ３９ グラウンド電極 ４０，４１，４３ 電源用ホット側ビアホール導体 ４５，４６，４８ グラウンド用ビアホール導体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒田 誉一 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内 (72)発明者 堀 晴雄 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内 (72)発明者 近藤 隆則 京都府長岡京市天神二丁目26番10号 株 式会社村田製作所内

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】 積層される複数の誘電体層を含むコンデ
    ンサ本体を備え、 前記コンデンサ本体の内部には、特定の前記誘電体層を
    介して互いに対向する少なくとも１対の第１および第２
    の内部電極が設けられ、 前記コンデンサ本体の、前記内部電極と平行に延びる少
    なくとも一方の主面上には、第１および第２の外部端子
    電極が設けられ、 前記コンデンサ本体の内部には、さらに、前記第２の内
    部電極に対して電気的に絶縁された状態で前記第１の内
    部電極と前記第１の外部端子電極とを電気的に接続する
    ように特定の前記誘電体層を貫通する複数の第１の貫通
    導体、および前記第１の内部電極に対して電気的に絶縁
    された状態で前記第２の内部電極と前記第２の外部端子
    電極とを電気的に接続するように特定の前記誘電体層を
    貫通する複数の第２の貫通導体がそれぞれ設けられ、 前記第１および第２の貫通導体は、前記内部電極を流れ
    る電流によって誘起される磁界を互いに相殺するように
    配置され、 前記第１および第２の貫通導体は、それぞれ、前記第１
    および第２の内部電極の中央部において前記第１および
    第２の内部電極に接続されているものに加えて、前記第
    １および第２の内部電極の各々の周縁部において前記第
    １および第２の内部電極に接続されている、第１および
    第２の周縁貫通導体を含み、 前記第１および第２の周縁貫通導体の各々の中心と前記
    第１および第２の内部電極の各々の辺との間の長さは、
    前記第１および第２の貫通導体の配列ピッチの１／３以
    下に選ばれている 、積層コンデンサ。
  2. 【請求項２】 前記第１および第２の周縁貫通導体は、
    それぞれ、前記第１および第２の内部電極の各々の辺上
    において前記第１および第２の内部電極に接続されてい
    るものを含む、請求項１に記載の積層コンデンサ。
  3. 【請求項３】 前記第１および第２の周縁貫通導体の少
    なくとも一方は、対応の前記内部電極の角において対応
    の前記内部電極に接続されているものを含む、請求項１
    に記載の積層コンデンサ。
  4. 【請求項４】 前記第１および第２の周縁貫通導体は、
    それぞれ、前記第１および第２の内部電極の各々の辺上
    において前記第１および第２の内部電極に接続されてい
    るものを含み、かつ前記第１および第２の周縁貫通導体
    の少なくとも一方は、対応の前記内部電極の角において
    対応の前記内部電極に接続されているものを含む、請求
    項１に記載の積層コンデンサ。
  5. 【請求項５】 前記第１および第２の外部端子電極は、
    それぞれ、前記第１および第２の貫通導体の各々に関連
    して点状に分布するように設けられている、請求項１な
    いし４のいずれかに記載の積層コンデンサ。
  6. 【請求項６】 前記第１および第２の外部端子電極に
    は、半田バンプが形成されている、請求項５に記載の積
    層コンデンサ。
  7. 【請求項７】 前記第１および第２の外部端子電極は、
    一方の前記主面上にのみ設けられている、請求項１ない
    し６のいずれかに記載の積層コンデンサ。
  8. 【請求項８】 前記第１および第２の外部端子電極は、
    ２つの前記主面の各々上に形成されている、請求項１な
    いし６のいずれかに記載の積層コンデンサ。
  9. 【請求項９】 前記第１の外部端子電極は、一方の前記
    主面上に形成され、前記第２の外部端子電極は、他方の
    前記主面上に形成されている、請求項１ないし６のいず
    れかに記載の積層コンデンサ。
  10. 【請求項１０】 マイクロプロセッシングユニットに備
    えるＭＰＵチップのための電源回路に接続されるデカッ
    プリングコンデンサとして使用される、請求項１ないし
    ９のいずれかに記載の積層コンデンサ。
  11. 【請求項１１】 請求項１ないし１０のいずれかに記載
    の積層コンデンサが実装された、配線基板。
  12. 【請求項１２】 マイクロプロセッシングユニットに備
    えるＭＰＵチップが搭載され、前記ＭＰＵチップのため
    の電源を供給するための電源用ホット側配線導体とグラ
    ウンド配線導体とを備え、前記積層コンデンサの前記第
    １および第２の外部端子電極の一方が前記電源用ホット
    側配線導体に電気的に接続され、かつ前記第１および第
    ２の外部端子電極の他方が前記グラウンド配線導体に接
    続されている、請求項１１に記載の配線基板。
  13. 【請求項１３】 前記第１および第２の外部端子電極が
    バンプにより接続されている、請求項１１または１２に
    記載の配線基板。
  14. 【請求項１４】 請求項１ないし１０のいずれかに記載
    の積層コンデンサを備える、デカップリング回路。
  15. 【請求項１５】 請求項１ないし１０のいずれかに記載
    の積層コンデンサを備える、高周波回路。
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