JP3319429B2

JP3319429B2 - 半導体記憶装置

Info

Publication number: JP3319429B2
Application number: JP11722399A
Authority: JP
Inventors: 茂行中沢
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-04-23
Filing date: 1999-04-23
Publication date: 2002-09-03
Anticipated expiration: 2019-04-23
Also published as: KR20000077069A; KR100368105B1; US6333888B1; JP2000311498A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、詳しくは、マトリックス状に配置された複数個
のメモリセルを有するメモリセル・アレイとその周辺に
設けられた回路とからなるバンクを複数個有する半導体
記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置のうち、ＤＲＡＭは、周
知のように、スイッチング用のＭＯＳトランジスタ（以
下、スイッチング・トランジスタと呼ぶ）とメモリ・キ
ャパシタとからなるメモリセルがマトリックス状に配置
されてメモリセル・アレイを構成しており、メモリ・キ
ャパシタに電荷を貯えるか否かにより"１"又は"０"の１
ビットのデータを記憶している。各メモリセルを構成す
るスイッチング・トランジスタは、そのソース電極にメ
モリ・キャパシタの一方の電極が接続され、そのゲート
電極に行方向に配線されたワード線が接続され、そのド
レイン電極に列方向に配線されたビット線が接続されて
いる。

【０００３】例えば、あるメモリセルに記憶されたデー
タを読み出す場合、対応するワード線を活性化する、す
なわち、"Ｈ"レベルの電圧を印加して当該メモリセルを
構成するスイッチング・トランジスタをオンする。これ
により、当該メモリセルを構成するメモリ・キャパシタ
に蓄積された電荷によって対応するビット線上に現出し
た電圧の高低を検出して、当該メモリセルに記憶され
た"１"又は"０"の１ビットのデータを読み出す。一方、
例えば、あるメモリセルに"１"のデータを記憶する場
合、対応するワード線を活性化する、すなわち、"Ｈ"レ
ベルの電圧を印加して当該メモリセルを構成するスイッ
チング・トランジスタをオンすると共に、対応するビッ
ト線に"Ｈ"レベルの電圧を印加して当該メモリセルを構
成するメモリ・キャパシタを充電した後、対応するワー
ド線を不活性化する、すなわち、"Ｌ"レベルの電圧を印
加して上記スイッチング・トランジスタをオフすること
により、上記メモリ・キャパシタに電荷を貯える。メモ
リ・キャパシタに貯えられた電荷は、保持されるが、わ
ずかに存在する漏れ電流により、時間の経過と共に徐々
に減少していき、最後には失われてしまう。このため、
一定時間毎に、スイッチング・トランジスタをオンし
て、メモリ・キャパシタに貯えられ減少している電荷を
検出し、センスアンプと呼ばれる増幅器により増幅した
後、再び同一のメモリ・キャパシタを充電するリフレッ
シュと呼ばれる動作を行う必要がある。

【０００４】ＤＲＡＭは、記憶容量が数メガビット程度
までの場合には、メモリセル・アレイは１個で良いが、
記憶容量が数十メガビットから数ギガビット程度になる
と、メモリセルの個数が数十万〜数十億個となり、ワー
ド線及びビット線の本数が膨大になる、所望のメモリセ
ルに対するデータの書き込み又は読み出しを行うアクセ
ス・タイムが長くなってしまう、等の様々な不都合が生
じるため、通常は、メモリセル・アレイを複数個設けて
いる。メモリセル・アレイとその周辺に設けられた回路
とを合わせたものはバンクと呼ばれる。このような複数
個のバンクを有するＤＲＡＭにおいて、上記したリフレ
ッシュは、内部に設けられたリフレッシュ・カウンタと
呼ばれるカウンタが用いられて、以下に示す手順で行わ
れる。例えば、２個のバンクを有するＤＲＡＭにおいて
は、リフレッシュ・カウンタのカウント値を更新させ、
そのカウント値の最下位の数ビットにより２個のバンク
を交互に選択すると共に、選択されたバンクにおいて、
そのカウント値に基づいて複数本のワード線に順次"Ｈ"
レベルの電圧を印加させて当該ワード線に接続されてい
るすべてのスイッチング・トランジスタをオンさせ、オ
ンしているスイッチング・トランジスタを介してビット
線上に現出した、メモリ・キャパシタに貯えられ減少し
ている電荷をセンスアンプにより増幅した後、再び同一
のメモリ・キャパシタを充電する。

【０００５】ところで、上記した複数個のバンクを有す
るＤＲＡＭには、上記リフレッシュ・カウンタが正常に
動作しているか否かをテストするリフレッシュ・カウン
タ・テストが仕様の１つとして挙げられている。このリ
フレッシュ・カウンタ・テストは、上記したような、単
に各メモリセルを構成するメモリ・キャパシタに貯えら
れ減少している電荷を増幅する通常のリフレッシュとは
異なり、すべて、あるいは一部のメモリセルのデータに
ついてリフレッシュを実行している間に所定のデータを
各メモリセルに順次書き込み、リフレッシュ終了後各メ
モリセルに書き込まれたデータを順次読み出して、先に
各メモリセルに書き込んだデータが正しく読み出されて
いるかを確認することにより、リフレッシュ・カウンタ
が正常に動作しているか否かを確認するためのテストで
ある。通常のリフレッシュは、一般に、自動リフレッシ
ュ、あるいはセルフ・リフレッシュと呼ばれ、一旦外部
からそれを実行させるコマンドが供給されれば、すべて
のバンクのすべてのメモリセルを構成するメモリ・キャ
パシタに貯えられ減少している電荷の増幅が終了し、停
止コマンドを実行するまでは動作を停止しない。これに
対し、リフレッシュ・カウンタ・テストにおけるリフレ
ッシュは、一般に、ＣＢＲ（Cas Before Ras）リフレッ
シュと呼ばれ、外部からそれを実行させるコマンドが供
給される毎に、リフレッシュ・カウンタのカウント値を
１個ずつ更新させて動作を実行していく。

【０００６】以下、リフレッシュ・カウンタ・テストの
概略について、バンクＡとバンクＢとを有し、ＣＰＵ
（中央処理装置）やメモリ・コントロール・ユニット等
の外部からコマンドがクロックに同期して供給され、そ
のコマンドに基づいて動作する同期型のＤＲＡＭを例に
とり、図１４に示すタイミング・チャートを参照して説
明する。まず、クロックＣＬＫ（図１４（１）参照）に
同期して外部から供給されるモード・レジスタ・セット
・コマンドＭＲＳ（図１４（２）参照）に対応して、モ
ード・レジスタの記憶内容を、外部から供給されるアド
レスをデコードして得られたリフレッシュ・カウンタ・
テスト・モードを指定するオペレーション・コードに変
更する。モード・レジスタは、バンクの周辺に複数個設
けられ、データの書き込み及び読み出し等の動作を連続
して行うバースト・モードにおけるクロック数を表すバ
ースト長等の各種情報や、上記リフレッシュ・カウンタ
・テスト・モード及び上記バースト・モードを指定する
等の各種のオペレーション・コードが一時保持される。

【０００７】次に、クロックＣＬＫ（図１４（１）参
照）に同期して外部から供給されるリフレッシュ・コマ
ンドＲＥＦ（図１４（２）参照）に対応して、リフレッ
シュ・カウンタがそのカウント値を更新させるが、その
カウント値の最下位ビットＲＣＬ（図１４（７）参照）
が、例えば、バンクＢを活性化させるための値ＲＣＬＢ
であるとすると、その値ＲＣＬＢに基づいて、バンクＢ
に対応して設けられ、外部から供給される外部ロウ・ア
ドレス又はリフレッシュ・カウンタのカウント値からな
る内部ロウ・アドレスをデコードしてバンクＢの所定の
ワード線に"Ｈ"レベルの信号を印加するロウ・デコーダ
を活性化するための信号ＲＡＳＢ（図１４（６）参照）
が生成される。したがって、信号ＲＡＳＢによってバン
クＢに対応したロウ・デコーダが活性化されるので、ロ
ウ・アドレスによって指定されたバンクＢのワード線
に"Ｈ"レベルの電圧が印加され、当該ワード線に接続さ
れているメモリセルにおいて上記したリフレッシュが行
われる。

【０００８】次に、リフレッシュが終了したバンクに所
定のデータを書き込むが、その場合、データを書き込む
べきバンクを指定すると共に、バンクに対応して設けら
れ、データを書き込むべきメモリセルが接続されたビッ
ト線と、このビット線と平行に設けられ半導体記憶装置
の外部からのデータをメモリセルに入出力させる入出力
線とを接続するためのスイッチであるカラム・スイッチ
を活性化する、すなわち、"Ｈ"レベルの電圧を印加する
カラム・デコーダを活性化する必要がある。上記したよ
うに、リフレッシュが行われるバンクの指定は、半導体
記憶装置内部に設けられたリフレッシュ・カウンタのカ
ウント値の最下位ビットＲＣＬに基づいて生成される信
号ＲＡＳＡ又はＲＡＳＢ（図１４（５）及び（６）参
照）によりバンクＡ又はバンクＢに対応したロウ・デコ
ーダが活性化されることにより行われる。これに対し、
そのリフレッシュ後に行われるデータの書き込み時にお
けるバンクの指定は、通常、外部から供給されるアドレ
スの最上位の数ビットに基づいて生成される信号ＣＡＳ
Ａ又はＣＡＳＢ（図１４（３）及び（４）参照）により
バンクＡ又はバンクＢに対応したカラム・デコーダが活
性化されることにより行われる。この場合、リフレッシ
ュ・カウンタのカウント値は外部から認識できないた
め、リフレッシュが終了したバンクがバンクＡ又はバン
クＢのいずれであるかは外部から認識できない。

【０００９】したがって、リフレッシュ・コマンドに基
づいてカウントアップされたリフレッシュ・カウンタの
カウント値の最下位ビットＲＣＬ（今の場合、値ＲＣＬ
Ｂ）により生成された信号ＲＡＳＢ（図１４（６）参
照）に基づいて指定されたバンク（今の場合、バンク
Ｂ）と、そのリフレッシュ・コマンドに続いて供給され
たライト・コマンドと共に外部から供給されたアドレス
の最上位の数ビットに基づいて生成された信号ＣＡＳＡ
（図１４（３）参照）に基づいて指定されたバンク（今
の場合、バンクＡ）とが一致しない場合には、リフレッ
シュが終了したバンクに所定のデータを書き込むことが
できない。このような不都合は、データの読み出し時に
も同様に発生する。したがって、このような事態が発生
すると、リフレッシュ・カウンタ・テストを正常に実行
することができなくなってしまう。

【００１０】そこで、以上説明した不都合を解決するた
めの半導体記憶装置が、例えば、特開平１０−９２１７
５号公報に開示されている。図１５は、上記公報に開示
された従来の半導体記憶装置を構成する信号発生回路の
電気的構成例を示す回路図である。この例の信号発生回
路は、オアゲート１及び２と、インバータ３及び４と、
レジスタ５と、スイッチ６〜８と、フリップフロップ９
及び１０とから概略構成されている。オアゲート１は、
外部から供給される、バースト・モードでのデータの書
き込みを指令するバースト・ライト・コマンドＢＷＲ
と、バースト・モードでのデータの読み出しを指令する
バースト・リード・コマンドＢＲＤとの論理和を取り、
フリップフロップ９及び１０の第１の入力端ＩＮ_１に供
給する。オアゲート２は、外部から供給される、バース
ト・モードの中止を指令するバースト・ストップ・コマ
ンドＢＳＴと、書き込み又は読み出しのデータのデータ
長が予め設定されたバースト長に到達した後の自動的な
バースト・モードの終了を指令するバースト・レングス
・エンド・コマンドＢＬＥとの論理和を取り、フリップ
フロップ９及び１０の第２の入力端ＩＮ_２に供給する。
インバータ３は、外部から供給されるリフレッシュ・カ
ウンタ・テスト・コマンドに基づいて生成され、リフレ
ッシュ・カウンタ・テストの間"Ｈ"レベルとなるテスト
・モード信号ＴＭを反転してスイッチ７の制御端に供給
する。

【００１１】スイッチ６は、外部から供給されるリフレ
ッシュ・コマンドＲＥＦによりオン／オフされ、リフレ
ッシュ・カウンタのカウント値の最下位ビットＲＣＬを
レジスタ５に供給する。レジスタ５は、２個のインバー
タからなり、スイッチ６を介して供給されるリフレッシ
ュ・カウンタのカウント値の最下位ビットＲＣＬを一時
保持した後、インバータ４の入力端に供給する。インバ
ータ４は、レジスタ５の出力信号を反転してスイッチ８
の入力端に供給する。スイッチ７は、インバータ３の出
力信号によりオン／オフされ、外部から供給されたアド
レスの最上位ビットＥＡＭをフリップフロップ９及び１
０の第３の入力端ＩＮ_３に供給する。スイッチ８は、テ
スト・モード信号ＴＭによりオン／オフされ、インバー
タ４の出力信号をフリップフロップ９及び１０の第３の
入力端ＩＮ_３に供給する。フリップフロップ９及び１０
は、第３の入力端ＩＮ_３に供給される信号により活性化
された場合には、オアゲート１の出力信号、すなわち、
バースト・ライト・コマンドＢＷＲ又はバースト・リー
ド・コマンドＢＲＤにより"Ｌ"レベルから"Ｈ"レベルに
変化し、オアゲート２の出力信号、すなわち、バースト
・ストップ・コマンドＢＳＴとバースト・レングス・エ
ンド・コマンドＢＬＥにより"Ｈ"レベルから"Ｌ"レベル
に変化する信号ＣＡＳＡ及びＣＡＳＢをそれぞれ出力す
る。

【００１２】次に、上記構成の半導体記憶装置の動作に
ついて説明する。まず、通常のリフレッシュ及び通常の
ライト又はリードの時には、テスト・モード信号ＴＭが
供給されないので、スイッチ７がオンするのに対し、ス
イッチ８がオフする。これにより、外部から供給された
アドレスの最上位ビットＥＡＭがフリップフロップ９及
び１０の第３の入力端ＩＮ_３に供給されるので、アドレ
スの最上位ビットＥＡＭに基づいて、フリップフロップ
９又はフリップフロップ１０が活性化され、信号ＣＡＳ
Ａ又は信号ＣＡＳＢが出力される。これに対し、リフレ
ッシュ・カウンタ・テストの時には、テスト・モード信
号ＴＭが供給されるので、スイッチ８がオンするのに対
し、スイッチ７がオフする。これにより、リフレッシュ
・コマンドＲＥＦが供給されると、スイッチ６がオンす
るので、リフレッシュ・カウンタのカウント値の最下位
ビットＲＣＬがスイッチ６、レジスタ５、インバータ４
及びスイッチ８を介してフリップフロップ９及び１０の
第３の入力端ＩＮ_３に供給されるので、リフレッシュ・
カウンタのカウント値の最下位ビットＲＣＬに基づい
て、フリップフロップ９又はフリップフロップ１０が活
性化され、信号ＣＡＳＡ又は信号ＣＡＳＢが出力され
る。

【００１３】このような構成によれば、リフレッシュ・
カウンタ・テストの時、リフレッシュ・コマンドＲＥＦ
に基づいてカウントアップされたリフレッシュ・カウン
タのカウント値の最下位ビットＲＣＬからカラム・デコ
ーダを活性化する信号も、ロウ・デコーダを活性化する
信号も生成されるので、リフレッシュ時に指定されたバ
ンクと、そのリフレッシュ後のデータの書き込み又は読
み出しが指定されたバンクとは必ず一致する。したがっ
て、リフレッシュ・カウンタ・テストを正常に実行する
ことができる。

【００１４】

【発明が解決しようとする課題】ところで、上記したリ
フレッシュ・カウンタ・テストは、仕様上決められてい
るので、それに関連する回路が半導体記憶装置内部に設
けられてはいるが、実際上は実行されることはほとんど
ない。それにもかかわらず、上記した公報に開示された
従来の半導体記憶装置においては、リフレッシュ・カウ
ンタ・テストだけのために、複雑な信号発生回路を設け
なければならないと共に、リフレッシュ・カウンタのカ
ウント値の最下位ビットＲＣＬを伝達する信号線をチッ
プ全体に配線しなければならないので、その回路及び配
線のチップ面積における占有面積の分だけ半導体記憶装
置の高集積化が阻まれるという問題があった。

【００１５】この発明は、上述の事情に鑑みてなされた
もので、簡単な回路構成及び配線でリフレッシュ・カウ
ンタ・テストを正常に実行することができる半導体記憶
装置を提供することを目的としている。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、複数本のワード線と、複数
本のビット線と、前記ワード線と前記ビット線との交差
点にマトリックス状に配置された複数個のメモリセル
と、各ビット線に対応して設けられ、外部からのデータ
を対応するメモリセルに入出力するための複数本の入出
力線と、対応するビット線と入出力線とを接続する複数
個のカラム・スイッチとを有するメモリセル・アレイ
と、前記複数本のワード線のいずれかを活性化するロウ
・デコーダと、前記複数個のカラム・スイッチのいずれ
かを活性化するカラム・デコーダとを有する複数個のバ
ンクとを備えてなる半導体記憶装置に係り、さらに、リ
フレッシュ・コマンドに基づいて、そのカウント値を更
新させるリフレッシュ・カウンタと、前記リフレッシュ
・コマンドが供給される毎に、更新されたカウント値の
下位ビットに基づいて、前記複数個のバンクのうちのい
ずれかのロウ・デコーダを活性化するための第１の制御
信号を出力する第１の制御手段と、前記リフレッシュ・
カウンタの動作をテストする場合には、前記リフレッシ
ュ・コマンドが供給された後に供給されるライト・コマ
ンド又はリード・コマンドに基づいて、各バンクのカラ
ム・デコーダの活性化に関与する第２の制御信号を出力
する第２の制御手段と、前記第１の制御信号と前記第２
の制御信号との論理積に基づいて、前記複数個のバンク
のうちのいずれかのカラム・デコーダを活性化するため
の第３の制御信号を出力する第３の制御手段とを備えて
なることを特徴としている。

【００１７】請求項２記載の発明は、請求項１記載の半
導体記憶装置に係り、前記メモリセル・アレイは、各入
出力線を所定の電圧に固定する複数個の電圧固定手段を
有し、前記第１の制御信号が供給されないすべてのバン
クの前記複数個の電圧固定手段を活性化するための第４
の制御信号を出力する第４の制御手段を備えてなること
を特徴としている。

【００１８】請求項３記載の発明は、請求項１又は２記
載の半導体記憶装置に係り、前記複数個のバンクは、横
方向、縦方向、あるいはその両方向に配置されているこ
とを特徴としている。

【００１９】また、請求項４記載の発明は、請求項１、
２又は３記載の半導体記憶装置に係り、少なくともコマ
ンドがクロックに同期して供給される同期型であること
を特徴としている。

【００２０】

【００２１】

【００２２】

【作用】この発明の構成によれば、簡単な回路構成及び
配線でリフレッシュ・カウンタ・テストを正常に実行す
ることができる。

【００２３】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。Ａ．第１の実施例まず、この発明の第１の実施例について説明する。図１
は、この発明の第１の実施例である半導体記憶装置の要
部の電気的構成を示すブロック図である。この例の半導
体記憶装置は、同期型のＤＲＡＭであり、バンク１１_１
及び１１ _２と、テスト回路１２と、コマンド・デコーダ
１３と、アドレス・デコーダ１４と、リフレッシュ・カ
ウンタ１５と、ロウ制御回路１６と、カラム制御回路１
７と、イネーブル回路１８_１及び１８_２とから概略構成
されている。

【００２４】バンク１１_１とバンク１１_２とは、各構成
要素の添え字が異なると共に、入出力される信号やデー
タの添え字が異なる以外は同一構成であるので、バンク
１１ _１についてのみ説明する。バンク１１_１は、メモリ
セル・アレイ２１_１と、カラム・デコーダ２２_１と、ロ
ウ・デコーダ２３_１と、入出力制御回路２４_１とから概
略構成されている。ここで、図２にメモリセル・アレイ
２１_１の一部の電気的構成を示す。メモリセル・アレイ
２１_１は、スイッチング・トランジスタ３１とメモリ・
キャパシタ３２とからなり、マトリックス状に配置され
た複数個のメモリセル３３と、行方向に配線された複数
本のワード線３４と、列方向に配線された複数本のビッ
ト線３５と、ビット線３５と平行に配線されたスイッチ
線３６と、ビット線３５及びスイッチ線３６と平行に配
線された入出力線３７と、各ビット線３５の少なくとも
両端に設けられた複数個のセンスアンプ３８と、ＭＯＳ
トランジスタからなり、ビット線３５と入出力線３７と
の間に設けられたカラム・スイッチ３９と、ＭＯＳトラ
ンジスタからなり、各入出力線３７の一端に設けられた
複数個のプリチャージ・トランジスタ４０とから概略構
成されている。各メモリセル３３を構成するスイッチン
グ・トランジスタ３１は、そのソース電極にメモリ・キ
ャパシタ３２の一方の電極が接続され、そのゲート電極
にワード線３４が接続され、そのドレイン電極にビット
線３５が接続されている。メモリ・キャパシタ３２の他
方の電極は、例えば、接地されている。ワード線３４
は、ロウ・デコーダ２３_１により活性化される、すなわ
ち、"Ｈ"レベルのワード信号ＷＤ_１ｍ（ｍ＝１，２，
…）が印加されることにより、ゲート電極が接続された
スイッチング・トランジスタ３１をオンする。ワード線
３４、スイッチ線３６及び入出力線３７は、いずれもメ
モリセル・アレイ２１_１の端から端まで連続して配線さ
れているが、ビット線３５は、センスアンプ３８の駆動
能力の関係上、例えば、行方向に配置された５１２個の
メモリセル３３毎に１本ずつ配線されている。

【００２５】カラム・スイッチ３９は、センスアンプ３
８の近傍に設けられ、そのドレイン電極に入出力線３７
が接続され、そのゲート電極にスイッチ線３６が接続さ
れ、そのソース電極にビット線３５が接続されており、
カラム・デコーダ２２_１により活性化される、すなわ
ち、"Ｈ"レベルのスイッチ信号ＳＷ_１ｎ（ｎ＝１，２，
…）がスイッチ線３６に印加されることにより、ビット
線３５と入出力線３７とを接続し、対応して設けられた
所定のメモリセル３３における外部からのデータの書き
込み又は外部へのデータの読み出しを可能とする。

【００２６】プリチャージ・トランジスタ４０は、その
ドレイン電極に電源電圧Ｖ_ＣＣが印加され、そのソース
電極に入出力線３７が接続され、そのゲート電極が入出
力制御回路２４_１に接続されており、入出力制御回路２
４_１により活性化される、すなわち、そのゲート電極
に"Ｈ"レベルのプリチャージ入出力信号ＰＩＯが印加さ
れることにより、入出力線３７に電源電圧Ｖ_ＣＣに略等
しい電圧を印加して、当該入出力線３７に対応して設け
られたすべてのメモリセル３３における外部からのデー
タの書き込み又は外部へのデータの読み出しを禁止す
る。一方、外部からのデータの書き込み又は外部へのデ
ータの読み出し時には、入出力制御回路２４_１により不
活性化される、すなわち、プリチャージ・トランジスタ
４０のゲート電極に"Ｌ"レベルのプリチャージ入出力信
号ＰＩＯが印加されることにより、対応する入出力線３
７がプリチャージ状態となり、当該入出力線３７に対応
して設けられたメモリセル３３における外部からのデー
タの書き込み又は外部へのデータの読み出しが可能とな
る。

【００２７】図１に示すバンク１１_１において、カラム
・デコーダ２２_１は、図３に示すように、ナンド・ゲー
ト４１とインバータ４２とからなる論理回路がメモリセ
ル・アレイ２１_１の各スイッチ線３６に対応して設けら
れ、イネーブル回路１８_１から供給されるイネーブル信
号ＥＮ_１とアドレス・デコーダ１４から供給される内部
アドレスＩＡＤのうちの内部カラム・アドレスＩＣＡＤ
の対応するビットＩＣＡＤ_１ｎ（ｎ＝１，２，…）との
論理積をとり反転した後、タイミングと論理を合わせる
ためにさらに１回反転し、"Ｈ"レベルのスイッチ信号Ｓ
Ｗ_１ｎとして対応するスイッチ線３６に供給する。ロウ
・デコーダ２３_１は、図４に示すように、ナンド・ゲー
ト４３とインバータ４４とからなる論理回路がメモリセ
ル・アレイ２１_１の各ワード線３４に対応して設けら
れ、ロウ制御回路１６から供給されるロウ制御信号ＲＣ
ＴＬ_１とアドレス・デコーダ１４から供給される内部ア
ドレスＩＡＤのうちの内部ロウ・アドレスＩＲＡＤの対
応するビットＩＲＡＤ_１ｍ（ｍ＝１，２，…）との論理
積をとり反転した後、タイミングと論理を合わせるため
にさらに１回反転し、"Ｈ"レベルのワード信号ＷＤ_１ｍ
として対応するワード線３４に供給する。入出力制御回
路２４_１は、図５に示すように、ナンド・ゲート４５と
インバータ４６〜４９とからなり、イネーブル回路１８
_１から供給されるイネーブル信号ＥＮ_１とロウ制御回路
１６から供給されるロウ制御信号ＲＣＴＬ_１との論理積
をとり反転した後、タイミングと論理を合わせるために
さらに４回反転し、"Ｌ"レベルのプリチャージ入出力信
号ＰＩＯとしてプリチャージ・トランジスタ４０に供給
する。

【００２８】テスト回路１２は、アドレス・デコーダと
複数個のモード・レジスタとからなり、コマンド・デコ
ーダ１３から供給されるモード・レジスタ・セット・コ
マンドＭＲＳに対応して、モード・レジスタの記憶内容
を、ＣＰＵやメモリ・コントロール・ユニット等の外部
から供給される外部アドレスＥＡＤをデコードして得ら
れたリフレッシュ・カウンタ・テスト・モード等の各種
テスト・モードを指定するオペレーション・コードに変
更すると共に、当該テスト・モードに対応したテスト・
モード信号ＴＭをロウ制御回路１６及びカラム制御回路
１７に供給する。コマンド・デコーダ１３は、外部から
クロックに同期して供給される外部コマンドＣＭＤをデ
コードして、装置各部を活性化させるためのアクト・コ
マンドＡＣＴや、リフレッシュ・コマンドＲＥＦ、ライ
ト・コマンドＷＲ及びリード・コマンドＲＤ等の各種コ
マンドをロウ制御回路１６及びカラム制御回路１７に供
給すると共に、リフレッシュ・コマンドＲＥＦについて
はアドレス・デコーダ１４にも供給し、モード・レジス
タ・セット・コマンドＭＲＳについてはテスト回路１２
に供給する。

【００２９】アドレス・デコーダ１４は、外部から供給
される外部アドレスＥＡＤをバンク１１_１及び１１_２に
供給すべき内部アドレスＩＡＤにデコードしてバンク１
１_１及び１１_２に供給すると共に、外部アドレスＥＡＤ
の最上位の２ビットを外部からのバンク選択信号ＥＢＳ
としてロウ制御回路１６に供給する。また、アドレス・
デコーダ１４は、コマンド・デコーダ１３からリフレッ
シュ・コマンドＲＥＦが供給された場合には、リフレッ
シュ・カウンタ１５から供給されるカウント値ＲＣＴを
内部アドレスＩＡＤとしてバンク１１_１及び１１_２に供
給する。リフレッシュ・カウンタ１５は、通常のリフレ
ッシュ及びリフレッシュ・カウンタ・テストの際に、そ
のカウント値ＲＣＴが更新され、更新されたカウント値
ＲＣＴをアドレス・デコーダ１４に供給すると共に、そ
の最下位の２ビットＲＣＬをロウ制御回路１６に供給す
る。

【００３０】ロウ制御回路１６は、アドレス・デコーダ
１４から供給されるバンク選択信号ＥＢＳやリフレッシ
ュ・カウンタ１５から供給される最下位の２ビットＲＣ
Ｌ等に基づいて、ロウ制御信号ＲＣＴＬ_１及びＲＣＴＬ
_２を生成して、ロウ・デコーダ２３_１及び２３_２並びに
入出力制御回路２４_１及び２４_２に供給する。ここで、
図６にロウ制御回路１６の電気的構成の一例を示す。ロ
ウ制御回路１６は、ナンド・ゲート５１〜５５と、イン
バータ５６〜６４と、遅延素子６５と、スイッチ６６〜
７１と、フリップフロップ７２及び７３とから概略構成
されている。ナンド・ゲート５１は、外部から供給され
るアクト・コマンドＡＣＴとアドレス・デコーダ１４か
ら供給されるバンク選択信号ＥＢＳのビットＥＢＳ_１と
の論理積をとり反転し、インバータ５７は、ナンド・ゲ
ート５１の出力信号を反転してスイッチ６６の入力端に
供給する。一方、インバータ５８は、外部から供給され
るリフレッシュ・コマンドＲＥＦを反転してスイッチ６
６及び６７の制御端に供給する。スイッチ６６は、イン
バータ５８の出力信号によりオン／オフされ、インバー
タ５７の出力信号をフリップフロップ７２の第１の入力
端に供給する。

【００３１】ここで、図７にスイッチ６６の電気的構成
の一例を示す。スイッチ６６は、インバータ７４と、Ｎ
チャネルのＭＯＳトランジスタ及びＰチャネルのＭＯＳ
トランジスタからなるトランスファゲート７５とから構
成され、制御端Ｔ_Ｃに"Ｈ"レベルの制御信号が供給され
ることによりオンして入力端Ｔ_ＩＮから入力された信号
を出力端Ｔ_ＯＵＴから出力する。なお、図６に示す他の
スイッチ６７〜７１及び図８に示すスイッチ８６〜８８
もスイッチ６６と同一の電気的構成を有している。図６
に示すナンド・ゲート５２は、アクト・コマンドＡＣＴ
とバンク選択信号ＥＢＳのビットＥＢＳ_２との論理積を
とり反転し、インバータ５９は、ナンド・ゲート５２の
出力信号を反転してスイッチ６７の入力端に供給する。
スイッチ６７は、インバータ５８の出力信号によりオン
／オフされ、インバータ５９の出力信号をフリップフロ
ップ７３の第１の入力端に供給する。

【００３２】ナンド・ゲート５３は、リフレッシュ・コ
マンドＲＥＦとリフレッシュ・カウンタ１５から供給さ
れるカウント値ＲＣＬのビットＲＣＬ_１との論理積をと
り反転し、インバータ６０は、ナンド・ゲート５３の出
力信号を反転してスイッチ６８の入力端に供給する。ス
イッチ６８は、リフレッシュ・コマンドＲＥＦによりオ
ン／オフされ、インバータ６０の出力信号をフリップフ
ロップ７２の第１の入力端ＩＮ_１に供給する。ナンド・
ゲート５４は、リフレッシュ・コマンドＲＥＦとカウン
ト値ＲＣＬのビットＲＣＬ_２との論理積をとり反転し、
インバータ６１は、ナンド・ゲート５４の出力信号を反
転してスイッチ６９の入力端に供給する。スイッチ６９
は、リフレッシュ・コマンドＲＥＦによりオン／オフさ
れ、インバータ６１の出力信号をフリップフロップ７３
の第１の入力端ＩＮ_１に供給する。

【００３３】遅延素子６５は、リフレッシュ・コマンド
ＲＥＦを所定時間遅延してナンド・ゲート５５の第１の
入力端に供給する。この遅延素子６５は、通常のリフレ
ッシュにおいては、リフレッシュ・カウンタ・テストの
場合と異なり、プリチャージ・コマンドＰＲＥが供給さ
れないため、疑似的なプリチャージ・コマンドＰＲＥを
生成するために設けられている。インバータ５６は、
テスト・モード信号ＴＭを反転し、ナンド・ゲート５５
は、遅延素子６５の出力信号とインバータ５６の出力信
号との論理積をとり反転してインバータ６４に供給す
る。インバータ６４は、ナンド・ゲート５５の出力信号
を反転してスイッチ７０の制御端に供給し、インバータ
６２は、遅延素子６５の出力信号を反転し、インバータ
６３は、インバータ６２の出力信号を反転してスイッチ
７０の入力端に供給する。スイッチ７０は、インバータ
６４の出力信号によりオン／オフされ、インバータ６３
の出力信号をフリップフロップ７２及び７３の第２の入
力端ＩＮ_２に供給する。スイッチ７１は、ナンド・ゲー
ト５５の出力信号によりオン／オフされ、プリチャージ
・コマンドＰＲＥをフリップフロップ７２及び７３の第
２の入力端ＩＮ_２に供給する。フリップフロップ７２
は、スイッチ６６又はスイッチ６８の出力信号により"
Ｌ"レベルから"Ｈ"レベルに変化し、スイッチ７０又は
スイッチ７１の出力信号により"Ｈ"レベルから"Ｌ"レベ
ルに変化するロウ制御信号ＲＣＴＬ_１を生成して出力す
る。フリップフロップ７３は、スイッチ６７又はスイッ
チ６９の出力信号により"Ｌ"レベルから"Ｈ"レベルに変
化し、スイッチ７０又はスイッチ７１の出力信号によ
り"Ｈ"レベルから"Ｌ"レベルに変化するロウ制御信号Ｒ
ＣＴＬ _２を生成して出力する。

【００３４】また、図１に示すカラム制御回路１７は、
アドレス・デコーダ１４から供給されるバンク選択信号
ＥＢＳやコマンド・デコーダ１３から供給されるライト
・コマンドＷＲ等に基づいて、カラム制御信号ＣＣＴＬ
_１及びＣＣＴＬ_２を生成して、イネーブル回路１８_１及
び１８_２に供給する。ここで、図８にカラム制御回路１
７の電気的構成の一例を示す。カラム制御回路１７は、
オア・ゲート８１及び８２と、インバータ８３〜８５
と、スイッチ８６〜８８と、ナンド・ゲート８９及び９
０と、フリップフロップ９１及び９２とから概略構成さ
れている。オア・ゲート８１は、コマンド・デコーダ１
３から供給される、ライト・コマンドＷＲとリード・コ
マンドＲＤとの論理和をとり、ナンド・ゲート８９及び
９０のそれぞれの第１の入力端に供給する。アドレス・
デコーダ１４からのバンク選択信号ＥＢＳのビットＥＢ
Ｓ_１及びＥＢＳ_２はそれぞれスイッチ８６及び８７の入
力端に供給され、インバータ８３は、テスト回路１２か
ら供給されるテスト・モード信号ＴＭを反転してスイッ
チ８６及び８７の制御端に供給する。スイッチ８６は、
インバータ８３の出力信号によりオン／オフされ、バン
ク選択信号ＥＢＳのビットＥＢＳ_１をナンド・ゲート８
９の第２の入力端に供給し、スイッチ８７は、インバー
タ８３の出力信号によりオン／オフされ、バンク選択信
号ＥＢＳのビットＥＢＳ_２をナンド・ゲート９０の第２
の入力端に供給する。

【００３５】スイッチ８８は、テスト・モード信号ＴＭ
によりオン／オフされ、その入力端に印加された電源電
圧Ｖ_ＣＣをナンド・ゲート８９及び９０の第２の入力端
に供給する。オアゲート８２は、コマンド・デコーダ１
３から供給される、バースト・モードの中止を指令する
バースト・ストップ・コマンドＢＳＴと、書き込み又は
読み出しのデータのデータ長が予め設定されたバースト
長に到達した後の自動的なバースト・モードの終了を指
令するバースト・レングス・エンド・コマンドＢＬＥと
の論理和を取り、フリップフロップ９１及び９２の第２
の入力端ＩＮ_２に供給する。

【００３６】ナンド・ゲート８９は、オア・ゲート８１
の出力信号とスイッチ８６〜８８を介して供給される信
号との論理積をとり反転し、インバータ８４は、ナンド
・ゲート８９の出力信号を反転してフリップフロップ９
１の第１の入力端ＩＮ_１に供給する。ナンド・ゲート９
０は、オア・ゲート８１の出力信号とスイッチ８６〜８
８を介して供給される信号との論理積をとり反転し、イ
ンバータ８５は、ナンド・ゲート９０の出力信号を反転
してフリップフロップ９２の第１の入力端ＩＮ _１に供給
する。フリップフロップ９１は、インバータ８４の出力
信号により"Ｌ"レベルから"Ｈ"レベルに変化し、オア・
ゲート８２の出力信号により"Ｈ"レベルから"Ｌ"レベル
に変化するカラム制御信号ＣＣＴＬ_１を生成して出力す
る。フリップフロップ９２は、インバータ８５の出力信
号により"Ｌ"レベルから"Ｈ"レベルに変化し、オア・ゲ
ート８２の出力信号により"Ｈ"レベルから"Ｌ"レベルに
変化するカラム制御信号ＣＣＴＬ_２を生成して出力す
る。

【００３７】また、図１に示すイネーブル回路１８
_１は、図９に示すように、インバータ９３及び９４から
なり、カラム制御回路１７から供給されるカラム制御信
号ＣＣＴＬ_１をタイミングと論理を合わせるために２回
反転し、イネーブル信号ＥＮ_１としてカラム・デコーダ
２２_１及び入出力制御回路２４_１に供給する。なお、イ
ネーブル回路１８_２は、イネーブル回路１８_１とは入出
力される信号の添え字が異なる以外は同一構成であるの
で、その説明を省略する。

【００３８】次に、上記構成の半導体記憶装置における
リフレッシュ・カウンタ・テストの概略について、図１
０に示すタイミング・チャートを参照して説明する。ま
ず、コマンド・デコーダ１３は、クロックＣＬＫ（図１
０（１）参照）に同期して外部から供給された外部コマ
ンドＣＭＤ（図１０（２）参照）をデコードして、その
コマンドがモード・レジスタ・セット・コマンドＭＲＳ
である場合には、モード・レジスタ・セット・コマンド
ＭＲＳをテスト回路１２に供給する。テスト回路１２
は、コマンド・デコーダ１３から供給されたモード・レ
ジスタ・セット・コマンドＭＲＳに対応して、外部から
供給された外部アドレスＥＡＤをデコードして得られた
リフレッシュ・カウンタ・テスト・モードを指定するオ
ペレーション・コードにモード・レジスタの記憶内容を
変更すると共に、リフレッシュ・カウンタ・テスト・モ
ードに対応したテスト・モード信号ＴＭ（図１０（３）
参照）をロウ制御回路１６及びカラム制御回路１７に供
給する。

【００３９】これにより、ロウ制御回路１６において
は、テスト・モード信号ＴＭに基づいて、リフレッシュ
・コマンドＲＥＦの供給に関わりなく、ナンド・ゲート
５５の出力信号が"Ｈ"レベルとなるので、スイッチ７１
がオンするのに対し、スイッチ７０がオフする（図６参
照）。すなわち、プリチャージ・コマンドＰＲＥが供給
されれば、"Ｈ"レベルのロウ制御信号ＲＣＴＬ_１及びＲ
ＣＴＬ_２が"Ｌ"レベルへ変化し得る状態となる。また、
カラム制御回路１７においては、テスト・モード信号Ｔ
Ｍに基づいて、スイッチ８８がオンするのに対し、スイ
ッチ８６及び８７がオフする（図８参照）ので、アドレ
ス・デコーダ１４が外部から供給された外部アドレスＥ
ＡＤの最上位の２ビットを外部からのバンク選択信号Ｅ
ＢＳとして（図１０（４）参照）カラム制御回路１７に
供給しても、その値に関わりなく、ナンド・ゲート８９
及び９０のそれぞれの第２の入力端に"Ｈ"レベルの電圧
が印加される。したがって、リフレッシュ・カウンタ・
テスト・モード時には、後述するように、カラム制御回
路１７において、バンク選択信号ＥＢＳの値に関わりな
く、カラム制御信号ＣＣＴＬ_１及びＣＣＴＬ_２が生成さ
れることになる。

【００４０】次に、コマンド・デコーダ１３は、クロッ
クＣＬＫ（図１０（１）参照）に同期して外部から供給
された外部コマンドＣＭＤ（図１０（２）参照）をデコ
ードして、そのコマンドがリフレッシュ・コマンドＲＥ
Ｆである場合には、リフレッシュ・コマンドＲＥＦをア
ドレス・デコーダ１４及びロウ制御回路１６に供給す
る。アドレス・デコーダ１４は、コマンド・デコーダ１
３から供給されたリフレッシュ・コマンドＲＥＦに対応
して、リフレッシュ・カウンタ１５から供給されるカウ
ント値ＲＣＴを内部アドレスＩＡＤとしてバンク１１_１
及び１１_２に供給する。一方、ロウ制御回路１６におい
ては、コマンド・デコーダ１３から供給されたリフレッ
シュ・コマンドＲＥＦによりスイッチ６８及び６９がオ
ンするのに対し、スイッチ６６及び６７がオフする（図
６参照）ので、アドレス・デコーダ１４がバンク選択信
号ＥＢＳ（図１０（４）参照）をロウ制御回路１６に供
給しても、その値に関わりなく、リフレッシュ・カウン
タ１５から供給されるカウント値ＲＣＬのビットＲＣＬ
_１及びＲＣＬ_２に基づいてロウ制御信号ＲＣＴＬ_１及び
ＲＣＴＬ_２が生成される。今の場合、図１０（５）に示
すように、リフレッシュ・カウンタ１５からカウント値
ＲＣＬのビットＲＣＬ_１が供給されているので、図１０
（６）に示すように、ロウ制御信号ＲＣＴＬ_１が"Ｈ"レ
ベルとなる。この"Ｈ"レベルのロウ制御信号ＲＣＴＬ_１
は、ロウ・デコーダ２３_１及び入出力制御回路２４_１に
供給される。したがって、"Ｈ"レベルのロウ制御信号Ｒ
ＣＴＬ_１によりロウ・デコーダ２３ _１が活性化されるの
で、ロウ・デコーダ２３_１により内部アドレスＩＡＤに
よって指定されたメモリセル・アレイ１１_１のワード線
３４に"Ｈ"レベルの電圧が印加され、当該ワード線３４
に接続されているメモリセル３３においてリフレッシュ
が行われる。なお、リフレッシュの動作については、上
記した従来の技術と略同様であるので、その説明を省略
する。

【００４１】次に、コマンド・デコーダ１３は、クロッ
クＣＬＫ（図１０（１）参照）に同期して外部から供給
された外部コマンドＣＭＤ（図１０（２）参照）をデコ
ードして、そのコマンドがライト・コマンドＷＲである
場合には、ライト・コマンドＷＲをカラム制御回路１７
に供給する。上記したように、テスト・モード信号ＴＭ
によってカラム制御回路１７のスイッチ８８が既にオン
しており、ナンド・ゲート８９及び９０のそれぞれの第
２の入力端に"Ｈ"レベルの電圧が印加されている。した
がって、ライト・コマンドＷＲが供給されることによ
り、フリップフロップ９１及び９２から出力されるカラ
ム制御信号ＣＣＴＬ_１及びＣＣＴＬ_２は同時に"Ｈ"レベ
ルとなり（図１０（８）及び（９）参照）、それぞれイ
ネーブル回路１８_１及び１８_２に供給される。これによ
り、"Ｈ"レベルのカラム制御信号ＣＣＴＬ_１及びＣＣＴ
Ｌ_２は、イネーブル回路１８_１及び１８_２を経てイネー
ブル信号ＥＮ_１及びＥＮ_２となり、カラム・デコーダ２
２_１及び２２_２並びに入出力制御回路２４_１及び２４_２
に供給される。したがって、"Ｈ"レベルのイネーブル信
号ＥＮ_１及びＥＮ_２によりカラム・デコーダ２２_１及び
２２_２が活性化されるので、カラム・デコーダ２２_１及
び２２_２により内部アドレスＩＡＤによって指定された
メモリセル・アレイ１１ _１及び１１_２のスイッチ線３６
に"Ｈ"レベルのスイッチ信号ＳＷ_１及びＳＷ_２（図１０
（１０）及び（１１）参照）が印加され、当該スイッチ
線３６と平行に配線されたビット線３５と入出力線３７
とが接続される。一方、入出力制御回路２４_１において
は、共に"Ｈ"レベルのカラム制御信号ＣＣＴＬ_１及びイ
ネーブル信号ＥＮ_１が供給されるので、"Ｌ"レベルのプ
リチャージ入出力信号ＰＩＯ_１が出力される（図１０
（１２）参照）が、入出力制御回路２４_２において
は、"Ｈ"レベルのイネーブル信号ＥＮ_２だけが供給さ
れ、カラム制御信号ＣＣＴＬ_２は"Ｌ"レベルのままであ
り、プリチャージ入出力信号ＰＩＯ_２は"Ｈ"レベルのま
まである（図１０（１３）参照）。したがって、メモリ
セル・アレイ２１_１においては、外部から供給されたデ
ータが、選択された入出力線３７、カラム・スイッチ３
９及びビット線３５を介して所望のメモリセルに書き込
まれる。これに対し、メモリセル・アレイ２１_２におい
ては、入出力線３７には電源電圧Ｖ_ＣＣに略等しい電圧
が印加されたままであり、何らかの原因によって外部か
らデータが供給されたとしても、メモリセルにデータが
書き込まれることはない。なお、従来の複数個のバンク
を有するＤＲＡＭでは、通常、各バンクのアドレス・フ
ィールドが異なっており、ロウ・デコーダ２３を活性化
するために供給されたアドレスと、カラム・デコーダ２
２を活性化するために供給されたアドレスとが異なる場
合、すなわち、ロウ制御信号ＲＣＴＬによって活性化さ
れない側のバンクにおいては、カラム制御信号ＣＣＴＬ
からカラム・スイッチまでの経路が無効とされ、センス
アンプ３８等も活性化されない。したがって、この例に
おけるリフレッシュ・カウンタ・テストにおいても、選
択されない側のバンクについて、入出力制御回路２４や
プリチャージ・トランジスタ４０等により入出力線３７
に電源電圧Ｖ_ＣＣに略等しい電圧を印加する必要は必ず
しもないが、安全性を確保するため、これらの回路を設
けている。

【００４２】次に、コマンド・デコーダ１３は、クロッ
クＣＬＫ（図１０（１）参照）に同期して外部から供給
された外部コマンドＣＭＤ（図１０（２）参照）をデコ
ードして、そのコマンドがすべてのバンクを同時にプリ
チャージ状態とするためのオール・プリチャージ・コマ
ンドＡＰＲＥである場合には、プリチャージ・コマンド
ＰＲＥをロウ制御回路１６に供給すると共に、バースト
・ストップ・コマンドＢＳＴをカラム制御回路１７に供
給する。上記したように、テスト・モード信号ＴＭに基
づいてロウ制御回路１６のスイッチ７１が既にオンして
いるので、プリチャージ・コマンドＰＲＥが供給される
ことにより、フリップフロップ７２から出力されてい
る"Ｈ"レベルのロウ制御信号ＲＣＴＬ_１は"Ｌ"レベルと
なる（図１０（６）参照）。一方、カラム制御回路１７
においては、バースト・ストップ・コマンドＢＳＴが供
給されることにより、フリップフロップ９１及び９２か
ら出力されている"Ｈ"レベルのカラム制御信号ＣＣＴＬ
_１及びＣＣＴＬ_２は同時に"Ｌ"レベルとなり（図１０
（８）及び（９）参照）、それぞれイネーブル回路１８
_１及び１８_２に供給される。カラム制御信号ＣＣＴＬ_１
及びＣＣＴＬ_２は同時に"Ｈ"レベルから"Ｌ"レベルへ変
化することにより、イネーブル信号ＥＮ_１及びＥＮ_２も
同時に"Ｈ"レベルから"Ｌ"レベルへ変化し、したがっ
て、スイッチ信号ＳＷ_１及びＳＷ_２も同時に"Ｈ"レベル
から"Ｌ"レベルへ変化する（図１０（１０）及び（１
１）参照）と共に、プリチャージ入出力信号ＰＩＯ
_１は"Ｌ"レベルから"Ｈ"レベルへ変化する（図１０（１
２）参照）。以上、リフレッシュ・カウンタ・テストに
おけるバンク１１_１に対するリフレッシュ及びデータの
書き込みについて説明したが、バンク１１_２に対するリ
フレッシュ及びデータの書き込み（図１０に示すタイミ
ング・チャートの後半部）、バンク１１_１に対するリフ
レッシュ及びデータの読み出し、バンク１１_２に対する
リフレッシュ及びデータの読み出しについても、上記し
た手順と略同様であるので、その説明を省略する。

【００４３】このように、この例の構成によれば、リフ
レッシュ・カウンタ・テストにおけるデータの書き込み
及び読み出しの時には、アドレス・デコーダ１４から供
給されるバンク選択信号ＥＢＳの値に関わりなく、両方
のバンク１１_１及び１１_２のカラム・スイッチ３９をオ
ンとすると共に、活性化されなかったバンク１１の入出
力線３７の電圧を電源電圧Ｖ_ＣＣに略等しい電圧に保持
するようにしたので、従来のように、複雑な信号発生回
路を設ける必要はなく、また、リフレッシュ・カウンタ
のカウント値の最下位ビットＲＣＬを伝達する信号線を
チップ全体に配線する必要はない。したがって、簡単な
回路構成及び配線でリフレッシュ・カウンタ・テストを
正常に実行することができる。

【００４４】Ｂ．第２の実施例次に、この発明の第２の実施例について説明する。図１
１は、この発明の第２の実施例である半導体記憶装置の
要部の電気的構成を示すブロック図である。この図にお
いて、図１の各部に対応する部分には同一の符号を付
け、その説明を省略する。この図に示す半導体記憶装置
においては、図１に示すメモリセル・アレイ２１_１及び
２１_２並びにイネーブル回路１８_１及び１８_２に代え
て、メモリセル・アレイ１０１_１及び１０１_２並びにイ
ネーブル回路１０２_１及び１０２_２が新たに設けられて
いると共に、入出力制御回路２４ _１及び２４_２が除去さ
れている。

【００４５】メモリセル・アレイ１０１_１及び１０１_２
がメモリセル・アレイ２１_１及び２１_２と異なるのは、
プリチャージ・トランジスタ４０が除去されている点で
ある。イネーブル回路１０２_１は、図１２に示すよう
に、ナンド・ゲート１０３とインバータ１０４とからな
り、ロウ制御回路１６から供給されるロウ制御信号ＲＣ
ＴＬ_１とカラム制御回路１７から供給されるカラム制御
信号ＣＣＴＬ_１との論理積をとり反転した後、タイミン
グと論理を合わせるためにさらに反転し、イネーブル信
号ＥＮ_１としてカラム・デコーダ２２_１及び入出力制御
回路２４_１に供給する。なお、イネーブル回路１０２_２
は、イネーブル回路１０２_１とは入出力される信号の添
え字が異なる以外は同一構成であるので、その説明を省
略する。

【００４６】次に、上記構成の半導体記憶装置における
リフレッシュ・カウンタ・テストの概略について、図１
３に示すタイミング・チャートを参照して説明する。ま
ず、コマンド・デコーダ１３は、クロックＣＬＫ（図１
３（１）参照）に同期して外部から供給された外部コマ
ンドＣＭＤ（図１３（２）参照）をデコードして、その
コマンドがモード・レジスタ・セット・コマンドＭＲＳ
である場合には、モード・レジスタ・セット・コマンド
ＭＲＳをテスト回路１２に供給する。テスト回路１２
は、コマンド・デコーダ１３から供給されたモード・レ
ジスタ・セット・コマンドＭＲＳに対応して、外部から
供給された外部アドレスＥＡＤをデコードして得られた
リフレッシュ・カウンタ・テスト・モードを指定するオ
ペレーション・コードにモード・レジスタの記憶内容を
変更すると共に、リフレッシュ・カウンタ・テスト・モ
ードに対応したテスト・モード信号ＴＭ（図１３（３）
参照）をロウ制御回路１６及びカラム制御回路１７に供
給する。

【００４７】これにより、ロウ制御回路１６において
は、テスト・モード信号ＴＭに基づいて、リフレッシュ
・コマンドＲＥＦの供給に関わりなく、ナンド・ゲート
５５の出力信号が"Ｈ"レベルとなるので、スイッチ７１
がオンするのに対し、スイッチ７０がオフする（図６参
照）。すなわち、プリチャージ・コマンドＰＲＥが供給
されれば、"Ｈ"レベルのロウ制御信号ＲＣＴＬ_１及びＲ
ＣＴＬ_２が"Ｌ"レベルへ変化し得る状態となる。また、
カラム制御回路１７においては、テスト・モード信号Ｔ
Ｍに基づいて、スイッチ８８がオンするのに対し、スイ
ッチ８６及び８７がオフする（図８参照）ので、アドレ
ス・デコーダ１４が外部から供給された外部アドレスＥ
ＡＤの最上位の２ビットを外部からのバンク選択信号Ｅ
ＢＳとして（図１３（４）参照）カラム制御回路１７に
供給しても、その値に関わりなく、ナンド・ゲート８９
及び９０のそれぞれの第２の入力端に"Ｈ"レベルの電圧
が印加される。したがって、リフレッシュ・カウンタ・
テスト・モード時には、後述するように、カラム制御回
路１７において、バンク選択信号ＥＢＳの値に関わりな
く、カラム制御信号ＣＣＴＬ_１及びＣＣＴＬ_２が生成さ
れることになる。

【００４８】次に、コマンド・デコーダ１３は、クロッ
クＣＬＫ（図１３（１）参照）に同期して外部から供給
された外部コマンドＣＭＤ（図１３（２）参照）をデコ
ードして、そのコマンドがリフレッシュ・コマンドＲＥ
Ｆである場合には、リフレッシュ・コマンドＲＥＦをア
ドレス・デコーダ１４及びロウ制御回路１６に供給す
る。アドレス・デコーダ１４は、コマンド・デコーダ１
３から供給されたリフレッシュ・コマンドＲＥＦに対応
して、リフレッシュ・カウンタ１５から供給されるカウ
ント値ＲＣＴを内部アドレスＩＡＤとしてバンク１１_１
及び１１_２に供給する。一方、ロウ制御回路１６におい
ては、コマンド・デコーダ１３から供給されたリフレッ
シュ・コマンドＲＥＦによりスイッチ６８及び６９がオ
ンするのに対し、スイッチ６６及び６７がオフする（図
６参照）ので、アドレス・デコーダ１４がバンク選択信
号ＥＢＳ（図１３（４）参照）をロウ制御回路１６に供
給しても、その値に関わりなく、リフレッシュ・カウン
タ１５から供給されるカウント値ＲＣＬのビットＲＣＬ
_１及びＲＣＬ_２に基づいてロウ制御信号ＲＣＴＬ_１及び
ＲＣＴＬ_２が生成される。今の場合、図１３（５）に示
すように、リフレッシュ・カウンタ１５からカウント値
ＲＣＬのビットＲＣＬ_１が供給されているので、図１３
（６）に示すように、ロウ制御信号ＲＣＴＬ_１が"Ｈ"レ
ベルとなる。この"Ｈ"レベルのロウ制御信号ＲＣＴＬ_１
は、ロウ・デコーダ２３_１及びイネーブル回路１０２_１
に供給される。したがって、"Ｈ"レベルのロウ制御信号
ＲＣＴＬ_１によりロウ・デコーダ２３ _１が活性化される
ので、ロウ・デコーダ２３_１により内部アドレスＩＡＤ
によって指定されたメモリセル・アレイ１１_１のワード
線３４に"Ｈ"レベルの電圧が印加され、当該ワード線３
４に接続されているメモリセル３３においてリフレッシ
ュが行われる。なお、リフレッシュの動作については、
上記した従来の技術と略同様であるので、その説明を省
略する。

【００４９】次に、コマンド・デコーダ１３は、クロッ
クＣＬＫ（図１３（１）参照）に同期して外部から供給
された外部コマンドＣＭＤ（図１３（２）参照）をデコ
ードして、そのコマンドがライト・コマンドＷＲである
場合には、ライト・コマンドＷＲをカラム制御回路１７
に供給する。上記したように、テスト・モード信号ＴＭ
によってカラム制御回路１７のスイッチ８８が既にオン
しており、ナンド・ゲート８９及び９０のそれぞれの第
２の入力端に"Ｈ"レベルの電圧が印加されている。した
がって、ライト・コマンドＷＲが供給されることによ
り、フリップフロップ９１及び９２から出力されるカラ
ム制御信号ＣＣＴＬ_１及びＣＣＴＬ_２は同時に"Ｈ"レベ
ルとなり（図１３（８）及び（９）参照）、それぞれイ
ネーブル回路１０２_１及び１０２_２に供給される。イネ
ーブル回路１０２_１及び１０２_２のうち、イネーブル回
路１０２_１には、"Ｈ"レベルのロウ制御信号ＲＣＴＬ_１
が供給されているので、"Ｈ"レベルのカラム制御信号Ｃ
ＣＴＬ_１は、イネーブル回路１０２_１を経てイネーブル
信号ＥＮ_１となり、カラム・デコーダ２２_１に供給され
る。一方、イネーブル回路１０２_２に供給されているロ
ウ制御信号ＲＣＴＬ_２は"Ｌ"レベルのままである（図１
３（７）参照）ので、イネーブル回路１０２_２から出力
されるイネーブル信号ＥＮ_２は"Ｌ"レベルのままである
（図１３（１１）参照）。これにより、"Ｈ"レベルのイ
ネーブル信号ＥＮ_１によりカラム・デコーダ２２ _１だけ
が活性化されるので、カラム・デコーダ２２_１により内
部アドレスＩＡＤによって指定されたメモリセル・アレ
イ１１_１のスイッチ線３６に"Ｈ"レベルのスイッチ信号
ＳＷ_１（図１３（１２）参照）が印加され、当該スイッ
チ線３６と平行に配線されたビット線３５と入出力線３
７とが接続される。したがって、メモリセル・アレイ２
１_１においては、外部から供給されたデータが、選択さ
れた入出力線３７、カラム・スイッチ３９及びビット線
３５を介して所望のメモリセルに書き込まれる。これに
対し、メモリセル・アレイ２１_２においては、カラム・
デコーダ２２_２が活性化されていないので、メモリセル
にデータが書き込まれることはない。

【００５０】次に、コマンド・デコーダ１３は、クロッ
クＣＬＫ（図１３（１）参照）に同期して外部から供給
された外部コマンドＣＭＤ（図１３（２）参照）をデコ
ードして、そのコマンドがオール・プリチャージ・コマ
ンドＡＰＲＥである場合には、プリチャージ・コマンド
ＰＲＥをロウ制御回路１６に供給すると共に、バースト
・ストップ・コマンドＢＳＴをカラム制御回路１７に供
給する。上記したように、テスト・モード信号ＴＭに基
づいてロウ制御回路１６のスイッチ７１が既にオンして
いるので、プリチャージ・コマンドＰＲＥが供給される
ことにより、フリップフロップ７２から出力されてい
る"Ｈ"レベルのロウ制御信号ＲＣＴＬ_１は"Ｌ"レベルと
なる（図１３（６）参照）。一方、カラム制御回路１７
においては、バースト・ストップ・コマンドＢＳＴが供
給されることにより、フリップフロップ９１及び９２か
ら出力されている"Ｈ"レベルのカラム制御信号ＣＣＴＬ
_１及びＣＣＴＬ_２は同時に"Ｌ"レベルとなり（図１３
（８）及び（９）参照）、それぞれイネーブル回路１０
２_１及び１０２_２に供給される。カラム制御信号ＣＣＴ
Ｌ_１が"Ｈ"レベルから"Ｌ"レベルへ変化することによ
り、イネーブル信号ＥＮ_１も"Ｈ"レベルから"Ｌ"レベル
へ変化し、したがって、スイッチ信号ＳＷ_１も"Ｈ"レベ
ルから"Ｌ"レベルへ変化する（図１３（１２）参照）。
以上、リフレッシュ・カウンタ・テストにおけるバンク
１１_１に対するリフレッシュ及びデータの書き込みにつ
いて説明したが、バンク１１_２に対するリフレッシュ及
びデータの書き込み（図１３に示すタイミング・チャー
トの後半部）、バンク１１_１に対するリフレッシュ及び
データの読み出し、バンク１１_２に対するリフレッシュ
及びデータの読み出しについても、上記した手順と略同
様であるので、その説明を省略する。

【００５１】このように、この例の構成によれば、ロウ
制御信号ＲＣＴＬとカラム制御信号ＣＣＴＬとからイネ
ーブル信号ＥＮを生成しているので、上記した第１の実
施例よりさらに簡単な回路構成及び配線でリフレッシュ
・カウンタ・テストを正常に実行することができる。

【００５２】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の各実施例においては、この発明を同期型のＤＲＡＭに
適用する例を示したが、これに限定されず、この発明を
非同期型のＤＲＡＭに適用しても良い。また、上述の各
実施例においては、この発明をバンクが２個横方向に配
置されたＤＲＡＭに適用する例を示したが、バンクの個
数は限定されず、また、バンクの配置方向は縦方向、あ
るいは縦横両方向でも良い。さらに、上述の各実施例に
おいては、テスト回路１２がアドレス・デコーダを有す
る例を示したが、これに限定されず、アドレス・デコー
ダ１４でデコードされたアドレスを供給されるように構
成しても良い。

【００５３】また、上述の第２の実施例においては、第
１の実施例で設けられた入出力制御回路２４_１及び２４
_２を除去すると共に、メモリセル・アレイ２１_１及び２
１_２からプリチャージ・トランジスタ４０を除去したも
のをメモリセル・アレイ１０１_１及び１０１_２とした例
を示したが、これに限定されず、図１に示すイネーブル
回路１８_１及び１８_２を単にイネーブル回路１０２_１及
び１０２_２に代えた構成でも良い。この場合には、誤動
作をさらに確実に防止することができる。また、リフレ
ッシュ・カウンタ・テストは、リフレッシュ・カウンタ
１５の動作をチェックするテストであるから、すべての
メモリセルについてリフレッシュする必要はなく、一部
のメモリセルについてリフレッシュすれば良い。また、
フリップフロップ７２、７３、９１及び９２は、Ｒ−Ｓ
フリップフロップでも良い。

【００５４】

【発明の効果】以上説明したように、この発明の構成に
よれば、リフレッシュ・カウンタのテスト動作時には、
リフレッシュ・コマンドが供給された後に供給されるラ
イト・コマンド又はリード・コマンドに基づいて、すべ
てのバンクのカラム・デコーダを活性化するようにした
ので、簡単な回路構成及び配線でリフレッシュ・カウン
タ・テストを正常に実行することができる。これによ
り、半導体記憶装置の高集積化がより可能となる。

【図面の簡単な説明】

【図１】この発明の第１の実施例である半導体記憶装置
の要部の電気的構成を示すブロック図である。

【図２】同装置を構成するメモリセル・アレイの一部の
電気的構成の一例を示す回路図である。

【図３】同装置を構成するカラム・デコーダの電気的構
成の一例を示す回路図である。

【図４】同装置を構成するロウ・デコーダの電気的構成
の一例を示す回路図である。

【図５】同装置を構成する入力制御回路の電気的構成の
一例を示す回路図である。

【図６】同装置を構成するロウ制御回路の電気的構成の
一例を示す回路図である。

【図７】ロウ制御回路を構成するスイッチの電気的構成
の一例を示す回路図である。

【図８】同装置を構成するカラム制御回路の電気的構成
の一例を示す回路図である。

【図９】同装置を構成するイネーブル回路の電気的構成
の一例を示す回路図である。

【図１０】同装置におけるリフレッシュ・カウンタ・テ
ストの概略を説明するためのタイミング・チャートであ
る。

【図１１】この発明の第２の実施例である半導体記憶装
置の要部の電気的構成を示すブロック図である。

【図１２】同装置を構成するイネーブル回路の電気的構
成の一例を示す回路図である。

【図１３】同装置におけるリフレッシュ・カウンタ・テ
ストの概略を説明するためのタイミング・チャートであ
る。

【図１４】従来のリフレッシュ・カウンタ・テストの概
略を説明するためのタイミング・チャートである。

【図１５】従来の半導体記憶装置を構成する信号発生回
路の電気的構成例を示す回路図である。

【符号の説明】

１１_１，１１_２，１０１_１，１０１_２バンク１５リフレッシュ・カウンタ１６ロウ制御回路（第１の制御手段）１７カラム制御回路（第２の制御手段）１８_１，１８_２イネーブル回路（第２の制御手段）１０２_１，１０２_２イネーブル回路（第３の制御手
段）２１_１，２１_２メモリセル・アレイ２２_１，２２_２カラム・デコーダ２３_１，２３_２ロウ・デコーダ２４_１，２４_２入出力制御回路（第４の制御手段）３３メモリセル３４ワード線３５ビット線３７入出力線３９カラム・スイッチ４０プリチャージ・トランジスタ（電圧固定
手段）

Claims

(57)【特許請求の範囲】

【請求項１】複数本のワード線と、複数本のビット線
と、前記ワード線と前記ビット線との交差点にマトリッ
クス状に配置された複数個のメモリセルと、各ビット線
に対応して設けられ、外部からのデータを対応するメモ
リセルに入出力するための複数本の入出力線と、対応す
るビット線と入出力線とを接続する複数個のカラム・ス
イッチとを有するメモリセル・アレイと、前記複数本の
ワード線のいずれかを活性化するロウ・デコーダと、前
記複数個のカラム・スイッチのいずれかを活性化するカ
ラム・デコーダとを有する複数個のバンクとを備える半
導体記憶装置であって、リフレッシュ・コマンドに基づいて、そのカウント値を
更新させるリフレッシュ・カウンタと、前記リフレッシュ・コマンドが供給される毎に、更新さ
れたカウント値の下位ビットに基づいて、前記複数個の
バンクのうちのいずれかのロウ・デコーダを活性化する
ための第１の制御信号を出力する第１の制御手段と、前記リフレッシュ・カウンタの動作をテストする場合に
は、前記リフレッシュ・コマンドが供給された後に供給
されるライト・コマンド又はリード・コマンドに基づい
て、各バンクのカラム・デコーダの活性化に関与する第
２の制御信号を出力する第２の制御手段と、前記第１の制御信号と前記第２の制御信号との論理積に
基づいて、前記複数個のバンクのうちのいずれかのカラ
ム・デコーダを活性化するための第３の制御信号を出力
する第３の制御手段とが付加されてなることを特徴とす
る半導体記憶装置。
【請求項２】前記メモリセル・アレイは、各入出力線
を所定の電圧に固定する複数個の電圧固定手段を有し、前記第１の制御信号が供給されないすべてのバンクの前
記複数個の電圧固定手段を活性化するための第４の制御
信号を出力する第４の制御手段を備えてなることを特徴
とする請求項１記載の半導体記憶装置。
【請求項３】前記複数個のバンクは、横方向、縦方
向、あるいはその両方向に配置されていることを特徴と
する請求項１又は２記載の半導体記憶装置。
【請求項４】少なくともコマンドがクロックに同期し
て供給される同期型であることを特徴とする請求項１、
２又は３記載の半導体記憶装置。