JP3305966B2 - データ復号装置及びその方法並びにデータ再生装置 - Google Patents
データ復号装置及びその方法並びにデータ再生装置Info
- Publication number
- JP3305966B2 JP3305966B2 JP30697196A JP30697196A JP3305966B2 JP 3305966 B2 JP3305966 B2 JP 3305966B2 JP 30697196 A JP30697196 A JP 30697196A JP 30697196 A JP30697196 A JP 30697196A JP 3305966 B2 JP3305966 B2 JP 3305966B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- correction
- ecc
- decoding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/877—Regeneration of colour television signals by assembling picture element blocks in an intermediate memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/78—Television signal recording using magnetic recording
- H04N5/782—Television signal recording using magnetic recording on tape
- H04N5/783—Adaptations for reproducing at a rate different from the recording rate
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/84—Television signal recording using optical recording
- H04N5/85—Television signal recording using optical recording on discs or drums
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N9/804—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components
- H04N9/8042—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components involving data reduction
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【目次】以下の順序で本発明を説明する。 発明の属する技術分野 従来の技術（図４１） 発明が解決しようとする課題（図４２〜図４８） 課題を解決するための手段 発明の実施の形態 （１）第１実施例（図１〜図１０） （１−１）データ再生装置の全体構成（図１） （１−２）ＥＣＣ回路及びＥＣＣ復号（図２〜図１０） （１−３）第１実施例の動作及び効果（図２、図６及び
図７） （１−４）他の実施例 （２）第２実施例（図１１〜図４０） （２−１）記録データフオーマツト（図１１〜図１４） （２−２）データ再生装置及びＥＣＣ復号（図１、図１
２、図１４〜図３４） （２−３）第２実施例の動作及び効果（図３２〜図３
４） （２−４）他の実施例 発明の効果
図７） （１−４）他の実施例 （２）第２実施例（図１１〜図４０） （２−１）記録データフオーマツト（図１１〜図１４） （２−２）データ再生装置及びＥＣＣ復号（図１、図１
２、図１４〜図３４） （２−３）第２実施例の動作及び効果（図３２〜図３
４） （２−４）他の実施例 発明の効果
【０００２】
【発明の属する技術分野】本発明はデータ復号装置及び
その方法並びにデータ再生装置に関し、例えば、デイジ
タル化されてデイスクに記録されている動画像を再生す
るものに用いて好適なものである。
その方法並びにデータ再生装置に関し、例えば、デイジ
タル化されてデイスクに記録されている動画像を再生す
るものに用いて好適なものである。
【０００３】
【従来の技術】従来、例えばMPEG（Moving Pictures Ex
pert Group）規格による動画像がデイジタル化されて可
変レートで記録されたデイスクがある。ここで用いられ
ているMPEGは、画像データに対してフレーム内符号画像
であるＩピクチヤ（Intra-Picture)、フレーム間順方向
予測符号化画像であるＰピクチヤ（Predictive-Pictur
e) 、双方向予測符号化画像であるＢピクチヤ(Bidirect
ionally predictive-Picture)の３つのタイプを規定
し、これら３つの画像により画面群構造 GOP(Group Of
Pictures）を形成するものである。また音声データに対
しても同様にMPEG規格を適用しているが、音声データに
ついてはMPEG以外でも例えば、ATAC(Aditive Transform
Acoustic Coding) によりデイジタル化及び圧縮符号化
している。因みにATACは商標である。
pert Group）規格による動画像がデイジタル化されて可
変レートで記録されたデイスクがある。ここで用いられ
ているMPEGは、画像データに対してフレーム内符号画像
であるＩピクチヤ（Intra-Picture)、フレーム間順方向
予測符号化画像であるＰピクチヤ（Predictive-Pictur
e) 、双方向予測符号化画像であるＢピクチヤ(Bidirect
ionally predictive-Picture)の３つのタイプを規定
し、これら３つの画像により画面群構造 GOP(Group Of
Pictures）を形成するものである。また音声データに対
しても同様にMPEG規格を適用しているが、音声データに
ついてはMPEG以外でも例えば、ATAC(Aditive Transform
Acoustic Coding) によりデイジタル化及び圧縮符号化
している。因みにATACは商標である。
【０００４】図４１にデイスクに可変レートで記録され
ているデータを再生するデータ再生装置１を示す。デー
タ再生装置１は、光デイスク２に記録されたデータをピ
ツクアツプ３によつてレーザ光を照射し、その反射光か
ら記録データを再生する。ピツクアツプ３が出力する再
生信号Ｓ１は、システムコントローラ４によつて制御さ
れる復号回路系５の復調回路６に入力され、復調され
る。復調回路６により復調されたデータは、セクタ検出
回路７を介してＥＣＣ(Error Correction Code)回路８
に入力され、エラー検出及び誤り訂正が実行される。
ているデータを再生するデータ再生装置１を示す。デー
タ再生装置１は、光デイスク２に記録されたデータをピ
ツクアツプ３によつてレーザ光を照射し、その反射光か
ら記録データを再生する。ピツクアツプ３が出力する再
生信号Ｓ１は、システムコントローラ４によつて制御さ
れる復号回路系５の復調回路６に入力され、復調され
る。復調回路６により復調されたデータは、セクタ検出
回路７を介してＥＣＣ(Error Correction Code)回路８
に入力され、エラー検出及び誤り訂正が実行される。
【０００５】ここでセクタ検出回路７において、光デイ
スク２のセクタに割り当てられたアドレスであるセクタ
番号が正常に検出されなかつた場合、リングバツフア制
御回路１１を介して、トラツクジヤンプ判定回路９にセ
クタ番号異常信号が出力される。ＥＣＣ回路８は、訂正
不能のデータが生じた場合、システムコンロローラ４に
エラー発生信号を出力する。エラー訂正されたデータ
は、ＥＣＣ回路８からリングバツフアメモリ１０に送出
されて記憶される。
スク２のセクタに割り当てられたアドレスであるセクタ
番号が正常に検出されなかつた場合、リングバツフア制
御回路１１を介して、トラツクジヤンプ判定回路９にセ
クタ番号異常信号が出力される。ＥＣＣ回路８は、訂正
不能のデータが生じた場合、システムコンロローラ４に
エラー発生信号を出力する。エラー訂正されたデータ
は、ＥＣＣ回路８からリングバツフアメモリ１０に送出
されて記憶される。
【０００６】このときリングバツフア制御回路１１は、
セクタ検出回路７の出力から各セクタ毎のアドレスを読
み取り、そのアドレスに対応するリングバツフアメモリ
１０上の書き込みアドレス（書込みポインタＷＰ）を指
定する。また、システムコントローラ４によつて制御さ
れるリングバツフア制御回路１１は、後段の多重化デー
タ分離回路１３からのコードリクエスト信号Ｒ１０に基
づき、リングバツフアメモリ１０に書き込まれたデータ
の読み出しアドレス（読出しポインタＲＰ）を指定し、
その読み出しポインタＲＰからデータを読み出して多重
化データ分離回路１３に供給する。
セクタ検出回路７の出力から各セクタ毎のアドレスを読
み取り、そのアドレスに対応するリングバツフアメモリ
１０上の書き込みアドレス（書込みポインタＷＰ）を指
定する。また、システムコントローラ４によつて制御さ
れるリングバツフア制御回路１１は、後段の多重化デー
タ分離回路１３からのコードリクエスト信号Ｒ１０に基
づき、リングバツフアメモリ１０に書き込まれたデータ
の読み出しアドレス（読出しポインタＲＰ）を指定し、
その読み出しポインタＲＰからデータを読み出して多重
化データ分離回路１３に供給する。
【０００７】ここで多重化データ分離回路１３のヘツダ
分離回路１４は、リングバツフアメモリ１０から供給さ
れたデータからパツクヘツダ及びパケツトヘツダを分離
して分離回路制御回路１５に供給する。分離回路制御回
路１５は、ヘツダ分離回路１４から供給されたパケツト
ヘツダのストリームID（Stream Identifier)情報に従
い、スイツチング回路１６の入力端子Ｇと出力端子（被
切換端子）Ｈ１、Ｈ２を順次サイクリツクに切り換え接
続することによつて、時分割多重されたデータを正しく
分離して対応するコードバツフアに供給する。
分離回路１４は、リングバツフアメモリ１０から供給さ
れたデータからパツクヘツダ及びパケツトヘツダを分離
して分離回路制御回路１５に供給する。分離回路制御回
路１５は、ヘツダ分離回路１４から供給されたパケツト
ヘツダのストリームID（Stream Identifier)情報に従
い、スイツチング回路１６の入力端子Ｇと出力端子（被
切換端子）Ｈ１、Ｈ２を順次サイクリツクに切り換え接
続することによつて、時分割多重されたデータを正しく
分離して対応するコードバツフアに供給する。
【０００８】ここでビデオコードバツフア１７は内部の
コードバツフアの残量により、多重化データ分離回路１
３に対してコードリクエストＲ１を発生する。そして受
け取つたデータを記憶する。また、ビデオデコーダ１８
からのコードリクエストＲ１を受付け、内部のデータを
出力する。ビデオデコーダ１８は供給されたデータから
ビデオ信号を再生し、出力端子ＯＵＴ１から出力する。
コードバツフアの残量により、多重化データ分離回路１
３に対してコードリクエストＲ１を発生する。そして受
け取つたデータを記憶する。また、ビデオデコーダ１８
からのコードリクエストＲ１を受付け、内部のデータを
出力する。ビデオデコーダ１８は供給されたデータから
ビデオ信号を再生し、出力端子ＯＵＴ１から出力する。
【０００９】オーデイオコードバツフア１９は内部のコ
ードバツフアの残量により、多重化データ分離回路１３
に対してコードリクエストＲ２を発生する。そして受け
取つたデータを記憶する。また、オーデイオデコーダ２
０からのコードリクエストＲ２を受付け、内部のデータ
を出力する。オーデイオデコーダ２０は供給されたデー
タからオーデイオ信号を再生し、出力端子ＯＵＴ２から
出力する。
ードバツフアの残量により、多重化データ分離回路１３
に対してコードリクエストＲ２を発生する。そして受け
取つたデータを記憶する。また、オーデイオデコーダ２
０からのコードリクエストＲ２を受付け、内部のデータ
を出力する。オーデイオデコーダ２０は供給されたデー
タからオーデイオ信号を再生し、出力端子ＯＵＴ２から
出力する。
【００１０】このように、ビデオデコーダ１８はビデオ
コードバツフア１７にデータを要求し、ビデオコードバ
ツフア１７は多重化データ分離回路１３に要求を出し、
多重化データ分離回路１３はリングバツフア制御回路１
１に対して要求Ｒ１０を出す。この時にはデータがリン
グバツフアメモリ１０から、今度は要求とは逆向きに流
れていく。
コードバツフア１７にデータを要求し、ビデオコードバ
ツフア１７は多重化データ分離回路１３に要求を出し、
多重化データ分離回路１３はリングバツフア制御回路１
１に対して要求Ｒ１０を出す。この時にはデータがリン
グバツフアメモリ１０から、今度は要求とは逆向きに流
れていく。
【００１１】
【発明が解決しようとする課題】ここで復調回路系５に
おけるデータ復号について説明する。先ず、デイスク２
から読み出された再生信号Ｓ１は、復調回路６にてＲＦ
処理によつて２値化信号に変換され、EFM+(8,16 変換）
の同期パターンが検出される。この再生信号Ｓ１から検
出された同期パターンに基づいて再生信号に線速度一定
(Constant LinerVelosity,CLV) 方式によるラフサーボ
がかけられる。ここでセクタ検出回路７は、システムコ
ントローラ４のインターフエイスとしてEFM+でシンクヘ
ツダを検出すると、PLL(Phase Locked Loop)サーボがか
けられる。その後、シンクヘツダが数回連続して検出さ
れると、EFM+復調後のデータＳ２がインタリーブを解か
れる（以下、デインターリーブという）。
おけるデータ復号について説明する。先ず、デイスク２
から読み出された再生信号Ｓ１は、復調回路６にてＲＦ
処理によつて２値化信号に変換され、EFM+(8,16 変換）
の同期パターンが検出される。この再生信号Ｓ１から検
出された同期パターンに基づいて再生信号に線速度一定
(Constant LinerVelosity,CLV) 方式によるラフサーボ
がかけられる。ここでセクタ検出回路７は、システムコ
ントローラ４のインターフエイスとしてEFM+でシンクヘ
ツダを検出すると、PLL(Phase Locked Loop)サーボがか
けられる。その後、シンクヘツダが数回連続して検出さ
れると、EFM+復調後のデータＳ２がインタリーブを解か
れる（以下、デインターリーブという）。
【００１２】図４２に示すように、ＥＣＣ回路８に送出
されたEFM+復調データＳ２は先ず、ＲＡＭ２４に一旦格
納された後、ＥＣＣデコーダ２５、２７、２９におい
て、Ｃ１／Ｃ２畳み込み・リードソロモン符号(CIRC Pl
us) による３系列Ｃ１１（Ｃ１系列１回目）、Ｃ２及び
Ｃ１２（Ｃ１系列２回目）についてECC の復号を実行す
る。
されたEFM+復調データＳ２は先ず、ＲＡＭ２４に一旦格
納された後、ＥＣＣデコーダ２５、２７、２９におい
て、Ｃ１／Ｃ２畳み込み・リードソロモン符号(CIRC Pl
us) による３系列Ｃ１１（Ｃ１系列１回目）、Ｃ２及び
Ｃ１２（Ｃ１系列２回目）についてECC の復号を実行す
る。
【００１３】ＥＣＣ回路８におけるECC 復号は、例えば
図４３に示すように、00、01、〜A8、A9の順にEFM+復調
後のデータＳ２をＲＡＭ２４へ書き込み(EFM+ Write)、
ＲＡＭ２４へのEFM+復調後のデータが２フレーム格納さ
れたところで、フレーム１の00′、02′、〜A8′、01、
03、〜A9の順にＥＣＣデコーダ２５へデータを転送する
ことでデインタリーブされたＣ１系列データのECC 復号
を実行する。ここでエラー訂正は、ＥＣＣデコーダ２５
からエラーの位置と訂正パターンを読み出すとともに、
ＲＡＭ２４からエラーのあるデータを読み出し（Ｃ１ r
ead）、訂正パターンとの排他的論理和をとつて、図４
４に示すように、再びＲＡＭ２６に書き戻すことで実行
する（Ｃ１ Write）。ここでＥＣＣデコーダ２５によつ
てＣ１系列のECC 復号がＣ２符号系列長だけ実行され
る。
図４３に示すように、00、01、〜A8、A9の順にEFM+復調
後のデータＳ２をＲＡＭ２４へ書き込み(EFM+ Write)、
ＲＡＭ２４へのEFM+復調後のデータが２フレーム格納さ
れたところで、フレーム１の00′、02′、〜A8′、01、
03、〜A9の順にＥＣＣデコーダ２５へデータを転送する
ことでデインタリーブされたＣ１系列データのECC 復号
を実行する。ここでエラー訂正は、ＥＣＣデコーダ２５
からエラーの位置と訂正パターンを読み出すとともに、
ＲＡＭ２４からエラーのあるデータを読み出し（Ｃ１ r
ead）、訂正パターンとの排他的論理和をとつて、図４
４に示すように、再びＲＡＭ２６に書き戻すことで実行
する（Ｃ１ Write）。ここでＥＣＣデコーダ２５によつ
てＣ１系列のECC 復号がＣ２符号系列長だけ実行され
る。
【００１４】Ｃ１系列のECC 復号がＣ２符号系列長だけ
実行されると、Ｃ２系列のECC 復号の実行が可能とな
る。次にＲＡＭ２６上のデータが00′、01′、02′、0
3′、〜A9′の順に読み出され（Ｃ２ read ）、ＥＣＣ
デコーダ２７でＣ２系列のECC 復号が実行される。ここ
で各フレームに対する訂正不能フラグはデータに同期さ
せて後段のＥＣＣデコーダへ転送することでイレージヤ
訂正を行なうことができる。Ｃ２系列のイレージヤ訂正
については、Ｃ１の訂正不能フラグを使用する。エラー
訂正動作は、Ｃ１の場合と同様である。図４５に示すよ
うに、Ｃ２系列のECC 復号結果がＲＡＭ２８に書き込ま
れ（Ｃ２ Write）、Ｃ２系列のECC 復号がＣ１符号系列
長だけ実行されるとＣ１２系列のECC 復号が実行可能と
なり、ＥＣＣデコーダ２９によつて00′、01、02、03、
〜A9の順に読み出され（Ｃ１２ read ）Ｃ１２系列のEC
C 復号が実行される。
実行されると、Ｃ２系列のECC 復号の実行が可能とな
る。次にＲＡＭ２６上のデータが00′、01′、02′、0
3′、〜A9′の順に読み出され（Ｃ２ read ）、ＥＣＣ
デコーダ２７でＣ２系列のECC 復号が実行される。ここ
で各フレームに対する訂正不能フラグはデータに同期さ
せて後段のＥＣＣデコーダへ転送することでイレージヤ
訂正を行なうことができる。Ｃ２系列のイレージヤ訂正
については、Ｃ１の訂正不能フラグを使用する。エラー
訂正動作は、Ｃ１の場合と同様である。図４５に示すよ
うに、Ｃ２系列のECC 復号結果がＲＡＭ２８に書き込ま
れ（Ｃ２ Write）、Ｃ２系列のECC 復号がＣ１符号系列
長だけ実行されるとＣ１２系列のECC 復号が実行可能と
なり、ＥＣＣデコーダ２９によつて00′、01、02、03、
〜A9の順に読み出され（Ｃ１２ read ）Ｃ１２系列のEC
C 復号が実行される。
【００１５】ここでＣ１２系列のイレージヤ訂正につい
ては、Ｃ２の訂正不能フラグを使用する。そして、Ｃ１
２のエラー訂正が終了すると、図４６に示すようにＲＡ
Ｍ３０に00、01、02、03、〜A9の順にＣ１２系列のECC
復号結果が書き込まれる。こうしてＲＡＭ３０には、EC
C の各系列Ｃ１１、Ｃ２及びＣ１２の復号データが格納
されていて、00、01、02、03、〜A9の順に読み出され(O
UT read)、デスクランブル処理されて、リングバツフア
メモリ１０にデータ送出され、これにより必要なセクタ
データが書き込まれる。
ては、Ｃ２の訂正不能フラグを使用する。そして、Ｃ１
２のエラー訂正が終了すると、図４６に示すようにＲＡ
Ｍ３０に00、01、02、03、〜A9の順にＣ１２系列のECC
復号結果が書き込まれる。こうしてＲＡＭ３０には、EC
C の各系列Ｃ１１、Ｃ２及びＣ１２の復号データが格納
されていて、00、01、02、03、〜A9の順に読み出され(O
UT read)、デスクランブル処理されて、リングバツフア
メモリ１０にデータ送出され、これにより必要なセクタ
データが書き込まれる。
【００１６】ここでデータの格納アドレスRAは、図４７
に示すようなＲＡＭ２４、２６、２８及び３０のデータ
アドレスをもとにしたＣ１方向のデータ順Dn及びＣ１符
号単位のフレーム番号Fnを用いて次式
に示すようなＲＡＭ２４、２６、２８及び３０のデータ
アドレスをもとにしたＣ１方向のデータ順Dn及びＣ１符
号単位のフレーム番号Fnを用いて次式
【数１】
【数２】
【数３】
【数４】 によつて算出することができる。
【００１７】このようにしてCIRC Plus に対するECC 復
号は、各ＥＣＣデコーダ２５、２７及び２９によつてEC
C の各系列Ｃ１１、Ｃ２及びＣ１２毎に順番に復号処理
した後、それぞれＲＡＭ２６、２８及び３０に記録して
いる。この場合、エラー出力のタイミングが固定化され
ないためデータ転送用とエラー訂正用に２つのカウンタ
を設ける等、回路構成が複雑になるという問題があつ
た。
号は、各ＥＣＣデコーダ２５、２７及び２９によつてEC
C の各系列Ｃ１１、Ｃ２及びＣ１２毎に順番に復号処理
した後、それぞれＲＡＭ２６、２８及び３０に記録して
いる。この場合、エラー出力のタイミングが固定化され
ないためデータ転送用とエラー訂正用に２つのカウンタ
を設ける等、回路構成が複雑になるという問題があつ
た。
【００１８】さらにECC の各系列Ｃ１１、Ｃ２、Ｃ１２
毎にＲＡＭ２４、２６及び２８を設けなくてはならず、
メモリの記憶容量が大きくなるという問題があつた。こ
こで例えば、図４８（Ａ）に示すようにメモリを１つに
して１リードフレームクロツク(RFCK)周期内にECC のＣ
１１系列の２フレーム分をデータ転送するようにした場
合、データ転送及びエラー訂正のそれぞれに独立したフ
レームカウンタが必要となる。さらに図４８（Ｂ）に示
すようにデータ転送時にのみECC クロツクを出力するよ
うにした場合でもデータ転送及びエラー訂正のそれぞれ
に独立したフレームカウンタが必要となる。本発明は以
上の点を考慮してなされたもので、復号回路に用いる復
号用のメモリの容量を削減した簡易な構成のデータ復号
装置及びその方法並びにデータ再生装置を提案しようと
するものである。
毎にＲＡＭ２４、２６及び２８を設けなくてはならず、
メモリの記憶容量が大きくなるという問題があつた。こ
こで例えば、図４８（Ａ）に示すようにメモリを１つに
して１リードフレームクロツク(RFCK)周期内にECC のＣ
１１系列の２フレーム分をデータ転送するようにした場
合、データ転送及びエラー訂正のそれぞれに独立したフ
レームカウンタが必要となる。さらに図４８（Ｂ）に示
すようにデータ転送時にのみECC クロツクを出力するよ
うにした場合でもデータ転送及びエラー訂正のそれぞれ
に独立したフレームカウンタが必要となる。本発明は以
上の点を考慮してなされたもので、復号回路に用いる復
号用のメモリの容量を削減した簡易な構成のデータ復号
装置及びその方法並びにデータ再生装置を提案しようと
するものである。
【００１９】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、符号化データの行方向に誤り訂正
内符号を付加してなる第１の訂正符号系列とともに、列
方向に誤り訂正外符号を付加してなる第２の訂正符号系
列を有する誤り訂正符号化された符号化データを復号す
るデータ復号装置であつて、符号化データを記憶するメ
モリと、当該メモリより読み出された符号化データがエ
ラー訂正可能なとき、符号化データのエラー位置及びエ
ラーの訂正パターンを出力する復号化手段と、エラー位
置及びエラー訂正パターンを記憶するエラーレジスタ
と、メモリよりエラー位置に基づいたデータを順次読み
出すとともに、当該符号化データとエラーレジスタより
読み出した訂正パターンとの間でエラー訂正を実行する
ことによつて復号化手段において符号化データを順次復
号化させるようにした復号化制御手段とを具え、復号化
制御手段は、第１の訂正符号系列及び第２の訂正符号系
列の符号化データを所定の順序で共通のデータ処理手段
を用いてメモリから読み出すと共に、復号化手段及びエ
ラーレジスタを共通に用いて所定の順序で読み出された
第１の訂正符号系列及び第２の訂正符号系列を所定の順
序で応動動作させる。
め本発明においては、符号化データの行方向に誤り訂正
内符号を付加してなる第１の訂正符号系列とともに、列
方向に誤り訂正外符号を付加してなる第２の訂正符号系
列を有する誤り訂正符号化された符号化データを復号す
るデータ復号装置であつて、符号化データを記憶するメ
モリと、当該メモリより読み出された符号化データがエ
ラー訂正可能なとき、符号化データのエラー位置及びエ
ラーの訂正パターンを出力する復号化手段と、エラー位
置及びエラー訂正パターンを記憶するエラーレジスタ
と、メモリよりエラー位置に基づいたデータを順次読み
出すとともに、当該符号化データとエラーレジスタより
読み出した訂正パターンとの間でエラー訂正を実行する
ことによつて復号化手段において符号化データを順次復
号化させるようにした復号化制御手段とを具え、復号化
制御手段は、第１の訂正符号系列及び第２の訂正符号系
列の符号化データを所定の順序で共通のデータ処理手段
を用いてメモリから読み出すと共に、復号化手段及びエ
ラーレジスタを共通に用いて所定の順序で読み出された
第１の訂正符号系列及び第２の訂正符号系列を所定の順
序で応動動作させる。
【００２０】復号する符号化データをメモリより順次読
み出して復号化手段により算出されるエラー位置及び訂
正パターンをエラーレジスタに記憶させておき、エラー
位置に基づいて読み出すメモリ内のデータとの間でエラ
ー訂正を実行すると共に、これらの処理を、復号化手段
及びエラーレジスタを第１及び第２の訂正符号系列につ
いて共通に用いて、実行するようにしたことにより、復
号化手段及びメモリを各々簡略化し得る。
み出して復号化手段により算出されるエラー位置及び訂
正パターンをエラーレジスタに記憶させておき、エラー
位置に基づいて読み出すメモリ内のデータとの間でエラ
ー訂正を実行すると共に、これらの処理を、復号化手段
及びエラーレジスタを第１及び第２の訂正符号系列につ
いて共通に用いて、実行するようにしたことにより、復
号化手段及びメモリを各々簡略化し得る。
【００２１】
【００２２】
【００２３】
【００２４】
【発明の実施の形態】以下図面について、本発明の一実
施例を詳述する。
施例を詳述する。
【００２５】（１）第１実施例 （１−１）データ再生装置の全体構成 図４１との対応部分に同一符号を付した図１において４
０は、本発明によるデータ復号装置を用いたデータ再生
装置の全体構成を示す。データ再生装置４０は、光デイ
スク２に記録されているデータを光デイスク２に対して
レーザ光を照射し、その反射光から記録されているデー
タを読み出して再生する。ピツクアツプ３で再生された
再生信号Ｓ１は、システムコントローラ４によつて制御
される復調回路系３５の復調回路６に送られる。復調回
路６は、再生信号Ｓ１を復調してセクタ検出回路７に出
力する。
０は、本発明によるデータ復号装置を用いたデータ再生
装置の全体構成を示す。データ再生装置４０は、光デイ
スク２に記録されているデータを光デイスク２に対して
レーザ光を照射し、その反射光から記録されているデー
タを読み出して再生する。ピツクアツプ３で再生された
再生信号Ｓ１は、システムコントローラ４によつて制御
される復調回路系３５の復調回路６に送られる。復調回
路６は、再生信号Ｓ１を復調してセクタ検出回路７に出
力する。
【００２６】セクタ検出回路７は、供給されたデータか
ら各セクタ毎に記録されているアドレスＳＣ１を検出
し、リングバツフア制御回路１１に出力すると共に、後
段のＥＣＣ回路５０にセクタ同期をとつた状態でデータ
を出力する。システムコントローラ４によつて制御され
るリングバツフア制御回路１１は、リングバツフアメモ
リ１０の書き込みと読み出しを制御すると共に、多重化
データ分離回路１３より出力されるデータを要求するコ
ードリクエスト信号Ｒ１０を監視する。ここでセクタ検
出回路７は、アドレスを検出することができなかつた
り、検出したアドレスが連続していなかつた場合、リン
グバツフア制御回路１１を介してセクタ番号異常信号を
トラツクジヤンプ判定回路９に出力する。
ら各セクタ毎に記録されているアドレスＳＣ１を検出
し、リングバツフア制御回路１１に出力すると共に、後
段のＥＣＣ回路５０にセクタ同期をとつた状態でデータ
を出力する。システムコントローラ４によつて制御され
るリングバツフア制御回路１１は、リングバツフアメモ
リ１０の書き込みと読み出しを制御すると共に、多重化
データ分離回路１３より出力されるデータを要求するコ
ードリクエスト信号Ｒ１０を監視する。ここでセクタ検
出回路７は、アドレスを検出することができなかつた
り、検出したアドレスが連続していなかつた場合、リン
グバツフア制御回路１１を介してセクタ番号異常信号を
トラツクジヤンプ判定回路９に出力する。
【００２７】ＥＣＣ回路５０は、セクタ検出回路７より
供給されるデータの誤りを検出し、データに付加されて
いる冗長ビツトを用いて誤り訂正を実行して、FIFO(Fir
st In First Out)機能をもつトラツクジヤンプ用のリン
グバツフアメモリ１０に出力する。リングバツフアメモ
リ１０のデータは、多重化データ分離回路１３に供給さ
れる。このときＥＣＣ回路５０はセクタヘツダデータを
検出してセクタ検出回路７を通じてシステムコントロー
ラ４に送出される。ここでＥＣＣ回路５０は、データの
誤りを訂正することができなかつた場合、エラー発生信
号をシステムコントローラ４に出力する。
供給されるデータの誤りを検出し、データに付加されて
いる冗長ビツトを用いて誤り訂正を実行して、FIFO(Fir
st In First Out)機能をもつトラツクジヤンプ用のリン
グバツフアメモリ１０に出力する。リングバツフアメモ
リ１０のデータは、多重化データ分離回路１３に供給さ
れる。このときＥＣＣ回路５０はセクタヘツダデータを
検出してセクタ検出回路７を通じてシステムコントロー
ラ４に送出される。ここでＥＣＣ回路５０は、データの
誤りを訂正することができなかつた場合、エラー発生信
号をシステムコントローラ４に出力する。
【００２８】トラツクジヤンプ判定回路９は、リングバ
ツフア制御回路１１の出力をモニタし、トラツクジヤン
プが必要なときトラツクジヤンプ信号ＪＰ１をトラツキ
ングサーボ回路２２に出力し、ピツクアツプ３の光デイ
スク２に対する再生位置をトラツクジヤンプさせるよう
になつている。ここでシステムコントローラ４は、セク
タ検出回路７からのセクタ番号異常信号、またはＥＣＣ
回路５０からのエラー発生信号を検出すると、トラツク
ジヤンプ判定回路９よりトラツクジヤンプ信号をトラツ
キングサーボ回路２２に出力してピツクアツプ３の再生
位置をトラツクジヤンプさせるようになされている。
ツフア制御回路１１の出力をモニタし、トラツクジヤン
プが必要なときトラツクジヤンプ信号ＪＰ１をトラツキ
ングサーボ回路２２に出力し、ピツクアツプ３の光デイ
スク２に対する再生位置をトラツクジヤンプさせるよう
になつている。ここでシステムコントローラ４は、セク
タ検出回路７からのセクタ番号異常信号、またはＥＣＣ
回路５０からのエラー発生信号を検出すると、トラツク
ジヤンプ判定回路９よりトラツクジヤンプ信号をトラツ
キングサーボ回路２２に出力してピツクアツプ３の再生
位置をトラツクジヤンプさせるようになされている。
【００２９】多重化データ分離回路１３のヘツダ分離回
路１４は、リングバツフアメモリ１０から供給されたデ
ータからパツクヘツダ及びパケツトヘツダを分離して分
離回路制御回路１５に供給するとともに、時分割多重さ
れたデータをスイツチング回路１６の入力端子Ｇに供給
する。スイツチング回路１６の出力端子（被切換端子）
Ｈ１、Ｈ２はそれぞれビデオコードバツフア１７、オー
デイオコードバツフア１９の入力端子に接続されてい
る。ここでスイツチング回路１６によつて出力端子がＨ
１に切り換えられると、ビデオコード出力はビデオコー
ドバツフア１７を通じてビデオデコーダ１８に送出さ
れ、出力端子ＯＵＴ１より出力される。またスイツチン
グ回路１６によつて出力端子がＨ２に切り換えられる
と、オーデイオコード出力はオーデイオコードバツフア
１９を通じてオーデイオデコーダ２０に送出され、出力
端子ＯＵＴ２より出力される。
路１４は、リングバツフアメモリ１０から供給されたデ
ータからパツクヘツダ及びパケツトヘツダを分離して分
離回路制御回路１５に供給するとともに、時分割多重さ
れたデータをスイツチング回路１６の入力端子Ｇに供給
する。スイツチング回路１６の出力端子（被切換端子）
Ｈ１、Ｈ２はそれぞれビデオコードバツフア１７、オー
デイオコードバツフア１９の入力端子に接続されてい
る。ここでスイツチング回路１６によつて出力端子がＨ
１に切り換えられると、ビデオコード出力はビデオコー
ドバツフア１７を通じてビデオデコーダ１８に送出さ
れ、出力端子ＯＵＴ１より出力される。またスイツチン
グ回路１６によつて出力端子がＨ２に切り換えられる
と、オーデイオコード出力はオーデイオコードバツフア
１９を通じてオーデイオデコーダ２０に送出され、出力
端子ＯＵＴ２より出力される。
【００３０】また、ビデオデコーダ１８が発生するコー
ドリクエスト信号Ｒ１はビデオコードバツフア１７に入
力された後、多重化データ分離回路１３に入力される。
同様にオーデイオデコーダ２０が発生するコードリクエ
スト信号Ｒ２はオーデイオコードバツフア１９に入力さ
れた後、多重化データ分離回路１３に入力されている。
ドリクエスト信号Ｒ１はビデオコードバツフア１７に入
力された後、多重化データ分離回路１３に入力される。
同様にオーデイオデコーダ２０が発生するコードリクエ
スト信号Ｒ２はオーデイオコードバツフア１９に入力さ
れた後、多重化データ分離回路１３に入力されている。
【００３１】ところで、例えば単純な画面に関するデー
タ処理が続き、ビデオデコーダ１８の単位時間当たりの
データ消費量が少なくなると、リングバツフアメモリ１
０からの読み出しも少なくなる。この場合、リングバツ
フアメモリ１０の記憶データ量が多くなり、オーバーフ
ローするおそれがある。このため、トラツクジヤンプ判
定回路９は、書き込みポインタＷＰおよび読み出しポイ
ンタＲＰによりリングバツフアメモリ１０が現在記憶し
ているデータ量を算出し、そのデータがあらかじめ設定
された所定の基準値を越えた場合、リングバツフアメモ
リ１０がオーバーフローするおそれがあると判断して、
トラツキングサーボ回路２２にトラツクジヤンプ指令を
出力する。
タ処理が続き、ビデオデコーダ１８の単位時間当たりの
データ消費量が少なくなると、リングバツフアメモリ１
０からの読み出しも少なくなる。この場合、リングバツ
フアメモリ１０の記憶データ量が多くなり、オーバーフ
ローするおそれがある。このため、トラツクジヤンプ判
定回路９は、書き込みポインタＷＰおよび読み出しポイ
ンタＲＰによりリングバツフアメモリ１０が現在記憶し
ているデータ量を算出し、そのデータがあらかじめ設定
された所定の基準値を越えた場合、リングバツフアメモ
リ１０がオーバーフローするおそれがあると判断して、
トラツキングサーボ回路２２にトラツクジヤンプ指令を
出力する。
【００３２】また、トラツクジヤンプ判定回路９は、セ
クタ検出回路７からのセクタ番号異常信号またはＥＣＣ
回路５０からのエラー発生信号を検出した場合、書き込
みポインタＷＰと読み出しポインタＲＰからリングバツ
フアメモリ１０内に残存しているデータ量を求めると共
に、現在のトラツク位置から、光デイスク２が１回転す
る間に（光デイスク２の１回転待ちの間に）、リングバ
ツフアメモリ１０から多重化データ分離回路１３の読み
出しを保証するのに必要なデータ量を求める。
クタ検出回路７からのセクタ番号異常信号またはＥＣＣ
回路５０からのエラー発生信号を検出した場合、書き込
みポインタＷＰと読み出しポインタＲＰからリングバツ
フアメモリ１０内に残存しているデータ量を求めると共
に、現在のトラツク位置から、光デイスク２が１回転す
る間に（光デイスク２の１回転待ちの間に）、リングバ
ツフアメモリ１０から多重化データ分離回路１３の読み
出しを保証するのに必要なデータ量を求める。
【００３３】ここでリングバツフアメモリ１０の残存デ
ータ量が大きい場合、リングバツフアメモリ１０から最
高の転送レートでデータが読み出されてもリングバツフ
アメモリ１０にはアンダーフローが生じない。このた
め、トラツクジヤンプ判定回路９はエラー発生位置をピ
ツクアツプ３で再度再生することによりエラー回復が可
能であると判断して、トラツキングサーボ回路２２にト
ラツクジヤンプ指令を出力する。
ータ量が大きい場合、リングバツフアメモリ１０から最
高の転送レートでデータが読み出されてもリングバツフ
アメモリ１０にはアンダーフローが生じない。このた
め、トラツクジヤンプ判定回路９はエラー発生位置をピ
ツクアツプ３で再度再生することによりエラー回復が可
能であると判断して、トラツキングサーボ回路２２にト
ラツクジヤンプ指令を出力する。
【００３４】（１−２）ＥＣＣ回路及びＥＣＣ復号 図２に示すＥＣＣ回路５０は、Ｃ１／Ｃ２畳み込み・リ
ードソロモン符号(CIRC Plus) によるECC を復号する。
ＥＣＣ回路５０は、リングバツフアメモリでなるＲＡＭ
(Random Access Memory)５１と、EFM+復調されたデータ
に対して誤り訂正を実行してECC 復号するＥＣＣデコー
ダ５２と、エラー訂正不能フラグ、エラー訂正パターン
及びエラー位置を格納するためのエラーレジスタ５３と
によつて形成される。
ードソロモン符号(CIRC Plus) によるECC を復号する。
ＥＣＣ回路５０は、リングバツフアメモリでなるＲＡＭ
(Random Access Memory)５１と、EFM+復調されたデータ
に対して誤り訂正を実行してECC 復号するＥＣＣデコー
ダ５２と、エラー訂正不能フラグ、エラー訂正パターン
及びエラー位置を格納するためのエラーレジスタ５３と
によつて形成される。
【００３５】図２及び図３に示すようにＥＣＣ復号は、
デイスク２から読み出された再生信号Ｓ１をＲＦ処理回
路４２にてＲＦ処理及び２値化処理した後、復調回路４
４でEFM+の同期パターンを検出する。ここでEFM+の同期
パターンが検出されると、ＣＬＶ制御回路４６によつて
先ずラフサーボがかけられ、続いて復調回路４４でEFM+
のシンクパターンが検出されると、PLL(Phase Locked L
oop)サーボがかけられる。その後、シンクパターンが数
回連続して検出されると、EFM+復調後のデータＳ２がＲ
ＭＩＦ(Random Access Memory Interface)４８を通じて
ＥＣＣ回路５０のＲＡＭ５１にフレーム単位で書き込ま
れる。そしてＯＣＴＬ（出力制御回路）５６を通じてリ
ングバツフアメモリ１０に出力される。
デイスク２から読み出された再生信号Ｓ１をＲＦ処理回
路４２にてＲＦ処理及び２値化処理した後、復調回路４
４でEFM+の同期パターンを検出する。ここでEFM+の同期
パターンが検出されると、ＣＬＶ制御回路４６によつて
先ずラフサーボがかけられ、続いて復調回路４４でEFM+
のシンクパターンが検出されると、PLL(Phase Locked L
oop)サーボがかけられる。その後、シンクパターンが数
回連続して検出されると、EFM+復調後のデータＳ２がＲ
ＭＩＦ(Random Access Memory Interface)４８を通じて
ＥＣＣ回路５０のＲＡＭ５１にフレーム単位で書き込ま
れる。そしてＯＣＴＬ（出力制御回路）５６を通じてリ
ングバツフアメモリ１０に出力される。
【００３６】ＥＣＣ回路５０では、ＲＭＩＦ４８を通じ
てＲＡＭ５１への書き込みアドレスを生成する。ここで
ＲＡＭ５１から読み出されるデータはＲＭＩＦ４８を通
じてＥＣＣ制御部５４及びＥＣＣ復号部５５に転送され
る。ここでエラーが検出され、そのエラーが訂正可能で
あつた場合、エラー位置とエラーの訂正パターンがＥＣ
Ｃ復号部５５からＥＣＣ制御部５４に出力される。この
場合、エラー位置とエラーの訂正パターンは、ＲＡＭ５
１の各フレーム毎に出力され、エラーレジスタ５３（図
２）に格納される。エラー訂正は、エラーレジスタ５３
からエラー位置と訂正パターンとを読み出し、ＲＡＭ５
１からエラー位置に対応するエラーデータを読み出して
訂正パターンとの排他的論理和(EXclusive OR,EXOR) を
とつて再びＲＡＭ５１に書き戻すことで実行する。また
エラーの訂正不能が検出されたら、そのフレームの訂正
不能フラグを後段のECC のイレージヤ訂正に使用するた
めにエラーレジスタ５３に格納する。
てＲＡＭ５１への書き込みアドレスを生成する。ここで
ＲＡＭ５１から読み出されるデータはＲＭＩＦ４８を通
じてＥＣＣ制御部５４及びＥＣＣ復号部５５に転送され
る。ここでエラーが検出され、そのエラーが訂正可能で
あつた場合、エラー位置とエラーの訂正パターンがＥＣ
Ｃ復号部５５からＥＣＣ制御部５４に出力される。この
場合、エラー位置とエラーの訂正パターンは、ＲＡＭ５
１の各フレーム毎に出力され、エラーレジスタ５３（図
２）に格納される。エラー訂正は、エラーレジスタ５３
からエラー位置と訂正パターンとを読み出し、ＲＡＭ５
１からエラー位置に対応するエラーデータを読み出して
訂正パターンとの排他的論理和(EXclusive OR,EXOR) を
とつて再びＲＡＭ５１に書き戻すことで実行する。また
エラーの訂正不能が検出されたら、そのフレームの訂正
不能フラグを後段のECC のイレージヤ訂正に使用するた
めにエラーレジスタ５３に格納する。
【００３７】この結果、エラーレジスタ５３にはECC の
各系列Ｃ１１（Ｃ１系列の１回目）、Ｃ２及びＣ１２
（Ｃ１系列の２回目）のそれぞれについてECC を解くた
めに必要なデータとしてエラー位置及び訂正パターンが
蓄積される。ここでECC を解くために必要かつ十分なエ
ラー位置及び訂正パターンが揃えられると、ＥＣＣ制御
部５４によつてＲＡＭ５１に格納されているデータとの
エラー訂正が実行される。
各系列Ｃ１１（Ｃ１系列の１回目）、Ｃ２及びＣ１２
（Ｃ１系列の２回目）のそれぞれについてECC を解くた
めに必要なデータとしてエラー位置及び訂正パターンが
蓄積される。ここでECC を解くために必要かつ十分なエ
ラー位置及び訂正パターンが揃えられると、ＥＣＣ制御
部５４によつてＲＡＭ５１に格納されているデータとの
エラー訂正が実行される。
【００３８】ここでデータの格納アドレスRAは、図４に
示すようなＲＡＭ５１に書き込まれたデータよりＣ１系
列のデータ順Dn、Ｃ１符号単位のフレーム番号Fnを用い
て次式
示すようなＲＡＭ５１に書き込まれたデータよりＣ１系
列のデータ順Dn、Ｃ１符号単位のフレーム番号Fnを用い
て次式
【数５】
【数６】
【数７】
【数８】 により求められる。
【００３９】図５に示すように、例えばＲＡＭ５１のフ
レーム182 に対してEFM+の書き込み(EFM+ Wrire)が実行
されると、同時にＣ１１系列のデータを00、02〜A9の順
にＥＣＣデコーダ５２へデータ転送（Ｃ１１read）す
る。続いてＥＣＣデコーダ５２へは、Ｃ２系列のデータ
がデータ転送（Ｃ２read）された後、Ｃ１２系列のデー
タ転送（Ｃ１２read）が実行される。そして、各系列Ｃ
１１、Ｃ２、Ｃ１２のECC が実行されたフレーム１はＯ
ＣＴＬ５６にデータ転送(OUT) される。ここでは各系列
Ｃ１１、Ｃ２及びＣ１２のECC データ転送を固定間隔で
途切れがないように実行する。つまり１周期1168サイク
ルのRFCK中、コード長が170 〔byte〕のECC は一旦、EC
C データが転送されればRFCKの周期内で必ず３回のECC
データが転送されるように設定されている。
レーム182 に対してEFM+の書き込み(EFM+ Wrire)が実行
されると、同時にＣ１１系列のデータを00、02〜A9の順
にＥＣＣデコーダ５２へデータ転送（Ｃ１１read）す
る。続いてＥＣＣデコーダ５２へは、Ｃ２系列のデータ
がデータ転送（Ｃ２read）された後、Ｃ１２系列のデー
タ転送（Ｃ１２read）が実行される。そして、各系列Ｃ
１１、Ｃ２、Ｃ１２のECC が実行されたフレーム１はＯ
ＣＴＬ５６にデータ転送(OUT) される。ここでは各系列
Ｃ１１、Ｃ２及びＣ１２のECC データ転送を固定間隔で
途切れがないように実行する。つまり１周期1168サイク
ルのRFCK中、コード長が170 〔byte〕のECC は一旦、EC
C データが転送されればRFCKの周期内で必ず３回のECC
データが転送されるように設定されている。
【００４０】このようにしてＲＡＭ５１に蓄えられたEC
C の３系列Ｃ１１、Ｃ２及びＣ１２の各データＳ２は、
RFCKの１周期内でＥＣＣデコーダ５２へ転送される。こ
の際、ＲＡＭ５１内のECC データは、そのまま残され
る。ここでＥＣＣデコーダ５２においてECC エラーが検
出され、そのECC エラーが訂正可能であつた場合、エラ
ー位置とエラーの訂正パターンとがエラー結果ＥＲとし
てエラーレジスタ５３に送出される。ＥＣＣ回路５０
は、エラーレジスタ５３から読み出される訂正パターン
と、エラー位置に基づいてＲＡＭ５１より読み出される
エラーのあるデータとの排他的論理和(EXOR)をとつて、
再びＲＡＭ５１に書き戻すことでエラー訂正を実行す
る。ＥＣＣ回路５０からは、復号されたデータＳ１０及
びセクタヘツダデータＳＨとが分離されてそれぞれ、リ
ングバツフアメモリ１０及びセクタ検出回路７へ送出さ
れる。
C の３系列Ｃ１１、Ｃ２及びＣ１２の各データＳ２は、
RFCKの１周期内でＥＣＣデコーダ５２へ転送される。こ
の際、ＲＡＭ５１内のECC データは、そのまま残され
る。ここでＥＣＣデコーダ５２においてECC エラーが検
出され、そのECC エラーが訂正可能であつた場合、エラ
ー位置とエラーの訂正パターンとがエラー結果ＥＲとし
てエラーレジスタ５３に送出される。ＥＣＣ回路５０
は、エラーレジスタ５３から読み出される訂正パターン
と、エラー位置に基づいてＲＡＭ５１より読み出される
エラーのあるデータとの排他的論理和(EXOR)をとつて、
再びＲＡＭ５１に書き戻すことでエラー訂正を実行す
る。ＥＣＣ回路５０からは、復号されたデータＳ１０及
びセクタヘツダデータＳＨとが分離されてそれぞれ、リ
ングバツフアメモリ１０及びセクタ検出回路７へ送出さ
れる。
【００４１】図６にＲＡＭ５１上のECC データの各系列
Ｃ１１、Ｃ２及びＣ１２の実際のデータ転送、エラー結
果出力及びエラー訂正の実行制御タイミングを示す。Ｅ
ＣＣ制御部５４は、先ずＥＣＣ復号部５５へECC のＣ１
２系列のデータ転送を終了したときのタイミングでＣ１
１系列のエラー訂正（Ｃ１１Ｗ）を実行する。次にＲＡ
Ｍ５１から次フレームのＣ１１系列のデータをＥＣＣデ
コーダ５２へ転送した後のタイミングで現フレームのＣ
２系列のエラー訂正（Ｃ２Ｗ）を実行する。さらに現フ
レームのＣ１２系列のエラー訂正（Ｃ１２Ｗ）を次フレ
ームのＣ２系列のデータ転送後のタイミングで実行す
る。
Ｃ１１、Ｃ２及びＣ１２の実際のデータ転送、エラー結
果出力及びエラー訂正の実行制御タイミングを示す。Ｅ
ＣＣ制御部５４は、先ずＥＣＣ復号部５５へECC のＣ１
２系列のデータ転送を終了したときのタイミングでＣ１
１系列のエラー訂正（Ｃ１１Ｗ）を実行する。次にＲＡ
Ｍ５１から次フレームのＣ１１系列のデータをＥＣＣデ
コーダ５２へ転送した後のタイミングで現フレームのＣ
２系列のエラー訂正（Ｃ２Ｗ）を実行する。さらに現フ
レームのＣ１２系列のエラー訂正（Ｃ１２Ｗ）を次フレ
ームのＣ２系列のデータ転送後のタイミングで実行す
る。
【００４２】このようにECC の各３系列のデータをＲＡ
Ｍ５１からＥＣＣ復号部５５へ連続して転送（Ｃ１１
Ｒ、Ｃ２Ｒ及びＣ１２Ｒ）し、引き続いて各３系列のデ
ータのECC エラー訂正（Ｃ１１Ｗ、Ｃ２Ｗ及びＣ１２
Ｗ）を実行することにより、ECCデータの読み出し及び
エラー訂正をそれぞれRFCKの１周期内でなし得る。この
結果、ECC の各系列Ｃ１１、Ｃ２及びＣ１２について、
RFCKに対して固定間隔で、かつ途切れないようにＲＡＭ
５１よりデータ出力することができる。
Ｍ５１からＥＣＣ復号部５５へ連続して転送（Ｃ１１
Ｒ、Ｃ２Ｒ及びＣ１２Ｒ）し、引き続いて各３系列のデ
ータのECC エラー訂正（Ｃ１１Ｗ、Ｃ２Ｗ及びＣ１２
Ｗ）を実行することにより、ECCデータの読み出し及び
エラー訂正をそれぞれRFCKの１周期内でなし得る。この
結果、ECC の各系列Ｃ１１、Ｃ２及びＣ１２について、
RFCKに対して固定間隔で、かつ途切れないようにＲＡＭ
５１よりデータ出力することができる。
【００４３】ここでECC の転送コード長NCYCが170 サイ
クル、パリテイの転送コード長PCYCがmax 14サイクルの
とき、エラー結果がECC レジスタに出力されるタイミン
グは、次式
クル、パリテイの転送コード長PCYCがmax 14サイクルの
とき、エラー結果がECC レジスタに出力されるタイミン
グは、次式
【数９】 によつてECC 動作クロツク(ECCK)395 サイクルのタイミ
ングに設定される。ここでＥＣＣ回路５０のＲＭＩＦ４
８からは、Ｃ１及びＣ２系列分のシンボル数のECCKがカ
ウントされ、１RFCK周期内に、Ｃ１１Ｒ、Ｃ２Ｒ及びＣ
１２Ｒのデータ転送に同期して３回分を必ず出力するよ
うになされている。従つて、Ｃ１１の結果は、Ｃ１２の
データ転送中に必ず出力される。また、Ｃ２、Ｃ１２系
列の結果についても、Ｃ１１、Ｃ２のデータ転送中に必
ず出力することができる。
ングに設定される。ここでＥＣＣ回路５０のＲＭＩＦ４
８からは、Ｃ１及びＣ２系列分のシンボル数のECCKがカ
ウントされ、１RFCK周期内に、Ｃ１１Ｒ、Ｃ２Ｒ及びＣ
１２Ｒのデータ転送に同期して３回分を必ず出力するよ
うになされている。従つて、Ｃ１１の結果は、Ｃ１２の
データ転送中に必ず出力される。また、Ｃ２、Ｃ１２系
列の結果についても、Ｃ１１、Ｃ２のデータ転送中に必
ず出力することができる。
【００４４】ここで例えば、図７に１RFCK期間内でＣ１
１、Ｃ２及びＣ１２の順にECCKクロツクが出力されると
して、Ｃ１１系列のみのデータ転送が実行される場合を
示す。この場合、データ転送用とエラー訂正用のフレー
ムカウンタを共用することができることがわかる。
１、Ｃ２及びＣ１２の順にECCKクロツクが出力されると
して、Ｃ１１系列のみのデータ転送が実行される場合を
示す。この場合、データ転送用とエラー訂正用のフレー
ムカウンタを共用することができることがわかる。
【００４５】図８にＥＣＣ回路５０のエラー出力のタイ
ミングの様子を示す。ここで（９）式によつて得られる
(ECCK)395 サイクル後にECC 結果の出力タイミングとな
るOSTT信号が出力されると、OSTT信号より３クロツク後
に、OCORRECT＝１となり、ODATA[7:0]、OORIG[7:0]にエ
ラーパターンEDX 、エラーポジシヨンEAX が出力され
る。この例では３つのエラーED0 〜ED2 を出力する場合
について記す。因みにECC スタートパルス信号ESTTは、
ＥＣＣ復号部５５がＣ１及びＣ２のデータの先頭を認識
する信号、OCORRECT信号は、ECC 結果ODATA[7:0]、OORI
G[7:0]を取り込むためのストローブ信号である。エラー
パターンEDX 、エラーポジシヨンEAX は、エラーレジス
タ５３に一旦保持され、その時点のＥＣＣデコーダ５２
へのデータ転送が終わつたところでエラー訂正が実行さ
れる。
ミングの様子を示す。ここで（９）式によつて得られる
(ECCK)395 サイクル後にECC 結果の出力タイミングとな
るOSTT信号が出力されると、OSTT信号より３クロツク後
に、OCORRECT＝１となり、ODATA[7:0]、OORIG[7:0]にエ
ラーパターンEDX 、エラーポジシヨンEAX が出力され
る。この例では３つのエラーED0 〜ED2 を出力する場合
について記す。因みにECC スタートパルス信号ESTTは、
ＥＣＣ復号部５５がＣ１及びＣ２のデータの先頭を認識
する信号、OCORRECT信号は、ECC 結果ODATA[7:0]、OORI
G[7:0]を取り込むためのストローブ信号である。エラー
パターンEDX 、エラーポジシヨンEAX は、エラーレジス
タ５３に一旦保持され、その時点のＥＣＣデコーダ５２
へのデータ転送が終わつたところでエラー訂正が実行さ
れる。
【００４６】ここで図９に各EFM+、Ｃ１１、Ｃ２、Ｃ１
２、OUT の１フレーム(RFCK)周期、すなわち1168サイク
ル中のＲＡＭ５１のアクセスに要するECC 動作クロツク
(ECCK)のクロツク数を示す。EFM+は、セクタシンクパタ
ーン書き込み１サイクル及び、EFM+復調出力に170 ±α
サイクルを要する。ECC Ｃ１１系列は、Ｃ１１の読み出
しに170 サイクル、Ｃ１１のエラー訂正に読み出し及び
書込みとして8+8 サイクル及び、Ｃ１１の書き込みに１
サイクルを要し、アドレス部のデータ読み出し用として
SUB においてセクタシンクパターン読み出し１サイク
ル、ヘツダデータ読み出し20サイクル及びヘツダデータ
の中からセクタ情報を読み出した結果を書き戻すための
セクタ情報書き込みとして1+(14)サイクルを要する。
２、OUT の１フレーム(RFCK)周期、すなわち1168サイク
ル中のＲＡＭ５１のアクセスに要するECC 動作クロツク
(ECCK)のクロツク数を示す。EFM+は、セクタシンクパタ
ーン書き込み１サイクル及び、EFM+復調出力に170 ±α
サイクルを要する。ECC Ｃ１１系列は、Ｃ１１の読み出
しに170 サイクル、Ｃ１１のエラー訂正に読み出し及び
書込みとして8+8 サイクル及び、Ｃ１１の書き込みに１
サイクルを要し、アドレス部のデータ読み出し用として
SUB においてセクタシンクパターン読み出し１サイク
ル、ヘツダデータ読み出し20サイクル及びヘツダデータ
の中からセクタ情報を読み出した結果を書き戻すための
セクタ情報書き込みとして1+(14)サイクルを要する。
【００４７】さらにECC のＣ２系列は、Ｃ２の読み出し
に170 サイクル、Ｃ２のエラー訂正に14+14 サイクル及
び、Ｃ２の書き込みに１サイクルを要する。またECC Ｃ
１２系列は、Ｃ１２の読み出しに170 サイクル、Ｃ１２
のエラー訂正に読み出し及び書き込みとして8+8 サイク
ル及び、Ｃ１２の書き込みに１サイクルを要する。さら
にECC 復号の終了を示すOUT をセクタ情報の読み出しに
１サイクル、Ｃ１１の訂正結果読み出しに１サイクル、
Ｃ２のエラー訂正結果読み出しに１サイクル、Ｃ１２の
訂正結果読み出しに１サイクル及び、OUT に170 サイク
ルを要する。これによりＣ１１、Ｃ２、Ｃ１２、OUT の
ＲＡＭ５１に対するアクセスは合計948サイクルにな
る。
に170 サイクル、Ｃ２のエラー訂正に14+14 サイクル及
び、Ｃ２の書き込みに１サイクルを要する。またECC Ｃ
１２系列は、Ｃ１２の読み出しに170 サイクル、Ｃ１２
のエラー訂正に読み出し及び書き込みとして8+8 サイク
ル及び、Ｃ１２の書き込みに１サイクルを要する。さら
にECC 復号の終了を示すOUT をセクタ情報の読み出しに
１サイクル、Ｃ１１の訂正結果読み出しに１サイクル、
Ｃ２のエラー訂正結果読み出しに１サイクル、Ｃ１２の
訂正結果読み出しに１サイクル及び、OUT に170 サイク
ルを要する。これによりＣ１１、Ｃ２、Ｃ１２、OUT の
ＲＡＭ５１に対するアクセスは合計948サイクルにな
る。
【００４８】ヘツダデータの読み出し等を実行するSUB
は、図２のセクタ検出回路７へのシンクコード（４バイ
ト）＋ヘツダデータ（16バイト）の転送で、セクタを検
出するためのセクタ検出回路７では、ヘツダデータの中
からセクタアドレスを抜き出し、CRC チエツク後、フラ
イホイール(FW)を掛けて、システムコントローラに転送
する。セクタヘツダデータＳＨは、図６に示すＣ１１Ｗ
後のタイミング(SUB)にて、Ｃ１１系列のみＥＣＣデコ
ードされたデータから抜き出すことにより、セクタ検出
回路７を通してシステムコントローラ４はセクタアドレ
スを取り出すことでデイスクの位置情報をＣ２、Ｃ１２
系列のECC 復号にかかる時間だけ早く取り出す。フライ
ホイールは、数回シンクが未検出となつてもロツク状態
を保持するような保護及び内挿動作のことである。シス
テムコントローラ４では、目的セクタであるか否かを比
較判定する。フライホイールは、ＲＦ信号から取り出し
た２値化信号のシンクパターンを数回連続して検出し、
そのときメインシンクパターン及びサブシンクパターン
を数回連続して検出すると、FWロツクする。
は、図２のセクタ検出回路７へのシンクコード（４バイ
ト）＋ヘツダデータ（16バイト）の転送で、セクタを検
出するためのセクタ検出回路７では、ヘツダデータの中
からセクタアドレスを抜き出し、CRC チエツク後、フラ
イホイール(FW)を掛けて、システムコントローラに転送
する。セクタヘツダデータＳＨは、図６に示すＣ１１Ｗ
後のタイミング(SUB)にて、Ｃ１１系列のみＥＣＣデコ
ードされたデータから抜き出すことにより、セクタ検出
回路７を通してシステムコントローラ４はセクタアドレ
スを取り出すことでデイスクの位置情報をＣ２、Ｃ１２
系列のECC 復号にかかる時間だけ早く取り出す。フライ
ホイールは、数回シンクが未検出となつてもロツク状態
を保持するような保護及び内挿動作のことである。シス
テムコントローラ４では、目的セクタであるか否かを比
較判定する。フライホイールは、ＲＦ信号から取り出し
た２値化信号のシンクパターンを数回連続して検出し、
そのときメインシンクパターン及びサブシンクパターン
を数回連続して検出すると、FWロツクする。
【００４９】また、メモリアドレスとＲＡＭ５１に対す
るライト及びリードについてのフレーム単位動作（JOB
）の実行条件を次式
るライト及びリードについてのフレーム単位動作（JOB
）の実行条件を次式
【数１０】 に示す。ここでJOBXXXに対するフレームカウントをFn
（XXX ）としたとき、カウントは、フレーム単位のXXX
に対するJOB が全て終了すると＋１インクリメントされ
る。なお、SUB はＣ１１に含める。EFM+において、シン
クを数回連続して検出するとシンクパターンFWロツクと
なる。このときメモリライトイネーブル信号MWENS は、
MWENS ＝１となり、EFM+復調データの書き込みが始ま
る。また、シンクを数回連続して検出できない時には、
シンクパターンFWアンロツクとなり、メモリライトイネ
ーブル信号はMWENS ＝０となつてEFM+の書き込みが禁止
され、各フレームカウンタは０にリセツトされる。ここ
でMWENS は、シンクパターンFWがロツクしているときに
１となる信号で、MWENS=１のときにメモリへの書き込み
を実行するメモリライトイネーブル信号である。
（XXX ）としたとき、カウントは、フレーム単位のXXX
に対するJOB が全て終了すると＋１インクリメントされ
る。なお、SUB はＣ１１に含める。EFM+において、シン
クを数回連続して検出するとシンクパターンFWロツクと
なる。このときメモリライトイネーブル信号MWENS は、
MWENS ＝１となり、EFM+復調データの書き込みが始ま
る。また、シンクを数回連続して検出できない時には、
シンクパターンFWアンロツクとなり、メモリライトイネ
ーブル信号はMWENS ＝０となつてEFM+の書き込みが禁止
され、各フレームカウンタは０にリセツトされる。ここ
でMWENS は、シンクパターンFWがロツクしているときに
１となる信号で、MWENS=１のときにメモリへの書き込み
を実行するメモリライトイネーブル信号である。
【００５０】ここで図１０に、例えば、OUT はＣ１１Ｍ
の４周期に１度リクエストOUTREQを出すとするとき、そ
れぞれのリクエストに対して、OUTREQ、EFMREQ、ECCREQ
の順に、アクセス獲得を優先させた時のＲＡＭ５１に対
するアクセスの獲得タイミングを示す。ここではXXX AC
K(ACKnowledge)=1で所定のJOB が実行される。 ECCデー
タの出力は、RFCKの立ち上がりで起動され、JOB 実行条
件に基づいて実行される。ECC の各系列Ｃ１１、Ｃ２及
びＣ１２は、SUB を含めてＣ１１Ｒ−Ｃ２Ｗ−Ｃ２Ｒ−
Ｃ１２Ｗ−Ｃ１２Ｒ−Ｃ１１Ｗ−SUB の順に実行され
る。
の４周期に１度リクエストOUTREQを出すとするとき、そ
れぞれのリクエストに対して、OUTREQ、EFMREQ、ECCREQ
の順に、アクセス獲得を優先させた時のＲＡＭ５１に対
するアクセスの獲得タイミングを示す。ここではXXX AC
K(ACKnowledge)=1で所定のJOB が実行される。 ECCデー
タの出力は、RFCKの立ち上がりで起動され、JOB 実行条
件に基づいて実行される。ECC の各系列Ｃ１１、Ｃ２及
びＣ１２は、SUB を含めてＣ１１Ｒ−Ｃ２Ｗ−Ｃ２Ｒ−
Ｃ１２Ｗ−Ｃ１２Ｒ−Ｃ１１Ｗ−SUB の順に実行され
る。
【００５１】従つて、ECC の各系列Ｃ１１、Ｃ２及びＣ
１２並びにOUT は、一度シンクFWがロツクし、MWENS ＝
１の状態が続き、各JOB の実行条件が成立し続ければFn
（Ｃ１１）〜Fn（OUT)のカウント値の差分値は、RFCK周
期で固定値となる。ところで、本発明が適用されるデー
タ復号装置４０では、リングバツフアメモリ１０から、
多重化データ分離回路１３への読み出しを保証するだけ
のデータ量を確保する必要がある。従つてRFCKは、デイ
スクの記録（カツテイング）時のリフアレンス・チヤネ
ル・ビツトレート26.6(Mbit/s)に対して、再生時のチヤ
ネルビツトレートのほうが大きい値となるように設定す
る。
１２並びにOUT は、一度シンクFWがロツクし、MWENS ＝
１の状態が続き、各JOB の実行条件が成立し続ければFn
（Ｃ１１）〜Fn（OUT)のカウント値の差分値は、RFCK周
期で固定値となる。ところで、本発明が適用されるデー
タ復号装置４０では、リングバツフアメモリ１０から、
多重化データ分離回路１３への読み出しを保証するだけ
のデータ量を確保する必要がある。従つてRFCKは、デイ
スクの記録（カツテイング）時のリフアレンス・チヤネ
ル・ビツトレート26.6(Mbit/s)に対して、再生時のチヤ
ネルビツトレートのほうが大きい値となるように設定す
る。
【００５２】（１−３）第１実施例の動作及び効果 以上の構成において、データ復号装置４０に装着された
デイスク２のデータはピツクアツプ３によつて読み出さ
れ、復調回路６によつてEFM+復調されるとともに、セク
タ検出回路７でデータのセクタヘツダを読み出された
後、EFM+復調後のデータＳ２がＥＣＣ回路５０に送出さ
れる。
デイスク２のデータはピツクアツプ３によつて読み出さ
れ、復調回路６によつてEFM+復調されるとともに、セク
タ検出回路７でデータのセクタヘツダを読み出された
後、EFM+復調後のデータＳ２がＥＣＣ回路５０に送出さ
れる。
【００５３】ＥＣＣ回路５０は、EFM+復調データＳ２を
一旦、ＲＡＭ５１に蓄え、Ｃ１１、Ｃ２及びＣ１２の３
系列のECC データをRFCKの１周期内でＥＣＣデコーダ５
２へ転送する（図２）。ＥＣＣデコーダ５２ではECC エ
ラーの検出が実行され、ここでECC エラーが検出された
場合、そのECC エラーが訂正可能であれば、エラーの位
置と訂正パターンがエラー結果ＥＲとしてエラーレジス
タ５３に送出される。ＥＣＣデコーダ５２は、エラーレ
ジスタ５３から読み出されるエラー位置と訂正パターン
に基づいてＲＭＩＦ４８を通じてＲＡＭ５１からエラー
のあるデータを読み出す。そしてエラーのあるデータと
訂正パターンとの排他的論理和(EXOR)をとつて、データ
を再びＲＡＭ５１に書き戻すことでエラー訂正を実行す
る。
一旦、ＲＡＭ５１に蓄え、Ｃ１１、Ｃ２及びＣ１２の３
系列のECC データをRFCKの１周期内でＥＣＣデコーダ５
２へ転送する（図２）。ＥＣＣデコーダ５２ではECC エ
ラーの検出が実行され、ここでECC エラーが検出された
場合、そのECC エラーが訂正可能であれば、エラーの位
置と訂正パターンがエラー結果ＥＲとしてエラーレジス
タ５３に送出される。ＥＣＣデコーダ５２は、エラーレ
ジスタ５３から読み出されるエラー位置と訂正パターン
に基づいてＲＭＩＦ４８を通じてＲＡＭ５１からエラー
のあるデータを読み出す。そしてエラーのあるデータと
訂正パターンとの排他的論理和(EXOR)をとつて、データ
を再びＲＡＭ５１に書き戻すことでエラー訂正を実行す
る。
【００５４】ここでＥＣＣデコーダ５２においてＥＣＣ
制御部５４は、Ｃ１１のエラー訂正（Ｃ１１Ｗ）をＥＣ
Ｃ復号部５５へECC のＣ１２のデータ転送を終了したと
きのタイミングで実行する。さらにＣ２のエラー訂正
（Ｃ２Ｗ）をＲＡＭ５１から次フレームのＣ１１のデー
タ転送を終了したときのタイミングで実行し、さらにＣ
１２のエラー訂正（Ｃ１２Ｗ）を次フレームのＣ２のデ
ータ転送を終了したときのタイミングで実行する。この
ようにＲＡＭ５１からＥＣＣ復号部５５へECC の各３系
列のデータ（Ｃ１１、Ｃ２、Ｃ１２）を連続して読み出
し、引き続いて各３系列のデータ（Ｃ１１、Ｃ２、Ｃ１
２）のECC エラー訂正を実行することにより、ECC デー
タの読み出し及びエラー訂正をそれぞれRFCKの１周期内
でなし得る。このとき、ＥＣＣデコーダ５２より出力さ
れるエラー位置及び訂正パターンを格納するレジスタは
最低、１符号系列分を持てば良い。
制御部５４は、Ｃ１１のエラー訂正（Ｃ１１Ｗ）をＥＣ
Ｃ復号部５５へECC のＣ１２のデータ転送を終了したと
きのタイミングで実行する。さらにＣ２のエラー訂正
（Ｃ２Ｗ）をＲＡＭ５１から次フレームのＣ１１のデー
タ転送を終了したときのタイミングで実行し、さらにＣ
１２のエラー訂正（Ｃ１２Ｗ）を次フレームのＣ２のデ
ータ転送を終了したときのタイミングで実行する。この
ようにＲＡＭ５１からＥＣＣ復号部５５へECC の各３系
列のデータ（Ｃ１１、Ｃ２、Ｃ１２）を連続して読み出
し、引き続いて各３系列のデータ（Ｃ１１、Ｃ２、Ｃ１
２）のECC エラー訂正を実行することにより、ECC デー
タの読み出し及びエラー訂正をそれぞれRFCKの１周期内
でなし得る。このとき、ＥＣＣデコーダ５２より出力さ
れるエラー位置及び訂正パターンを格納するレジスタは
最低、１符号系列分を持てば良い。
【００５５】以上の構成によれば、ＥＣＣ回路５０にお
けるECC データの復号化の際、ＲＡＭ５１からＥＣＣデ
コーダ５２へECC の各系列Ｃ１１、Ｃ２及びＣ１２のデ
ータ転送が終了したタイミングでECC データの各系列Ｃ
１１、Ｃ２及びＣ１２のエラー訂正を開始することによ
り、ECC データの各系列Ｃ１１、Ｃ２及びＣ１２につい
て、データ転送用とエラー訂正用のフレームカウンタを
共通にできる。またＥＣＣデコーダ５２より出力される
エラー位置、訂正パターン及び訂正不能フラグをエラー
レジスタ５３に格納して、ＲＡＭ５１内のECC データと
訂正パターンとの排他的論理和によつてエラー訂正を実
行する。その際ＲＡＭ５１内のECC データをそのまま残
しておくようにしたことにより、ECC 復号に必要なメモ
リを新たに設ける必要がなくなり、メモリ容量を削減し
得る。またこのとき１つのＥＣＣデコーダ５２によりEC
C データの各系列Ｃ１１、Ｃ２及びＣ１２の３回のエラ
ー訂正を実行し得る。
けるECC データの復号化の際、ＲＡＭ５１からＥＣＣデ
コーダ５２へECC の各系列Ｃ１１、Ｃ２及びＣ１２のデ
ータ転送が終了したタイミングでECC データの各系列Ｃ
１１、Ｃ２及びＣ１２のエラー訂正を開始することによ
り、ECC データの各系列Ｃ１１、Ｃ２及びＣ１２につい
て、データ転送用とエラー訂正用のフレームカウンタを
共通にできる。またＥＣＣデコーダ５２より出力される
エラー位置、訂正パターン及び訂正不能フラグをエラー
レジスタ５３に格納して、ＲＡＭ５１内のECC データと
訂正パターンとの排他的論理和によつてエラー訂正を実
行する。その際ＲＡＭ５１内のECC データをそのまま残
しておくようにしたことにより、ECC 復号に必要なメモ
リを新たに設ける必要がなくなり、メモリ容量を削減し
得る。またこのとき１つのＥＣＣデコーダ５２によりEC
C データの各系列Ｃ１１、Ｃ２及びＣ１２の３回のエラ
ー訂正を実行し得る。
【００５６】このようにエラー訂正の実行タイミングを
固定化したことにより、データ転送及びエラー訂正に用
いるフレームカウンタを共通のものとできるとともに、
ＲＡＭ５１内のアドレシングのテーブル化が可能とな
る。さらにEFM+復調された一旦ＲＡＭ５１に書き込んだ
データＳ２を書き換えないで済むようにしたことによ
り、ECC 復号に必要なメモリ容量を削減してＥＣＣ回路
の構成を簡単にすることができる。
固定化したことにより、データ転送及びエラー訂正に用
いるフレームカウンタを共通のものとできるとともに、
ＲＡＭ５１内のアドレシングのテーブル化が可能とな
る。さらにEFM+復調された一旦ＲＡＭ５１に書き込んだ
データＳ２を書き換えないで済むようにしたことによ
り、ECC 復号に必要なメモリ容量を削減してＥＣＣ回路
の構成を簡単にすることができる。
【００５７】さらに上述の実施例によれば、１RFCK期間
内に、ECC 復号化の各系列Ｃ１１、Ｃ２及びＣ１２の３
回のエラー訂正を行なうことで、ECC 復号化の各系列Ｃ
１１、Ｃ２及びＣ１２のＯＣＴＬ５６への出力までのス
ループツトが固定化され、ECC 完了データの平均出力レ
ートを一定にできる。
内に、ECC 復号化の各系列Ｃ１１、Ｃ２及びＣ１２の３
回のエラー訂正を行なうことで、ECC 復号化の各系列Ｃ
１１、Ｃ２及びＣ１２のＯＣＴＬ５６への出力までのス
ループツトが固定化され、ECC 完了データの平均出力レ
ートを一定にできる。
【００５８】（１−４）他の実施例 なお上述の実施例においては、Ｃ１／Ｃ２畳み込み・リ
ードソロモン符号化されたデータをECC 復号した場合に
ついて述べたが、本発明はこれに限らず、広く一般に誤
り訂正符号が付加されたデータの復号化に適用し得る。
ードソロモン符号化されたデータをECC 復号した場合に
ついて述べたが、本発明はこれに限らず、広く一般に誤
り訂正符号が付加されたデータの復号化に適用し得る。
【００５９】（２）第２実施例 （２−１）記録データフオーマツト 図１１〜図１４は第２実施例における記録データフオー
マツトを示し、この実施例においては、１クラスタ（３
２ｋバイト）を１単位として、データが記録されてい
る。このクラスタの構成を以下に詳述する。
マツトを示し、この実施例においては、１クラスタ（３
２ｋバイト）を１単位として、データが記録されてい
る。このクラスタの構成を以下に詳述する。
【００６０】すなわち、２ｋバイト（２０６０バイト）
のデータが、１セクタ分のデータとして抽出され、これ
に図１１に示すように、４バイトのオーバヘツドが付加
される。このオーバヘツドには、エラー検出のためのエ
ラー検出符号（ＥＤＣ(ErrorDetection Code)）などが
含まれている。
のデータが、１セクタ分のデータとして抽出され、これ
に図１１に示すように、４バイトのオーバヘツドが付加
される。このオーバヘツドには、エラー検出のためのエ
ラー検出符号（ＥＤＣ(ErrorDetection Code)）などが
含まれている。
【００６１】この合計２０６４（＝２０６０＋４）バイ
トの１セクタ分のデータが、図１２に示すように、１２
×１７２（＝２０６４）バイトのデータとされる。そし
て、この１セクタ分のデータが１６個集められ、１９２
（＝１２×１６）×１７２バイトのデータとされる。こ
の１９２×１７２バイトのデータに対して、１６バイト
の外符号（ＰＯ）が、縦（列）方向に各バイト毎にパリ
テイとして付加される。また、２０８（＝１９２＋１
６）×１７２バイトのデータとＰＯパリテイに対して、
１０バイトの内符号（ＰＩ）が、横（行）方向に各バイ
ト毎にパリテイとして付加される。
トの１セクタ分のデータが、図１２に示すように、１２
×１７２（＝２０６４）バイトのデータとされる。そし
て、この１セクタ分のデータが１６個集められ、１９２
（＝１２×１６）×１７２バイトのデータとされる。こ
の１９２×１７２バイトのデータに対して、１６バイト
の外符号（ＰＯ）が、縦（列）方向に各バイト毎にパリ
テイとして付加される。また、２０８（＝１９２＋１
６）×１７２バイトのデータとＰＯパリテイに対して、
１０バイトの内符号（ＰＩ）が、横（行）方向に各バイ
ト毎にパリテイとして付加される。
【００６２】さらに、このようにして２０８（＝１９２
＋１６）×１８２（＝１７２＋１０）バイトにブロツク
化されたデータのうち、１６×１８２バイトの外符号
（ＰＯ）の行は、１６個の１×１８２バイトの行に区分
され、図１３に示すように、１２×１８２バイトの番号
０〜番号１５の１６個のセクタデータの下に１行ずつ挿
入されて、インターリーブされる。そして、１３（＝１
２＋１）×１８２バイトのデータが１セクタのデータと
される。
＋１６）×１８２（＝１７２＋１０）バイトにブロツク
化されたデータのうち、１６×１８２バイトの外符号
（ＰＯ）の行は、１６個の１×１８２バイトの行に区分
され、図１３に示すように、１２×１８２バイトの番号
０〜番号１５の１６個のセクタデータの下に１行ずつ挿
入されて、インターリーブされる。そして、１３（＝１
２＋１）×１８２バイトのデータが１セクタのデータと
される。
【００６３】さらに、図１３に示す２０８×１８２バイ
トのデータは、図１４に示すように、縦方向に２分割さ
れ、１フレームを９１バイトのデータで構成して、２０
８×２フレームのデータとされる。９１バイトのフレー
ムデータの先頭には、さらに２バイトのフレーム同期信
号（ＦＳ）が付加される。その結果、図１４に示すよう
に、１フレームのデータは合計９３バイトのデータとな
り、合計２０８×（９３×２）バイトのブロツクのデー
タとなる。これが、１クラスタ（１ＥＣＣブロツク）分
のデータとなる。そのオーバヘツド部分を除いた実デー
タ部の大きさは２ｋバイト（＝２０４８×１６／１０２
４ｋバイト）となる。
トのデータは、図１４に示すように、縦方向に２分割さ
れ、１フレームを９１バイトのデータで構成して、２０
８×２フレームのデータとされる。９１バイトのフレー
ムデータの先頭には、さらに２バイトのフレーム同期信
号（ＦＳ）が付加される。その結果、図１４に示すよう
に、１フレームのデータは合計９３バイトのデータとな
り、合計２０８×（９３×２）バイトのブロツクのデー
タとなる。これが、１クラスタ（１ＥＣＣブロツク）分
のデータとなる。そのオーバヘツド部分を除いた実デー
タ部の大きさは２ｋバイト（＝２０４８×１６／１０２
４ｋバイト）となる。
【００６４】すなわち、この例の場合、１クラスタ（１
ＥＣＣブロツク）が１６セクタより構成され、１セクタ
が２４フレームにより構成される。このようなデータが
光デイスク２にクラスタ単位で記録されていることにな
る。
ＥＣＣブロツク）が１６セクタより構成され、１セクタ
が２４フレームにより構成される。このようなデータが
光デイスク２にクラスタ単位で記録されていることにな
る。
【００６５】（２−２）データ再生装置及びＥＣＣ復号 ここで図１５は、第１実施例について上述したデータ再
生装置４０に第２実施例の記録データフオーマツトを適
用する場合の、復調回路系３５を示し、復調回路６（Ｒ
Ｆ処理回路１３０、ＥＦＭ＋復調回路１３１）、セクタ
検出回路７（ＳＢＣＤ回路１３４、ＲＡＭコントローラ
１３５、ＲＡＭ１３７）、およびＥＣＣ回路５０（ＲＡ
Ｍコントローラ１３５、ＥＣＣ制御回路１３６、ＲＡＭ
１３７、ＥＣＣコア回路１３８、ＯＣＴＬ回路１３
９）、並びにその周辺の回路の詳細な構成である。
生装置４０に第２実施例の記録データフオーマツトを適
用する場合の、復調回路系３５を示し、復調回路６（Ｒ
Ｆ処理回路１３０、ＥＦＭ＋復調回路１３１）、セクタ
検出回路７（ＳＢＣＤ回路１３４、ＲＡＭコントローラ
１３５、ＲＡＭ１３７）、およびＥＣＣ回路５０（ＲＡ
Ｍコントローラ１３５、ＥＣＣ制御回路１３６、ＲＡＭ
１３７、ＥＣＣコア回路１３８、ＯＣＴＬ回路１３
９）、並びにその周辺の回路の詳細な構成である。
【００６６】この図において、ＲＦ処理回路１３０は、
図１に示すピツクアツプ３からのＲＦ信号の入力を受
け、この信号を２値化した後、ＥＦＭ＋復調回路１３１
に出力する。ＥＦＭ＋復調回路１３１は、入力された信
号に対してＥＦＭ＋復調を施すと共に、同期パターンの
検出を行う。ＣＬＶ制御回路１３２は、ＥＦＭ＋復調回
路１３１が出力する同期パターンに基づき、ドライブイ
ンタフエース（以下、ドライブＩＦと略記する）１３３
を制御する。ＳＢＣＤ（サブコード）回路１３４はＥＦ
Ｍ＋復調回路１３１の出力からセクタの検出を行う。Ｒ
ＡＭコントローラ１３５は図３のＲＭＩＦ４８に対応
し、ＲＡＭ１３７の読み書きを制御する。
図１に示すピツクアツプ３からのＲＦ信号の入力を受
け、この信号を２値化した後、ＥＦＭ＋復調回路１３１
に出力する。ＥＦＭ＋復調回路１３１は、入力された信
号に対してＥＦＭ＋復調を施すと共に、同期パターンの
検出を行う。ＣＬＶ制御回路１３２は、ＥＦＭ＋復調回
路１３１が出力する同期パターンに基づき、ドライブイ
ンタフエース（以下、ドライブＩＦと略記する）１３３
を制御する。ＳＢＣＤ（サブコード）回路１３４はＥＦ
Ｍ＋復調回路１３１の出力からセクタの検出を行う。Ｒ
ＡＭコントローラ１３５は図３のＲＭＩＦ４８に対応
し、ＲＡＭ１３７の読み書きを制御する。
【００６７】ＲＡＭ１３７は、ＥＣＣ制御回路１３６が
エラー訂正処理などを実行する際に、データ等を一時的
に格納するようになされている。ＥＣＣコア回路１３８
は図３のＥＣＣ復号部５５に対応し、リードソロモン符
号（ＰＩとＰＯ）を用いて、後述するＥＣＡ、ＥＣＤ、
ＳＧＬＧなどを生成し、ＥＣＣ制御回路１３６に出力す
る。ＥＣＣ制御回路１３６は、ＥＣＣコア回路１３８か
ら供給されるＥＣＡ、ＥＣＤ、ＳＦＬＧなどを用いて、
実際にエラー訂正を行う。ＯＣＴＬ回路１３９は、デス
クランブル処理、ＥＤＣチエツク、または、出力データ
の制御等を行う。また、ホストＣＰＵ１４０は図１のシ
ステムコントローラ４に対応し、装置の各部の制御を行
うようになれている。
エラー訂正処理などを実行する際に、データ等を一時的
に格納するようになされている。ＥＣＣコア回路１３８
は図３のＥＣＣ復号部５５に対応し、リードソロモン符
号（ＰＩとＰＯ）を用いて、後述するＥＣＡ、ＥＣＤ、
ＳＧＬＧなどを生成し、ＥＣＣ制御回路１３６に出力す
る。ＥＣＣ制御回路１３６は、ＥＣＣコア回路１３８か
ら供給されるＥＣＡ、ＥＣＤ、ＳＦＬＧなどを用いて、
実際にエラー訂正を行う。ＯＣＴＬ回路１３９は、デス
クランブル処理、ＥＤＣチエツク、または、出力データ
の制御等を行う。また、ホストＣＰＵ１４０は図１のシ
ステムコントローラ４に対応し、装置の各部の制御を行
うようになれている。
【００６８】光デイスク２（図１）からの再生信号は、
ＲＦ処理回路１３０において２値化信号に変換される。
そして、２値化された信号から、ＥＦＭ＋復調回路１３
１により同期パターンが検出される。そして、ＣＬＶ制
御回路１３２において、この同期パターンに基づき、ラ
フサーボがかけられ、その結果、データ中のシンクコー
ド（Sync Code ）（図１６におけるＳＹ０〜ＳＹ７）が
さらに検出され、ドライブインタフエース１３３を介し
て光デイスク２の回転に対して、ＰＬＬ（Phase Locked
Loop ）による位相サーボがかけられる。
ＲＦ処理回路１３０において２値化信号に変換される。
そして、２値化された信号から、ＥＦＭ＋復調回路１３
１により同期パターンが検出される。そして、ＣＬＶ制
御回路１３２において、この同期パターンに基づき、ラ
フサーボがかけられ、その結果、データ中のシンクコー
ド（Sync Code ）（図１６におけるＳＹ０〜ＳＹ７）が
さらに検出され、ドライブインタフエース１３３を介し
て光デイスク２の回転に対して、ＰＬＬ（Phase Locked
Loop ）による位相サーボがかけられる。
【００６９】図１６に、光デイスク２の物理セクタの構
成例を示す。この図に示すように、物理セクタは、横方
向に２つのシンクフレーム（Sync frame）、縦方向に１
３個のシンクフレーム、合計で２６個のシンクフレーム
により構成されている。各シンクフレームは３２チヤン
ネルビツト（変調される前のデータビツトで表現すると
１６ビツト（＝２バイト））のシンクコード（ＳＹ０〜
ＳＹ７）と、１４５６チヤンネルビツト（変調される前
のデータビツトで表現すると７２８ビツト（＝９１バイ
ト））のデータ部から構成される。先頭のシンクフレー
ムのデータ部には、ＩＤ情報（セクタ番号）とＩＥＤ
（ＩＤに対するエラー検出符号）情報の他、メインデー
タ（main data ）が格納されている。
成例を示す。この図に示すように、物理セクタは、横方
向に２つのシンクフレーム（Sync frame）、縦方向に１
３個のシンクフレーム、合計で２６個のシンクフレーム
により構成されている。各シンクフレームは３２チヤン
ネルビツト（変調される前のデータビツトで表現すると
１６ビツト（＝２バイト））のシンクコード（ＳＹ０〜
ＳＹ７）と、１４５６チヤンネルビツト（変調される前
のデータビツトで表現すると７２８ビツト（＝９１バイ
ト））のデータ部から構成される。先頭のシンクフレー
ムのデータ部には、ＩＤ情報（セクタ番号）とＩＥＤ
（ＩＤに対するエラー検出符号）情報の他、メインデー
タ（main data ）が格納されている。
【００７０】３２チヤンネルビツトのシンクパターン
は、データ中には表れないユニークなパターンとして、
その下位２２ビツトが、「０００１０００００００００
００００１０００１」のように設定されている。
は、データ中には表れないユニークなパターンとして、
その下位２２ビツトが、「０００１０００００００００
００００１０００１」のように設定されている。
【００７１】図１６の左側の各シンクフレームのデータ
部には、メインデータが記録され、左側の最後のシンク
フレームのデータ部には、ＰＯ情報（パリテイ）が記録
されている。図１６の右側のシンクフレームには、メイ
ンデータとＰＩ情報が記録され、右側のシンクフレーム
の最後から２番目のシンクフレームには、ＥＤＣ情報と
ＰＩ情報（パリテイ）が記録され、最後のシンクフレー
ムには、ＰＯ情報とＰＩ情報が記録されている。
部には、メインデータが記録され、左側の最後のシンク
フレームのデータ部には、ＰＯ情報（パリテイ）が記録
されている。図１６の右側のシンクフレームには、メイ
ンデータとＰＩ情報が記録され、右側のシンクフレーム
の最後から２番目のシンクフレームには、ＥＤＣ情報と
ＰＩ情報（パリテイ）が記録され、最後のシンクフレー
ムには、ＰＯ情報とＰＩ情報が記録されている。
【００７２】図１７は各セクタのＰＩ情報とＰＯ情報を
除くデータの詳細を示し、ＩＤ（セクタ番号）（４バイ
ト）、ＩＥＤ（ＩＤに対するエラー検出符号（２バイ
ト））、ＲＳＶ（保留領域）（６バイト）、メインデー
タおよび、ＥＤＣ（４バイト）により１セクタのデータ
が構成されている。なお、メインデータにはスクランブ
ル処理が施されている。
除くデータの詳細を示し、ＩＤ（セクタ番号）（４バイ
ト）、ＩＥＤ（ＩＤに対するエラー検出符号（２バイ
ト））、ＲＳＶ（保留領域）（６バイト）、メインデー
タおよび、ＥＤＣ（４バイト）により１セクタのデータ
が構成されている。なお、メインデータにはスクランブ
ル処理が施されている。
【００７３】そして、このようなデータセクタが１６セ
クタ分集められ、図１２に示すように、１６バイトのＰ
Ｏ符号と１０バイトのＰＩ符号とが付加される。さら
に、ＰＯ符号を含む１６行が１データセクタ毎に配置さ
れるようにインターリーブされる。そして、得られたデ
ータは、図１４に示すように、シンクコードＳＹｘ（ｘ
＝０、１、２、……、７）によつて表わされるＦＳ（フ
レーム同期）コードが付加され、ＥＦＭ＋変調される。
これによりＥＣＣブロツク内の物理セクタは、図１６に
示すように、１３×２シンクフレームにより構成され
る。１ＥＣＣブロツクは１６セクタにより構成されるの
で、物理セクタアドレスの下位４ビツトは００００〜１
１１１のいずれかとなる。その結果、ＥＣＣブロツクの
先頭のセクタの物理アドレスは下位４ビツトが００００
となる。
クタ分集められ、図１２に示すように、１６バイトのＰ
Ｏ符号と１０バイトのＰＩ符号とが付加される。さら
に、ＰＯ符号を含む１６行が１データセクタ毎に配置さ
れるようにインターリーブされる。そして、得られたデ
ータは、図１４に示すように、シンクコードＳＹｘ（ｘ
＝０、１、２、……、７）によつて表わされるＦＳ（フ
レーム同期）コードが付加され、ＥＦＭ＋変調される。
これによりＥＣＣブロツク内の物理セクタは、図１６に
示すように、１３×２シンクフレームにより構成され
る。１ＥＣＣブロツクは１６セクタにより構成されるの
で、物理セクタアドレスの下位４ビツトは００００〜１
１１１のいずれかとなる。その結果、ＥＣＣブロツクの
先頭のセクタの物理アドレスは下位４ビツトが００００
となる。
【００７４】なお、メインデータに対するスクランブル
処理は、物理セクタアドレスの下位４ビツト〜７ビツト
により指定される値を初期値として生成されたスクラン
ブルデータと、メインデータとの間で排他的論理和を演
算することにより実行される。
処理は、物理セクタアドレスの下位４ビツト〜７ビツト
により指定される値を初期値として生成されたスクラン
ブルデータと、メインデータとの間で排他的論理和を演
算することにより実行される。
【００７５】なお、この明細書においては、各種の信号
に各種の記号が用いられているので、ここで、それらを
まとめて説明する。
に各種の記号が用いられているので、ここで、それらを
まとめて説明する。
【００７６】ｂｌｏｃｋ−ｔｏｐ（Block Top ） ＳＹＬＫ信号がＨの状態で、セクタの先頭からＨとなる
信号である。 Ｃ１１Ｍ（Clock 11.2896 ＭHz） システムの動作クロツクであり、その周波数は１１．２
８９６〔ＭHz〕である。 ＤＳＴＢ（Data strobe ） ストリームデータＳＤとしてメインデータが出力されて
いるとき、Ｈとなるデータストローブ信号である。 ＥＣＡ（ＥＲＲ Correction Address） エラーのある位置（アドレス）を示すエラー訂正アドレ
ス信号である。 ＥＣＣＫ（ＥＣＣ Clock ） ＥＣＣコア回路１３８の動作クロツクである。 ＥＣＤ（Error Correction Data ） 誤つたデータと排他的論理和を演算したとき、正しいデ
ータとなるエラー訂正データである。 ＥＣＤＥ（ＥＣＣ Code Data End） 入力データの最後を示すコントローラ信号である。 ＥＣＯＤ（ＥＣＣ Code ＥＲＲ） エラー訂正不能のとき、Ｈとなる信号である。 ＥＣＯＲ（ＥＣＣ Correction） エラー訂正可能なデータ（ＥＣＡ、ＥＣＤ）の出力を示
すストローブ信号である。 ＥＣＹＥ（ＥＣＣ Cycle End ） 入力符号データのサイクルの最後を示すコントローラ信
号である。 ＥＤＴ（ＥＣＣ Data ） エラー訂正のためＲＡＭ１３７から読み出され、ＥＣＣ
制御回路３６に転送されるデータである。 ＥＳＴＢ（Error Strobe） エラー訂正結果ＥＲの転送時にＨとなるエラー訂正結果
ストローブ信号である。 ＥＳＴＴ（ＥＣＣ Start） 入力データの先頭を示すコントローラ信号である。 ＥＦＭ＋Ｗ Ｆｒａｍｅ（ＥＦＭ＋Write Frame Counte
r ） ＲＡＭ１３７へ書き込むメインフレームを表す信号であ
る。 ＨＤＥＮ（Header Data Enable） セクタヘツダデータのストローブ信号である。 ｍａｉｎ−ＦＭＳＹ（main Frame Sync ） 各ＰＩ行のメインシンク（先頭のシンク）でＨとなる信
号である。 ＭＷＥＮ（Memory Write Enable ） ＥＦＭ＋復調データのＲＡＭ１３７への書き込みイネー
ブル信号である。 ＭＷＲＱ（ＥＦＭ Write Request） ＥＦＭ＋復調データのＲＡＭ１３７への書き込みリクエ
スト信号である。 ＯＵＴＥ（Output Flag ） 補間フラグ（出力フラグ）である。 ＯＳＴＴ（ＥＣＣ Output Start ） 所定の符号系列におけるＥＳＴＴから４７７（ＥＣＣ
Ｋ）後に遅延して出力される信号である。 ＲＤＴ（Read Data ） ＲＡＭ１３７のリードデータバス上のデータである。 ＳＡＬＫ（Sector Address Lock ） セクタアドレス（ＩＤ）が正常に検出されていることを
表す信号である。 ＳＡＵＬ（Sector Address Unlock ） ＳＡＬＫ信号の逆極性の信号である。 ＳＣＳＹ（Sector Sync ） ＳＹ０のＦｒａｍｅでＨとなる、セクタの先頭を判別す
るための信号である。 ＳＤ（Stream Data ） ストリームデータ（デコード出力データ）である。 ＳＤＣＫ（Stream Data Clock ） ストリームデータのクロツクである。 ＳＦＬＧ（Sector Flag ） ＰＩ１訂正のＥＣＣ訂正不能フラグである。 ＳＩＮＦ（Sector Infomation ） セクタの先頭でＨとなるセクタ情報ストローブ信号であ
る。 ＳＵＢ（ＳＵＢ Data ） ＳＢＣＤ回路１３４に対して転送するＩＤとＩＥＤを含
むデータである。 ＳＹＬＫ（Sync Lock ） シンクコードが連続して３回検出されたとき、Ｈとなる
信号である。 ＳＹＵＬ（Sync Unlock ） ＳＹＬＫ信号の逆極性の信号である。 ＷＤＴ（Write Data） ＲＡＭ１３７のライトデータバス上のデータである。 ＸＨＷＥ（Sector Header Write Enable） ＳＢＣＤ回路１３４からＲＡＭ１３７へ書き込むセクタ
情報の出力イネーブル信号である。
信号である。 Ｃ１１Ｍ（Clock 11.2896 ＭHz） システムの動作クロツクであり、その周波数は１１．２
８９６〔ＭHz〕である。 ＤＳＴＢ（Data strobe ） ストリームデータＳＤとしてメインデータが出力されて
いるとき、Ｈとなるデータストローブ信号である。 ＥＣＡ（ＥＲＲ Correction Address） エラーのある位置（アドレス）を示すエラー訂正アドレ
ス信号である。 ＥＣＣＫ（ＥＣＣ Clock ） ＥＣＣコア回路１３８の動作クロツクである。 ＥＣＤ（Error Correction Data ） 誤つたデータと排他的論理和を演算したとき、正しいデ
ータとなるエラー訂正データである。 ＥＣＤＥ（ＥＣＣ Code Data End） 入力データの最後を示すコントローラ信号である。 ＥＣＯＤ（ＥＣＣ Code ＥＲＲ） エラー訂正不能のとき、Ｈとなる信号である。 ＥＣＯＲ（ＥＣＣ Correction） エラー訂正可能なデータ（ＥＣＡ、ＥＣＤ）の出力を示
すストローブ信号である。 ＥＣＹＥ（ＥＣＣ Cycle End ） 入力符号データのサイクルの最後を示すコントローラ信
号である。 ＥＤＴ（ＥＣＣ Data ） エラー訂正のためＲＡＭ１３７から読み出され、ＥＣＣ
制御回路３６に転送されるデータである。 ＥＳＴＢ（Error Strobe） エラー訂正結果ＥＲの転送時にＨとなるエラー訂正結果
ストローブ信号である。 ＥＳＴＴ（ＥＣＣ Start） 入力データの先頭を示すコントローラ信号である。 ＥＦＭ＋Ｗ Ｆｒａｍｅ（ＥＦＭ＋Write Frame Counte
r ） ＲＡＭ１３７へ書き込むメインフレームを表す信号であ
る。 ＨＤＥＮ（Header Data Enable） セクタヘツダデータのストローブ信号である。 ｍａｉｎ−ＦＭＳＹ（main Frame Sync ） 各ＰＩ行のメインシンク（先頭のシンク）でＨとなる信
号である。 ＭＷＥＮ（Memory Write Enable ） ＥＦＭ＋復調データのＲＡＭ１３７への書き込みイネー
ブル信号である。 ＭＷＲＱ（ＥＦＭ Write Request） ＥＦＭ＋復調データのＲＡＭ１３７への書き込みリクエ
スト信号である。 ＯＵＴＥ（Output Flag ） 補間フラグ（出力フラグ）である。 ＯＳＴＴ（ＥＣＣ Output Start ） 所定の符号系列におけるＥＳＴＴから４７７（ＥＣＣ
Ｋ）後に遅延して出力される信号である。 ＲＤＴ（Read Data ） ＲＡＭ１３７のリードデータバス上のデータである。 ＳＡＬＫ（Sector Address Lock ） セクタアドレス（ＩＤ）が正常に検出されていることを
表す信号である。 ＳＡＵＬ（Sector Address Unlock ） ＳＡＬＫ信号の逆極性の信号である。 ＳＣＳＹ（Sector Sync ） ＳＹ０のＦｒａｍｅでＨとなる、セクタの先頭を判別す
るための信号である。 ＳＤ（Stream Data ） ストリームデータ（デコード出力データ）である。 ＳＤＣＫ（Stream Data Clock ） ストリームデータのクロツクである。 ＳＦＬＧ（Sector Flag ） ＰＩ１訂正のＥＣＣ訂正不能フラグである。 ＳＩＮＦ（Sector Infomation ） セクタの先頭でＨとなるセクタ情報ストローブ信号であ
る。 ＳＵＢ（ＳＵＢ Data ） ＳＢＣＤ回路１３４に対して転送するＩＤとＩＥＤを含
むデータである。 ＳＹＬＫ（Sync Lock ） シンクコードが連続して３回検出されたとき、Ｈとなる
信号である。 ＳＹＵＬ（Sync Unlock ） ＳＹＬＫ信号の逆極性の信号である。 ＷＤＴ（Write Data） ＲＡＭ１３７のライトデータバス上のデータである。 ＸＨＷＥ（Sector Header Write Enable） ＳＢＣＤ回路１３４からＲＡＭ１３７へ書き込むセクタ
情報の出力イネーブル信号である。
【００７７】ＥＦＭ＋復調回路１３１（図１５）により
復調処理が施されたデータは、ＲＡＭコントローラ１３
５の制御の下、図１８に示すように、ＲＡＭ１３７に格
納される。この図１８は、１ＥＣＣブロツクについて示
している。ＲＡＭ１３７に格納されているデータを読み
出す場合、ＲＡＭコントローラ３５は、図１８に示す行
および列の値を指定することにより、所望のデータを取
得することができる。すなわち、図１８において、第Ｍ
行目の第Ｎバイト目にあるデータｘは、２値（Ｍ，Ｎ）
を指定することによりＲＡＭ１３７から読み出すことが
できる。
復調処理が施されたデータは、ＲＡＭコントローラ１３
５の制御の下、図１８に示すように、ＲＡＭ１３７に格
納される。この図１８は、１ＥＣＣブロツクについて示
している。ＲＡＭ１３７に格納されているデータを読み
出す場合、ＲＡＭコントローラ３５は、図１８に示す行
および列の値を指定することにより、所望のデータを取
得することができる。すなわち、図１８において、第Ｍ
行目の第Ｎバイト目にあるデータｘは、２値（Ｍ，Ｎ）
を指定することによりＲＡＭ１３７から読み出すことが
できる。
【００７８】ここで光デイスク２に記録されているデー
タセクタの先頭が、ＳＢＣＤ回路１３４において、シン
クコードの種類と連続性に基づき認識されると、ＥＦＭ
＋復調回路１３１により復調されたデータは、先頭デー
タから順にＲＡＭ１３７に格納される。図１９は、この
とき関係する回路の主要部分の信号のタイミングを示し
ている。
タセクタの先頭が、ＳＢＣＤ回路１３４において、シン
クコードの種類と連続性に基づき認識されると、ＥＦＭ
＋復調回路１３１により復調されたデータは、先頭デー
タから順にＲＡＭ１３７に格納される。図１９は、この
とき関係する回路の主要部分の信号のタイミングを示し
ている。
【００７９】すなわち、ＥＦＭ＋復調回路１３１は、図
２０に示すように、シンクのロツク状態を検出してい
る。最初にステツプＳＰ１において、図１６に示すシン
クコード（ＳＹ０〜ＳＹ７）を各シンクフレームにおい
て検出することができたか否かを判定する。シンクコー
ドを検出することができた場合においては、ステツプＳ
Ｐ２に進み、変数ＳＣｌｏｃｋを１だけインクリメント
するとともに、変数ＳＣｕｎｌｏｃｋを０にセツトす
る。この変数ＳＣｌｏｃｋは、シンクコードが連続して
検出されたときの回数を表し、変数ＳＣｕｎｌｏｃｋ
は、シンクが連続して検出されなかつたときの回数を表
す。
２０に示すように、シンクのロツク状態を検出してい
る。最初にステツプＳＰ１において、図１６に示すシン
クコード（ＳＹ０〜ＳＹ７）を各シンクフレームにおい
て検出することができたか否かを判定する。シンクコー
ドを検出することができた場合においては、ステツプＳ
Ｐ２に進み、変数ＳＣｌｏｃｋを１だけインクリメント
するとともに、変数ＳＣｕｎｌｏｃｋを０にセツトす
る。この変数ＳＣｌｏｃｋは、シンクコードが連続して
検出されたときの回数を表し、変数ＳＣｕｎｌｏｃｋ
は、シンクが連続して検出されなかつたときの回数を表
す。
【００８０】次に、ステツプＳＰ３において、変数ＳＣ
ｌｏｃｋが３に等しいか否かを判定する。すなわち、シ
ンクが連続して３回検出されたか否かを判定する。変数
ＳＣｌｏｃｋが３より小さい場合においては、ステツプ
ＳＰ１に戻り、それ以降の処理を繰り返し実行する。ス
テツプＳＰ３において、変数ＳＣｌｏｃｋが３に等しい
と判定された場合、ロツク状態になつたものとして、ス
テツプＳＰ４において、ＳＹＬＫ信号をＨに設定する。
そして、ステツプＳＰ５において、さらに連続して３回
シンクが検出されたか否かを判定するために、変数ＳＣ
ｌｏｃｋを２に設定し、ステツプＳＰ１に戻り、それ以
降の処理を繰り返し実行する。
ｌｏｃｋが３に等しいか否かを判定する。すなわち、シ
ンクが連続して３回検出されたか否かを判定する。変数
ＳＣｌｏｃｋが３より小さい場合においては、ステツプ
ＳＰ１に戻り、それ以降の処理を繰り返し実行する。ス
テツプＳＰ３において、変数ＳＣｌｏｃｋが３に等しい
と判定された場合、ロツク状態になつたものとして、ス
テツプＳＰ４において、ＳＹＬＫ信号をＨに設定する。
そして、ステツプＳＰ５において、さらに連続して３回
シンクが検出されたか否かを判定するために、変数ＳＣ
ｌｏｃｋを２に設定し、ステツプＳＰ１に戻り、それ以
降の処理を繰り返し実行する。
【００８１】これに対して、ステツプＳＰ１において、
シンクコードが検出されなかつたと判定された場合、ス
テツプＳＰ６に進み、変数ＳＣｕｎｌｏｃｋを１だけイ
ンクリメントするとともに、変数ＳＣｌｏｃｋを０に設
定する。ステツプＳＰ７においては、変数ＳＣｕｎｌｏ
ｃｋが３に等しいか否かを判定する。すなわち、シンク
コードが３回連続して検出されなかつたか否かを判定す
る。連続して検出されなかつた回数が２以下である場合
には、ステツプＳＰ１に戻り、それ以降の処理を繰り返
し実行する。連続して３回シンクが検出されなかつた場
合においては、ステツプＳＰ８に進み、ＳＹＬＫ信号を
Ｌに設定する。そして、ステツプＳＰ９に進み、変数Ｓ
Ｃｕｎｌｏｃｋを２に設定して、次のシンクコードの発
生タイミングにおいても、シンクコードが検出されなか
つたとき、ＳＹＬＫ信号をＬに設定したままとすること
ができるように、変数ＳＣｕｎｌｏｃｋを２に設定し、
ステツプＳＰ１に戻る。
シンクコードが検出されなかつたと判定された場合、ス
テツプＳＰ６に進み、変数ＳＣｕｎｌｏｃｋを１だけイ
ンクリメントするとともに、変数ＳＣｌｏｃｋを０に設
定する。ステツプＳＰ７においては、変数ＳＣｕｎｌｏ
ｃｋが３に等しいか否かを判定する。すなわち、シンク
コードが３回連続して検出されなかつたか否かを判定す
る。連続して検出されなかつた回数が２以下である場合
には、ステツプＳＰ１に戻り、それ以降の処理を繰り返
し実行する。連続して３回シンクが検出されなかつた場
合においては、ステツプＳＰ８に進み、ＳＹＬＫ信号を
Ｌに設定する。そして、ステツプＳＰ９に進み、変数Ｓ
Ｃｕｎｌｏｃｋを２に設定して、次のシンクコードの発
生タイミングにおいても、シンクコードが検出されなか
つたとき、ＳＹＬＫ信号をＬに設定したままとすること
ができるように、変数ＳＣｕｎｌｏｃｋを２に設定し、
ステツプＳＰ１に戻る。
【００８２】以上のようにして、ＥＦＭ＋復調回路１３
１は、シンクコードを検出し、ロツク状態になつている
か否かを常に監視している。
１は、シンクコードを検出し、ロツク状態になつている
か否かを常に監視している。
【００８３】なお、上述の実施例においては、検出回数
をそれぞれ３回としたが、基準となる連続検出回数Ｎ
LOCKと、不連続の検出回数ＮUNLOCKは、それぞれ任意の
値とすることが可能である。
をそれぞれ３回としたが、基準となる連続検出回数Ｎ
LOCKと、不連続の検出回数ＮUNLOCKは、それぞれ任意の
値とすることが可能である。
【００８４】このようにＥＦＭ＋復調回路１３１は、Ｓ
ＹＬＫ信号がＨになつたとき、すなわち、ロツク状態に
なつたとき、図２１のフローチヤートに示す処理を実行
する。すなわち、ステツプＳＰ２１において、各セクタ
の先頭に配置されているシンクコードＳＹ０が検出され
たか否かを判定する。シンクコードＳＹ０が検出された
場合においては、ステツプＳＰ２２に進み、セクタの先
頭であることを表すＳＣＳＹ信号を所定時間Ｈに設定す
る。次にステツプＳＰ２３に進み、ＳＹＬＫ信号がＬに
変化したか否かを判定し、Ｌでなければ（Ｈのままであ
れば）ステツプＳＰ２１に戻り、同様の処理を繰り返し
実行する。ステツプＳＰ２１において、シンクコードＳ
Ｙ０が検出されていないと判定された場合においては、
ステツプＳＰ２２の処理はスキツプされる。
ＹＬＫ信号がＨになつたとき、すなわち、ロツク状態に
なつたとき、図２１のフローチヤートに示す処理を実行
する。すなわち、ステツプＳＰ２１において、各セクタ
の先頭に配置されているシンクコードＳＹ０が検出され
たか否かを判定する。シンクコードＳＹ０が検出された
場合においては、ステツプＳＰ２２に進み、セクタの先
頭であることを表すＳＣＳＹ信号を所定時間Ｈに設定す
る。次にステツプＳＰ２３に進み、ＳＹＬＫ信号がＬに
変化したか否かを判定し、Ｌでなければ（Ｈのままであ
れば）ステツプＳＰ２１に戻り、同様の処理を繰り返し
実行する。ステツプＳＰ２１において、シンクコードＳ
Ｙ０が検出されていないと判定された場合においては、
ステツプＳＰ２２の処理はスキツプされる。
【００８５】以上のようにして、ＥＦＭ＋復調回路１３
１は、各セクタの先頭において、図１９（Ａ）に示すＳ
ＣＳＹ信号を発生する。
１は、各セクタの先頭において、図１９（Ａ）に示すＳ
ＣＳＹ信号を発生する。
【００８６】さらに、ＥＦＭ＋復調回路１３１は、ＳＹ
ＬＫ信号がＨになつたとき、図２２のフローチヤートに
示す処理を実行する。最初に、ステツプＳＰ３１におい
て、メインフレーム（以下、図１６の横方向の２個のシ
ンクフレームを、まとめて１個のメインフレームと称す
る）のシンクコード（以下、図１６のシンクコードのう
ち、左側に示すシンクコードをメインフレームシンクと
称する）を検出したか否かを判定する。メインフレーム
シンクを検出した場合においては、ステツプＳＰ３２に
進み、ＥＦＭ＋復調回路１３１は図１９（Ｂ）に示すｍ
ａｉｎ−ＦＭＳＹ信号を発生する。ステツプＳＰ３１に
おいて、メインフレームシンクが検出されていないと判
定された場合においては、ステツプＳＰ３２の処理はス
キツプされる。
ＬＫ信号がＨになつたとき、図２２のフローチヤートに
示す処理を実行する。最初に、ステツプＳＰ３１におい
て、メインフレーム（以下、図１６の横方向の２個のシ
ンクフレームを、まとめて１個のメインフレームと称す
る）のシンクコード（以下、図１６のシンクコードのう
ち、左側に示すシンクコードをメインフレームシンクと
称する）を検出したか否かを判定する。メインフレーム
シンクを検出した場合においては、ステツプＳＰ３２に
進み、ＥＦＭ＋復調回路１３１は図１９（Ｂ）に示すｍ
ａｉｎ−ＦＭＳＹ信号を発生する。ステツプＳＰ３１に
おいて、メインフレームシンクが検出されていないと判
定された場合においては、ステツプＳＰ３２の処理はス
キツプされる。
【００８７】次にステツプＳＰ３３に進み、ＳＹＬＫ信
号がＬに変化したか否かが判定され、変化していない場
合（Ｈのままである場合）、ステツプＳＰ３１に戻り、
それ以降の処理を繰り返し実行する。ＳＹＬＫ信号がＬ
に変化した場合においては、ｍａｉｎ−ＦＭＳＹ信号の
生成処理は中止される。
号がＬに変化したか否かが判定され、変化していない場
合（Ｈのままである場合）、ステツプＳＰ３１に戻り、
それ以降の処理を繰り返し実行する。ＳＹＬＫ信号がＬ
に変化した場合においては、ｍａｉｎ−ＦＭＳＹ信号の
生成処理は中止される。
【００８８】このようにして、ＥＦＭ＋復調回路１３１
は、メインフレームシンクの周期（図１６における水平
方向の２つのシンクフレームの周期）毎に、ｍａｉｎ−
ＦＭＳＹ信号を発生する。
は、メインフレームシンクの周期（図１６における水平
方向の２つのシンクフレームの周期）毎に、ｍａｉｎ−
ＦＭＳＹ信号を発生する。
【００８９】ＲＡＭコントローラ１３５は、ＥＦＭ＋復
調回路１３１よりＳＣＳＹ信号が入力されたとき、図１
９（Ｄ）に示すように、ＭＷＥＮ信号をＨに設定し、Ｒ
ＡＭ１３７に対する、いま検出されているセクタのデー
タの書き込み処理を開始させる。すなわち、このときＲ
ＡＭコントローラ１３５は、図１９（Ｅ）に示すよう
に、内蔵するＥＦＭ＋Ｗ Ｆｒａｍｅカウンタ（図示せ
ず）で図１６に示すメインフレームをカウントする。こ
のカウント値は、図１６に示すメインフレームの上から
順番の番号を表すことになる。
調回路１３１よりＳＣＳＹ信号が入力されたとき、図１
９（Ｄ）に示すように、ＭＷＥＮ信号をＨに設定し、Ｒ
ＡＭ１３７に対する、いま検出されているセクタのデー
タの書き込み処理を開始させる。すなわち、このときＲ
ＡＭコントローラ１３５は、図１９（Ｅ）に示すよう
に、内蔵するＥＦＭ＋Ｗ Ｆｒａｍｅカウンタ（図示せ
ず）で図１６に示すメインフレームをカウントする。こ
のカウント値は、図１６に示すメインフレームの上から
順番の番号を表すことになる。
【００９０】また、ＲＡＭコントローラ１３５は、図１
９（Ｆ）に示すように、内蔵するＰＩ１ Ｆｒａｍｅカ
ウンタ（図示せず）により、ＲＡＭ１３７に伝送するメ
インフレームの番号を管理する。
９（Ｆ）に示すように、内蔵するＰＩ１ Ｆｒａｍｅカ
ウンタ（図示せず）により、ＲＡＭ１３７に伝送するメ
インフレームの番号を管理する。
【００９１】すなわち、図１６に示す最初のメインフレ
ーム（番号０のメインフレーム（図１６における最上行
のメインフレーム））のデータがＲＡＭ１３７に書き込
まれたとき、ＥＣＣ制御回路１３６は、ＲＡＭコントロ
ーラ１３５の制御の下に、そのメインフレームのデータ
の供給を受ける。そして、このデータを、ＥＣＣコア回
路１３８に転送し、誤り訂正処理を実行させる。すなわ
ち、ＰＩ１処理を実行させる。ＰＩ１訂正後のデータ
は、再びＲＡＭ１３７に書き戻される。
ーム（番号０のメインフレーム（図１６における最上行
のメインフレーム））のデータがＲＡＭ１３７に書き込
まれたとき、ＥＣＣ制御回路１３６は、ＲＡＭコントロ
ーラ１３５の制御の下に、そのメインフレームのデータ
の供給を受ける。そして、このデータを、ＥＣＣコア回
路１３８に転送し、誤り訂正処理を実行させる。すなわ
ち、ＰＩ１処理を実行させる。ＰＩ１訂正後のデータ
は、再びＲＡＭ１３７に書き戻される。
【００９２】ＲＡＭコントローラ１３５は、このＰＩ１
訂正（ＰＩ訂正の１回目）の実行の後、ＲＡＭ１３７に
記憶されている番号０のメインフレームのデータの中か
ら、ＩＤとＩＥＤデータ（ＳＵＢ）を読み出し、図１９
（Ｃ）の番号０で示すＳＵＢ信号のタイミングにおい
て、この番号０のメインフレームのＩＤとＩＥＤデータ
をデータバスを介してＳＢＣＤ回路１３４に転送させ
る。図１６に示すように、ＩＤとＩＥＤデータは、各セ
クタの先頭にのみ配置されているため、この転送処理
は、番号０のメインフレームにおいてのみ実行される。
ＳＢＣＤ回路１３４においては、このようにして、物理
セクタのアドレス（ＩＤ）が検出される。
訂正（ＰＩ訂正の１回目）の実行の後、ＲＡＭ１３７に
記憶されている番号０のメインフレームのデータの中か
ら、ＩＤとＩＥＤデータ（ＳＵＢ）を読み出し、図１９
（Ｃ）の番号０で示すＳＵＢ信号のタイミングにおい
て、この番号０のメインフレームのＩＤとＩＥＤデータ
をデータバスを介してＳＢＣＤ回路１３４に転送させ
る。図１６に示すように、ＩＤとＩＥＤデータは、各セ
クタの先頭にのみ配置されているため、この転送処理
は、番号０のメインフレームにおいてのみ実行される。
ＳＢＣＤ回路１３４においては、このようにして、物理
セクタのアドレス（ＩＤ）が検出される。
【００９３】そして、検出された物理セクタのアドレス
の下位４ビツトにより、ＥＣＣブロツクの先頭セクタが
検出される。
の下位４ビツトにより、ＥＣＣブロツクの先頭セクタが
検出される。
【００９４】図２３は、以上のＩＤの転送に続いてｂｌ
ｏｃｋ−ｔｏｐを検出する場合のタイミング図を示して
おり、また、図２４はｂｌｏｃｋ−ｔｏｐ検出以降の処
理を示しており、これらの図の動作については後述す
る。
ｏｃｋ−ｔｏｐを検出する場合のタイミング図を示して
おり、また、図２４はｂｌｏｃｋ−ｔｏｐ検出以降の処
理を示しており、これらの図の動作については後述す
る。
【００９５】図２５は、上述したＩＤの転送のより詳細
なタイミングを示すタイミング図である。図２５（Ａ）
に示すように、ＲＡＭコントローラ１３５は、ＳＢＣＤ
回路１３４に対して、ＲＡＭ１３７からＩＤとＩＥＤデ
ータが読み出されるタイミングを表すＨＤＥＮ信号を出
力する。このとき、ＲＡＭ１３７から、ＳＢＣＤ回路１
３４に対して、第７ビツトから第０ビツトまでの合計８
ビツトのリードデータＲＤＴ（図２５（Ｃ））として、
ＩＤデータ（４バイト）とＩＥＤデータ（２バイト）
が、１１．２８９６〔ＭHz〕の周波数のクロツクＣ１１
Ｍ（図２５（Ｆ）に同期して転送される。このＩＤデー
タとＩＥＤデータは、ＰＩ１訂正の結果、訂正不能の状
態（この場合、ＳＦＬＧ信号はＨとなる）にはなつてい
ないことが、ＥＣＣコア回路１３８からＥＣＣ制御回路
１３６に供給されているＳＦＬＧ信号（＝１）により表
されている。ＳＢＣＤ回路１３４は、ＩＤ（セククアド
レス）の供給を受けると、そのＩＤ（セクタ）に対応す
るセクタ情報ＳＩを、ホストＣＰＵ１４０からの指令
（補間フラグの生成モード、スタートセクタ、エンドセ
クタなどの指令）に対応して生成する。例えば、ホスト
ＣＰＵ１４０から出力が指定されたＩＤのセクタには、
セクタ情報のビツト５に１を設定し、ビツト４に０を設
定する。
なタイミングを示すタイミング図である。図２５（Ａ）
に示すように、ＲＡＭコントローラ１３５は、ＳＢＣＤ
回路１３４に対して、ＲＡＭ１３７からＩＤとＩＥＤデ
ータが読み出されるタイミングを表すＨＤＥＮ信号を出
力する。このとき、ＲＡＭ１３７から、ＳＢＣＤ回路１
３４に対して、第７ビツトから第０ビツトまでの合計８
ビツトのリードデータＲＤＴ（図２５（Ｃ））として、
ＩＤデータ（４バイト）とＩＥＤデータ（２バイト）
が、１１．２８９６〔ＭHz〕の周波数のクロツクＣ１１
Ｍ（図２５（Ｆ）に同期して転送される。このＩＤデー
タとＩＥＤデータは、ＰＩ１訂正の結果、訂正不能の状
態（この場合、ＳＦＬＧ信号はＨとなる）にはなつてい
ないことが、ＥＣＣコア回路１３８からＥＣＣ制御回路
１３６に供給されているＳＦＬＧ信号（＝１）により表
されている。ＳＢＣＤ回路１３４は、ＩＤ（セククアド
レス）の供給を受けると、そのＩＤ（セクタ）に対応す
るセクタ情報ＳＩを、ホストＣＰＵ１４０からの指令
（補間フラグの生成モード、スタートセクタ、エンドセ
クタなどの指令）に対応して生成する。例えば、ホスト
ＣＰＵ１４０から出力が指定されたＩＤのセクタには、
セクタ情報のビツト５に１を設定し、ビツト４に０を設
定する。
【００９６】図２６は、セクタ情報（ＳＩ）の構成を示
している。同図に示すように、セクタ情報の各ビツト
は、以下に示す情報を有している。
している。同図に示すように、セクタ情報の各ビツト
は、以下に示す情報を有している。
【００９７】ビツト７：補間フラグ（ＯＵＴＦ）生成モ
ードの設定（１：補間フラグ生成モード） ビツト６：ＥＣＣブロツクの先頭セクタ（物理セクタア
ドレスの下位４ビツトが０である場合に１とされる）
（１：先頭セクタ） ビツト５：スタートセクタ（物理セクタアドレスがホス
トＣＰＵ１４０で指定されたスタートセクタアドレスと
一致した場合は１とされる）（１：スタートセクタ） ビツト４：エンドセクタ（物理セクタアドレスがホスト
ＣＰＵ１４０で指定されたエンドセクタアドレスと一致
した場合に１とされる）（１：エンドセクタ） ビツト３：デスクランブル初期化アドレスのビツト３
（物理セクタアドレスの第７ビツト） ビツト２：デスクランブル初期化アドレスのビツト２
（物理セクタアドレスの第６ビツト） ビツト１：デスクランブル初期化アドレスのビツト１
（物理セクタアドレスの第５ビツト） ビツト０：デスクランブル初期化アドレスのビツト０
（物理セクタアドレスの第４ビツト）
ードの設定（１：補間フラグ生成モード） ビツト６：ＥＣＣブロツクの先頭セクタ（物理セクタア
ドレスの下位４ビツトが０である場合に１とされる）
（１：先頭セクタ） ビツト５：スタートセクタ（物理セクタアドレスがホス
トＣＰＵ１４０で指定されたスタートセクタアドレスと
一致した場合は１とされる）（１：スタートセクタ） ビツト４：エンドセクタ（物理セクタアドレスがホスト
ＣＰＵ１４０で指定されたエンドセクタアドレスと一致
した場合に１とされる）（１：エンドセクタ） ビツト３：デスクランブル初期化アドレスのビツト３
（物理セクタアドレスの第７ビツト） ビツト２：デスクランブル初期化アドレスのビツト２
（物理セクタアドレスの第６ビツト） ビツト１：デスクランブル初期化アドレスのビツト１
（物理セクタアドレスの第５ビツト） ビツト０：デスクランブル初期化アドレスのビツト０
（物理セクタアドレスの第４ビツト）
【００９８】この４バイトのＩＤと２バイトのＩＥＤを
用いて、図２７〜図２９を参照して後述するようにチエ
ツク処理が行われた後、図２５（Ｄ）に示すＸＨＷＥ信
号が、ＥＣＣ制御回路１３６でＬにされる。このとき、
ＳＢＣＤ回路１３４からＲＡＭ１３７に、８ビツトのラ
イトデータＷＤＴとしてセクタ情報ＳＩが転送され、書
き込まれる。１６セクタ分のセクタ情報は、図１８に示
すように、上方の１６個のＰＩ行に対応するように格納
される。従つて、所定のＰＩ行の行数を指定することに
より、対応するセクタ情報を得ることができる。
用いて、図２７〜図２９を参照して後述するようにチエ
ツク処理が行われた後、図２５（Ｄ）に示すＸＨＷＥ信
号が、ＥＣＣ制御回路１３６でＬにされる。このとき、
ＳＢＣＤ回路１３４からＲＡＭ１３７に、８ビツトのラ
イトデータＷＤＴとしてセクタ情報ＳＩが転送され、書
き込まれる。１６セクタ分のセクタ情報は、図１８に示
すように、上方の１６個のＰＩ行に対応するように格納
される。従つて、所定のＰＩ行の行数を指定することに
より、対応するセクタ情報を得ることができる。
【００９９】次に、図２７〜図２９のフローチヤートを
参照して、ＳＢＣＤ回路１３４におけるＩＤとＩＥＤの
チエツク処理について説明する。
参照して、ＳＢＣＤ回路１３４におけるＩＤとＩＥＤの
チエツク処理について説明する。
【０１００】ＳＢＣＤ回路１３４は、図２７のフローチ
ヤートに示す処理により、ＩＥＤのチエツク結果が正常
である（ＩＤにエラーがない）セクタがＮ個（この実施
例の場合、３個）以上連続しているか否かを判定する。
ヤートに示す処理により、ＩＥＤのチエツク結果が正常
である（ＩＤにエラーがない）セクタがＮ個（この実施
例の場合、３個）以上連続しているか否かを判定する。
【０１０１】このため、最初のステツプＳＰ４１におい
て、いま、取り込んだＩＥＤチエツクが正常であるか否
かを判定する。ＩＥＤチエツクが正常である場合におい
ては、ステツプＳＰ４２に進み、正常であるＩＤのセク
タの数を表す変数ＳＡlockを１だけインクリメントす
る。そして、正常でないＩＤを有する（ＩＤにエラーが
ある）セクタの連続回数を表す変数ＳＡunlockを０に設
定する。
て、いま、取り込んだＩＥＤチエツクが正常であるか否
かを判定する。ＩＥＤチエツクが正常である場合におい
ては、ステツプＳＰ４２に進み、正常であるＩＤのセク
タの数を表す変数ＳＡlockを１だけインクリメントす
る。そして、正常でないＩＤを有する（ＩＤにエラーが
ある）セクタの連続回数を表す変数ＳＡunlockを０に設
定する。
【０１０２】次に、ステツプＳＰ４３に進み、変数ＳＡ
lockが３に等しいか否かを判定する。ステツプＳＰ４２
でインクリメントした変数ＳＡlockが３に等しくないと
判定された場合、ステツプＳＰ４１に戻り、それ以降の
処理を繰り返し実行する。ステツプＳＰ４３において、
変数ＳＡlockが３に等しいと判定された場合、すなわ
ち、正常なＩＤを有するセクタが３回連続して再生され
たとき、ステツプＳＰ４４に進み、フラグＩＥＣＯＫを
Ｈに設定する。ステツプＳＰ４５においては、さらに次
のＩＥＤチエツクが連続して正常である回数を検出する
ために、変数ＳＡlockを２に設定し、ステツプＳＰ４１
に戻り、それ以降の処理を繰り返し実行する。
lockが３に等しいか否かを判定する。ステツプＳＰ４２
でインクリメントした変数ＳＡlockが３に等しくないと
判定された場合、ステツプＳＰ４１に戻り、それ以降の
処理を繰り返し実行する。ステツプＳＰ４３において、
変数ＳＡlockが３に等しいと判定された場合、すなわ
ち、正常なＩＤを有するセクタが３回連続して再生され
たとき、ステツプＳＰ４４に進み、フラグＩＥＣＯＫを
Ｈに設定する。ステツプＳＰ４５においては、さらに次
のＩＥＤチエツクが連続して正常である回数を検出する
ために、変数ＳＡlockを２に設定し、ステツプＳＰ４１
に戻り、それ以降の処理を繰り返し実行する。
【０１０３】ステツプＳＰ４１において、ＩＥＤが正常
でないと判定された場合、ステツプＳＰ４６に進み、変
数ＳＡunlockを１だけインクリメントするとともに、変
数ＳＡlockを０に設定する。そして、ステツプＳＰ４７
において、変数ＳＡunlockが３に等しいか否かを判定
し、等しくない場合においては、ステツプＳＰ４１に戻
り、それ以降の処理を繰り返し実行する。
でないと判定された場合、ステツプＳＰ４６に進み、変
数ＳＡunlockを１だけインクリメントするとともに、変
数ＳＡlockを０に設定する。そして、ステツプＳＰ４７
において、変数ＳＡunlockが３に等しいか否かを判定
し、等しくない場合においては、ステツプＳＰ４１に戻
り、それ以降の処理を繰り返し実行する。
【０１０４】ステツプＳＰ４７において、変数ＳＡ
unlockが３に等しいと判定された場合、すなわち、ＩＥ
Ｄチエツクが正常でないセクタが３回連続して検出され
たとき、ステツプＳＰ４８に進み、フラグＩＥＣＯＫを
Ｌに設定する。次に、ステツプＳＰ４９において、次の
ＩＥＤチエツクが正常でない場合に、その連続の回数が
３回であることを連続して検出することができるように
するために、変数ＳＡunlockを２に設定し、ステツプＳ
Ｐ４１に戻り、それ以降の処理を繰り返し実行する。
unlockが３に等しいと判定された場合、すなわち、ＩＥ
Ｄチエツクが正常でないセクタが３回連続して検出され
たとき、ステツプＳＰ４８に進み、フラグＩＥＣＯＫを
Ｌに設定する。次に、ステツプＳＰ４９において、次の
ＩＥＤチエツクが正常でない場合に、その連続の回数が
３回であることを連続して検出することができるように
するために、変数ＳＡunlockを２に設定し、ステツプＳ
Ｐ４１に戻り、それ以降の処理を繰り返し実行する。
【０１０５】以上のようにして、ＳＢＣＤ回路１３４
は、ＩＥＤチエツクが連続して３回以上正常である場合
においては、フラグＩＥＣＯＫをＨに設定し、３回以上
連続して正常でない場合においては、フラグＩＥＣＯＫ
をＬに設定する。
は、ＩＥＤチエツクが連続して３回以上正常である場合
においては、フラグＩＥＣＯＫをＨに設定し、３回以上
連続して正常でない場合においては、フラグＩＥＣＯＫ
をＬに設定する。
【０１０６】ＳＢＣＤ回路１３４は、さらに図２８に示
す処理により、ＩＤ（アドレス）の連続性を判定する。
すなわち、１つのＥＣＣブロツク内の各セクタのＩＤ
は、順次１ずつインクリメントするように規定されてい
る。そこで、この連続性を次のようにして判定する。
す処理により、ＩＤ（アドレス）の連続性を判定する。
すなわち、１つのＥＣＣブロツク内の各セクタのＩＤ
は、順次１ずつインクリメントするように規定されてい
る。そこで、この連続性を次のようにして判定する。
【０１０７】最初に、ステツプＳＰ６１において、ＩＤ
（セクタアドレス）が検出されたか否かを判定する。Ｉ
Ｄが検出された場合、ステツプＳＰ６２に進み、そのＩ
Ｄを次のＩＤと比較することができるように記憶する。
そして、ステツプＳＰ６３においては、今回検出したＩ
Ｄが、前回検出し、ステツプＳＰ６２において記憶した
ＩＤより１だけ大きいか否かを判定する。今回のＩＤが
前回のＩＤより１だけ大きい場合には、ステツプＳＰ６
４に進み、正しいＩＤが連続して検出されたことを示す
変数ＮS を１だけインクリメントする。また、ＩＤが検
出されなかつたり、連続していない回数を表す変数ＮNS
を０に設定する。
（セクタアドレス）が検出されたか否かを判定する。Ｉ
Ｄが検出された場合、ステツプＳＰ６２に進み、そのＩ
Ｄを次のＩＤと比較することができるように記憶する。
そして、ステツプＳＰ６３においては、今回検出したＩ
Ｄが、前回検出し、ステツプＳＰ６２において記憶した
ＩＤより１だけ大きいか否かを判定する。今回のＩＤが
前回のＩＤより１だけ大きい場合には、ステツプＳＰ６
４に進み、正しいＩＤが連続して検出されたことを示す
変数ＮS を１だけインクリメントする。また、ＩＤが検
出されなかつたり、連続していない回数を表す変数ＮNS
を０に設定する。
【０１０８】そして、ステツプＳＰ６５において、変数
ＮS が３と等しいか否かを判定し、等しくなければ（３
回連続して１ずつインクリメントしたＩＤが検出されて
いなければ）、ステツプＳＰ６１に戻り、それ以降の処
理を繰り返し実行する。変数ＮS が３に等しいと判定さ
れた場合、ステツプＳＰ６６に進み、ＩＤが連続して正
しい状態であることを表すフラグＡＳをＨに設定する。
そして、ステツプＳＰ６７において、次のＩＤを検出し
たとき、再び連続して３回正しいＩＤが検出されたこと
を検出することができるように、変数ＮS を２に設定
し、ステツプＳＰ６１に戻り、それ以降の処理を繰り返
し実行する。
ＮS が３と等しいか否かを判定し、等しくなければ（３
回連続して１ずつインクリメントしたＩＤが検出されて
いなければ）、ステツプＳＰ６１に戻り、それ以降の処
理を繰り返し実行する。変数ＮS が３に等しいと判定さ
れた場合、ステツプＳＰ６６に進み、ＩＤが連続して正
しい状態であることを表すフラグＡＳをＨに設定する。
そして、ステツプＳＰ６７において、次のＩＤを検出し
たとき、再び連続して３回正しいＩＤが検出されたこと
を検出することができるように、変数ＮS を２に設定
し、ステツプＳＰ６１に戻り、それ以降の処理を繰り返
し実行する。
【０１０９】ステツプＳＰ６１において、ＩＤが検出さ
れなかつたり、ステツプＳＰ６３において、今回検出し
たＩＤが前回検出したＩＤより１だけ大きい値になつて
いないと判定された場合（不連続であると判定された場
合）、ステツプＳＰ６８に進み、フラグＳＡＬＫがＨで
あるか否かを判定する。このフラグＳＡＬＫは、図１６
を参照して後述するが、ＩＥＤチエツクが３回以上連続
して正常であり、かつ、ＩＤの連続性が３回以上保持さ
れているとき、Ｈに設定されている。
れなかつたり、ステツプＳＰ６３において、今回検出し
たＩＤが前回検出したＩＤより１だけ大きい値になつて
いないと判定された場合（不連続であると判定された場
合）、ステツプＳＰ６８に進み、フラグＳＡＬＫがＨで
あるか否かを判定する。このフラグＳＡＬＫは、図１６
を参照して後述するが、ＩＥＤチエツクが３回以上連続
して正常であり、かつ、ＩＤの連続性が３回以上保持さ
れているとき、Ｈに設定されている。
【０１１０】ステツプＳＰ６８において、フラグＳＡＬ
ＫがＨに設定されていると判定された場合、ステツプＳ
Ｐ６９に進み、ＩＤを補間する処理を実行する。すなわ
ち、いま、ＩＤが検出されなかつたか、あるいは、ＩＤ
が連続していなかつた場合であるので、前回のＩＤに１
を加算したＩＤを生成し、これを検出されたＩＤに代え
て使用するようにする。フラグＳＡＬＫがＬに設定され
ている場合においては、このような補間処理は行われ
ず、ステツプＳＰ６９の処理はスキツプされる。
ＫがＨに設定されていると判定された場合、ステツプＳ
Ｐ６９に進み、ＩＤを補間する処理を実行する。すなわ
ち、いま、ＩＤが検出されなかつたか、あるいは、ＩＤ
が連続していなかつた場合であるので、前回のＩＤに１
を加算したＩＤを生成し、これを検出されたＩＤに代え
て使用するようにする。フラグＳＡＬＫがＬに設定され
ている場合においては、このような補間処理は行われ
ず、ステツプＳＰ６９の処理はスキツプされる。
【０１１１】次に、ステツプＳＰ７０において、変数Ｎ
NSを１だけインクリメントするとともに、変数ＮS を０
に設定する。そして、ステツプＳＰ７１において、変数
ＮNSが３と等しいか否かが判定され、等しくないと判定
された場合においては、ステツプＳＰ６１に戻り、それ
以降の処理を繰り返し実行する。これに対して、ＮNSが
３に等しいと判定された場合、ステツプＳＰ７２に進
み、フラグＡＳをＬに設定する。そして、ステツプＳＰ
７３において、次のＩＤが検出されなかつた場合、連続
して３回検出されなかつたことを続けて検出することが
できるようにするために、変数ＮNSを２に設定し、ステ
ツプＳＰ６１に戻り、それ以降の処理を繰り返し実行す
る。
NSを１だけインクリメントするとともに、変数ＮS を０
に設定する。そして、ステツプＳＰ７１において、変数
ＮNSが３と等しいか否かが判定され、等しくないと判定
された場合においては、ステツプＳＰ６１に戻り、それ
以降の処理を繰り返し実行する。これに対して、ＮNSが
３に等しいと判定された場合、ステツプＳＰ７２に進
み、フラグＡＳをＬに設定する。そして、ステツプＳＰ
７３において、次のＩＤが検出されなかつた場合、連続
して３回検出されなかつたことを続けて検出することが
できるようにするために、変数ＮNSを２に設定し、ステ
ツプＳＰ６１に戻り、それ以降の処理を繰り返し実行す
る。
【０１１２】以上のようにして、ＳＢＣＤ回路１３４
は、ＩＤの連続性が確保されているとき、フラグＡＳを
Ｈに設定し、確保されていないとき、Ｌに設定する。
は、ＩＤの連続性が確保されているとき、フラグＡＳを
Ｈに設定し、確保されていないとき、Ｌに設定する。
【０１１３】ＳＢＣＤ回路１３４は、以上のようにして
生成した２つのフラグＩＥＣＯＫとＡＳを用いて、フラ
グＳＡＬＫを生成する。
生成した２つのフラグＩＥＣＯＫとＡＳを用いて、フラ
グＳＡＬＫを生成する。
【０１１４】すなわち、図２９のステツプＳＰ８１にお
いては、フラグＩＥＣＯＫがＨであるか否かが判定さ
れ、Ｈであると判定された場合、ステツプＳＰ８２に進
み、フラグＡＳがＨであるか否かが判定される。ステツ
プＳＰ８２において、フラグＡＳがＨであると判定され
た場合、ステツプＳＰ８３に進み、フラグＡＳＬＫをＨ
に設定する。
いては、フラグＩＥＣＯＫがＨであるか否かが判定さ
れ、Ｈであると判定された場合、ステツプＳＰ８２に進
み、フラグＡＳがＨであるか否かが判定される。ステツ
プＳＰ８２において、フラグＡＳがＨであると判定され
た場合、ステツプＳＰ８３に進み、フラグＡＳＬＫをＨ
に設定する。
【０１１５】これに対して、ステツプＳＰ８１におい
て、フラグＩＥＣＯＫがＬであると判定された場合、あ
るいは、ステツプＳＰ８２において、フラグＡＳがＬで
あると判定された場合、ステツプＳＰ８４に進み、フラ
グＳＡＬＫをＬに設定する。
て、フラグＩＥＣＯＫがＬであると判定された場合、あ
るいは、ステツプＳＰ８２において、フラグＡＳがＬで
あると判定された場合、ステツプＳＰ８４に進み、フラ
グＳＡＬＫをＬに設定する。
【０１１６】以上のようにして、ＳＢＣＤ回路３４にお
いては、ＩＥＣが３回以上連続して正常であり、かつ、
ＩＤが連続して３回以上１ずつインクリメントしている
場合には、フラグＳＡＬＫがＨに設定され、ＩＥＣが連
続して３回以上正常でなかつたり、あるいはＩＤが連続
して３回以上不連続である場合には、フラグＳＡＬＫが
Ｌに設定される。
いては、ＩＥＣが３回以上連続して正常であり、かつ、
ＩＤが連続して３回以上１ずつインクリメントしている
場合には、フラグＳＡＬＫがＨに設定され、ＩＥＣが連
続して３回以上正常でなかつたり、あるいはＩＤが連続
して３回以上不連続である場合には、フラグＳＡＬＫが
Ｌに設定される。
【０１１７】ホストＣＰＵ１４０は、ＳＡＬＫの状態と
共に、先に述べたＩＤデータを参照して、レーザビーム
が現在照射されている位置（光デイスク２上のアクセス
位置）を検出する。
共に、先に述べたＩＤデータを参照して、レーザビーム
が現在照射されている位置（光デイスク２上のアクセス
位置）を検出する。
【０１１８】なお、ＰＩ１訂正の結果を図２７のＳＡ
lockまたはＳＡunlockの条件に加えることも可能であ
る。さらに、ＳＡlockまたはＳＡunlockの回数は、前述
のように３回と設定されているが、ホストＣＰＵ１４０
により異なる値に設定することも可能である。
lockまたはＳＡunlockの条件に加えることも可能であ
る。さらに、ＳＡlockまたはＳＡunlockの回数は、前述
のように３回と設定されているが、ホストＣＰＵ１４０
により異なる値に設定することも可能である。
【０１１９】ＳＡＬＫの状態が、ＳＡＬＫ＝Ｌの状態
（このとき、ＳＡＬＫ＝Ｈとなる）で、ＳＹＬＫ＝Ｌ
（このときＳＹＵＬ＝Ｈとなる）となると、ＲＡＭ１３
７に対するＥＦＭ＋復調回路１３１からのＥＦＭ＋復調
データの書き込みとＥＣＣの制御が、いずれもリセツト
される。その後、ｕｎｌｏｃｋ状態が解除され（ＳＡＵ
Ｌ＝Ｌとされ）、ＳＹＬＫ＝Ｈとなると、ＲＡＭ１３７
に対してＥＦＭ＋復調データの書き込みが再開される。
（このとき、ＳＡＬＫ＝Ｈとなる）で、ＳＹＬＫ＝Ｌ
（このときＳＹＵＬ＝Ｈとなる）となると、ＲＡＭ１３
７に対するＥＦＭ＋復調回路１３１からのＥＦＭ＋復調
データの書き込みとＥＣＣの制御が、いずれもリセツト
される。その後、ｕｎｌｏｃｋ状態が解除され（ＳＡＵ
Ｌ＝Ｌとされ）、ＳＹＬＫ＝Ｈとなると、ＲＡＭ１３７
に対してＥＦＭ＋復調データの書き込みが再開される。
【０１２０】なお、ｕｎｌｏｃｋは、ホストＣＰＵ１４
０により強制的に実行することも可能である。例えば、
トラツク間のジヤンプ実行後にホストＣＰＵ１４０によ
りｕｎｌｏｃｋ状態にすることで、ＥＣＣ制御をリセツ
トすることもできる。
０により強制的に実行することも可能である。例えば、
トラツク間のジヤンプ実行後にホストＣＰＵ１４０によ
りｕｎｌｏｃｋ状態にすることで、ＥＣＣ制御をリセツ
トすることもできる。
【０１２１】また、ｕｎｌｏｃｋ状態の解除は、ホスト
ＣＰＵ１４０により実行するか、ホストＣＰＵ１４０の
介入なしに自動的に実行するかの何れかを選択すること
ができる。
ＣＰＵ１４０により実行するか、ホストＣＰＵ１４０の
介入なしに自動的に実行するかの何れかを選択すること
ができる。
【０１２２】ＳＹＬＫがＨの状態（ロツク状態）であ
り、さらに、セクタ情報のビツト６が１の状態（セクタ
の先頭）である場合、ＳＢＣＤ回路１３４はＳＹＬＫ＝
Ｌとなるまで（ロツクがはずれるまで）、図２３に示す
ように、ｂｌｏｃｋ−ｔｏｐをＨの状態とする。ｂｌｏ
ｃｋ−ｔｏｐ＝Ｌである場合は、ＳＣＳＹとｍａｉｎ−
ＦＭＳＹが共にＨの状態の場合（セクタの先頭）になつ
たとき、ＥＦＭ＋Ｗ ｆｒａｍｅの値は、１２の次には
０に設定される。すなわち、この場合、ＥＦＭ＋Ｗ ｆ
ｒａｍｅの値は各メインフレーム毎に、０〜１２の値を
繰り返す。
り、さらに、セクタ情報のビツト６が１の状態（セクタ
の先頭）である場合、ＳＢＣＤ回路１３４はＳＹＬＫ＝
Ｌとなるまで（ロツクがはずれるまで）、図２３に示す
ように、ｂｌｏｃｋ−ｔｏｐをＨの状態とする。ｂｌｏ
ｃｋ−ｔｏｐ＝Ｌである場合は、ＳＣＳＹとｍａｉｎ−
ＦＭＳＹが共にＨの状態の場合（セクタの先頭）になつ
たとき、ＥＦＭ＋Ｗ ｆｒａｍｅの値は、１２の次には
０に設定される。すなわち、この場合、ＥＦＭ＋Ｗ ｆ
ｒａｍｅの値は各メインフレーム毎に、０〜１２の値を
繰り返す。
【０１２３】これに対して、ｂｌｏｃｋ−ｔｏｐ＝Ｈで
あれば、図２４に示すように、ＥＦＭ＋Ｗ Ｆｒａｍｅ
の値は、その値が１３以上となつた場合でも引き続きイ
ンクリメントされる。その結果、図１８に示すように各
ＥＣＣブロツクの各メインフレームのデータがＲＡＭ１
３７の異なるアドレスに順次格納されることになる。
あれば、図２４に示すように、ＥＦＭ＋Ｗ Ｆｒａｍｅ
の値は、その値が１３以上となつた場合でも引き続きイ
ンクリメントされる。その結果、図１８に示すように各
ＥＣＣブロツクの各メインフレームのデータがＲＡＭ１
３７の異なるアドレスに順次格納されることになる。
【０１２４】以下同様にして、ＥＦＭ＋復調データのＲ
ＡＭ１３７への書き込みが行われると共に、ＰＩ１訂正
が実行される。そして、１ＥＣＣブロツクのデータ（２
０８行のデータ）に対するＰＩ１訂正が終了すると、次
に、ＰＯ列方向のＥＣＣ処理（ＰＯ訂正）が実行され
る。
ＡＭ１３７への書き込みが行われると共に、ＰＩ１訂正
が実行される。そして、１ＥＣＣブロツクのデータ（２
０８行のデータ）に対するＰＩ１訂正が終了すると、次
に、ＰＯ列方向のＥＣＣ処理（ＰＯ訂正）が実行され
る。
【０１２５】なお、ＰＯ列方向にデータを読み出す場合
は、ＰＯ行のインターリーブ（図１３）を解除する必要
がある。従つて、例えば、図１８に示す第Ｎバイト目の
列を読み出す場合、先ず、インターリーブされたＰＯ行
をスキツプしながら、図の上から下方向に第Ｎバイト目
の列のデータを読み出した後、再度、同じ第Ｎバイト目
の列のＰＯ行の符号だけを読み出し、ＥＣＣコア回路１
３８に供給する。
は、ＰＯ行のインターリーブ（図１３）を解除する必要
がある。従つて、例えば、図１８に示す第Ｎバイト目の
列を読み出す場合、先ず、インターリーブされたＰＯ行
をスキツプしながら、図の上から下方向に第Ｎバイト目
の列のデータを読み出した後、再度、同じ第Ｎバイト目
の列のＰＯ行の符号だけを読み出し、ＥＣＣコア回路１
３８に供給する。
【０１２６】そして、ＥＣＣコア回路１３８が、ＰＯ訂
正を終了すると（図１８の右端のＰＩ列（１０列）を除
く１７２列全ての処理が終了すると）、次に、ＰＩ２訂
正（ＰＩ訂正の２回目）を実行する。なお、ＰＩ行方向
のＥＣＣ処理を２回実行するのは、エラーの訂正能力を
向上させるためである。
正を終了すると（図１８の右端のＰＩ列（１０列）を除
く１７２列全ての処理が終了すると）、次に、ＰＩ２訂
正（ＰＩ訂正の２回目）を実行する。なお、ＰＩ行方向
のＥＣＣ処理を２回実行するのは、エラーの訂正能力を
向上させるためである。
【０１２７】また、ＰＯ訂正では、ＰＩ１訂正の結果に
基づいて生成されたエラーフラグ（ＰＩ１フラグ）に応
じてイレージヤ訂正が実行される。さらに、ＰＩ２訂正
においても、ＰＯ訂正の結果に応じて生成されたエラー
フラグ（ＰＯフラグ）を利用してイレージヤ訂正が実行
される。このようなイレージヤ訂正を行うのは、前述の
場合と同様に、エラーの訂正能力を向上させるためであ
る。
基づいて生成されたエラーフラグ（ＰＩ１フラグ）に応
じてイレージヤ訂正が実行される。さらに、ＰＩ２訂正
においても、ＰＯ訂正の結果に応じて生成されたエラー
フラグ（ＰＯフラグ）を利用してイレージヤ訂正が実行
される。このようなイレージヤ訂正を行うのは、前述の
場合と同様に、エラーの訂正能力を向上させるためであ
る。
【０１２８】ＰＩ２訂正の処理が終了したＰＩ系列のデ
ータは、ＲＡＭ１３７からＯＣＴＬ回路１３９に転送さ
れ、メインデータに対するデスクランブル処理が、図２
６に示したセクタ情報のビツト３〜ビツト０を用いて、
各セクタ単位で実行される。また、このとき、ＯＣＴＬ
回路１３９でＥＤＣに関する演算が行われる。そして、
その演算結果や、メインデータに付加されているエラー
フラグの有無により、対象となるセクタにエラーが存在
するか否かが判定される。ホストＣＰＵ１４０は、その
判定結果に基づいて、光デイスク２から再度データを読
み出すか否かを判定する。その結果、光デイスク２から
再度データを読み出すと判定した場合は、光デイスク２
に対するアクセスが再度実行される。また、データの読
み出しを再度行わないと判定した場合は、エラーを含む
セクタのデータが多重化データ分離回路１３（図１）に
出力される。
ータは、ＲＡＭ１３７からＯＣＴＬ回路１３９に転送さ
れ、メインデータに対するデスクランブル処理が、図２
６に示したセクタ情報のビツト３〜ビツト０を用いて、
各セクタ単位で実行される。また、このとき、ＯＣＴＬ
回路１３９でＥＤＣに関する演算が行われる。そして、
その演算結果や、メインデータに付加されているエラー
フラグの有無により、対象となるセクタにエラーが存在
するか否かが判定される。ホストＣＰＵ１４０は、その
判定結果に基づいて、光デイスク２から再度データを読
み出すか否かを判定する。その結果、光デイスク２から
再度データを読み出すと判定した場合は、光デイスク２
に対するアクセスが再度実行される。また、データの読
み出しを再度行わないと判定した場合は、エラーを含む
セクタのデータが多重化データ分離回路１３（図１）に
出力される。
【０１２９】ＥＣＣコア回路１３８は、汎用のリードソ
ロモン符号エラー訂正用ＬＳＩにより構成され、符号
長、パリテイ数、および訂正モード（通常訂正のみ、ま
たは、通常訂正およびイレージヤ訂正の２つのモード）
などをプログラムすることが可能とされている。また、
ＥＣＣコア回路１３８は、多符号連続符号化されたデー
タ（符号長が異なる複数の符号系列）もリアルタイムで
デコードすることが可能である。なお、リードソロモン
符号エラー訂正用ＬＳＩとしては、例えば、ＳＯＮＹ
（商標）のＣＸＤ３０７−１１１Ｇがあり、このＬＳＩ
を使用して形成されたＡＳＩＣ（Application Speciali
zed Integrated Circuit）をＥＣＣコアと呼ぶ。なお、
図１５に示すＥＣＣコア回路１３８には、このＥＣＣコ
アが使用されている。
ロモン符号エラー訂正用ＬＳＩにより構成され、符号
長、パリテイ数、および訂正モード（通常訂正のみ、ま
たは、通常訂正およびイレージヤ訂正の２つのモード）
などをプログラムすることが可能とされている。また、
ＥＣＣコア回路１３８は、多符号連続符号化されたデー
タ（符号長が異なる複数の符号系列）もリアルタイムで
デコードすることが可能である。なお、リードソロモン
符号エラー訂正用ＬＳＩとしては、例えば、ＳＯＮＹ
（商標）のＣＸＤ３０７−１１１Ｇがあり、このＬＳＩ
を使用して形成されたＡＳＩＣ（Application Speciali
zed Integrated Circuit）をＥＣＣコアと呼ぶ。なお、
図１５に示すＥＣＣコア回路１３８には、このＥＣＣコ
アが使用されている。
【０１３０】図３０は、エラー訂正動作の実行時におけ
る信号のタイミングを示している。この図において、Ｅ
ＳＴＴ（図３０（Ａ））は、符号（ＰＩ行またはＰＯ
行）の先頭を示すコントロール信号であり、また、ＥＣ
ＤＥ（図３０（Ｂ））は、符号（ＰＩ行またはＰＯ行）
の最後を示すコントロール信号である。ＥＣＹＥ（図３
０（Ｃ））は、符号（ＰＩ行またはＰＯ行）サイクルの
最後を示すコントロール信号である。これらはいずれ
も、ＲＡＭコントローラ１３５からＥＣＣ制御回路１３
６を介してＥＣＣコア回路１３８に供給される。ＥＣＣ
コア回路１３８は、ＲＡＭ１３７から供給されるデータ
を、これらのコントロール信号に基づいて識別する。
る信号のタイミングを示している。この図において、Ｅ
ＳＴＴ（図３０（Ａ））は、符号（ＰＩ行またはＰＯ
行）の先頭を示すコントロール信号であり、また、ＥＣ
ＤＥ（図３０（Ｂ））は、符号（ＰＩ行またはＰＯ行）
の最後を示すコントロール信号である。ＥＣＹＥ（図３
０（Ｃ））は、符号（ＰＩ行またはＰＯ行）サイクルの
最後を示すコントロール信号である。これらはいずれ
も、ＲＡＭコントローラ１３５からＥＣＣ制御回路１３
６を介してＥＣＣコア回路１３８に供給される。ＥＣＣ
コア回路１３８は、ＲＡＭ１３７から供給されるデータ
を、これらのコントロール信号に基づいて識別する。
【０１３１】図３０に示すように、ＰＩ符号は、ＥＳＴ
ＴからＥＤＣＥまでの間に、１８２個のＥＣＣＫで転送
される。ＰＯ符号も、ＥＳＴＴからＥＣＤＥまでの間
に、２０８個のＥＣＣＫで転送される。
ＴからＥＤＣＥまでの間に、１８２個のＥＣＣＫで転送
される。ＰＯ符号も、ＥＳＴＴからＥＣＤＥまでの間
に、２０８個のＥＣＣＫで転送される。
【０１３２】なお、ＰＩ行の符号とＰＯ列の符号の符号
長が異なる場合、符号サイクル長をＰＩ行の符号または
ＰＯ列の符号のうち、符号長の長い方（この実施例の場
合、ＰＯ列の符号の２０８）に合わせることにより、訂
正すべきデータ（ＥＤＴ）およびイレージヤ訂正のため
のエラーフラグ（ＰＩ１フラグ、ＰＩ２フラグ、ＰＯフ
ラグ）を、図３０に示すように、いずれの符号系列であ
つたとしても、同様のタイミングで入力することができ
る。また、符号長およびパリテイ数等のパラメータとし
ては任意の値を設定可能である。すなわち、設定を変更
する際は、ＥＳＴＴ＝Ｈとなるタイミングで、ＥＣＣコ
ア回路１３８に新たな設定データを供給すると、ＥＣＣ
コア回路１３８は供給されたデータに基づき、内部設定
を自動的に変更する。
長が異なる場合、符号サイクル長をＰＩ行の符号または
ＰＯ列の符号のうち、符号長の長い方（この実施例の場
合、ＰＯ列の符号の２０８）に合わせることにより、訂
正すべきデータ（ＥＤＴ）およびイレージヤ訂正のため
のエラーフラグ（ＰＩ１フラグ、ＰＩ２フラグ、ＰＯフ
ラグ）を、図３０に示すように、いずれの符号系列であ
つたとしても、同様のタイミングで入力することができ
る。また、符号長およびパリテイ数等のパラメータとし
ては任意の値を設定可能である。すなわち、設定を変更
する際は、ＥＳＴＴ＝Ｈとなるタイミングで、ＥＣＣコ
ア回路１３８に新たな設定データを供給すると、ＥＣＣ
コア回路１３８は供給されたデータに基づき、内部設定
を自動的に変更する。
【０１３３】データの訂正結果は、次式で示されるよう
に、４７７ＥＣＣＫのサイクルで出力される。 throughput＝２×ＮＣＹＣ＋３×ＰＣＹＣ＋１３ ＝２×２０８＋３×１６＋１３＝４７７（ＥＣＣＫ）
に、４７７ＥＣＣＫのサイクルで出力される。 throughput＝２×ＮＣＹＣ＋３×ＰＣＹＣ＋１３ ＝２×２０８＋３×１６＋１３＝４７７（ＥＣＣＫ）
【０１３４】ここで、ＮＣＹＣはＰＩ行の符号またはＰ
Ｏ列の符号のうちで長い方の符号長を示し、また、ＰＣ
ＹＣは長い方のパリテイ数を示している。図３０に示す
ように、ＯＳＴＴ（図３０（Ｄ））は、ＥＳＴＴ（図３
０（Ａ））のタイミングから、データ出力サイクルの時
間だけ遅延して（訂正結果出力のタイミングで）ＥＣＣ
コア回路１３８からＥＣＣ制御回路１３６に出力される
ものであり、この実施例では、ＯＳＴＴはＥＳＴＴに対
して４７７ＥＣＣＫだけ遅延されている。
Ｏ列の符号のうちで長い方の符号長を示し、また、ＰＣ
ＹＣは長い方のパリテイ数を示している。図３０に示す
ように、ＯＳＴＴ（図３０（Ｄ））は、ＥＳＴＴ（図３
０（Ａ））のタイミングから、データ出力サイクルの時
間だけ遅延して（訂正結果出力のタイミングで）ＥＣＣ
コア回路１３８からＥＣＣ制御回路１３６に出力される
ものであり、この実施例では、ＯＳＴＴはＥＳＴＴに対
して４７７ＥＣＣＫだけ遅延されている。
【０１３５】エラー検出処理が実行され、検出されたエ
ラーが訂正可能であれば、ＥＣＣコア回路１３８はＥＣ
Ｃ制御回路１３６に対して、ＯＳＴＴ（図３１（Ｅ））
＝ＨのタイミングでＯ．ＣＯＤＥＥＲＲ（図３１
（Ｇ））＝Ｌを出力し、その後、ＥＣＯＲ（図３１
（Ｆ））＝Ｈの位置に、エラーパターンを表す８ビツト
のデータ（誤つたデータと排他的論理和をとつたとき正
しいデータが得られるデータ）ＥＣＤ〔７：０〕（図３
１（Ｈ））と、エラーポジシヨン（エラーのある位置
（アドレス）を示す８ビツトのデータ）ＥＣＡ〔７：
０〕（図３１（Ｉ））が出力される。
ラーが訂正可能であれば、ＥＣＣコア回路１３８はＥＣ
Ｃ制御回路１３６に対して、ＯＳＴＴ（図３１（Ｅ））
＝ＨのタイミングでＯ．ＣＯＤＥＥＲＲ（図３１
（Ｇ））＝Ｌを出力し、その後、ＥＣＯＲ（図３１
（Ｆ））＝Ｈの位置に、エラーパターンを表す８ビツト
のデータ（誤つたデータと排他的論理和をとつたとき正
しいデータが得られるデータ）ＥＣＤ〔７：０〕（図３
１（Ｈ））と、エラーポジシヨン（エラーのある位置
（アドレス）を示す８ビツトのデータ）ＥＣＡ〔７：
０〕（図３１（Ｉ））が出力される。
【０１３６】なお、イレージヤ訂正モードにおいては、
エラーフラグＥＦＬＧ（図３１（Ｃ））を入力したポジ
シヨンに対応するデータのエラーポジシヨンＥＣＡ
〔７：０〕データは必ず出力されるが、その位置のデー
タが正しい場合には、エラーパターンはＥＣＤ〔７：
０〕＝００（Ｈ）となる。
エラーフラグＥＦＬＧ（図３１（Ｃ））を入力したポジ
シヨンに対応するデータのエラーポジシヨンＥＣＡ
〔７：０〕データは必ず出力されるが、その位置のデー
タが正しい場合には、エラーパターンはＥＣＤ〔７：
０〕＝００（Ｈ）となる。
【０１３７】また、エラー訂正が不可能な場合には、そ
のタイミングチヤートは図示していないが、ＯＳＴＴ
（図３１（Ｅ））がＨの状態になると同時に、Ｏ．ＣＯ
ＤＥＥＲＲ（図３１（Ｇ））＝Ｈとなり、その後、ＥＣ
ＯＲ（図３１（Ｆ））はＨの状態にはならない。また、
Ｏ．ＣＯＤＥＥＲＲ（図３１（Ｇ））の出力は、ＯＳＴ
Ｔ（図３１（Ｅ））が再度Ｈの状態になるまでラツチさ
れ、ＥＣＯＲ（図３１（Ｆ））、ＥＣＤ〔７：０〕（図
３１（Ｈ））およびＥＣＡ〔７：０〕（図３１（Ｉ））
は、ＯＳＴＴ（図３１（Ｅ））が次にＨの状態になるま
で出力され続ける。
のタイミングチヤートは図示していないが、ＯＳＴＴ
（図３１（Ｅ））がＨの状態になると同時に、Ｏ．ＣＯ
ＤＥＥＲＲ（図３１（Ｇ））＝Ｈとなり、その後、ＥＣ
ＯＲ（図３１（Ｆ））はＨの状態にはならない。また、
Ｏ．ＣＯＤＥＥＲＲ（図３１（Ｇ））の出力は、ＯＳＴ
Ｔ（図３１（Ｅ））が再度Ｈの状態になるまでラツチさ
れ、ＥＣＯＲ（図３１（Ｆ））、ＥＣＤ〔７：０〕（図
３１（Ｈ））およびＥＣＡ〔７：０〕（図３１（Ｉ））
は、ＯＳＴＴ（図３１（Ｅ））が次にＨの状態になるま
で出力され続ける。
【０１３８】図３２〜図３４は、ＥＣＣ処理実行時にお
ける制御のタイミング図を示している。ここで、図３２
（Ｂ）、図３３（Ｂ）及び図３４（Ｂ）に示すＰＩ１−
Ｒ、ＰＯ−Ｒ、または、ＰＩ２−Ｒは、それぞれ、ＰＩ
１（ＰＩ訂正の１回目）、ＰＯ（ＰＯ訂正）、またはＰ
Ｉ２（ＰＩ訂正の２回目）の各系列の、エラーが訂正さ
れるデータＥＤＴ〔７：０〕とＥＦＬＧ（図３１
（Ｃ））がＲＡＭ１３７からＥＣＣ制御回路１３６を介
してＥＣＣコア回路１３８に転送されるタイミングを示
している。
ける制御のタイミング図を示している。ここで、図３２
（Ｂ）、図３３（Ｂ）及び図３４（Ｂ）に示すＰＩ１−
Ｒ、ＰＯ−Ｒ、または、ＰＩ２−Ｒは、それぞれ、ＰＩ
１（ＰＩ訂正の１回目）、ＰＯ（ＰＯ訂正）、またはＰ
Ｉ２（ＰＩ訂正の２回目）の各系列の、エラーが訂正さ
れるデータＥＤＴ〔７：０〕とＥＦＬＧ（図３１
（Ｃ））がＲＡＭ１３７からＥＣＣ制御回路１３６を介
してＥＣＣコア回路１３８に転送されるタイミングを示
している。
【０１３９】図３２（Ａ）、図３３（Ａ）及び図３４
（Ａ）に示すように、ＥＦＭ＋復調回路１３１からＲＡ
Ｍ１３７に対して１ＰＩ行のデータＥＦＭ＋Ｗ（１８２
バイトのデータ）を書き込むために、ＭＷＲＱ信号が１
８２回供給され、これによりＲＡＭ１３７に１ＰＩ行分
のＥＦＭ＋復調データが書き込まれる。そして、この１
ＰＩ行分のデータの書き込みが行われる間に、既にＲＡ
Ｍ１３７に書き込みが完了しているＥＣＣブロツクのデ
ータが読み出され、ＥＣＣ制御回路１３６を介してＥＣ
Ｃコア回路１３８に転送される。すなわち、１ＰＩ行分
のデータをＲＡＭ１３７にゆつくり書き込む間に、既に
書き込みが完了している他のＰＩ行またはＰＯ列のデー
タの読み出しが、３回迅速に行われる。さらに、セクタ
の先頭のＰＩ行のデータを転送する場合においては、サ
ブコードデータ（ＩＤとＩＥＤ）の読み出しも行われ
る。これらの書き込みと読み出しは、一方が行われてい
るとき、他方は中止されている。
（Ａ）に示すように、ＥＦＭ＋復調回路１３１からＲＡ
Ｍ１３７に対して１ＰＩ行のデータＥＦＭ＋Ｗ（１８２
バイトのデータ）を書き込むために、ＭＷＲＱ信号が１
８２回供給され、これによりＲＡＭ１３７に１ＰＩ行分
のＥＦＭ＋復調データが書き込まれる。そして、この１
ＰＩ行分のデータの書き込みが行われる間に、既にＲＡ
Ｍ１３７に書き込みが完了しているＥＣＣブロツクのデ
ータが読み出され、ＥＣＣ制御回路１３６を介してＥＣ
Ｃコア回路１３８に転送される。すなわち、１ＰＩ行分
のデータをＲＡＭ１３７にゆつくり書き込む間に、既に
書き込みが完了している他のＰＩ行またはＰＯ列のデー
タの読み出しが、３回迅速に行われる。さらに、セクタ
の先頭のＰＩ行のデータを転送する場合においては、サ
ブコードデータ（ＩＤとＩＥＤ）の読み出しも行われ
る。これらの書き込みと読み出しは、一方が行われてい
るとき、他方は中止されている。
【０１４０】例えば、ＥＣＣブロツクのＰＩ１訂正を行
う場合においては、１ＰＩ行分のデータの書き込みが行
われる期間に、１ＰＩ行分のデータの読み出しが行われ
る。すなわち、ＲＡＭ１３７から１ＰＩ行分のデータが
読み出され、ＥＣＣ制御回路１３６を介してＥＣＣコア
回路１３８に転送される。なお、図３２（Ｂ）、図３３
（Ｂ）及び図３４（Ｂ）においては、このＰＩ１訂正の
ための読み出しデータＰＩ１−Ｒの読み出しに、２０８
個のＥＣＣＫを用いるようにしているが、このＥＣＣＫ
の数は、最長のデータ長であるＰＯ列の長さに合わせて
あるためであり、ＰＩ行のデータを転送する場合には、
実質的には、このうちの１８２個のＥＣＣＫのみが実際
のデータ転送に利用され、残りのＥＣＣＫは、データ転
送には実際には用いられない。
う場合においては、１ＰＩ行分のデータの書き込みが行
われる期間に、１ＰＩ行分のデータの読み出しが行われ
る。すなわち、ＲＡＭ１３７から１ＰＩ行分のデータが
読み出され、ＥＣＣ制御回路１３６を介してＥＣＣコア
回路１３８に転送される。なお、図３２（Ｂ）、図３３
（Ｂ）及び図３４（Ｂ）においては、このＰＩ１訂正の
ための読み出しデータＰＩ１−Ｒの読み出しに、２０８
個のＥＣＣＫを用いるようにしているが、このＥＣＣＫ
の数は、最長のデータ長であるＰＯ列の長さに合わせて
あるためであり、ＰＩ行のデータを転送する場合には、
実質的には、このうちの１８２個のＥＣＣＫのみが実際
のデータ転送に利用され、残りのＥＣＣＫは、データ転
送には実際には用いられない。
【０１４１】図３５はＥＣＣ訂正処理の際のＲＡＭコン
トローラ１３５によるＲＡＭ１３７に対するデータの書
き込み及び読み出し処理手順を示し、ＲＡＭコントロー
ラ１３５はステツプＳＰ１０１においてＲＡＭ１３７か
ら１ＰＩ行分のデータをＥＣＣコア回路１３８に転送す
る。この実施例の場合、ＥＣＣブロツクごとにＰＩ符号
（パリテイ）及びＰＯ符号（パリテイ）が付加されてい
ることにより、第１のＥＣＣブロツク分の第１回目のＰ
Ｉ系列の訂正及び書き戻しが終了するまでは同一ＥＣＣ
ブロツクのＰＯ系列のデータＰＯ−ＲまたはＰＩ２系列
の読み出しデータＰＩ２−Ｒを転送することはできな
い。そこで、この場合においては、次の２×２０８ＥＣ
ＣＫのタイミングにおいては、特にデータは転送されな
い。そして、その次にサブコードデータ（ＳＵＢ）が存
在する場合においては、これが転送される。
トローラ１３５によるＲＡＭ１３７に対するデータの書
き込み及び読み出し処理手順を示し、ＲＡＭコントロー
ラ１３５はステツプＳＰ１０１においてＲＡＭ１３７か
ら１ＰＩ行分のデータをＥＣＣコア回路１３８に転送す
る。この実施例の場合、ＥＣＣブロツクごとにＰＩ符号
（パリテイ）及びＰＯ符号（パリテイ）が付加されてい
ることにより、第１のＥＣＣブロツク分の第１回目のＰ
Ｉ系列の訂正及び書き戻しが終了するまでは同一ＥＣＣ
ブロツクのＰＯ系列のデータＰＯ−ＲまたはＰＩ２系列
の読み出しデータＰＩ２−Ｒを転送することはできな
い。そこで、この場合においては、次の２×２０８ＥＣ
ＣＫのタイミングにおいては、特にデータは転送されな
い。そして、その次にサブコードデータ（ＳＵＢ）が存
在する場合においては、これが転送される。
【０１４２】従つてＲＡＭコントローラ１３５は、図３
５のステツプＳＰ１０１及びＳＰ１０２において第１の
ＥＣＣブロツクの１ＰＩ行分のデータ及び必要に応じて
ＳＵＢコードデータの転送を順次行いながら、ステツプ
ＳＰ１０３において第１のＥＣＣブロツクの２０８行分
のＰＩ１−Ｒデータが転送されたか否かを判断し、肯定
結果が得られるまで当該ステツプＳＰ１０１、ＳＰ１０
２及びＳＰ１０３の処理を繰り返す。ステツプＳＰ１０
３において肯定結果が得られると、このことは第１のＥ
ＣＣブロツクの２０８ＰＩ行分のデータ転送がすべて完
了したことを表しており、このときＲＡＭコントローラ
１３５はステツプＳＰ１０４に移つて第１のＥＣＣブロ
ツクに続く第２のＥＣＣブロツクのＰＩ１−Ｒの転送及
び第１のＥＣＣブロツクのＰＯ−Ｒの転送を次の１８２
ＭＷＲＱの期間において開始する。
５のステツプＳＰ１０１及びＳＰ１０２において第１の
ＥＣＣブロツクの１ＰＩ行分のデータ及び必要に応じて
ＳＵＢコードデータの転送を順次行いながら、ステツプ
ＳＰ１０３において第１のＥＣＣブロツクの２０８行分
のＰＩ１−Ｒデータが転送されたか否かを判断し、肯定
結果が得られるまで当該ステツプＳＰ１０１、ＳＰ１０
２及びＳＰ１０３の処理を繰り返す。ステツプＳＰ１０
３において肯定結果が得られると、このことは第１のＥ
ＣＣブロツクの２０８ＰＩ行分のデータ転送がすべて完
了したことを表しており、このときＲＡＭコントローラ
１３５はステツプＳＰ１０４に移つて第１のＥＣＣブロ
ツクに続く第２のＥＣＣブロツクのＰＩ１−Ｒの転送及
び第１のＥＣＣブロツクのＰＯ−Ｒの転送を次の１８２
ＭＷＲＱの期間において開始する。
【０１４３】すなわち次の１８２ＭＷＲＱ期間において
は、最初に第１のＥＣＣブロツクに続く第２のＥＣＣブ
ロツクのＰＩ１−Ｒが転送され、次に第１のＥＣＣブロ
ツクのＰＯ−Ｒが２回転送される（２列分のＰＯデータ
が転送される）。
は、最初に第１のＥＣＣブロツクに続く第２のＥＣＣブ
ロツクのＰＩ１−Ｒが転送され、次に第１のＥＣＣブロ
ツクのＰＯ−Ｒが２回転送される（２列分のＰＯデータ
が転送される）。
【０１４４】このような動作が各１８２ＭＷＲＱの期間
において行われ、第１のＥＣＣブロツクの合計１７２列
のＰＯデータが転送されたとき、ＲＡＭコントローラ１
３５は、図３５のステツプＳＰ１０５において肯定結果
を得、続くステツプＳＰ１０６において図３４に示すよ
うに第１のＥＣＣブロツクのＰＩ２系列のデータＰＩ２
−Ｒを転送する。このデータＰＩ２−Ｒは、図３３
（Ｂ）に示す第１のＥＣＣブロツクのデータＰＯ−Ｒの
転送タイミングと同一のタイミングで転送される。この
タイミングにおけるデータＰＩ１−Ｒは、次のＥＣＣブ
ロツク（第２のＥＣＣブロツク）のデータのものとな
る。このようにして第１のＥＣＣブロツクのＰＩ２−Ｒ
が２０８ＰＩ行分転送され、第１のＥＣＣブロツクのＰ
Ｉ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒの処理が終了する
と、図３５のステツプＳＰ１０７において肯定結果が得
られ、このときＲＡＭコントローラ１３５は上述のステ
ツプＳＰ１０１に戻つて続くＥＣＣブロツクに対する処
理を続ける。
において行われ、第１のＥＣＣブロツクの合計１７２列
のＰＯデータが転送されたとき、ＲＡＭコントローラ１
３５は、図３５のステツプＳＰ１０５において肯定結果
を得、続くステツプＳＰ１０６において図３４に示すよ
うに第１のＥＣＣブロツクのＰＩ２系列のデータＰＩ２
−Ｒを転送する。このデータＰＩ２−Ｒは、図３３
（Ｂ）に示す第１のＥＣＣブロツクのデータＰＯ−Ｒの
転送タイミングと同一のタイミングで転送される。この
タイミングにおけるデータＰＩ１−Ｒは、次のＥＣＣブ
ロツク（第２のＥＣＣブロツク）のデータのものとな
る。このようにして第１のＥＣＣブロツクのＰＩ２−Ｒ
が２０８ＰＩ行分転送され、第１のＥＣＣブロツクのＰ
Ｉ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒの処理が終了する
と、図３５のステツプＳＰ１０７において肯定結果が得
られ、このときＲＡＭコントローラ１３５は上述のステ
ツプＳＰ１０１に戻つて続くＥＣＣブロツクに対する処
理を続ける。
【０１４５】なお、ＥＣＣＫ（図３１（Ａ））は、デー
タ転送期間においてのみ、ＲＡＭコントローラ１３５か
らＥＣＣコア回路１３８に出力される。また、上述した
ように、転送したデータの訂正結果は、その入力から、
４７７クロツク（ＥＣＣＫ）後に出力されることにな
る。従つて、ある系列のデータにエラーが含まれている
か否かの判定の結果（図３２（Ｃ）、図３３（Ｃ）、図
３４（Ｃ））は、その系列から２つ後の系列のデータが
転送される際に出力されることになる（図３２（Ｂ）、
図３３（Ｂ）、図３４（Ｂ））。この出力は、後述する
ＥＲＲ ＦＩＦＯ回路１３６Ｂ（図３６）に格納され
る。
タ転送期間においてのみ、ＲＡＭコントローラ１３５か
らＥＣＣコア回路１３８に出力される。また、上述した
ように、転送したデータの訂正結果は、その入力から、
４７７クロツク（ＥＣＣＫ）後に出力されることにな
る。従つて、ある系列のデータにエラーが含まれている
か否かの判定の結果（図３２（Ｃ）、図３３（Ｃ）、図
３４（Ｃ））は、その系列から２つ後の系列のデータが
転送される際に出力されることになる（図３２（Ｂ）、
図３３（Ｂ）、図３４（Ｂ））。この出力は、後述する
ＥＲＲ ＦＩＦＯ回路１３６Ｂ（図３６）に格納され
る。
【０１４６】以上のようにして、ＲＡＭ１３７からＥＣ
Ｃ制御回路１３６にエラー訂正すべきデータが入力され
ると、ＥＣＣ制御回路１３６は、その例えば１ＰＩ行分
のデータのＰＩ１訂正を行い、４７７ＥＣＣＫ後に訂正
結果を出力する（図３２（Ｃ）、図３３（Ｃ）、図３４
（Ｃ））。この訂正結果は、後述するＥＣＣ制御回路１
３６のバツフアとしてのＥＲＲ ＦＩＦＯ１３６Ｂに転
送され、一時的に格納される。そして、このデータは、
さらにＥＲＲ ＦＩＦＯ１３６Ｂから読み出され、エラ
ー訂正が完了したデータとして、再びＲＡＭ１３７に転
送され、図３２（Ｄ）、図３３（Ｄ）、図３４（Ｄ）に
示すように、データＰＩ１−Ｗ、ＰＯ−ＷまたはＰＩ２
−Ｗとして、ＲＡＭ１３７に書き込まれる。
Ｃ制御回路１３６にエラー訂正すべきデータが入力され
ると、ＥＣＣ制御回路１３６は、その例えば１ＰＩ行分
のデータのＰＩ１訂正を行い、４７７ＥＣＣＫ後に訂正
結果を出力する（図３２（Ｃ）、図３３（Ｃ）、図３４
（Ｃ））。この訂正結果は、後述するＥＣＣ制御回路１
３６のバツフアとしてのＥＲＲ ＦＩＦＯ１３６Ｂに転
送され、一時的に格納される。そして、このデータは、
さらにＥＲＲ ＦＩＦＯ１３６Ｂから読み出され、エラ
ー訂正が完了したデータとして、再びＲＡＭ１３７に転
送され、図３２（Ｄ）、図３３（Ｄ）、図３４（Ｄ）に
示すように、データＰＩ１−Ｗ、ＰＯ−ＷまたはＰＩ２
−Ｗとして、ＲＡＭ１３７に書き込まれる。
【０１４７】このように、ＲＡＭ１３７に書き込まれた
エラー訂正の完了したデータは、さらに図３２（Ｅ）、
図３３（Ｅ）及び図３４（Ｅ）に示すように、１８２Ｓ
ＤＣＫの周期で各ＰＩ行毎に読み出され、ＯＣＴＬ回路
１３９から出力される。
エラー訂正の完了したデータは、さらに図３２（Ｅ）、
図３３（Ｅ）及び図３４（Ｅ）に示すように、１８２Ｓ
ＤＣＫの周期で各ＰＩ行毎に読み出され、ＯＣＴＬ回路
１３９から出力される。
【０１４８】図１５との対応部分に同一符号を付して示
す図３６は、エラー訂正処理が実行される際の信号の流
れを示すブロツク図であり、ＥＣＣ制御回路１３６は、
ＥＲＲ ＣＯＵＮＴ１３６Ａ、ＥＲＲ ＦＩＦＯ１３６
Ｂ、ＦＬＡＧ ＲＡＭ１３６Ｃ、およびＥＸ−ＯＲ（排
他的論理和）回路１３６Ｄにより構成されている。
す図３６は、エラー訂正処理が実行される際の信号の流
れを示すブロツク図であり、ＥＣＣ制御回路１３６は、
ＥＲＲ ＣＯＵＮＴ１３６Ａ、ＥＲＲ ＦＩＦＯ１３６
Ｂ、ＦＬＡＧ ＲＡＭ１３６Ｃ、およびＥＸ−ＯＲ（排
他的論理和）回路１３６Ｄにより構成されている。
【０１４９】ＥＦＭ＋復調回路１３１から出力された復
調データは、ＲＡＭコントローラ１３５の制御の下、Ｒ
ＡＭ１３７に書き込まれる。各セクタの先頭に記憶され
ているＳＵＢデータ（ＩＤとＩＥＤ）は、ＲＡＭ１３７
から読み出され、ＳＢＣＤ回路１３４に転送される。Ｓ
ＢＣＤ回路１３４は、図２６に示すようなセクタ情報Ｓ
Ｉを生成する。このセクタ情報ＳＩは、ＳＢＣＤ回路１
３４から転送され、ＲＡＭ１３７に書き込まれる。
調データは、ＲＡＭコントローラ１３５の制御の下、Ｒ
ＡＭ１３７に書き込まれる。各セクタの先頭に記憶され
ているＳＵＢデータ（ＩＤとＩＥＤ）は、ＲＡＭ１３７
から読み出され、ＳＢＣＤ回路１３４に転送される。Ｓ
ＢＣＤ回路１３４は、図２６に示すようなセクタ情報Ｓ
Ｉを生成する。このセクタ情報ＳＩは、ＳＢＣＤ回路１
３４から転送され、ＲＡＭ１３７に書き込まれる。
【０１５０】ＲＡＭコントローラ１３５は、ＲＡＭ１３
７（記憶手段）に書き込まれている１ＰＩ行分のデータ
を８ビツト毎のエラー訂正データＥＤＴとして、ＥＣＣ
制御回路１３６（エラー訂正手段）を介してＥＣＣコア
回路１３８に供給する（図３６においては、便宜上、Ｅ
ＤＴデータがＥＣＣコア回路１３８に直接供給されるよ
うに示されている）。ＥＣＣコア回路１３８は、１ＰＩ
行分のデータが供給されたとき、ＰＩ符号を用いて、８
ビツトのエラー訂正データＥＣＤ（図３１（Ｈ））と、
８ビツトのエラー訂正アドレスＥＣＡ（図３１（Ｉ））
を生成する。このエラー訂正データＥＣＤとエラー訂正
アドレスＥＣＡは、ＥＣＣコア回路１３８からＥＣＣ制
御回路１３６のＥＲＲ ＦＩＦＯ（First In First Ou
t) １３６Ｂに転送され書き込まれる。
７（記憶手段）に書き込まれている１ＰＩ行分のデータ
を８ビツト毎のエラー訂正データＥＤＴとして、ＥＣＣ
制御回路１３６（エラー訂正手段）を介してＥＣＣコア
回路１３８に供給する（図３６においては、便宜上、Ｅ
ＤＴデータがＥＣＣコア回路１３８に直接供給されるよ
うに示されている）。ＥＣＣコア回路１３８は、１ＰＩ
行分のデータが供給されたとき、ＰＩ符号を用いて、８
ビツトのエラー訂正データＥＣＤ（図３１（Ｈ））と、
８ビツトのエラー訂正アドレスＥＣＡ（図３１（Ｉ））
を生成する。このエラー訂正データＥＣＤとエラー訂正
アドレスＥＣＡは、ＥＣＣコア回路１３８からＥＣＣ制
御回路１３６のＥＲＲ ＦＩＦＯ（First In First Ou
t) １３６Ｂに転送され書き込まれる。
【０１５１】次に、実際にエラー訂正を行うためにＲＡ
Ｍコントローラ１３５は、ＲＡＭ１３７から、そのＰＩ
行のデータＥＤＴを読み出し、ＥＸ−ＯＲ回路１３６Ｄ
に供給する。このＥＸ−ＯＲ回路１３６Ｄには、ＥＲＲ
ＦＩＦＯ１３６Ｂからエラー訂正データＥＣＤとエラ
ー訂正アドレスＥＣＡが供給される。ＥＸ−ＯＲ回路１
３６Ｄは、エラー訂正アドレスＥＣＡで指定されるビツ
トにおいて、エラー訂正データＥＣＤとＲＡＭコントロ
ーラ１３５より読み出されたデータＥＤＴとの排他的論
理和を演算することによりエラー訂正を行う。このエラ
ー訂正の行われたデータは、ＥＸ−ＯＲ回路１３６Ｄか
ら、ＲＡＭコントローラ１３５を介してＲＡＭ１３７
に、再び書き戻される。
Ｍコントローラ１３５は、ＲＡＭ１３７から、そのＰＩ
行のデータＥＤＴを読み出し、ＥＸ−ＯＲ回路１３６Ｄ
に供給する。このＥＸ−ＯＲ回路１３６Ｄには、ＥＲＲ
ＦＩＦＯ１３６Ｂからエラー訂正データＥＣＤとエラ
ー訂正アドレスＥＣＡが供給される。ＥＸ−ＯＲ回路１
３６Ｄは、エラー訂正アドレスＥＣＡで指定されるビツ
トにおいて、エラー訂正データＥＣＤとＲＡＭコントロ
ーラ１３５より読み出されたデータＥＤＴとの排他的論
理和を演算することによりエラー訂正を行う。このエラ
ー訂正の行われたデータは、ＥＸ−ＯＲ回路１３６Ｄか
ら、ＲＡＭコントローラ１３５を介してＲＡＭ１３７
に、再び書き戻される。
【０１５２】また、ＥＣＣコア回路１３８は、ＥＣＤと
ＥＣＡから、図３７に示すような８ビツトデータにより
構成されるエラー訂正結果ＥＲを生成し、ＥＣＣ制御回
路１３６のＥＲＲ ＣＯＵＮＴ１３６Ａに供給し記憶さ
せる。そして、この１バイトのエラー訂正結果ＥＲは、
ＲＡＭコントローラ１３５を介して、ＲＡＭ１３７に、
そのＰＩ行に対応して図１８に示すように書き込まれ
る。
ＥＣＡから、図３７に示すような８ビツトデータにより
構成されるエラー訂正結果ＥＲを生成し、ＥＣＣ制御回
路１３６のＥＲＲ ＣＯＵＮＴ１３６Ａに供給し記憶さ
せる。そして、この１バイトのエラー訂正結果ＥＲは、
ＲＡＭコントローラ１３５を介して、ＲＡＭ１３７に、
そのＰＩ行に対応して図１８に示すように書き込まれ
る。
【０１５３】なお、図３７に示すエラー訂正結果ＥＲの
８ビツトデータの各ビツトには、以下のような情報が格
納されている。 ビツト７：訂正不能（０：訂正可能／１：訂正不能）
（その系列のエラー訂正が不可能である場合に１とされ
る） ビツト６：ＰＯ（０：ＰＩ／１：ＰＯ）（その系列がＰ
ＩまたはＰＯのいずれであるかを判別するための情報ビ
ツト） ビツト５：ＰＩ２（０：ＰＩ１／１：ＰＩ２）（その系
列がＰＩ１、またはＰＩ２のいずれであるかを判別する
ための情報ビツト） ビツト４：訂正数（エラー訂正数の第５ビツト（ＭＳ
Ｂ）の値） ビツト３：訂正数（４ビツトのエラー訂正数の第４ビツ
トの値） ビツト２：訂正数（４ビツトのエラー訂正数の第３ビツ
トの値） ビツト１：訂正数（４ビツトのエラー訂正数の第２ビツ
トの値） ビツト０：訂正数（４ビツトのエラー訂正数の第１ビツ
トの値）
８ビツトデータの各ビツトには、以下のような情報が格
納されている。 ビツト７：訂正不能（０：訂正可能／１：訂正不能）
（その系列のエラー訂正が不可能である場合に１とされ
る） ビツト６：ＰＯ（０：ＰＩ／１：ＰＯ）（その系列がＰ
ＩまたはＰＯのいずれであるかを判別するための情報ビ
ツト） ビツト５：ＰＩ２（０：ＰＩ１／１：ＰＩ２）（その系
列がＰＩ１、またはＰＩ２のいずれであるかを判別する
ための情報ビツト） ビツト４：訂正数（エラー訂正数の第５ビツト（ＭＳ
Ｂ）の値） ビツト３：訂正数（４ビツトのエラー訂正数の第４ビツ
トの値） ビツト２：訂正数（４ビツトのエラー訂正数の第３ビツ
トの値） ビツト１：訂正数（４ビツトのエラー訂正数の第２ビツ
トの値） ビツト０：訂正数（４ビツトのエラー訂正数の第１ビツ
トの値）
【０１５４】データがＰＩ１訂正により訂正不能であつ
たか否かの判定結果を示すエラーフラグ（ＰＩ１フラ
グ）（エラー訂正結果ＥＲのビツト７）は、エラー訂正
結果ＥＲの一部としてＥＲＲ ＣＯＵＮＴ１３６Ａに格
納される他、ＦＬＡＧ ＲＡＭ１３６Ｃ（フラグ記憶手
段）にも格納される。以上のようなＰＩ１訂正が、図１
８に示す２０８個のＰＩ行について行われる。
たか否かの判定結果を示すエラーフラグ（ＰＩ１フラ
グ）（エラー訂正結果ＥＲのビツト７）は、エラー訂正
結果ＥＲの一部としてＥＲＲ ＣＯＵＮＴ１３６Ａに格
納される他、ＦＬＡＧ ＲＡＭ１３６Ｃ（フラグ記憶手
段）にも格納される。以上のようなＰＩ１訂正が、図１
８に示す２０８個のＰＩ行について行われる。
【０１５５】次に、ＲＡＭコントローラ１３５は、ＲＡ
Ｍ１３７から最初のＰＯ列の２０８バイトのデータを読
み出し、ＥＣＣ制御回路１３６を介して、ＥＤＴとし
て、ＥＣＣコア回路１３８に供給する。このＥＣＣコア
回路１３８にはまた、ＦＬＡＧＲＡＭ１３６Ｃに書き込
まれているＰＩ１フラグが読み出され、供給される。Ｅ
ＣＣコア回路１３８は、パターンＰＯとＰＩ１フラグを
利用して、通常の訂正またはイレージヤ訂正のためのＥ
ＣＤとＥＣＡを生成する。このＥＣＤとＥＣＡは、ＥＣ
Ｃコア回路１３８からＥＣＣ制御回路１３６のＥＲＲ
ＦＩＦＯ１３６Ｂに供給され、記憶される。また、ＥＣ
Ｃコア回路１３８が、ＥＣＤとＥＣＡに基づき生成し
た、そのＰＯ列のエラー訂正結果ＥＲが、ＥＲＲ ＣＯ
ＵＮＴ１３６Ａに転送され、記憶される。そして、その
うちのエラー訂正結果ＥＲのビツト７に対応するＰＯフ
ラグは、ＦＬＡＧ ＲＡＭ１３６Ｃにも書き込まれる。
Ｍ１３７から最初のＰＯ列の２０８バイトのデータを読
み出し、ＥＣＣ制御回路１３６を介して、ＥＤＴとし
て、ＥＣＣコア回路１３８に供給する。このＥＣＣコア
回路１３８にはまた、ＦＬＡＧＲＡＭ１３６Ｃに書き込
まれているＰＩ１フラグが読み出され、供給される。Ｅ
ＣＣコア回路１３８は、パターンＰＯとＰＩ１フラグを
利用して、通常の訂正またはイレージヤ訂正のためのＥ
ＣＤとＥＣＡを生成する。このＥＣＤとＥＣＡは、ＥＣ
Ｃコア回路１３８からＥＣＣ制御回路１３６のＥＲＲ
ＦＩＦＯ１３６Ｂに供給され、記憶される。また、ＥＣ
Ｃコア回路１３８が、ＥＣＤとＥＣＡに基づき生成し
た、そのＰＯ列のエラー訂正結果ＥＲが、ＥＲＲ ＣＯ
ＵＮＴ１３６Ａに転送され、記憶される。そして、その
うちのエラー訂正結果ＥＲのビツト７に対応するＰＯフ
ラグは、ＦＬＡＧ ＲＡＭ１３６Ｃにも書き込まれる。
【０１５６】ＲＡＭ１３７から読み出された、そのＰＯ
列のデータＥＤＴは、ＥＸ−ＯＲ回路１３６Ｄに供給さ
れる。ＥＸ−ＯＲ回路１３６Ｄにはまた、ＥＲＲ ＦＩ
ＦＯ１３６ＢからＥＣＤとＥＣＡが供給される。ＥＸ−
ＯＲ回路１３６Ｄは、ＥＣＡにより指定されるアドレス
のビツトに対応して、ＥＣＤとＥＤＴとの排他的論理和
を演算し、エラー訂正を行う。エラー訂正されたデータ
は、ＲＡＭ１３７に書き戻される。
列のデータＥＤＴは、ＥＸ−ＯＲ回路１３６Ｄに供給さ
れる。ＥＸ−ＯＲ回路１３６Ｄにはまた、ＥＲＲ ＦＩ
ＦＯ１３６ＢからＥＣＤとＥＣＡが供給される。ＥＸ−
ＯＲ回路１３６Ｄは、ＥＣＡにより指定されるアドレス
のビツトに対応して、ＥＣＤとＥＤＴとの排他的論理和
を演算し、エラー訂正を行う。エラー訂正されたデータ
は、ＲＡＭ１３７に書き戻される。
【０１５７】また、そのＰＯ列のエラー訂正結果ＥＲ
は、ＥＲＲ ＣＯＵＮＴ１３６Ａから読み出され、ＲＡ
Ｍ１３７に書き込まれる。ＰＯ列のエラー訂正結果ＥＲ
は、図１８に示すように、上から順番に、１７２行のＰ
Ｉ行に対応する位置に順番に書き込まれる。以上のＰＯ
訂正が、１７２列のＰＯ列について行われる。
は、ＥＲＲ ＣＯＵＮＴ１３６Ａから読み出され、ＲＡ
Ｍ１３７に書き込まれる。ＰＯ列のエラー訂正結果ＥＲ
は、図１８に示すように、上から順番に、１７２行のＰ
Ｉ行に対応する位置に順番に書き込まれる。以上のＰＯ
訂正が、１７２列のＰＯ列について行われる。
【０１５８】次に、ＰＩ２訂正を行う場合においては、
ＰＩ１訂正とＰＯ訂正が行われた後、最初の１ＰＩ行分
のデータが、ＲＡＭ１３７からＥＤＴとして読み出さ
れ、ＥＣＣコア回路１３８に供給される。また、ＥＣＣ
コア回路１３８には、ＦＬＡＧＲＡＭ１３６Ｃに書き込
まれたＰＯフラグが読み出され供給される。ＥＣＣコア
回路１３８は、このＰＯフラグとパリテイＰＩを用い
て、ＥＣＤとＥＣＡとを生成し、これをＥＣＣ制御回路
１３６のＥＲＲ ＦＩＦＯ１３６Ｂに供給する。
ＰＩ１訂正とＰＯ訂正が行われた後、最初の１ＰＩ行分
のデータが、ＲＡＭ１３７からＥＤＴとして読み出さ
れ、ＥＣＣコア回路１３８に供給される。また、ＥＣＣ
コア回路１３８には、ＦＬＡＧＲＡＭ１３６Ｃに書き込
まれたＰＯフラグが読み出され供給される。ＥＣＣコア
回路１３８は、このＰＯフラグとパリテイＰＩを用い
て、ＥＣＤとＥＣＡとを生成し、これをＥＣＣ制御回路
１３６のＥＲＲ ＦＩＦＯ１３６Ｂに供給する。
【０１５９】このＥＲＲ ＦＩＦＯ１３６Ｂに書き込ま
れたＥＣＤとＥＣＡＨは、ＥＸ−ＯＲ回路１３６Ｄに供
給され、ＲＡＭ１３７から読み出されたＰＩ行のデータ
と排他的論理和演算が行われ、エラー訂正が実行され
る。エラー訂正が完了したデータは、ＥＸ−ＯＲ回路１
３６Ｄから、ＲＡＭコントローラ１３５を介してＲＡＭ
１３７に書き戻される。
れたＥＣＤとＥＣＡＨは、ＥＸ−ＯＲ回路１３６Ｄに供
給され、ＲＡＭ１３７から読み出されたＰＩ行のデータ
と排他的論理和演算が行われ、エラー訂正が実行され
る。エラー訂正が完了したデータは、ＥＸ−ＯＲ回路１
３６Ｄから、ＲＡＭコントローラ１３５を介してＲＡＭ
１３７に書き戻される。
【０１６０】ＥＣＣコア回路１３８はまた、ＥＣＤとＥ
ＣＡから、エラー訂正結果ＥＲを生成し、ＥＣＣ制御回
路１３６のＥＲＲ ＣＯＵＮＴ１３６Ａに供給し記憶さ
せる。このうちのビツト７に対応するＰＩ２フラグは、
ＦＬＡＧ ＲＡＭ１３６Ｃにも書き込まれる。
ＣＡから、エラー訂正結果ＥＲを生成し、ＥＣＣ制御回
路１３６のＥＲＲ ＣＯＵＮＴ１３６Ａに供給し記憶さ
せる。このうちのビツト７に対応するＰＩ２フラグは、
ＦＬＡＧ ＲＡＭ１３６Ｃにも書き込まれる。
【０１６１】ＥＲＲ ＣＯＵＮＴ１３６Ａに書き込まれ
たＰＩ２行のエラー訂正結果ＥＲは、ＥＲＲ ＣＯＵＮ
Ｔ１３６Ａから読み出され、ＲＡＭ１３７に書き込まれ
る。このＰＩ２行のエラー訂正結果ＥＲは、図１８に示
すように、ＥＣＣブロツクの２０８行の各ＰＩ行に対応
する位置に書き込まれる。以上のようなＰＩ２訂正が、
２０８行のＰＩ行すべてについて行われる。
たＰＩ２行のエラー訂正結果ＥＲは、ＥＲＲ ＣＯＵＮ
Ｔ１３６Ａから読み出され、ＲＡＭ１３７に書き込まれ
る。このＰＩ２行のエラー訂正結果ＥＲは、図１８に示
すように、ＥＣＣブロツクの２０８行の各ＰＩ行に対応
する位置に書き込まれる。以上のようなＰＩ２訂正が、
２０８行のＰＩ行すべてについて行われる。
【０１６２】図３８は、ＲＡＭ１３７にアクセスする際
のバスアービトレーシヨン（調停）の様子を示すタイミ
ング図である。この図３８において、ＥＦＭＲＥＧ（図
３８（Ａ））は、ＥＦＭ＋復調回路１３１がＥＦＭ＋復
調データのＲＡＭ１３７への書き込みを要求する際に、
ＲＡＭコントローラ１３５に対して出力する信号であ
る。ＯＵＴＲＥＧ（図３８（Ｂ））は、ＯＣＴＬ回路１
３９が、ＥＣＣ処理が施されたデータのＲＡＭ１３７か
らの読み出しを要求する際に、ＲＡＭコントローラ１３
５に出力する信号である。また、ＥＣＣＲＥＧ（図３８
（Ｃ））は、ＥＣＣ制御回路１３６がＥＣＣコア回路１
３８に対してデータを転送し、エラー訂正をさせるため
にＲＡＭ１３７にアクセスしたり、エラー訂正が施され
たデータを得るためにＲＡＭ１３７にアクセスしたり、
または、ＳＢＣＤ回路１３４に対してＳＵＢを転送する
（ＩＤとＩＥＤをＲＡＭコントローラ１３５に出力す
る）信号である。
のバスアービトレーシヨン（調停）の様子を示すタイミ
ング図である。この図３８において、ＥＦＭＲＥＧ（図
３８（Ａ））は、ＥＦＭ＋復調回路１３１がＥＦＭ＋復
調データのＲＡＭ１３７への書き込みを要求する際に、
ＲＡＭコントローラ１３５に対して出力する信号であ
る。ＯＵＴＲＥＧ（図３８（Ｂ））は、ＯＣＴＬ回路１
３９が、ＥＣＣ処理が施されたデータのＲＡＭ１３７か
らの読み出しを要求する際に、ＲＡＭコントローラ１３
５に出力する信号である。また、ＥＣＣＲＥＧ（図３８
（Ｃ））は、ＥＣＣ制御回路１３６がＥＣＣコア回路１
３８に対してデータを転送し、エラー訂正をさせるため
にＲＡＭ１３７にアクセスしたり、エラー訂正が施され
たデータを得るためにＲＡＭ１３７にアクセスしたり、
または、ＳＢＣＤ回路１３４に対してＳＵＢを転送する
（ＩＤとＩＥＤをＲＡＭコントローラ１３５に出力す
る）信号である。
【０１６３】ＲＡＭコントローラ１３５は、これら３つ
の信号に対して優先順位（PriorityLevel）を予め設定
しており、これらの要求が同時になされた場合には、そ
の優先順位に従つて、ＲＡＭ１３７のアクセス権を認め
るＡＣＫ（認可）信号を順次出力する。ＥＦＭＡＣＫ
（図３８（Ｄ））、ＯＵＴＡＣＫ（図３８（Ｅ））、Ｅ
ＣＣＡＣＫ（図３８（Ｆ））は、それぞれ、ＥＦＭＲＥ
Ｇ、ＯＵＴＲＥＧ、または、ＥＣＣＲＥＧに対する認可
信号である。この実施例において、前述の優先順位は、
ＯＵＴＲＥＧ、ＥＦＭＲＥＧ、ＥＣＣＲＥＧの順とされ
ている。従つて、図３８に示すように、ＲＡＭコントロ
ーラ１３５は、この順位に従つて、ＲＥＧ信号に対する
ＡＣＫ信号を出力している。これらの信号は、システム
クロツクとしてのＣ１１Ｍ（図３８（Ｇ））に同期して
授受される。
の信号に対して優先順位（PriorityLevel）を予め設定
しており、これらの要求が同時になされた場合には、そ
の優先順位に従つて、ＲＡＭ１３７のアクセス権を認め
るＡＣＫ（認可）信号を順次出力する。ＥＦＭＡＣＫ
（図３８（Ｄ））、ＯＵＴＡＣＫ（図３８（Ｅ））、Ｅ
ＣＣＡＣＫ（図３８（Ｆ））は、それぞれ、ＥＦＭＲＥ
Ｇ、ＯＵＴＲＥＧ、または、ＥＣＣＲＥＧに対する認可
信号である。この実施例において、前述の優先順位は、
ＯＵＴＲＥＧ、ＥＦＭＲＥＧ、ＥＣＣＲＥＧの順とされ
ている。従つて、図３８に示すように、ＲＡＭコントロ
ーラ１３５は、この順位に従つて、ＲＥＧ信号に対する
ＡＣＫ信号を出力している。これらの信号は、システム
クロツクとしてのＣ１１Ｍ（図３８（Ｇ））に同期して
授受される。
【０１６４】このように、本実施例において、ＲＡＭ１
３７のアクセス権は、所定のサイクル毎にＥＦＭＲＥ
Ｇ、ＥＣＣＲＥＧ、ＯＵＴＲＥＧの何れか１つに対応し
て与えられる。しかし、このサイクルは、ＲＡＭ１３７
の構成、種類、または、アクセスのスピードに対応して
変更することも可能である。
３７のアクセス権は、所定のサイクル毎にＥＦＭＲＥ
Ｇ、ＥＣＣＲＥＧ、ＯＵＴＲＥＧの何れか１つに対応し
て与えられる。しかし、このサイクルは、ＲＡＭ１３７
の構成、種類、または、アクセスのスピードに対応して
変更することも可能である。
【０１６５】図３９は、１ＥＣＣブロツクのデータに対
してＰＩ１訂正、ＰＩ２訂正、およびＰＯ訂正を実行す
る場合に、ＲＡＭ１３７がアクセスされる回数を示して
いる。この図３９に示すように、ＰＩ１訂正、ＰＯ訂正
およびＰＩ２訂正を実行した場合に必要となるＲＡＭ１
３７のアクセスの回数は、１ＥＣＣブロツクあたり２１
４７１６回であり、１メインフレームの平均は１０３３
回となる。例えば、ＥＦＭ＋復調データの書き込み動作
時におけるＲＡＭ３７のアクセス回数は、１メインフレ
ームあたり１８２回であり、ＥＣＣの実行サイクル長は
２０８バイト（２０８メインフレーム）とされているの
で、３７８５６（＝１８２×２０８）回が１ブロツクあ
たりに必要なアクセス回数となる。このようにして各動
作について必要なアクセス回数を算出し、これらの合計
をとつたものが前述の値となる。
してＰＩ１訂正、ＰＩ２訂正、およびＰＯ訂正を実行す
る場合に、ＲＡＭ１３７がアクセスされる回数を示して
いる。この図３９に示すように、ＰＩ１訂正、ＰＯ訂正
およびＰＩ２訂正を実行した場合に必要となるＲＡＭ１
３７のアクセスの回数は、１ＥＣＣブロツクあたり２１
４７１６回であり、１メインフレームの平均は１０３３
回となる。例えば、ＥＦＭ＋復調データの書き込み動作
時におけるＲＡＭ３７のアクセス回数は、１メインフレ
ームあたり１８２回であり、ＥＣＣの実行サイクル長は
２０８バイト（２０８メインフレーム）とされているの
で、３７８５６（＝１８２×２０８）回が１ブロツクあ
たりに必要なアクセス回数となる。このようにして各動
作について必要なアクセス回数を算出し、これらの合計
をとつたものが前述の値となる。
【０１６６】図４０は、ＲＡＭ１３７からＯＣＴＬ回路
１３９を介してエラー訂正結果ＥＲのデータを出力する
タイミングを示すタイミング図である。この図は、図３
２（Ｅ）、図３３（Ｅ）、図３４（Ｅ）の１８２ＳＤＣ
Ｋの期間に先行する部分を、時間軸を拡大して示してい
る。この図において、ＳＤＣＫ（図４０（Ａ））はＥＲ
のデータをストリームデータとして出力する場合のクロ
ツク信号を示す。ＳＩＮＦ（図４０（Ｂ））はセクタ情
報ストローブ信号であり、セクタの先頭においてＳＩＮ
Ｆ＝Ｈとなると共に、転送されるデータがセクタ情報
（ＳＩ）であることを示す。ＥＳＴＢ（図４０（Ｃ））
は、エラー訂正結果ストローブ信号であり、ＥＳＴＢ＝
Ｈとなることによりエラー訂正結果ＥＲが転送されるこ
とを示す。なお、各ＰＩ行においてエラー訂正結果ＥＲ
は、ＰＩ１訂正、ＰＯ訂正、およびＰＩ２訂正のそれぞ
れに対して１バイトずつ割り当てられているので、合計
で３バイトとられる。これらのデータはＲＡＭ１３７
（図１８）に格納されている順序で出力されるので、エ
ラー訂正結果ＥＲのビツト５、６（図３７）を調べるこ
とにより、どの系列の結果（データ）であるのかを判定
することができる。また、ＰＯ訂正の結果が出力されな
いＰＩ行では、ＰＯ訂正の結果を出力するタイミングで
ＥＳＴＢ＝Ｌとされる。
１３９を介してエラー訂正結果ＥＲのデータを出力する
タイミングを示すタイミング図である。この図は、図３
２（Ｅ）、図３３（Ｅ）、図３４（Ｅ）の１８２ＳＤＣ
Ｋの期間に先行する部分を、時間軸を拡大して示してい
る。この図において、ＳＤＣＫ（図４０（Ａ））はＥＲ
のデータをストリームデータとして出力する場合のクロ
ツク信号を示す。ＳＩＮＦ（図４０（Ｂ））はセクタ情
報ストローブ信号であり、セクタの先頭においてＳＩＮ
Ｆ＝Ｈとなると共に、転送されるデータがセクタ情報
（ＳＩ）であることを示す。ＥＳＴＢ（図４０（Ｃ））
は、エラー訂正結果ストローブ信号であり、ＥＳＴＢ＝
Ｈとなることによりエラー訂正結果ＥＲが転送されるこ
とを示す。なお、各ＰＩ行においてエラー訂正結果ＥＲ
は、ＰＩ１訂正、ＰＯ訂正、およびＰＩ２訂正のそれぞ
れに対して１バイトずつ割り当てられているので、合計
で３バイトとられる。これらのデータはＲＡＭ１３７
（図１８）に格納されている順序で出力されるので、エ
ラー訂正結果ＥＲのビツト５、６（図３７）を調べるこ
とにより、どの系列の結果（データ）であるのかを判定
することができる。また、ＰＯ訂正の結果が出力されな
いＰＩ行では、ＰＯ訂正の結果を出力するタイミングで
ＥＳＴＢ＝Ｌとされる。
【０１６７】ＤＳＴＢ（図４０（Ｄ））は、信号ＳＤ
〔７：０〕（図４０（Ｅ））がメインデータであるとき
にＤＳＴＢ＝Ｈとされるデータストローブ信号である。
ＳＩＮＦ、ＥＳＴＢ、またはＤＳＴＢの３つの信号は、
ＯＣＴＬ回路１３９により生成される。なお、図４０
（Ｅ）に示すように、セクタ情報ＳＩとエラー訂正結果
ＥＲは、１８２ＳＤＣＫによりＰＩ行方向のデータを送
出する直前に出力される。
〔７：０〕（図４０（Ｅ））がメインデータであるとき
にＤＳＴＢ＝Ｈとされるデータストローブ信号である。
ＳＩＮＦ、ＥＳＴＢ、またはＤＳＴＢの３つの信号は、
ＯＣＴＬ回路１３９により生成される。なお、図４０
（Ｅ）に示すように、セクタ情報ＳＩとエラー訂正結果
ＥＲは、１８２ＳＤＣＫによりＰＩ行方向のデータを送
出する直前に出力される。
【０１６８】ＯＵＴＦ（補間フラグ）（図４０（Ｆ））
は、メインデータに対するエラーフラグであり、図３６
のＦＬＡＧ ＲＡＭ１３６Ｃに格納されているＰＩとＰ
Ｏの訂正不能フラグに基づき、エラーのあるメインデー
タに対して補間フラグで付加されて、出力されることに
なる。
は、メインデータに対するエラーフラグであり、図３６
のＦＬＡＧ ＲＡＭ１３６Ｃに格納されているＰＩとＰ
Ｏの訂正不能フラグに基づき、エラーのあるメインデー
タに対して補間フラグで付加されて、出力されることに
なる。
【０１６９】ＯＣＴＬ回路１３９は、デコードが終了し
たセクタのデータが、出力されるべきデータであるか否
かを、ＳＢＣＤ回路１３４が生成したセクタ情報のビツ
ト４、５（図２６）より判定する。セクタ情報のビツト
４、５は、図２６に示すように、エンドセクタとスター
トセクタとをそれぞれ示している。従つて、ＯＣＴＬ回
路１３９は、ビツト４＝０かつビツト５＝１であるセク
タのデータを、出力が指定された（出力されるべき）セ
クタのデータとして、出力する。
たセクタのデータが、出力されるべきデータであるか否
かを、ＳＢＣＤ回路１３４が生成したセクタ情報のビツ
ト４、５（図２６）より判定する。セクタ情報のビツト
４、５は、図２６に示すように、エンドセクタとスター
トセクタとをそれぞれ示している。従つて、ＯＣＴＬ回
路１３９は、ビツト４＝０かつビツト５＝１であるセク
タのデータを、出力が指定された（出力されるべき）セ
クタのデータとして、出力する。
【０１７０】また、ＯＣＴＬ回路１３９は、例えば、メ
インデータのエラーフラグの有無やＥＤＣの結果など
が、ホストＣＰＵ１４０により予め設定された条件を満
足するか否かも判定し、満足する場合、デコードデータ
を出力する。もし、設定された出力条件が満たされない
場合には、デコードデータの出力を停止し、ホストＣＰ
Ｕ１４０に異常を知らせる。
インデータのエラーフラグの有無やＥＤＣの結果など
が、ホストＣＰＵ１４０により予め設定された条件を満
足するか否かも判定し、満足する場合、デコードデータ
を出力する。もし、設定された出力条件が満たされない
場合には、デコードデータの出力を停止し、ホストＣＰ
Ｕ１４０に異常を知らせる。
【０１７１】データの出力条件は、例えば次のように設
定される。 （１）出力を指定されたセクタのデータである。 （２）ＥＣＣ結果からエラーが検出されない。 （３）メインデータにエラーフラグが全く付加されてい
ない。 出力条件がこのように設定された場合、これらの条件を
全て満足するデータが最終的に出力される。また、以上
の条件に拘らず、ホストＣＰＵ１４０により強制的に出
力を禁止することができる。
定される。 （１）出力を指定されたセクタのデータである。 （２）ＥＣＣ結果からエラーが検出されない。 （３）メインデータにエラーフラグが全く付加されてい
ない。 出力条件がこのように設定された場合、これらの条件を
全て満足するデータが最終的に出力される。また、以上
の条件に拘らず、ホストＣＰＵ１４０により強制的に出
力を禁止することができる。
【０１７２】（２−３）第２実施例の動作及び効果 以上の構成において、１８２ＭＷＲＱ期間内にＲＡＭ１
３７からＥＣＣコア回路１３８に転送されるデータ（Ｐ
Ｉ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ（図３２、図３３、
図３４））は、転送用クロツク（ＥＣＣＫ）に応じてＲ
ＡＭ１３７から読み出される。このとき各データ（ＰＩ
１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）の転送区間相互の間
にそれぞれ所定期間だけ転送用クロツク（ＥＣＣＫ）を
停止させることにより、当該停止期間においてはデータ
（ＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）の転送が停止
される。すなわち、各データ（ＰＩ１−Ｒ、ＰＯ−Ｒ及
びＰＩ２−Ｒ）の間には所定期間だけデータの転送が行
われない期間が形成される。
３７からＥＣＣコア回路１３８に転送されるデータ（Ｐ
Ｉ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ（図３２、図３３、
図３４））は、転送用クロツク（ＥＣＣＫ）に応じてＲ
ＡＭ１３７から読み出される。このとき各データ（ＰＩ
１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）の転送区間相互の間
にそれぞれ所定期間だけ転送用クロツク（ＥＣＣＫ）を
停止させることにより、当該停止期間においてはデータ
（ＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）の転送が停止
される。すなわち、各データ（ＰＩ１−Ｒ、ＰＯ−Ｒ及
びＰＩ２−Ｒ）の間には所定期間だけデータの転送が行
われない期間が形成される。
【０１７３】この期間において、ＥＲＲ ＦＩＦＯ（エ
ラーレジスタ）１３６Ｂ内のエラー位置情報及び訂正パ
ターンによつてＲＡＭ１３７内の対応するデータを読出
し、ＥＸ−ＯＲ回路１３６Ｄによつて排他的論理和演算
を実行することによつてエラー訂正を行い、当該訂正さ
れたデータを再びＲＡＭ１３７内に書き込むことによ
り、各データ（ＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）
に対して共通のＥＣＣコア回路１３８及びエラーレジス
タ（ＥＲＲ ＦＩＦＯ）１３６Ｂを設けるだけで、当該
ＥＣＣ処理を実行することができる。
ラーレジスタ）１３６Ｂ内のエラー位置情報及び訂正パ
ターンによつてＲＡＭ１３７内の対応するデータを読出
し、ＥＸ−ＯＲ回路１３６Ｄによつて排他的論理和演算
を実行することによつてエラー訂正を行い、当該訂正さ
れたデータを再びＲＡＭ１３７内に書き込むことによ
り、各データ（ＰＩ１−Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）
に対して共通のＥＣＣコア回路１３８及びエラーレジス
タ（ＥＲＲ ＦＩＦＯ）１３６Ｂを設けるだけで、当該
ＥＣＣ処理を実行することができる。
【０１７４】従つて従来のように、各データ（ＰＩ１−
Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）に対して個別にＥＣＣコ
ア回路１３８及びエラーレジスタ（ＥＲＲ ＦＩＦＯ）
１３６Ｂを設ける場合に比べて、データ復号装置の構成
を簡略化することができる。
Ｒ、ＰＯ−Ｒ及びＰＩ２−Ｒ）に対して個別にＥＣＣコ
ア回路１３８及びエラーレジスタ（ＥＲＲ ＦＩＦＯ）
１３６Ｂを設ける場合に比べて、データ復号装置の構成
を簡略化することができる。
【０１７５】また各データ（ＰＩ１−Ｒ、ＰＯ−Ｒ及び
ＰＩ２−Ｒ）を転送する場合として、例えば第１の１８
２ＭＷＲＱ期間内にＰＩ１−Ｒ及びＰＯ−Ｒを転送する
場合（図３３）、ＲＡＭコントローラ１３５はＥＣＣ制
御回路１３６を通じてＥＣＣコア回路１３８に対してＰ
Ｏ−Ｒの２列目の転送が終了したタイミングでＰＩ１の
エラー訂正（ＰＩ１−Ｗ）を実行する。そして第１の１
８２ＭＷＲＱ期間に続く第２の１８２ＭＷＲＱ期間内の
ＰＩ１−Ｒの転送が終了したタイミングで、第１の１８
２ＭＷＲＱ期間内に転送されたＰＯの１列目のエラー訂
正（ＰＯ−Ｗ）を実行し、さらに第２の１８２ＭＷＲＱ
期間内のＰＯ−Ｒの１列目の転送が終了したタイミング
で、第１の１８２ＭＷＲＱ期間内に転送されたＰＯの２
列目のエラー訂正（ＰＯ−Ｗ）を実行する。
ＰＩ２−Ｒ）を転送する場合として、例えば第１の１８
２ＭＷＲＱ期間内にＰＩ１−Ｒ及びＰＯ−Ｒを転送する
場合（図３３）、ＲＡＭコントローラ１３５はＥＣＣ制
御回路１３６を通じてＥＣＣコア回路１３８に対してＰ
Ｏ−Ｒの２列目の転送が終了したタイミングでＰＩ１の
エラー訂正（ＰＩ１−Ｗ）を実行する。そして第１の１
８２ＭＷＲＱ期間に続く第２の１８２ＭＷＲＱ期間内の
ＰＩ１−Ｒの転送が終了したタイミングで、第１の１８
２ＭＷＲＱ期間内に転送されたＰＯの１列目のエラー訂
正（ＰＯ−Ｗ）を実行し、さらに第２の１８２ＭＷＲＱ
期間内のＰＯ−Ｒの１列目の転送が終了したタイミング
で、第１の１８２ＭＷＲＱ期間内に転送されたＰＯの２
列目のエラー訂正（ＰＯ−Ｗ）を実行する。
【０１７６】従つてこれら複数の動作が同じタイミング
で行われることが回避され、この結果ＲＡＭコントロー
ラ１３５には、ＰＩ用のカウンタ（書込み及び読出し兼
用）とＰＯ用の読出し（転送用）カウンタ及びＰＯ用の
書込み（訂正用）カウンタとを設けるだけで良い。
で行われることが回避され、この結果ＲＡＭコントロー
ラ１３５には、ＰＩ用のカウンタ（書込み及び読出し兼
用）とＰＯ用の読出し（転送用）カウンタ及びＰＯ用の
書込み（訂正用）カウンタとを設けるだけで良い。
【０１７７】以上の構成によれば、エラー位置及び訂正
パターンを格納するレジスタ（ＥＲＲ ＦＩＦＯ）を１
符号系列分だけ設けるととももに、ＲＡＭコントローラ
１３５のカウンタを必要最低数とすることができること
により、データ再生装置の構成を一段と簡単にすること
ができる。
パターンを格納するレジスタ（ＥＲＲ ＦＩＦＯ）を１
符号系列分だけ設けるととももに、ＲＡＭコントローラ
１３５のカウンタを必要最低数とすることができること
により、データ再生装置の構成を一段と簡単にすること
ができる。
【０１７８】因みに、横（行）方向に対してＰＩ符号を
付加するとともに縦（列）方向にＰＯ符号を付加してＥ
ＣＣブロツクを構成したことにより、行方向にデータを
書き込むことができ、これにより例えば１フレーム（１
行目）及び２フレーム（２行目）に亘つてデータをジグ
ザグに書き込む場合に比べて、横１行分のデータが書き
込まれたタイミングでこれを転送することができ、ＥＣ
Ｃ処理時間を短縮化することができる。
付加するとともに縦（列）方向にＰＯ符号を付加してＥ
ＣＣブロツクを構成したことにより、行方向にデータを
書き込むことができ、これにより例えば１フレーム（１
行目）及び２フレーム（２行目）に亘つてデータをジグ
ザグに書き込む場合に比べて、横１行分のデータが書き
込まれたタイミングでこれを転送することができ、ＥＣ
Ｃ処理時間を短縮化することができる。
【０１７９】（２−４）他の実施例 なお上述の実施例においては、１８２ＭＷＲＱ期間内に
３回だけデータ転送を行う場合について述べたが、本発
明はこれに限らず、ＲＡＭ１３７に対するアクセス時間
を短縮することにより、４回以上の転送を行うことがで
きる。
３回だけデータ転送を行う場合について述べたが、本発
明はこれに限らず、ＲＡＭ１３７に対するアクセス時間
を短縮することにより、４回以上の転送を行うことがで
きる。
【０１８０】
【発明の効果】上述のように本発明によれば、復号する
符号化データをメモリより順次読み出して復号化手段に
より算出されるエラー位置及び訂正パターンをエラーレ
ジスタに記憶させておき、エラー位置に基づいて読み出
すメモリ内のデータとの間でエラー訂正を実行すると共
に、これらの処理を、復号化手段及びエラーレジスタを
第１及び第２の訂正符号系列について共通に用いて、実
行するようにしたことにより、復号化手段及びメモリを
各々簡略化し得るデータ復号装置及びその方法を実現し
得る。
符号化データをメモリより順次読み出して復号化手段に
より算出されるエラー位置及び訂正パターンをエラーレ
ジスタに記憶させておき、エラー位置に基づいて読み出
すメモリ内のデータとの間でエラー訂正を実行すると共
に、これらの処理を、復号化手段及びエラーレジスタを
第１及び第２の訂正符号系列について共通に用いて、実
行するようにしたことにより、復号化手段及びメモリを
各々簡略化し得るデータ復号装置及びその方法を実現し
得る。
【０１８１】
【図１】第１実施例のデータ再生装置の全体構成を示す
ブロツク図である。
ブロツク図である。
【図２】図１のＥＣＣ回路の構成を示すブロツク図であ
る。
る。
【図３】図１の復調回路、セクタ検出回路及びＥＣＣ回
路の接続の説明に供するブロツク図である。
路の接続の説明に供するブロツク図である。
【図４】図２のＲＡＭのアドレツシングの説明に供する
略線図である。
略線図である。
【図５】図２のＲＡＭの格納データの説明に供する略線
図である。
図である。
【図６】図２のＥＣＣ回路による復号処理の説明に供す
る略線図である。
る略線図である。
【図７】第１実施例によるデータ転送のタイミングの説
明に供する略線図である。
明に供する略線図である。
【図８】第１実施例によるエラー出力のタイミングの説
明に供する略線図である。
明に供する略線図である。
【図９】図２のＲＡＭに対するアクセスの説明に供する
略線図である。
略線図である。
【図１０】第１実施例によるＲＡＭに対するアクセスの
優先順位の説明に供する略線図である。
優先順位の説明に供する略線図である。
【図１１】第２実施例のセクタデータの構成を示す略線
図である。
図である。
【図１２】第２実施例のＥＣＣブロツクの構成を示す略
線図である。
線図である。
【図１３】第２実施例のＰＯパリテイ（外符号）のイン
ターリーブを示す略線図である。
ターリーブを示す略線図である。
【図１４】第２実施例のＥＦＭ変調前の32Ｋバイトブロ
ツクのデータ構成を示す略線図である。
ツクのデータ構成を示す略線図である。
【図１５】第２実施例の復調回路系の構成を示すブロツ
ク図である。
ク図である。
【図１６】第２実施例のＥＦＭ変調号の物理セクタの構
成を示す略線図である。
成を示す略線図である。
【図１７】第２実施例の各セクタのデータ構成を示す略
線図である。
線図である。
【図１８】第２実施例のＲＡＭへの格納状態の説明に供
する略線図である。
する略線図である。
【図１９】第２実施例のＥＦＭ復調出力のＲＡＭへの書
込み動作を示す信号波形図である。
込み動作を示す信号波形図である。
【図２０】第２実施例のロツク検出処理手順を示すフロ
ーチヤートである。
ーチヤートである。
【図２１】第２実施例のＳＣＳＹ信号の生成処理手順を
示すフローチヤートである。
示すフローチヤートである。
【図２２】第２実施例のmain-FMSY 信号の発生処理手順
を示すフローチヤートである。
を示すフローチヤートである。
【図２３】第２実施例のblock-top の検出動作の説明に
供する信号波形図である。
供する信号波形図である。
【図２４】第２実施例のblock-top の検出後の処理動作
の説明に供する信号波形図である。
の説明に供する信号波形図である。
【図２５】第２実施例のＳＵＢの転送動作の説明に供す
る信号波形図である。
る信号波形図である。
【図２６】第２実施例のセクタ情報の構成を示す略線図
である。
である。
【図２７】第２実施例のＩＥＤの連続正常検出判定処理
手順を示すフローチヤートである。
手順を示すフローチヤートである。
【図２８】第２実施例のＩＤ（アドレス）の連続判定処
理手順を示すフローチヤートである。
理手順を示すフローチヤートである。
【図２９】第２実施例のＳＡＬＫ生成処理手順を示すフ
ローチヤートである。
ローチヤートである。
【図３０】第２実施例のエラー訂正動作の説明に供する
信号波形図である。
信号波形図である。
【図３１】第２実施例のエラー訂正動作の説明に供する
信号波形図である。
信号波形図である。
【図３２】第２実施例のＥＣＣ処理の制御動作の説明に
供するタイミングチヤートである。
供するタイミングチヤートである。
【図３３】第２実施例のＥＣＣ処理の制御動作の説明に
供するタイミングチヤートである。
供するタイミングチヤートである。
【図３４】第２実施例のＥＣＣ処理の制御動作の説明に
供するタイミングチヤートである。
供するタイミングチヤートである。
【図３５】第２実施例のＥＣＣ処理のＲＡＭコントロー
ラの処理手順を示すフローチヤートである。
ラの処理手順を示すフローチヤートである。
【図３６】第２実施例のエラー訂正回路系の構成を示す
ブロツク図である。
ブロツク図である。
【図３７】第２実施例のエラー訂正結果を示す略線図で
ある。
ある。
【図３８】第２実施例のバスアービトレーシヨンの説明
に供する信号波形図である。
に供する信号波形図である。
【図３９】第２実施例の１ＥＣＣブロツク訂正における
ＲＡＭのアクセス回数を示す略線図である。
ＲＡＭのアクセス回数を示す略線図である。
【図４０】第２実施例のエラー訂正結果の出力の説明に
供する信号波形図である。
供する信号波形図である。
【図４１】従来のデータ再生装置を示すブロツク図であ
る。
る。
【図４２】図４１のＥＣＣ回路を示すブロツク図であ
る。
る。
【図４３】図４２のＥＣＣ回路によるデータ復号の説明
に供する略線図である。
に供する略線図である。
【図４４】図４２のＥＣＣ回路によるデータ復号の説明
に供する略線図である。
に供する略線図である。
【図４５】図４２のＥＣＣ回路によるデータ復号の説明
に供する略線図である。
に供する略線図である。
【図４６】図４２のＥＣＣ回路によるデータ復号の説明
に供する略線図である。
に供する略線図である。
【図４７】図４２のＲＡＭのアドレツシングの説明に供
する略線図である。
する略線図である。
【図４８】データ転送のタイミングの説明に供するタイ
ミングチヤートである。
ミングチヤートである。
１、４０……データ再生装置、２……デイスク、３……
ピツクアツプ、４……システムコントローラ、５、３５
……復調回路系、６……復調回路、７……セクタ検出回
路、８、５０……ＥＣＣ回路、９……トラツクジヤンプ
判定回路、１０……リングバツフアメモリ、１１……リ
ングバツフア制御回路、１３……多重化データ分離回
路、１４……ヘツダ分離回路、１５……分離回路制御回
路、１６……スイツチング回路、１７……ビデオコード
バツフア、１８……ビデオデコーダ、１９……オーデイ
オコードバツフア、２０……オーデイオデコーダ、２２
……トラツキングサーボ回路、２４、２６、２８、３
０、５１……ＲＡＭ、２５、２７、２９、５２……ＥＣ
Ｃデコーダ、４２……ＲＦ処理回路、４４、１３１……
ＥＦＭ＋復調回路、４６……ＣＬＶ制御回路、４８……
ＲＭＩＦ、５３……エラーレジスタ、５４……ＥＣＣ制
御部、５５……ＥＣＣ復号部、５６、１３９……ＯＣＴ
Ｌ、１３４……ＳＢＣＤ回路、１３５……ＲＡＭコント
ローラ、１３６……ＥＣＣ制御回路、１３７……ＲＡ
Ｍ、１３８……ＥＣＣコア回路、１３９……ＯＣＴＬ回
路、１４０……ホストＣＰＵ。
ピツクアツプ、４……システムコントローラ、５、３５
……復調回路系、６……復調回路、７……セクタ検出回
路、８、５０……ＥＣＣ回路、９……トラツクジヤンプ
判定回路、１０……リングバツフアメモリ、１１……リ
ングバツフア制御回路、１３……多重化データ分離回
路、１４……ヘツダ分離回路、１５……分離回路制御回
路、１６……スイツチング回路、１７……ビデオコード
バツフア、１８……ビデオデコーダ、１９……オーデイ
オコードバツフア、２０……オーデイオデコーダ、２２
……トラツキングサーボ回路、２４、２６、２８、３
０、５１……ＲＡＭ、２５、２７、２９、５２……ＥＣ
Ｃデコーダ、４２……ＲＦ処理回路、４４、１３１……
ＥＦＭ＋復調回路、４６……ＣＬＶ制御回路、４８……
ＲＭＩＦ、５３……エラーレジスタ、５４……ＥＣＣ制
御部、５５……ＥＣＣ復号部、５６、１３９……ＯＣＴ
Ｌ、１３４……ＳＢＣＤ回路、１３５……ＲＡＭコント
ローラ、１３６……ＥＣＣ制御回路、１３７……ＲＡ
Ｍ、１３８……ＥＣＣコア回路、１３９……ＯＣＴＬ回
路、１４０……ホストＣＰＵ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０４Ｎ 5/92 Ｈ０４Ｎ 5/92 Ｈ 7/24 7/13 Ａ (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G11B 20/00 H04N 5/00 H04N 7/00 H04L 1/00
Claims (18)
- 【請求項１】符号化データの行方向に誤り訂正内符号を
付加してなる第１の訂正符号系列とともに、列方向に誤
り訂正外符号を付加してなる第２の訂正符号系列を有す
る誤り訂正符号化された符号化データを復号するデータ
復号装置であつて、 上記符号化データを記憶するメモリと、 当該メモリより読み出された上記符号化データがエラー
訂正可能なとき、上記符号化データのエラー位置及びエ
ラーの訂正パターンを出力する復号化手段と、 上記エラー位置及び上記訂正パターンを記憶するエラー
レジスタと、 上記メモリより上記エラー位置に基づく上記符号化デー
タを順次読み出すとともに、当該符号化データと上記エ
ラーレジスタより読み出した上記訂正パターンとの間で
エラー訂正を実行することによつて上記復号化手段にお
いて上記符号化データを順次復号化させるようにした復
号化制御手段とを具え、上記復号化制御手段は、上記第
１の訂正符号系列及び上記第２の訂正符号系列の符号化
データを所定の順序で共通のデータ処理手段を用いて上
記メモリから読み出すと共に、上記復号化手段及び上記
エラーレジスタを共通に用いて上記所定の順序で読み出
された上記第１の訂正符号系列及び上記第２の訂正符号
系列について上記所定の順序で応動動作させることを特
徴とするデータ復号装置。 - 【請求項２】上記誤り訂正符号は、Ｃ１／Ｃ２畳み込み
・リードソロモン符号であることを特徴とする請求項１
に記載のデータ復号装置。 - 【請求項３】上記メモリは、フアーストインフアースト
アウト（ＦＩＦＯ）機能を有することを特徴とする請求
項１に記載のデータ復号装置。 - 【請求項４】上記復号化制御手段は、上記メモリからの
上記データの読み出し、及び上記復号化手段による上記
復号化を、それぞれ一定サイクル数のデータアクセスに
より実行させることを特徴とする請求項１に記載のデー
タ復号装置。 - 【請求項５】上記復号化制御手段は、第１に、 上記誤り訂正内符号が付加された上記行方向の
符号化データを行単位で第１のブロツク分だけエラー訂
正し、第２に、 上記誤り訂正外符号が付加された上記列方向の
符号化データを列単位で上記第１のブロツク分だけエラ
ー訂正し、第３に、 上記行単位で第１のブロツク分だけエラー訂正
された上記誤り訂正内符号が付加された上記行方向の符
号化データに対して行単位で再びエラー訂正することを
特徴とする請求項１に記載のデータ復号装置。 - 【請求項６】上記復号化制御手段は、 上記メモリから上記行方向の符号化データを１行分又は
上記列方向の符号化データを１列分だけ転送完了したと
き、当該タイミングにおいて上記エラーレジスタ内に格
納されている上記エラー位置及び上記エラーパターンに
基づくエラー訂正を実行することを特徴とする請求項１
に記載のデータ復号装置。 - 【請求項７】符号化データの行方向に誤り訂正内符号を
付加してなる第１の訂正符号系列とともに、列方向に誤
り訂正外符号を付加してなる第２の訂正符号系列を有す
る誤り訂正符号化された符号化データを復号するデータ
復号方法であつて、 上記符号化データを一旦メモリに記憶し、 上記メモリより読み出した上記符号化データがエラー訂
正可能なとき、復号化手段によつて上記符号化データの
エラー位置及びエラーの訂正パターンを出力し、 上記エラー位置及び上記訂正パターンをエラーレジスタ
に記憶し、復号化手段によつて、 上記メモリより上記エラー位置に
基づいた上記符号化データを順次読み出すとともに、当
該符号化データと上記訂正パターンとの間でエラー訂正
を実行することによつて上記符号化データを順次復号化
し、 上記復号化制御手段は、上記第１の訂正符号系列及び上
記第２の訂正符号系列の符号化データを所定の順序で共
通のデータ処理手段を用いて上記メモリから読み出すと
共に、上記復号化手段及び上記エラーレジスタを共通に
用いて上記所定の順序で読み出された上記第１の訂正符
号系列及び上記第２の訂正符号系列について上記所定の
順序で応動動作させる ことを特徴とするデータ復号方
法。 - 【請求項８】上記誤り訂正符号は、Ｃ１／Ｃ２畳み込み
・リードソロモン符号であることを特徴とする請求項７
に記載のデータ復号方法。 - 【請求項９】上記メモリに対してフアーストインフアー
ストアウト（ＦＩＦＯ）形式で書き込み及び読み出しす
ることを特徴とする請求項７に記載のデータ復号方法。 - 【請求項１０】上記復号化制御手段は、上記メモリに対
するアクセスの１リードフレームクロツク期間内におい
て、第１に上記第１の訂正符号系列を処理し、第２に上
記第２の訂正符号系列を処理し、第３に再度上記第１の
訂正符号系列を処理することを特徴とする請求項７に記
載のデータ復号方法。 - 【請求項１１】上記データ復号方法は、 上記誤り訂正内符号が付加された上記行方向の符号化デ
ータを行単位で第１ブロツク分だけエラー訂正し、 上記誤り訂正外符号が付加された上記列方向の符号化デ
ータを列単位で上記第１のブロツク分だけエラー訂正
し、 上記行単位で上記第１のブロツク分だけエラー訂正され
た上記誤り訂正内符号が付加された上記行方向の符号化
データに対して行単位で再びエラー訂正することを特徴
とする請求項７に記載のデータ復号方法。 - 【請求項１２】上記メモリから上記行方向の符号化デー
タを１行分又は上記列方向の符号化データを１列分だけ
転送完了したとき、当該タイミングにおいて上記エラー
レジスタ内に格納されている上記エラー位置及び上記エ
ラーパターンに基づくエラー訂正を実行することを特徴
とする請求項７に記載のデータ復号方法。 - 【請求項１３】上記誤り訂正外符号は、第１の行方向の
符号化データ及び第２の行方向の符号化データ間にイン
タリーブされてなることを特徴とする請求項７に記載の
データ復号方法。 - 【請求項１４】上記データ復号方法は、圧縮符号化され
てなる動画像データを復号することを特徴する請求項７
に記載のデータ復号方法。 - 【請求項１５】符号化データの行方向に誤り訂正内符号
を付加してなる第１の訂正符号系列とともに、列方向に
誤り訂正外符号を付加してなる第２の訂正符号系列を有
する画像信号、及び又は音声信号を再生するデータ再生
装置であつて、 符号化データを記憶するメモリと、当該メモリより読み
出された上記符号化データがエラー訂正可能なとき、上
記符号化データのエラー位置及びエラーの訂正パターン
を出力する復号化手段と、上記エラー位置及び上記訂正
パターンを記憶するエラーレジスタと、上記メモリより
上記エラー位置に基づく上記符号化データを順次読み出
すとともに、当該符号化データと上記エラーレジスタよ
り読み出した上記訂正パターンとの間でエラー訂正を実
行することによつて上記符号化データを順次復号化させ
るようにした復号化制御手段とを有するデータ復号装置
を具え、 上記復号化制御手段は、上記第１の訂正符号系列及び上
記第２の訂正符号系列の符号化データを所定の順序で共
通のデータ処理手段を用いて上記メモリから読み出すと
共に、上記復号化手段及び上記エラーレジスタを共通に
用いて上記所定の順序で読み出された上記第１の訂正符
号系列及び上記第２の訂正符号系列を上記所定の順序で
応動動作させる ことを特徴とするデータ再生装置。 - 【請求項１６】上記誤り訂正符号は、Ｃ１／Ｃ２畳み込
み・リードソロモン符号であることを特徴とする請求項
１５に記載のデータ再生装置。 - 【請求項１７】上記復号化制御手段は、 上記誤り訂正内符号が付加された上記行方向の符号化デ
ータを行単位で第１のブロツク分だけエラー訂正し、 上記誤り訂正外符号が付加された上記列方向の符号化デ
ータを列単位で上記第１のブロツク分だけエラー訂正
し、 上記行単位で第１のブロツク分だけエラー訂正された上
記誤り訂正内符号が付加された上記行方向の符号化デー
タに対して行単位で再びエラー訂正することを特徴とす
る請求項１５に記載のデータ再生装置。 - 【請求項１８】上記復号化制御手段は、 上記メモリから上記行方向の符号化データを１行分又は
上記列方向の符号化データを１列分だけ転送完了したと
き、当該タイミングにおいて上記エラーレジスタ内に格
納されている上記エラー位置及び上記エラーの訂正パタ
ーンに基づくエラー訂正を実行することを特徴とする請
求項１５に記載のデータ再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30697196A JP3305966B2 (ja) | 1995-12-25 | 1996-10-31 | データ復号装置及びその方法並びにデータ再生装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-351630 | 1995-12-25 | ||
| JP35163095 | 1995-12-25 | ||
| JP30697196A JP3305966B2 (ja) | 1995-12-25 | 1996-10-31 | データ復号装置及びその方法並びにデータ再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09238085A JPH09238085A (ja) | 1997-09-09 |
| JP3305966B2 true JP3305966B2 (ja) | 2002-07-24 |
Family
ID=18418558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30697196A Expired - Fee Related JP3305966B2 (ja) | 1995-12-25 | 1996-10-31 | データ復号装置及びその方法並びにデータ再生装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5901159A (ja) |
| EP (1) | EP0782138B1 (ja) |
| JP (1) | JP3305966B2 (ja) |
| KR (1) | KR100449931B1 (ja) |
| CN (1) | CN1127085C (ja) |
| DE (1) | DE69622360T2 (ja) |
| MY (1) | MY115663A (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6173429B1 (en) * | 1997-03-14 | 2001-01-09 | Harris Corporation | Apparatus for providing error correction data in a digital data transfer system |
| JP3042607B2 (ja) * | 1997-06-13 | 2000-05-15 | 日本電気株式会社 | 同期検出回路 |
| JP3488603B2 (ja) * | 1997-09-16 | 2004-01-19 | 株式会社東芝 | 電子透かしを利用したコピープロテクトシステム |
| US6671292B1 (en) * | 1999-06-25 | 2003-12-30 | Telefonaktiebolaget Lm Ericsson (Publ) | Method and system for adaptive voice buffering |
| KR100611955B1 (ko) * | 1999-07-20 | 2006-08-11 | 삼성전자주식회사 | 스크램블러 |
| KR100685360B1 (ko) * | 2000-01-31 | 2007-02-22 | 산요덴키가부시키가이샤 | 회로 규모를 억제하며 고속의 오류 정정을 행하는 것이 가능한 오류 정정 장치 및 복호 장치 |
| KR100378181B1 (ko) | 2000-06-09 | 2003-03-29 | 삼성전자주식회사 | Ｅｆｍ/ｅｆｍ+ 디코딩에 의해 검출된 에러위치를 이용한ｃ1/ｐｉ 워드의 에러정정 방법 및 장치 |
| EP1233523A1 (en) * | 2001-02-16 | 2002-08-21 | Deutsche Thomson-Brandt Gmbh | Method and apparatus for decoding error correction code |
| TWI227869B (en) * | 2002-11-04 | 2005-02-11 | Mediatek Inc | Data coding method and system |
| JP3708064B2 (ja) | 2002-05-31 | 2005-10-19 | 株式会社東芝 | ディスク記憶装置、ディスクコントローラ及び同装置に適用するエラー訂正方法 |
| EP1388944A1 (en) * | 2002-08-10 | 2004-02-11 | Deutsche Thomson-Brandt Gmbh | Cross interleave reed-solomon code correction |
| US7055082B2 (en) | 2002-10-29 | 2006-05-30 | Victor Company Of Japan, Ltd. | Information recording and reproducing apparatus |
| US7904786B2 (en) * | 2003-03-06 | 2011-03-08 | Hewlett-Packard Development Company, L.P. | Assisted memory system |
| CN100399452C (zh) * | 2003-10-31 | 2008-07-02 | 仁宝电脑工业股份有限公司 | 资料读取及判别的方法与装置 |
| US7444581B2 (en) * | 2003-11-04 | 2008-10-28 | Texas Instruments Incorporated | Error handling of storage device data in real time systems |
| KR100578030B1 (ko) * | 2004-04-27 | 2006-05-22 | 충북대학교 산학협력단 | 정치식 원적외선 건조기 |
| DE102004036383B4 (de) * | 2004-07-27 | 2006-06-14 | Siemens Ag | Codier-und Decodierverfahren , sowie Codier- und Decodiervorrichtungen |
| KR100688534B1 (ko) * | 2005-01-26 | 2007-03-02 | 삼성전자주식회사 | 변조 코드의 부호화 및 복호화방법 및 장치 |
| US7370261B2 (en) * | 2005-05-09 | 2008-05-06 | International Business Machines Corporation | Convolution-encoded raid with trellis-decode-rebuild |
| US7613983B2 (en) * | 2005-06-24 | 2009-11-03 | Kabushiki Kaisha Toshiba | Error correction device of optical disk unit |
| US7949927B2 (en) | 2006-11-14 | 2011-05-24 | Samsung Electronics Co., Ltd. | Error correction method and apparatus for predetermined error patterns |
| CN101312349B (zh) * | 2007-05-26 | 2010-08-25 | 华为技术有限公司 | 信息块编码及同步检测的方法和装置 |
| WO2010134328A1 (ja) * | 2009-05-21 | 2010-11-25 | パナソニック株式会社 | 光ディスク再生装置、光ディスク再生方法、再生処理装置及び再生処理方法 |
| JP2011065599A (ja) * | 2009-09-18 | 2011-03-31 | Toshiba Corp | メモリシステムおよびメモリシステムの制御方法 |
| JP5586448B2 (ja) * | 2010-12-20 | 2014-09-10 | 三菱電機株式会社 | 光伝送装置 |
| US8484542B2 (en) | 2011-02-08 | 2013-07-09 | Sandisk Technologies Inc. | Data recovery using additional error correction coding data |
| US20150067444A1 (en) * | 2013-09-04 | 2015-03-05 | Kabushiki Kaisha Toshiba | Semiconductor storage device and memory system |
| JP6028709B2 (ja) * | 2013-10-18 | 2016-11-16 | ソニー株式会社 | 記憶制御装置、記憶装置、情報処理システムおよびその記憶制御方法 |
| CN105472390B (zh) * | 2015-12-25 | 2018-05-25 | 福州瑞芯微电子股份有限公司 | 一种视频解码方法和系统 |
| US10372531B2 (en) * | 2017-01-05 | 2019-08-06 | Texas Instruments Incorporated | Error-correcting code memory |
| US10795759B2 (en) * | 2018-09-10 | 2020-10-06 | Micron Technology, Inc. | Apparatuses and methods for error correction coding and data bus inversion for semiconductor memories |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4646303A (en) * | 1983-10-05 | 1987-02-24 | Nippon Gakki Seizo Kabushiki Kaisha | Data error detection and correction circuit |
| JPH07107782B2 (ja) * | 1986-02-28 | 1995-11-15 | ソニー株式会社 | ディジタルテープレコーダ |
| NL8601437A (nl) * | 1986-06-04 | 1988-01-04 | Philips Nv | Sequentiele bufferinrichting. |
| JPS6356022A (ja) * | 1986-08-26 | 1988-03-10 | Victor Co Of Japan Ltd | デイジタル記録再生装置 |
| JP2649038B2 (ja) * | 1986-11-05 | 1997-09-03 | 日立電子エンジニアリング株式会社 | 光デイスク検査装置 |
| US4845714A (en) * | 1987-06-08 | 1989-07-04 | Exabyte Corporation | Multiple pass error correction process and apparatus for product codes |
| US5068855A (en) * | 1988-07-18 | 1991-11-26 | Canon Kabushiki Kaisha | Error correcting method and apparatus |
| JPH02132683A (ja) * | 1988-11-11 | 1990-05-22 | Matsushita Electric Ind Co Ltd | ディスク再生装置 |
| US5255272A (en) * | 1991-02-25 | 1993-10-19 | Storage Technology Corporation | Predictive tape drive error correction apparatus |
| DE69325415T2 (de) * | 1992-05-18 | 1999-11-25 | Canon K.K., Tokio/Tokyo | Datenverarbeitungsvorrichtung |
| JPH06111495A (ja) * | 1992-09-30 | 1994-04-22 | Sony Corp | データ再生装置 |
| JP2821324B2 (ja) * | 1992-11-04 | 1998-11-05 | 三菱電機株式会社 | 誤り訂正回路 |
| JP3555664B2 (ja) * | 1993-09-29 | 2004-08-18 | ソニー株式会社 | データ再生方法及びデータ再生装置 |
| JPH0798890A (ja) * | 1993-09-30 | 1995-04-11 | Sony Corp | 光ディスク記録媒体、光ディスク記録方法及び光ディスク再生装置 |
| JP3336092B2 (ja) * | 1993-09-30 | 2002-10-21 | 株式会社デノン | 再生装置 |
| KR950010768B1 (ko) * | 1993-10-20 | 1995-09-22 | 주식회사 Lg전자 | 에러 정정 코드 복호 장치 및 그 방법 |
| JP3154607B2 (ja) * | 1993-12-28 | 2001-04-09 | 三菱電機株式会社 | 誤り訂正復号装置及び誤り訂正復号方法 |
| JPH07311950A (ja) * | 1994-03-19 | 1995-11-28 | Sony Corp | 光ディスク記録媒体、光ディスク記録方法、光ディスク記録装置、及び光ディスク再生装置 |
| EP0674316B1 (en) * | 1994-03-19 | 2006-05-31 | Sony Corporation | Optical disk and method and apparatus for recording and then playing information back from that disk |
| JP3328093B2 (ja) * | 1994-07-12 | 2002-09-24 | 三菱電機株式会社 | エラー訂正装置 |
-
1996
- 1996-10-31 JP JP30697196A patent/JP3305966B2/ja not_active Expired - Fee Related
- 1996-12-19 US US08/769,878 patent/US5901159A/en not_active Expired - Lifetime
- 1996-12-23 MY MYPI9605436 patent/MY115663A/en unknown
- 1996-12-24 EP EP19960309545 patent/EP0782138B1/en not_active Expired - Lifetime
- 1996-12-24 DE DE69622360T patent/DE69622360T2/de not_active Expired - Lifetime
- 1996-12-25 CN CN96123854A patent/CN1127085C/zh not_active Expired - Fee Related
- 1996-12-26 KR KR1019960081375A patent/KR100449931B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0782138A2 (en) | 1997-07-02 |
| CN1167981A (zh) | 1997-12-17 |
| MY115663A (en) | 2003-08-30 |
| KR100449931B1 (ko) | 2004-12-04 |
| EP0782138B1 (en) | 2002-07-17 |
| EP0782138A3 (en) | 1999-06-30 |
| KR970055617A (ko) | 1997-07-31 |
| JPH09238085A (ja) | 1997-09-09 |
| US5901159A (en) | 1999-05-04 |
| DE69622360D1 (de) | 2002-08-22 |
| CN1127085C (zh) | 2003-11-05 |
| DE69622360T2 (de) | 2003-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3305966B2 (ja) | データ復号装置及びその方法並びにデータ再生装置 | |
| KR100496211B1 (ko) | 데이터복호장치및그방법및데이터재생장치 | |
| US5793724A (en) | Optical disk error-correcting code system correlating error correction with sector address | |
| AU697039B2 (en) | Data reproduction apparatus and data storage | |
| JP3562544B2 (ja) | 復号化装置および復号化方法 | |
| US6965725B1 (en) | Data reproduction apparatus and method | |
| JP4066576B2 (ja) | データ再生装置及び方法 | |
| JP3672139B2 (ja) | データ復号装置及びその方法並びにデータ再生装置 | |
| JP4140344B2 (ja) | 復号化装置及びコンピュータプログラム | |
| JPH11177581A (ja) | データ送信装置，データ受信装置およびデータ記録装置 | |
| JP3564910B2 (ja) | データ再生装置及びデータ再生方法 | |
| JPH09265730A (ja) | データ再生装置、再生方法 | |
| JP3700885B2 (ja) | データ復号装置及びその方法並びにデータ再生装置 | |
| JPH09266564A (ja) | データ復号装置及びその方法並びにデータ再生装置 | |
| JP3759992B2 (ja) | 記録情報再生装置 | |
| KR19980066264A (ko) | 데이터 디코딩 장치와 방법 및 데이터 재생 장치 | |
| CA2385422C (en) | Data reproduction apparatus and data storage medium | |
| AU708660B2 (en) | Data reproducing device and data recording medium | |
| JP3978732B2 (ja) | データ再生装置及び方法 | |
| JP2003203420A (ja) | デジタル情報記録再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100510 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110510 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120510 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130510 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |