JP3302202B2 - 表示制御装置 - Google Patents
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Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
- G09G5/006—Details of the interface to the display terminal
- G09G5/008—Clock recovery
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2059—Display of intermediate tones using error diffusion
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Description
【０００１】
【産業上の利用分野】本発明は表示制御装置、特に、あ
る基準となる信号の周波数を基に、逓倍の周波数を生成
し表示制御を行う表示制御装置に関するものである。
る基準となる信号の周波数を基に、逓倍の周波数を生成
し表示制御を行う表示制御装置に関するものである。
【０００２】
【従来の技術】従来、ある基準信号となる周波数から、
逓倍の周波数を生成するために、基準信号の周波数及び
位相を追尾してなぞっていくＡＦＣ自動周波数制御ルー
プそしてＡＰＣ自動位相制御ループであるＰＬＬ（Ｐｈ
ａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を用いて行ってい
る。このＰＬＬは、一般に、位相差検出器、ローパスフ
ィルタ（ＬＰＦ）、電圧制御発信器（ＶＣＯ）で構成さ
れ、ここでのＰＬＬは、更に分周器が備わっている。
逓倍の周波数を生成するために、基準信号の周波数及び
位相を追尾してなぞっていくＡＦＣ自動周波数制御ルー
プそしてＡＰＣ自動位相制御ループであるＰＬＬ（Ｐｈ
ａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を用いて行ってい
る。このＰＬＬは、一般に、位相差検出器、ローパスフ
ィルタ（ＬＰＦ）、電圧制御発信器（ＶＣＯ）で構成さ
れ、ここでのＰＬＬは、更に分周器が備わっている。
【０００３】通常、ＶＣＯ出力信号を所定の分周パラメ
ータで分周し、この分周結果と基準信号を位相比較し、
基準信号変動を追尾していくことで基準信号に位相ロッ
クした安定な逓倍周波数を生成している。
ータで分周し、この分周結果と基準信号を位相比較し、
基準信号変動を追尾していくことで基準信号に位相ロッ
クした安定な逓倍周波数を生成している。
【０００４】このようなＰＬＬ機能を利用して、水平同
期信号をＰＬＬへの基準信号として、入力ビデオ信号源
のドットクロックを再生している。
期信号をＰＬＬへの基準信号として、入力ビデオ信号源
のドットクロックを再生している。
【０００５】
【発明が解決しようとしている問題点】しかしながら、
水平同期信号内に異なる周波数が１部分、又は複数の部
分に存在する時には、分周パラメータが一つ（一定）で
あるため、水平同期信号に対して、追従不能となり、不
安定な周波数、そして、不安定な位相ロック（ジッタ
大）のドットクロック再生となる欠点があった。
水平同期信号内に異なる周波数が１部分、又は複数の部
分に存在する時には、分周パラメータが一つ（一定）で
あるため、水平同期信号に対して、追従不能となり、不
安定な周波数、そして、不安定な位相ロック（ジッタ
大）のドットクロック再生となる欠点があった。
【０００６】本発明の目的は、基準信号内に複数の周波
数が存在しても、ＰＬＬを位相ロックさせて安定にドッ
トクロックを再生する表示制御装置を提供するものであ
る。
数が存在しても、ＰＬＬを位相ロックさせて安定にドッ
トクロックを再生する表示制御装置を提供するものであ
る。
【０００７】
【問題点を解決するための手段及び作用】本発明の表示
制御装置は、周期的に第１の周波数と第２の周波数とに
切り換わる第１の同期信号から、映像信号に対応したド
ットクロックを生成し、該ドットクロックにより前記映
像信号のサンプリングを行うことにより表示制御を行う
表示制御装置において、前記第１の同期信号と分周信号
との位相差を検知して電圧量に変換する比較手段と、前
記電圧量に基づき、直流電圧を発生する直流電圧発生手
段と、前記直流電圧に基づき、前記ドットクロックを生
成するクロック生成手段と、第１の分周パラメータと第
２の分周パラメータが格納された格納手段と、前記第１
の同期信号をカウントするカウント手段と、前記カウン
ト手段のカウント値が所定の値に達する迄は、前記第１
の分周パラメータを選択し、前記カウント値が所定の値
に達した場合は、前記第２の分周パラメータを選択する
選択手段と、前記選択手段で選択された前記第１の分周
パラメータ又は第２の分周パラメータの何れかの分周パ
ラメータと前記ドットクロックとから前記分周信号を生
成する分周信号生成手段とを備え、前記第１の同期信号
の周波数の切り換えに拘らず所定の周波数のドットクロ
ックを生成する。
制御装置は、周期的に第１の周波数と第２の周波数とに
切り換わる第１の同期信号から、映像信号に対応したド
ットクロックを生成し、該ドットクロックにより前記映
像信号のサンプリングを行うことにより表示制御を行う
表示制御装置において、前記第１の同期信号と分周信号
との位相差を検知して電圧量に変換する比較手段と、前
記電圧量に基づき、直流電圧を発生する直流電圧発生手
段と、前記直流電圧に基づき、前記ドットクロックを生
成するクロック生成手段と、第１の分周パラメータと第
２の分周パラメータが格納された格納手段と、前記第１
の同期信号をカウントするカウント手段と、前記カウン
ト手段のカウント値が所定の値に達する迄は、前記第１
の分周パラメータを選択し、前記カウント値が所定の値
に達した場合は、前記第２の分周パラメータを選択する
選択手段と、前記選択手段で選択された前記第１の分周
パラメータ又は第２の分周パラメータの何れかの分周パ
ラメータと前記ドットクロックとから前記分周信号を生
成する分周信号生成手段とを備え、前記第１の同期信号
の周波数の切り換えに拘らず所定の周波数のドットクロ
ックを生成する。
【０００８】また、本発明の表示制御装置は、周期的に
第１の周波数と第２の周波数とに切り換わる第１の同期
信号と分周信号との位相差を検出して電圧量に変換する
比較手段と、前記電圧量に基づき、直流電圧を発生する
直流電圧発生手段と、前記直流電圧に基づき、ドットク
ロックを生成するクロック生成手段と、第１の分周パラ
メータと第２の分周パラメータとが格納された格納手段
と、前記第１の同期信号をカウントするカウント手段
と、前記カウント手段のカウント値が所定の所定の値に
達するまでは、前記第１の分周パラメータを選択し、前
記カウント値が所定の値に達した場合は、前記第２の分
周パラメータを選択する選択手段と、前記選択手段で選
択された前記第１の分周パラメータ又は前記第２の分周
パラメータの何れかの分周パラメータと前記ドットクロ
ックとから前記分周信号を生成する分周信号生成手段
と、前記ドットクロックに基づき、外部から供給される
画像信号をアナログーディジタル変換を行い表示データ
を生成する変換手段と、該変換部で変換された表示デー
タを格納するデータ格納手段と、該データ格納手段に格
納された表示データを表示する表示手段とを備え、前記
第１の同期信号の周波数の切り換えに拘らず所定の周波
数のドットクロックを生成する。
第１の周波数と第２の周波数とに切り換わる第１の同期
信号と分周信号との位相差を検出して電圧量に変換する
比較手段と、前記電圧量に基づき、直流電圧を発生する
直流電圧発生手段と、前記直流電圧に基づき、ドットク
ロックを生成するクロック生成手段と、第１の分周パラ
メータと第２の分周パラメータとが格納された格納手段
と、前記第１の同期信号をカウントするカウント手段
と、前記カウント手段のカウント値が所定の所定の値に
達するまでは、前記第１の分周パラメータを選択し、前
記カウント値が所定の値に達した場合は、前記第２の分
周パラメータを選択する選択手段と、前記選択手段で選
択された前記第１の分周パラメータ又は前記第２の分周
パラメータの何れかの分周パラメータと前記ドットクロ
ックとから前記分周信号を生成する分周信号生成手段
と、前記ドットクロックに基づき、外部から供給される
画像信号をアナログーディジタル変換を行い表示データ
を生成する変換手段と、該変換部で変換された表示デー
タを格納するデータ格納手段と、該データ格納手段に格
納された表示データを表示する表示手段とを備え、前記
第１の同期信号の周波数の切り換えに拘らず所定の周波
数のドットクロックを生成する。
【０００９】上記構成により、第１の同期信号の周波数
の変更に対応したドットクロックを生成する。
の変更に対応したドットクロックを生成する。
【００１０】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【００１１】図１は、本発明にかかる表示制御装置を有
する情報処理システムの一実施例のブロック図である。
する情報処理システムの一実施例のブロック図である。
【００１２】図において、１は本発明にかかる表示制御
装置である。２は表示制御装置１の情報供給源である、
例えばパソコン、ワークステーション等からなるコンピ
ュ−タである。３は、画像情報を表示させる表示パネル
ユニットである。表示パネルユニット３内には、表示パ
ネルを駆動する駆動回路、駆動をパネルにとって最適な
状態で駆動制御するための制御回路、パネル用バックラ
イト、電源等を含む。４はＣＲＴ信号受信部であり、コ
ンピュ−タ２から出力されるＣＲＴ用信号（画像信号、
同期信号）を受信し、次段の各処理部に適した信号に変
換する。
装置である。２は表示制御装置１の情報供給源である、
例えばパソコン、ワークステーション等からなるコンピ
ュ−タである。３は、画像情報を表示させる表示パネル
ユニットである。表示パネルユニット３内には、表示パ
ネルを駆動する駆動回路、駆動をパネルにとって最適な
状態で駆動制御するための制御回路、パネル用バックラ
イト、電源等を含む。４はＣＲＴ信号受信部であり、コ
ンピュ−タ２から出力されるＣＲＴ用信号（画像信号、
同期信号）を受信し、次段の各処理部に適した信号に変
換する。
【００１３】一般的なコンピュ−タのＣＲＴ信号はアナ
ログビデオ信号であるため、ＣＲＴ信号受信部４の内部
はＡ／Ｄ変換部とＡ／Ｄ変換のためのサンプリングクロ
ック発生のためのＰＬＬ回路部及び同期信号受信部とか
ら成っている。５は疑似中間調処理部であり、ＣＲＴ信
号受信部４において、ディジタル信号に変換された画像
情報を２値または多値疑似中間調処理を行う。ここで、
２値または多値疑似中間調の処理方法としては、以下の
ようなものを用いる。
ログビデオ信号であるため、ＣＲＴ信号受信部４の内部
はＡ／Ｄ変換部とＡ／Ｄ変換のためのサンプリングクロ
ック発生のためのＰＬＬ回路部及び同期信号受信部とか
ら成っている。５は疑似中間調処理部であり、ＣＲＴ信
号受信部４において、ディジタル信号に変換された画像
情報を２値または多値疑似中間調処理を行う。ここで、
２値または多値疑似中間調の処理方法としては、以下の
ようなものを用いる。
【００１４】＜誤差拡散法＞注目画素の周辺画素（注目
画素を処理する以前の画素）を、２値または多値化した
時に生じる２値または多値化誤差に重み付けを行った
後、その値を注目画素に加えて一定閾値にて２値化処理
する方法。
画素を処理する以前の画素）を、２値または多値化した
時に生じる２値または多値化誤差に重み付けを行った
後、その値を注目画素に加えて一定閾値にて２値化処理
する方法。
【００１５】＜平均濃度保存法＞前述の誤差拡散法にお
いて２値化閾値を一定ではなく、注目画素近傍の既に２
値化されたデータから得られる重み付き平均値によって
閾値を決め、画素の状態により閾値を可変できる方法。
いて２値化閾値を一定ではなく、注目画素近傍の既に２
値化されたデータから得られる重み付き平均値によって
閾値を決め、画素の状態により閾値を可変できる方法。
【００１６】これらの少なくとも１つの方法により、疑
似中間調処理を行うことができる。
似中間調処理を行うことができる。
【００１７】また、上記複数の方法を実行する手段を備
え、ユーザーの選択により、切り替えるようにしてもよ
い。
え、ユーザーの選択により、切り替えるようにしてもよ
い。
【００１８】６は像域分離部（単純２値化処理を含む）
であり、ＣＲＴ信号受信部４から送られてくる画像情報
の中から、文字や細線等の２値化中間調処理を行わない
ほうが良いものを分離する。また、２値化中間調処理を
行わない場合に、単純２値化処理を行う処理部を含んで
いる。像域分離部６で行われる像域分離の方法の例を以
下に示す。
であり、ＣＲＴ信号受信部４から送られてくる画像情報
の中から、文字や細線等の２値化中間調処理を行わない
ほうが良いものを分離する。また、２値化中間調処理を
行わない場合に、単純２値化処理を行う処理部を含んで
いる。像域分離部６で行われる像域分離の方法の例を以
下に示す。
【００１９】＜輝度判別分離方法＞分離する手段とし
て、ＣＲＴ画像信号の輝度値の大きさにより分離する方
法である。一般に、コンピュ−タ等の文字や細線等は画
面上重要な情報であるため、その輝度は比較的に高くな
っている。そこで、ＣＲＴ画像信号の中から輝度の高い
ものを識別し、分離を行う方法である。
て、ＣＲＴ画像信号の輝度値の大きさにより分離する方
法である。一般に、コンピュ−タ等の文字や細線等は画
面上重要な情報であるため、その輝度は比較的に高くな
っている。そこで、ＣＲＴ画像信号の中から輝度の高い
ものを識別し、分離を行う方法である。
【００２０】７は合成部（切り替え優先付き）であり、
疑似中間調処理部５で得られたデータと像域分離部６で
得られた単純２値化データを重ね合わせる部分である。
像域分離部６で判別した部分の画像情報は優先的に単純
２値化を行う。また、ユーザによりこの優先機能の実施
を切り替えることができる。
疑似中間調処理部５で得られたデータと像域分離部６で
得られた単純２値化データを重ね合わせる部分である。
像域分離部６で判別した部分の画像情報は優先的に単純
２値化を行う。また、ユーザによりこの優先機能の実施
を切り替えることができる。
【００２１】８は圧縮部であり、合成部７で２値疑似中
間調処理された２値データをフレームメモリ１１に蓄え
る際に、フレームメモリの容量を少なくするために２値
データの情報を圧縮する。
間調処理された２値データをフレームメモリ１１に蓄え
る際に、フレームメモリの容量を少なくするために２値
データの情報を圧縮する。
【００２２】９は伸長部であり、フレームメモリ１１に
格納された１フレーム分の２値データを伸長する。
格納された１フレーム分の２値データを伸長する。
【００２３】１０は、部分書き込み制御部であり、メモ
リ性を有する表示パネルユニット（例えば、強誘電性液
晶を用いた表示パネル）３において、フレーム内の画像
データで書き変わった部分を検出し、書き変わった部分
のデータを優先的に表示パネルユニット３に出力する。
この機能により書き変わった部分を優先的に描画するこ
とができる。
リ性を有する表示パネルユニット（例えば、強誘電性液
晶を用いた表示パネル）３において、フレーム内の画像
データで書き変わった部分を検出し、書き変わった部分
のデータを優先的に表示パネルユニット３に出力する。
この機能により書き変わった部分を優先的に描画するこ
とができる。
【００２４】１１はフレームメモリであり、画像データ
を記憶する。
を記憶する。
【００２５】１７は表示制御装置１を構成する各部を制
御する制御部であり、他の各部との接続は省略してあ
る。
御する制御部であり、他の各部との接続は省略してあ
る。
【００２６】１２はコンピュ−タ２を制御するＣＰＵ、
１３はＣＰＵ１の制御プログラムが格納されたシステム
メモリであり、ＣＰＵ１のワーク領域等としても用いら
れる。１４はコンピュ−タ２の画像情報が格納されたフ
レームメモリ、１５はフレームメモリ１４に格納された
画像情報の表示制御装置１への送信を制御するＣＲＴコ
ントローラ、１６はフレームメモリ１４に格納された画
像情報をＣＲＴ信号用に変換（アナログ信号、色変換を
含む）するＣＲＴインタフェースである。
１３はＣＰＵ１の制御プログラムが格納されたシステム
メモリであり、ＣＰＵ１のワーク領域等としても用いら
れる。１４はコンピュ−タ２の画像情報が格納されたフ
レームメモリ、１５はフレームメモリ１４に格納された
画像情報の表示制御装置１への送信を制御するＣＲＴコ
ントローラ、１６はフレームメモリ１４に格納された画
像情報をＣＲＴ信号用に変換（アナログ信号、色変換を
含む）するＣＲＴインタフェースである。
【００２７】図１における各回路の動作を説明する。
【００２８】まず、画像情報源であるコンピュ−タ２
は、フレームメモリ１４に蓄えられた画像情報を、ＣＲ
ＴＣ１５の制御に基づきＣＲＴインタフェース１６を介
してＣＲＴ信号として出力する。ＣＲＴ信号はビデオ信
号（カラー表示の場合はＲ、Ｇ、Ｂの３系統アナログ信
号、モノクレーム表示の場合は１系統アナログ信号）と
同期信号（ビデオ信号を１ラインまたはフレーム毎に区
切るための信号、それぞれ水平同期信号、垂直同期信号
と呼ぶ）に分けられる。
は、フレームメモリ１４に蓄えられた画像情報を、ＣＲ
ＴＣ１５の制御に基づきＣＲＴインタフェース１６を介
してＣＲＴ信号として出力する。ＣＲＴ信号はビデオ信
号（カラー表示の場合はＲ、Ｇ、Ｂの３系統アナログ信
号、モノクレーム表示の場合は１系統アナログ信号）と
同期信号（ビデオ信号を１ラインまたはフレーム毎に区
切るための信号、それぞれ水平同期信号、垂直同期信号
と呼ぶ）に分けられる。
【００２９】ＣＲＴ信号はＣＲＴ信号受信部４に入力さ
れビデオ信号はＡ／Ｄ変換部においてディジタル信号
（複数ビットからなる）に変換される。この時のサンプ
リングクロックは、ＰＬＬ回路部において水平同期信号
を逓倍して作成される。このＰＬＬ回路部において、同
期信号受信部で受信された、水平、垂直同期信号が用い
られる。尚、ＰＬＬ回路部の動作については後述する。
れビデオ信号はＡ／Ｄ変換部においてディジタル信号
（複数ビットからなる）に変換される。この時のサンプ
リングクロックは、ＰＬＬ回路部において水平同期信号
を逓倍して作成される。このＰＬＬ回路部において、同
期信号受信部で受信された、水平、垂直同期信号が用い
られる。尚、ＰＬＬ回路部の動作については後述する。
【００３０】ディジタル化したビデオ信号は、疑似中間
調処理部５に入力されて２値または多値に変換される。
この時の変換手順は送られてきたＣＲＴ信号を随時変換
するためノンインタレースで変換することになり疑似中
間調処理は誤差の配分や閾値の算出において原理通り行
うことが可能となり、中間調再現性は高くなる。
調処理部５に入力されて２値または多値に変換される。
この時の変換手順は送られてきたＣＲＴ信号を随時変換
するためノンインタレースで変換することになり疑似中
間調処理は誤差の配分や閾値の算出において原理通り行
うことが可能となり、中間調再現性は高くなる。
【００３１】一方ＣＲＴ信号受信部４からのディジタル
信号は、同時に像域分離部６入力され、上述のように文
字や細線のように疑似中間調処理に適さない信号は識別
され、その部分のみを単純２値化または単純多値化を行
って出力する。
信号は、同時に像域分離部６入力され、上述のように文
字や細線のように疑似中間調処理に適さない信号は識別
され、その部分のみを単純２値化または単純多値化を行
って出力する。
【００３２】疑似中間調処理部５と像域分離部６で得ら
れた２値または多値信号を、合成部７において適切に切
り替えて圧縮部８に出力する。この切り替えは、像域分
離部６で得られた単純２値または多値信号を優先して出
力する。
れた２値または多値信号を、合成部７において適切に切
り替えて圧縮部８に出力する。この切り替えは、像域分
離部６で得られた単純２値または多値信号を優先して出
力する。
【００３３】またこの優先度はユーザからの要求により
表示制御装置１のなかで、またはコンピュ−タ２からの
命令により強制的に切り替えてもよい。この処理は文字
や細線を優先して表示させたい場合や写真等の自然画像
を優先して表示させたい時に有効である。
表示制御装置１のなかで、またはコンピュ−タ２からの
命令により強制的に切り替えてもよい。この処理は文字
や細線を優先して表示させたい場合や写真等の自然画像
を優先して表示させたい時に有効である。
【００３４】圧縮部８は、合成部７からの信号を圧縮し
てフレームメモリ１１に送る。圧縮方法は、部分書き込
み制御がライン単位の制御になるためライン単位の圧縮
方法が望ましい。
てフレームメモリ１１に送る。圧縮方法は、部分書き込
み制御がライン単位の制御になるためライン単位の圧縮
方法が望ましい。
【００３５】圧縮部８からの圧縮された信号は、部分書
き込み制御部１０にも同時に送られる。部分書き込み制
御部１０は、少なくとも１フレーム前の圧縮された信号
を、フレームメモリ１１から読み出し、圧縮部８から送
られた信号と比較する。部分書き込み制御部１０は、両
信号により違いのあった画素のラインを検出し、そのラ
イン信号とライン情報を優先的に伸長部９に出力するよ
うにフレームメモリ１１を制御する。
き込み制御部１０にも同時に送られる。部分書き込み制
御部１０は、少なくとも１フレーム前の圧縮された信号
を、フレームメモリ１１から読み出し、圧縮部８から送
られた信号と比較する。部分書き込み制御部１０は、両
信号により違いのあった画素のラインを検出し、そのラ
イン信号とライン情報を優先的に伸長部９に出力するよ
うにフレームメモリ１１を制御する。
【００３６】表示パネルユニット３は、表示制御装置１
からライン信号を受け取り、そのライン情報とライン信
号に応じて表示パネル上に画像情報を描画していく。
からライン信号を受け取り、そのライン情報とライン信
号に応じて表示パネル上に画像情報を描画していく。
【００３７】表示パネルユニット３の描画スピードが、
入力されるビデオ信号の入力転送スピードより遅い場合
は、入力されるビデオ信号の全てに対して２値または多
値疑似中間調処理を行うことは２値または多値化された
信号全てを描画できないため、無駄な処理を行っている
ことになる。そこで、表示パネルユニット３の描画スピ
ードに応じて、入力ビデオ信号をフレーム単位で間引い
て入力する。このことにより、２値または多値疑似中間
調処理を行う時間が間引いたフレーム分の時間増えたこ
とになるため、処理動作スピードを落とせることが可能
となる。
入力されるビデオ信号の入力転送スピードより遅い場合
は、入力されるビデオ信号の全てに対して２値または多
値疑似中間調処理を行うことは２値または多値化された
信号全てを描画できないため、無駄な処理を行っている
ことになる。そこで、表示パネルユニット３の描画スピ
ードに応じて、入力ビデオ信号をフレーム単位で間引い
て入力する。このことにより、２値または多値疑似中間
調処理を行う時間が間引いたフレーム分の時間増えたこ
とになるため、処理動作スピードを落とせることが可能
となる。
【００３８】このことにより、疑似中間調処理部５をＩ
Ｃ化したい場合、その高速動作による発熱や誤動作を押
さえることができる。
Ｃ化したい場合、その高速動作による発熱や誤動作を押
さえることができる。
【００３９】次に、図２を用いて、ＣＲＴ信号受信部４
内のＰＬＬ回路について説明する。
内のＰＬＬ回路について説明する。
【００４０】図２は、ＰＬＬ回路のブロック図である。
【００４１】まず、基本となる水平同期信号ＨＤは、位
相比較器２１へ入力される。位相比較器２１のもう一方
には、信号ｆｖが入力される。位相比較器２１は、この
２つの入力信号の位相差（位相の進み／遅れ）を検知
し、電圧量に変換する。位相比較器２１は連続的に位相
を比較するのではなく、水平同期信号ＨＤの１周期毎に
比較を行い、電圧変換をしているので、その出力信号
は、交流的信号となり、次段のローパスフィルタ（ＬＰ
Ｆ）２２で積分・平滑し、位相差に比例する直流的電圧
成分を発生する。この直流的電圧成分を、次段の電圧制
御発振器（ＶＣＯ）２３に出力する。電圧制御発振器
（ＶＣＯ）２３は、入力信号の電圧によって発信周波数
が制御される発振器であり、この発振器の出力信号ｆｏ
ｕｔがドットクロック信号となる。
相比較器２１へ入力される。位相比較器２１のもう一方
には、信号ｆｖが入力される。位相比較器２１は、この
２つの入力信号の位相差（位相の進み／遅れ）を検知
し、電圧量に変換する。位相比較器２１は連続的に位相
を比較するのではなく、水平同期信号ＨＤの１周期毎に
比較を行い、電圧変換をしているので、その出力信号
は、交流的信号となり、次段のローパスフィルタ（ＬＰ
Ｆ）２２で積分・平滑し、位相差に比例する直流的電圧
成分を発生する。この直流的電圧成分を、次段の電圧制
御発振器（ＶＣＯ）２３に出力する。電圧制御発振器
（ＶＣＯ）２３は、入力信号の電圧によって発信周波数
が制御される発振器であり、この発振器の出力信号ｆｏ
ｕｔがドットクロック信号となる。
【００４２】またｆｏｕｔは分周器２４に入力され、分
周器２４は分周パラメータレジスタ２５に設定される分
周パラメータに基づきｆｏｕｔを分周する。この分周結
果としてフィードバック信号ｆｖを生成し、位相比較器
２１に出力する。フィードバック信号ｆｖは分周器２４
のキャリ信号に相当する信号で、分周パラメータを基に
カウントアップ、又はカウントダウンを行い、オール１
又はオール０時で発生する。フィードバック信号ｆｖ
は、分周パラメータレジスタ２５のラッチ信号（ロード
信号）としても機能し分周パラメータの逐次更新に対応
する。
周器２４は分周パラメータレジスタ２５に設定される分
周パラメータに基づきｆｏｕｔを分周する。この分周結
果としてフィードバック信号ｆｖを生成し、位相比較器
２１に出力する。フィードバック信号ｆｖは分周器２４
のキャリ信号に相当する信号で、分周パラメータを基に
カウントアップ、又はカウントダウンを行い、オール１
又はオール０時で発生する。フィードバック信号ｆｖ
は、分周パラメータレジスタ２５のラッチ信号（ロード
信号）としても機能し分周パラメータの逐次更新に対応
する。
【００４３】
【００４４】
【００４５】このような、ＰＬＬ動作から、水平同期信
号ＨＤを基準信号として、分周パラメータに対応した逓
倍周波数となるドットクロック信号ｆｏｕｔを同期をと
りながら発生させる。
号ＨＤを基準信号として、分周パラメータに対応した逓
倍周波数となるドットクロック信号ｆｏｕｔを同期をと
りながら発生させる。
【００４６】図４は、本実施例におけるタイミングチャ
ートを示す。
ートを示す。
【００４７】図４において、水平同期信号ＨＤは、２つ
の周期（２つの周波数）Ｔ１とＴ２が存在する。Ｔ２は
垂直帰線パルス部（垂直同期信号ＶＤのローレベルの部
分）の３Ｈ（３水平同期期間の意味）に渡って存在し、
Ｔ１は前記Ｔ２の垂直帰線パルス部を除く、有効表示期
間（垂直同期信号ＶＤのハイレベルの部分）に渡って存
在する。
の周期（２つの周波数）Ｔ１とＴ２が存在する。Ｔ２は
垂直帰線パルス部（垂直同期信号ＶＤのローレベルの部
分）の３Ｈ（３水平同期期間の意味）に渡って存在し、
Ｔ１は前記Ｔ２の垂直帰線パルス部を除く、有効表示期
間（垂直同期信号ＶＤのハイレベルの部分）に渡って存
在する。
【００４８】尚、本実施例における入力ビデオ信号は、
次の仕様とする。
次の仕様とする。
【００４９】ドットクロック周波数１３５ＭＨｚ 水平同期周波数Ｔ１部＝７８．２１５５ｋＨｚ、Ｔ２部
＝７８．７６３１ｋＨｚ 垂直同期周波数７２．０８９４ｋＨｚ 後部垂直ブランク部３Ｈ 前部垂直ブランク部５５Ｈ 有効表示期間部１０２４Ｈ （尚、上記３Ｈ、５５Ｈ、１０２４Ｈの部分がＴ１部と
なる。） 垂直帰線パルス部３Ｈ（Ｔ２部）
＝７８．７６３１ｋＨｚ 垂直同期周波数７２．０８９４ｋＨｚ 後部垂直ブランク部３Ｈ 前部垂直ブランク部５５Ｈ 有効表示期間部１０２４Ｈ （尚、上記３Ｈ、５５Ｈ、１０２４Ｈの部分がＴ１部と
なる。） 垂直帰線パルス部３Ｈ（Ｔ２部）
【００５０】以上のような２つの水平同期周波数Ｔ１部
とＴ２部が存在する水平同期信号ＨＤに対し、本発明の
一実施例であるＰＬＬ回路の構成を図３に示す。
とＴ２部が存在する水平同期信号ＨＤに対し、本発明の
一実施例であるＰＬＬ回路の構成を図３に示す。
【００５１】図３において、位相比較器３０１とＬＰＦ
（ローパスフィルタ）３０２とＶＣＯ（電圧制御発振
器）３０３と分周器３０４とで図２に示したＰＬＬ回路
を構成している。
（ローパスフィルタ）３０２とＶＣＯ（電圧制御発振
器）３０３と分周器３０４とで図２に示したＰＬＬ回路
を構成している。
【００５２】Ｔ１分周パラメータレジスタ３１０は、Ｔ
１部でのＴ１分周パラメータｔ１である２０ｂｉｔデー
タを格納している。Ｔ２分周パラメータレジスタ３１１
は、Ｔ２部でのＴ２分周パラメータｔ２である２０ｂｉ
ｔデータを格納している。
１部でのＴ１分周パラメータｔ１である２０ｂｉｔデー
タを格納している。Ｔ２分周パラメータレジスタ３１１
は、Ｔ２部でのＴ２分周パラメータｔ２である２０ｂｉ
ｔデータを格納している。
【００５３】ここで、Ｔ１分周パラメータｔ１＝１７２
６、Ｔ２分周パラメータｔ２＝１７１４と設定されてい
る。
６、Ｔ２分周パラメータｔ２＝１７１４と設定されてい
る。
【００５４】セレクタ３０９は、選択信号ＳＥＬに基づ
き、分周パラメータｔ１とｔ２いずれか一方を選択し
て、次段のＰ→Ｓレジスタ３０８に出力する。
き、分周パラメータｔ１とｔ２いずれか一方を選択し
て、次段のＰ→Ｓレジスタ３０８に出力する。
【００５５】Ｐ→Ｓレジスタレジスタ３０８は、Ｔ１又
はＴ２分周パラメータ（ｔ１又はｔ２）である２０ｂｉ
ｔのデータを転送クロック信号ＣＬＫに同期してパラレ
ル２０ｂｉｔデータからシリアル２０ｂｉｔデータ信号
ＳＤＡＴに変換して、次段のＳ→Ｐレジスタ３０７に転
送する。
はＴ２分周パラメータ（ｔ１又はｔ２）である２０ｂｉ
ｔのデータを転送クロック信号ＣＬＫに同期してパラレ
ル２０ｂｉｔデータからシリアル２０ｂｉｔデータ信号
ＳＤＡＴに変換して、次段のＳ→Ｐレジスタ３０７に転
送する。
【００５６】Ｓ→Ｐレジスタ３０７は、シリアル２０ｂ
ｉｔデータＳＤＡＴを転送クロック信号ＣＬＫに同期し
て取り込み、パラレル２０ｂｉｔデータに変換して、次
段の１ｓｔレジスタ３０６へＤＡＴ１として出力する。
ここで、分周パラメータを、パラレル２０ｂｉｔデータ
からシリアル２０ｂｉｔデータに変換して、再びシリア
ルデータに変換しているのは、本実施例における破線で
示したＰＬＬ回路部を１つのＩＣで構成し、その入力が
シリアル入力ポートであるので、このような構成として
いる。従って、図３に示した回路構成は、本主旨を損な
わない範囲で種々の応用ができることは、明らかであろ
う。
ｉｔデータＳＤＡＴを転送クロック信号ＣＬＫに同期し
て取り込み、パラレル２０ｂｉｔデータに変換して、次
段の１ｓｔレジスタ３０６へＤＡＴ１として出力する。
ここで、分周パラメータを、パラレル２０ｂｉｔデータ
からシリアル２０ｂｉｔデータに変換して、再びシリア
ルデータに変換しているのは、本実施例における破線で
示したＰＬＬ回路部を１つのＩＣで構成し、その入力が
シリアル入力ポートであるので、このような構成として
いる。従って、図３に示した回路構成は、本主旨を損な
わない範囲で種々の応用ができることは、明らかであろ
う。
【００５７】１ｓｔレジスタ３０６は、ラッチ信号ＬＡ
ＴでＤＡＴ１をストアし、次段の２ｎｄレジスタ３０５
へパラレル２０ｂｉｔデータＤＡＴ２として出力する。
ＴでＤＡＴ１をストアし、次段の２ｎｄレジスタ３０５
へパラレル２０ｂｉｔデータＤＡＴ２として出力する。
【００５８】２ｎｄレジスタ３０５は、フィードバック
信号ｆｖ（ＬＯＡＤ）でＤＡＴ２をラッチし、分周パラ
メータＤＡＴ３として分周器３０４に出力する。フィー
ドバック信号ｆｖは、分周器３０４への分周パラメータ
ＤＡＴ３のロード信号となっている。
信号ｆｖ（ＬＯＡＤ）でＤＡＴ２をラッチし、分周パラ
メータＤＡＴ３として分周器３０４に出力する。フィー
ドバック信号ｆｖは、分周器３０４への分周パラメータ
ＤＡＴ３のロード信号となっている。
【００５９】Ｌ１ラインカウントパラメータレジスタ３
１４は、シリアル２０ｂｉｔデータ信号ＳＤＡＴ上に、
分周パラメータｔ１を転送するタイミングを定めるため
の水平同期信号ＨＤのラインカウントパラメータｍを設
定する。Ｌ２ラインカウントパラメータレジスタ３１５
は、シリアル２０ｂｉｔデータ信号ＳＤＡＴ上に分周パ
ラメータｔ２を転送するタイミングを定めるための水平
同期信号ＨＤのラインカウントパラメータｎを設定す
る。
１４は、シリアル２０ｂｉｔデータ信号ＳＤＡＴ上に、
分周パラメータｔ１を転送するタイミングを定めるため
の水平同期信号ＨＤのラインカウントパラメータｍを設
定する。Ｌ２ラインカウントパラメータレジスタ３１５
は、シリアル２０ｂｉｔデータ信号ＳＤＡＴ上に分周パ
ラメータｔ２を転送するタイミングを定めるための水平
同期信号ＨＤのラインカウントパラメータｎを設定す
る。
【００６０】ここで、本実施例では、Ｌ１ラインカウン
トパラメータｍ＝２（ｔ１転送スタートライン番号）、
Ｌ２ラインカウントパラメータｎ＝１０８２＋ｍ＝１０
８４（ｔ２転送スタートライン番号、１０８２＝前部垂
直ブランク期間５５Ｈ＋有効表示期間１０２４Ｈ＋後部
垂直ブランク期間３Ｈ）とする。
トパラメータｍ＝２（ｔ１転送スタートライン番号）、
Ｌ２ラインカウントパラメータｎ＝１０８２＋ｍ＝１０
８４（ｔ２転送スタートライン番号、１０８２＝前部垂
直ブランク期間５５Ｈ＋有効表示期間１０２４Ｈ＋後部
垂直ブランク期間３Ｈ）とする。
【００６１】ラインカウンタ３１３は、垂直同期信号Ｖ
Ｄを計数動作の基準にして、水平同期信号ＨＤを計数
し、ラインカウントパラメータｍとｎに準じたタイミン
グで選択信号ＳＥＬ、転送スタート信号ＳＴＡＲＴ、タ
ッチ信号ＬＡＴを生成する。
Ｄを計数動作の基準にして、水平同期信号ＨＤを計数
し、ラインカウントパラメータｍとｎに準じたタイミン
グで選択信号ＳＥＬ、転送スタート信号ＳＴＡＲＴ、タ
ッチ信号ＬＡＴを生成する。
【００６２】クロック発振器３１２は、転送スタート信
号ＳＴＡＲＴに基づき、予め定められた周波数のクロッ
クＣＬＫを、所定時間出力する。
号ＳＴＡＲＴに基づき、予め定められた周波数のクロッ
クＣＬＫを、所定時間出力する。
【００６３】図４を参照して、図３の動作を説明する。
【００６４】ラインカウンタ３１３は、垂直同期信号Ｖ
Ｄの立下がりを検知し、ラインカウントパラメータｍと
ｎに基づき、カウントスタートする。ｍ＝２であるか
ら、カウントスタートから水平同期信号ＨＤを計数して
２回目のところで、転送スタート信号ＳＴＡＲＴを出力
し、Ｔ１部の分周パラメータｔ１の転送動作になる。ス
タート信号ＳＴＡＲＴ出力と同時に、転送クロックＣＬ
Ｋに同期させてシリアルデータＳＤＡＴを転送し、ラッ
チ信号ＬＡＴで分周パラメータｔ１を１ｓｔレジスタ３
０６に格納する。この転送動作は、１Ｈ内に完了する。
１ｓｔレジスタ３０６に取り込まれた分周パラメータｔ
１は、ＤＡＴ２として出力され、フィードバック信号ｆ
ｖのパルス部で２ｎｄレジスタに取り込まれ、同時にＤ
ＡＴ３として、更新された分周パラメータを分周器３０
４に出力する。分周器３０４は、分周パラメータｔ１に
基づいて計数動作を行い、Ｔ１期間に対応させている分
周パラメータｔ１＝１７２６回の計数後、分周器３０４
のキャリ信号と等価なフィードバック信号ｆｖを生成し
出力すると共に、分周パラメータｔ１をロードし、同時
に、再び計数動作を行う。
Ｄの立下がりを検知し、ラインカウントパラメータｍと
ｎに基づき、カウントスタートする。ｍ＝２であるか
ら、カウントスタートから水平同期信号ＨＤを計数して
２回目のところで、転送スタート信号ＳＴＡＲＴを出力
し、Ｔ１部の分周パラメータｔ１の転送動作になる。ス
タート信号ＳＴＡＲＴ出力と同時に、転送クロックＣＬ
Ｋに同期させてシリアルデータＳＤＡＴを転送し、ラッ
チ信号ＬＡＴで分周パラメータｔ１を１ｓｔレジスタ３
０６に格納する。この転送動作は、１Ｈ内に完了する。
１ｓｔレジスタ３０６に取り込まれた分周パラメータｔ
１は、ＤＡＴ２として出力され、フィードバック信号ｆ
ｖのパルス部で２ｎｄレジスタに取り込まれ、同時にＤ
ＡＴ３として、更新された分周パラメータを分周器３０
４に出力する。分周器３０４は、分周パラメータｔ１に
基づいて計数動作を行い、Ｔ１期間に対応させている分
周パラメータｔ１＝１７２６回の計数後、分周器３０４
のキャリ信号と等価なフィードバック信号ｆｖを生成し
出力すると共に、分周パラメータｔ１をロードし、同時
に、再び計数動作を行う。
【００６５】これらの動作をＴ１部が連続する１垂直同
期期間後まで繰り返してＰＬＬ動作する。
期期間後まで繰り返してＰＬＬ動作する。
【００６６】次に、ラインカウンタ３１３は、Ｌ２ライ
ンカウントパラメータレジスタ３１５に設定されている
ｎ＝１０８４に基づき、Ｔ１部とＴ２部との切り替え部
分を判断し（垂直同期パルスの立ち下がりから部から水
平同期信号ＨＤを計数して１０８４番目のところ）、再
び転送スタート信号ＳＴＡＲＴを発生させる。
ンカウントパラメータレジスタ３１５に設定されている
ｎ＝１０８４に基づき、Ｔ１部とＴ２部との切り替え部
分を判断し（垂直同期パルスの立ち下がりから部から水
平同期信号ＨＤを計数して１０８４番目のところ）、再
び転送スタート信号ＳＴＡＲＴを発生させる。
【００６７】今度は、Ｔ２期間部に対応する分周パラメ
ータｔ２を、前述の分周パラメータｔ１と同様に変更設
定してＰＬＬ動作させる。
ータｔ２を、前述の分周パラメータｔ１と同様に変更設
定してＰＬＬ動作させる。
【００６８】以上の動作を繰り返すことにより、ドット
クロックを再生することになる。
クロックを再生することになる。
【００６９】以上説明のように、本願発明によれば、基
準周波数内に複数の周波数が混在していても、ＰＬＬ回
路を確実に動作させることができる。
準周波数内に複数の周波数が混在していても、ＰＬＬ回
路を確実に動作させることができる。
【００７０】また、水平同期信号をカウントすることに
より、垂直同期信号により切り替える場合に比べて、確
実にＰＬＬ回路を動作させることができる。
より、垂直同期信号により切り替える場合に比べて、確
実にＰＬＬ回路を動作させることができる。
【００７１】また、垂直同期信号を基準とするので、簡
単なカウンタ構成で確実にＰＬＬ回路を動作させること
ができる。
単なカウンタ構成で確実にＰＬＬ回路を動作させること
ができる。
【００７２】また、水平同期信号に複数の周波数が存在
する場合において、安定したドットクロックの再生が行
え、この再生したドットクロックにより、安定した画像
の表示が行える。
する場合において、安定したドットクロックの再生が行
え、この再生したドットクロックにより、安定した画像
の表示が行える。
【００７３】
【発明の効果】以上説明のように、本発明によれば、Ｐ
ＬＬ回路を動作させるうえで、基準信号の周波数が周期
的に変更されても、それぞれの周波数に対応する分周パ
ラメータを具備し、基準信号をカウントすることにより
分周パラメータを変更することにより、ＰＬＬ回路で問
題となるジッタの増大やアンロック状態を回避でき、シ
ステムを安定な状態で動作させることができる。
ＬＬ回路を動作させるうえで、基準信号の周波数が周期
的に変更されても、それぞれの周波数に対応する分周パ
ラメータを具備し、基準信号をカウントすることにより
分周パラメータを変更することにより、ＰＬＬ回路で問
題となるジッタの増大やアンロック状態を回避でき、シ
ステムを安定な状態で動作させることができる。
【図１】本発明にかかる表示制御装置を有する情報処理
システムの一実施例のブロック図
システムの一実施例のブロック図
【図２】ＰＬＬ回路のブロック図
【図３】本発明の一実施例のブロック図
【図４】本発明の一実施例のタイミングチャート
１ 表示制御装置 ２ コンピュータ ３ 表示パネルユニット ４ＣＲＴ信号受信部 ５ 疑似中間調処理部 ６ 像域分離部 ７ 合成部 ８ 圧縮部 ９ 伸張部 １０ 部分書き込み制御部 １１ フレームメモリ １７ 制御部 ２１ 位相比較器 ２２ 低域フィルタ（ＬＰＦ） ２３ 電圧制御発振器（ＶＣＯ） ２４ 分周器 ２５ レジスタ ２６ レジスタ ３０１ 位相比較器 ３０２ ＬＰＦ ３０３ ＶＣＯ ３０４ 分周期 ３０５ ２ｎｄレジスタ ３０６ １ｓｔレジスタ ３０７ Ｓ→Ｐレジスタ ３０８ Ｐ→Ｓレジスタ ３０９ セレクタ ３１０ Ｔ１分周パラメータレジスタ ３１１ Ｔ２分周パラメータレジスタ ３１２ クロック発振器 ３１３ ラインカウンタ ３１４ Ｌ１ラインカウントパラメータレジスタ ３１５ Ｌ２ラインカウントパラメータレジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−291654（ＪＰ，Ａ) 特開 平６−291652（ＪＰ，Ａ) 特開 平２−166496（ＪＰ，Ａ) 実開 平５−45789（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/18 H04N 5/66
Claims (4)
- 【請求項１】 周期的に第１の周波数と第２の周波数と
に切り換わる第１の同期信号から、映像信号に対応した
ドットクロックを生成し、該ドットクロックにより前記
映像信号のサンプリングを行うことにより表示制御を行
う表示制御装置において、前記 第１の同期信号と分周信号との位相差を検知して電
圧量に変換する比較手段と、 前記電圧量に基づき、直流電圧を発生する直流電圧発生
手段と、前記直流電圧 に基づき、前記ドットクロックを生成する
クロック生成手段と、第１の 分周パラメータと第２の分周パラメータが格納さ
れた格納手段と、前記第１の同期信号をカウントするカウント手段と、 前記カウント手段のカウント値が所定の値に達する迄
は、前記第１の分周パラメータを選択し、前記カウント
値が所定の値に達した場合は、前記第２の分周パラメー
タを選択する選択手段と、 前記選択手段で選択された 前記第１の分周パラメータ又
は第２の分周パラメータの何れかの分周パラメータと前
記ドットクロックとから前記分周信号を生成する分周信
号生成手段とを備え、 前記第１の同期信号の周波数の切り換えに拘らず所定の
周波数のドットクロックを生成する ことを特徴とする表
示制御装置。 - 【請求項２】 前記カウンタ手段のカウント値が、第２
の同期信号によりリセットされることを特徴とする請求
項１記載の表示制御装置。 - 【請求項３】 周期的に第１の周波数と第２の周波数と
に切り換わる第１の同期信号と分周信号との位相差を検
出して電圧量に変換する比較手段と、 前記電圧量に基づき、直流電圧を発生する直流電圧発生
手段と、前記直流電圧 に基づき、ドットクロックを生成するクロ
ック生成手段と、第１の 分周パラメータと第２の分周パラメータとが格納
された格納手段と、 前記第１の同期信号をカウントするカウント手段と、前記カウント手段のカウント値が所定の所定の値に達す
るまでは、前記第１の分周パラメータを選択し、前記 カ
ウント値が所定の値に達した場合は、前記第２ の分周パ
ラメータを選択する選択手段と、前記選択手段で選択された前記第１の分周パラメータ又
は前記第２の分周パラメータの何れかの分周パラメータ
と前記ドットクロックとから前記分周信号を生成する分
周信号生成手段と、 前記ドットクロックに基づき、外部から供給される画像
信号をアナログーディジタル変換を行い表示データを生
成する変換手段と、 該変換部で変換された表示データを格納するデータ格納
手段と、 該データ格納手段に格納された表示データを表示する表
示手段とを備え、 前記第１の同期信号の周波数の切り換えに拘らず所定の
周波数のドットクロックを生成する ことを特徴とする表
示制御装置。 - 【請求項４】 前記カウンタ手段のカウント値が、第２
の同期信号によりリセットされることを特徴とする請求
項３記載の表示制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27654694A JP3302202B2 (ja) | 1994-11-10 | 1994-11-10 | 表示制御装置 |
| US08/555,174 US5945983A (en) | 1994-11-10 | 1995-11-08 | Display control apparatus using PLL |
| DE69530901T DE69530901T2 (de) | 1994-11-10 | 1995-11-09 | Anzeigesteuerschaltung mit einer Phasenregelschleifenschaltung |
| EP95117707A EP0712111B1 (en) | 1994-11-10 | 1995-11-09 | Display control apparatus using PLL |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27654694A JP3302202B2 (ja) | 1994-11-10 | 1994-11-10 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08137452A JPH08137452A (ja) | 1996-05-31 |
| JP3302202B2 true JP3302202B2 (ja) | 2002-07-15 |
Family
ID=17570996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27654694A Expired - Fee Related JP3302202B2 (ja) | 1994-11-10 | 1994-11-10 | 表示制御装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5945983A (ja) |
| EP (1) | EP0712111B1 (ja) |
| JP (1) | JP3302202B2 (ja) |
| DE (1) | DE69530901T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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