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JP3375255B2 - Inverter circuit - Google Patents

Inverter circuit

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Publication number
JP3375255B2
JP3375255B2 JP24424696A JP24424696A JP3375255B2 JP 3375255 B2 JP3375255 B2 JP 3375255B2 JP 24424696 A JP24424696 A JP 24424696A JP 24424696 A JP24424696 A JP 24424696A JP 3375255 B2 JP3375255 B2 JP 3375255B2
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JP
Japan
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arm
parallel
switching elements
circuit
current
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清美 渡辺
和明 橋本
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Origin Electric Co Ltd
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Origin Electric Co Ltd
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】 本発明は,並列接続したスイッ
チング素子をブリッジに接続してなるインバータ回路に
関する。
TECHNICAL FIELD The present invention relates to an inverter circuit in which switching elements connected in parallel are connected to a bridge.

【0002】[0002]

【従来の技術】 一般に、単一の電力用スイッチング半
導体素子で必要とする電力容量が得られない場合には、
2個以上のIGBT,あるいMOSFETなどのスイッ
チング素子を並列接続して用いている。このようにスイ
ッチング素子を並列接続して用いたブリッジインバータ
回路の例として、図5に示すようなものがある。
2. Description of the Related Art Generally, when the power capacity required by a single power switching semiconductor element cannot be obtained,
Switching elements such as two or more IGBTs or MOSFETs are connected in parallel and used. An example of a bridge inverter circuit using switching elements connected in parallel in this way is shown in FIG.

【0003】 図5において、各スイッチング素子とし
て、2個の並列接続されたIGBT1Aと1B、2Aと
2B、3Aと3B、及び4Aと4Bを採用した第1のア
ームA1ないし第4のアームA4をフルブリッジ接続し
てなるブリッジインバータが正、負の直流入力電源端子
5と6間に接続されている。第1のアームA1と第2の
アームA2との接続点と、第3のアームA3と第4のア
ームA4との接続点との間には、負荷側回路7が交流線
8Aと8B,9Aと9B、及び電流バランサ10、11
を介して接続されている。電流バランサ10、11はそ
れぞれフェライトコアに二つの巻線10Aと10B,1
1Aと11Bを巻いた通常のものであり、2個の並列接
続されたIGBT1Aと1B、2Aと2B、3Aと3
B、及び4Aと4Bそれぞれの間の電流をバランスさせ
る働きを行う。
In FIG. 5, a first arm A1 to a fourth arm A4 employing two parallel-connected IGBTs 1A and 1B, 2A and 2B, 3A and 3B, and 4A and 4B as switching elements are shown. A bridge inverter formed by full bridge connection is connected between the positive and negative DC input power supply terminals 5 and 6. Between the connection point between the first arm A1 and the second arm A2 and the connection point between the third arm A3 and the fourth arm A4, the load side circuit 7 includes the AC lines 8A, 8B and 9A. And 9B, and current balancers 10, 11
Connected through. The current balancers 10 and 11 have two windings 10A and 10B, 1 on a ferrite core, respectively.
1A and 11B are usual ones, and two IGBTs 1A and 1B connected in parallel, 2A and 2B, 3A and 3 are connected in parallel.
B and serves to balance the current between 4A and 4B respectively.

【0004】 次に駆動回路について説明すると、12
A,12Bは第1のアームA1のIGBT1A、1Bそ
れぞれを駆動するために専用に設けられた駆動回路であ
り、同一回路構成である。したがって、駆動回路12A
の回路構成について説明すると、絶縁トランス13の第
1の2次側巻線14Aとダイオード15Aとコンデンサ
16Aとでバイアス電源を作り、直流バイアス電圧をゲ
ート増幅器17Aに与える。ゲート増幅器17Aは信号
絶縁伝達用のフォトカプラPを内蔵し、制御回路18か
らの制御信号で駆動され、駆動信号をIGBT1Aに与
える。同様に、ゲート増幅器17Bは駆動信号をIGB
T1Bに与え、IGBT1BをIGBT1Aと同相で駆
動する。
Next, the drive circuit will be described.
Reference numerals A and 12B are drive circuits exclusively provided for driving the IGBTs 1A and 1B of the first arm A1 and have the same circuit configuration. Therefore, the drive circuit 12A
The circuit configuration will be described. A bias power supply is made up of the first secondary winding 14A of the isolation transformer 13, the diode 15A and the capacitor 16A, and a DC bias voltage is applied to the gate amplifier 17A. The gate amplifier 17A has a built-in photocoupler P for signal insulation transmission, is driven by a control signal from the control circuit 18, and gives a drive signal to the IGBT 1A. Similarly, the gate amplifier 17B outputs the drive signal to the IGB.
It is applied to T1B and the IGBT1B is driven in phase with the IGBT1A.

【0005】 これに対して、第2のアームA2のIG
BT2Aと2Bは共通の駆動回路12Cからの同一の駆
動信号で駆動される。この駆動回路12Cも駆動回路1
2Aと等しい回路構成であり、絶縁トランス13の第3
の2次側巻線14Cとダイオード15Cとコンデンサ1
6Cとからなるバイアス電源、及びその直流バイアス電
圧を受けるゲート増幅器17Cからなる。ゲート増幅器
17Cも信号絶縁伝達用のフォトカプラPを内蔵し、制
御回路18からの制御信号で駆動され、IGBT1Aと
1Bに与えられる駆動信号とは逆相の駆動信号をIGB
T2Aと2Bに与える。これによって、IGBT1Aと
1B、及びIGBT2Aと2Bは互いに交互にスイッチ
ングを行う。
On the other hand, the IG of the second arm A2
The BTs 2A and 2B are driven by the same drive signal from the common drive circuit 12C. This drive circuit 12C is also the drive circuit 1
The circuit configuration is the same as 2 A, and the third transformer of the isolation transformer 13 is used.
Secondary winding 14C, diode 15C and capacitor 1
6C, and a gate amplifier 17C that receives the DC bias voltage. The gate amplifier 17C also has a built-in photocoupler P for signal insulation transmission, is driven by the control signal from the control circuit 18, and outputs a drive signal having a phase opposite to that of the drive signal given to the IGBTs 1A and 1B.
Give to T2A and 2B. As a result, the IGBTs 1A and 1B and the IGBTs 2A and 2B alternately switch each other.

【0006】 なお、アームA3とアームA4を含むス
イッチング回路19’は、アームA1とアームA2を含
むスイッチング回路19と同一回路構成であるので、駆
動回路などについては図示するのを省略している。アー
ムA1のIGBT1A、1BとアームA4のIGBT4
A、4Bとが対でスイッチングを行い、アームA2のI
GBT2A、2BとアームA3のIGBT3A、3Bと
が対でスイッチングを行う。
Since the switching circuit 19 ′ including the arms A3 and A4 has the same circuit configuration as the switching circuit 19 including the arms A1 and A2, illustration of the drive circuit and the like is omitted. IGBT1A, 1B of arm A1 and IGBT4 of arm A4
A and 4B perform switching in pairs, and I of arm A2
The GBTs 2A and 2B and the IGBTs 3A and 3B of the arm A3 perform switching in pairs.

【0007】[0007]

【発明が解決しようとする課題】 しかし,このような
従来のブリッジインバータにあっては,アームA1のI
GBT1A、1Bの駆動回路を、アームA2のIGBT
2A、2Bの駆動回路のように共通にすると、エミッタ
電極、つまり交流側端子への駆動信号線の一部分(鎖線
20で示す)が交流線8Aと8Bを短絡するため、電流
バランサ10が短絡されてしまい、図示のように、アー
ムA1のIGBT1A、1Bの駆動回路を別個にしなけ
ればならず、コストアップになっていた。また、駆動回
路を別個にすると、駆動回路の動作時間に差がある場合
には、IGBT1A、1Bのスイッチングに差異が生
じ、一方のIGBTにより負担がかかるため、故障の原
因などになり易かった。
However, in such a conventional bridge inverter, the I of the arm A1 is
The drive circuits of the GBTs 1A and 1B are connected to the IGBT of the arm A2.
When the drive circuits of 2A and 2B are made common, the current balancer 10 is short-circuited because the emitter electrode, that is, a part of the drive signal line to the AC side terminal (shown by the chain line 20) short-circuits the AC lines 8A and 8B. As a result, as shown in the figure, the drive circuits for the IGBTs 1A and 1B of the arm A1 have to be separated, which increases the cost. Further, if the drive circuits are separated, if there is a difference in the operation time of the drive circuits, the switching of the IGBTs 1A and 1B will be different, and one of the IGBTs will bear a load, which is likely to cause a failure.

【0008】 本発明は,このような従来の問題点に着
目してなされたもので,並列接続されたスイッチング素
子の駆動回路を共通化して前記課題を解決することを目
的とする。
The present invention has been made by paying attention to such a conventional problem, and an object thereof is to solve the above problems by sharing a driving circuit of switching elements connected in parallel.

【0009】[0009]

【課題を解決するための手段】請求項1に記載の発明
は、上記課題を解決するために、互いに並列接続された
複数のスイッチング素子をそれぞれ備える第1のアーム
A1ないし第4のアームA4をブリッジに接続してな
り、一方側の上下に位置する第1のアームA1と第2の
アームA2との接続点と、他方側の上下に位置する第3
のアームA3と第4のアームA4との接続点との間に電
流バランサを通して負荷側回路を接続してなるフルブリ
ッジインバータにおいて、上側に位置する第1のアーム
A1、第3のアームA3のそれぞれの前記複数の並列接
続されたスイッチング素子の駆動回路を共通にすると共
に、該駆動回路と前記並列接続されたスイッチング素子
の各交流側端子との間に、前記電流バランサが短絡され
るのを防ぐ、ほぼ値の等しい干渉防止用抵抗を接続する
ことを特徴とするインバータ回路を提供するものであ
る。
In order to solve the above-mentioned problems, the invention according to claim 1 includes a first arm A1 to a fourth arm A4 each having a plurality of switching elements connected in parallel with each other. The connection point between the first arm A1 and the second arm A2, which is connected to the bridge, is located on one side above and below, and the third point is located above and below the other side.
In the full bridge inverter in which the load side circuit is connected through the current balancer between the connection point between the arm A3 and the fourth arm A4, the first arm A1 and the third arm A3 located on the upper side, respectively. In common with the driving circuit of the plurality of switching elements connected in parallel, the current balancer is prevented from being short-circuited between the driving circuit and each AC side terminal of the switching elements connected in parallel. , An inverter circuit characterized by connecting interference preventing resistors of substantially the same value.

【0010】 請求項2に記載の発明は、上記課題を解
決するために、互いに並列接続された複数のスイッチン
グ素子をそれぞれ備える第1のアームA1と第2のアー
ムA2、及びコンデンサをそれぞれ備える第3のアーム
A3と第4のアームA4をハーフブリッジに接続してな
り、一方側の上下に位置する第1のアームA1と第2の
アームA2との接続点と、他方側の上下に位置する第3
のアームA3と第4のアームA4との接続点との間に電
流バランサを通して負荷側回路を接続してなるハーフブ
リッジインバータにおいて、上側に位置する第1のアー
ムA1の前記並列接続されたスイッチング素子の駆動回
路を共通にすると共に、該駆動回路と前記並列接続され
たスイッチング素子の各交流側端子との間に、前記電流
バランサが短絡されるのを防ぐ、ほぼ抵抗値の等しい干
渉防止用抵抗を接続することを特徴とするインバータ回
路提供するものである。
In order to solve the above-mentioned problems, a second aspect of the present invention includes a first arm A1 and a second arm A2 each including a plurality of switching elements connected in parallel to each other, and a capacitor A respectively. The third arm A3 and the fourth arm A4 are connected to a half bridge, and the connection points between the first arm A1 and the second arm A2 located on the upper and lower sides of one side and the upper and lower sides on the other side are located. Third
In the half-bridge inverter in which the load side circuit is connected through the current balancer between the arm A3 and the connection point of the fourth arm A4, the parallel-connected switching element of the first arm A1 located on the upper side. And a resistance for interference prevention having substantially the same resistance value, in which the current balancer is prevented from being short-circuited between the drive circuit and the AC side terminals of the switching elements connected in parallel. The present invention provides an inverter circuit characterized in that

【0011】 請求項3に記載の発明は,上記課題を解
決するために,請求項1又は請求項2の記載において、
前記干渉防止用抵抗は約50mΩから10Ω以下の範囲
内の抵抗値を有することを特徴とするインバータ回路を
提供するものである。
In order to solve the above-mentioned problems, the invention according to claim 3 is the same as that of claim 1 or 2.
The interference prevention resistor has a resistance value within a range of about 50 mΩ to 10Ω or less.

【0012】[0012]

【発明の実施の形態】 図1は、本発明の第1の実施の
形態を説明するための図であり,フルブリッジインバー
タ回路の上側アームの並列接続されたIGBT又は電力
用MOSFETのようなスイッチング素子の駆動回路を
共通化すると共に、その駆動回路と前記並列接続された
スイッチング素子の各交流側端子との間に抵抗を接続し
たところに特徴がある。
FIG. 1 is a diagram for explaining a first embodiment of the present invention, in which switching of an upper arm of a full bridge inverter circuit such as a parallel-connected IGBT or power MOSFET is performed. It is characterized in that the element drive circuit is shared and a resistor is connected between the drive circuit and each AC side terminal of the switching elements connected in parallel.

【0013】 図1において,図5に示した記号と同一
の記号は相当する部材を示すものとする。この実施例で
は、絶縁トランス13の巻線14A,ダイオード15
A、コンデンサ16A及びゲート増幅器17Aからなる
単一の駆動回路12Aで、第1のアームA1の並列接続
されたスイッチング素子1A,1Bを駆動している。そ
して、単一の駆動回路12Aで駆動する弊害を無くすた
めに、駆動回路12Aとスイッチング素子1A,1Bの
交流側端子a,bとの間に、抵抗値が実質的に等しい干
渉防止用抵抗R1,R2をそれぞれ接続している。
In FIG. 1, the same symbols as those shown in FIG. 5 indicate corresponding members. In this embodiment, the winding 14A of the isolation transformer 13 and the diode 15
A single drive circuit 12A composed of A, a capacitor 16A, and a gate amplifier 17A drives the switching elements 1A and 1B connected in parallel in the first arm A1. In order to eliminate the adverse effect of driving with a single drive circuit 12A, the interference prevention resistor R1 having substantially the same resistance value is provided between the drive circuit 12A and the AC side terminals a and b of the switching elements 1A and 1B. , R2 are connected to each other.

【0014】 抵抗R1,R2は、単に電流バランサ1
0の巻線10Aと10B間を短絡するのを防いで、クロ
ス電流iが流れ難くするだけではなく、スイッチング素
子1A,1B間の電流バランスが崩れ、それらの交流側
端子a,bとの間に電圧が発生してクロス電流iが流れ
た場合にも、クロス電流iにより抵抗R1,R2に図示
のような極性の電圧e1,e2を発生させる。電圧e1
はスイッチング素子1Bをオフ方向にバイアスして電流
を減少させ、電圧e2はスイッチング素子1Aをオン方
向にバイアスして電流を減少させるように作用する。い
ずれにせよクロス電流iを減少させ、スイッチング素子
1A,1Bの電流バランス動作に協力するように作用す
るので、電流バランスはより一層良好になる。
The resistors R1 and R2 are simply the current balancer 1
Not only is it possible to prevent the short circuit between the windings 10A and 10B of 0, making it difficult for the cross current i to flow, but also to disrupt the current balance between the switching elements 1A and 1B, and to prevent them from being connected to the AC terminals a and b. Even when a voltage is generated at the cross current i and the cross current i flows, the cross current i causes the resistors R1 and R2 to generate the voltages e1 and e2 having the polarities shown in the drawing. Voltage e1
Biases the switching element 1B in the OFF direction to decrease the current, and the voltage e2 acts to bias the switching element 1A in the ON direction to decrease the current. In any case, since the cross current i is reduced and the switching elements 1A and 1B cooperate to cooperate with the current balance operation, the current balance is further improved.

【0015】 ここで、電流バランサ10は図2に示す
ように、フェライトコア10Cに交流線8A,8Bとを
逆方向に1ターン貫通させて巻線10A、10Bとした
ものであり、互いに逆励磁するように接続されている。
電流バランサ11も電流バランサ10と同一構成のもの
である。各並列のスイッチング素子1Aと1B、2Aと
2B、3Aと3B、及び4Aと4Bの特性が実質的に同
一で、交流線8Aと8B、交流線9Aと9Bそれぞれの
電流がバランスしているときには、各交流線8Aと8
B、交流線9Aと9Bが形成する磁束は互いに打ち消さ
れ、巻線10Aと10B、11Aと11には電圧が誘起
されない。スイッチング素子の飽和電圧などの差によ
り、電流アンバランスを生じると、電流の差に応じて磁
束が発生し、電流の多い方に対しては逆極性の電圧が発
生して電流を減少させ、また電流の少ない方に対しては
同極性の電圧を発生して電流を増加させ、電流バランス
を行う。
Here, as shown in FIG. 2, the current balancer 10 is formed by winding the ferrite core 10C through the AC wires 8A and 8B for one turn in the opposite direction to form the windings 10A and 10B. Is connected to.
The current balancer 11 also has the same configuration as the current balancer 10. When the characteristics of the switching elements 1A and 1B, 2A and 2B, 3A and 3B, and 4A and 4B in parallel are substantially the same and the currents of the AC lines 8A and 8B and the AC lines 9A and 9B are balanced, respectively. , Each AC line 8A and 8
B, the magnetic fluxes formed by the AC lines 9A and 9B cancel each other out, and no voltage is induced in the windings 10A and 10B and 11A and 11. When a current imbalance occurs due to a difference in saturation voltage of switching elements, a magnetic flux is generated according to the difference in current, and a reverse polarity voltage is generated for the one with a large current to reduce the current. For the one with a smaller current, a voltage of the same polarity is generated to increase the current and balance the current.

【0016】 次に図3は、並列接続されたスイッチン
グ素子1Aと1B、2Aと2Bをそれぞれ備える第1の
アームA1と第2のアームA2、及びコンデンサC1と
C2をそれぞれ備える第3のアームA3と第4のアーム
A4をハーフブリッジに接続したハーフブリッジインバ
ータに、前述と同様に、抵抗R1,R2を接続したもの
であり、抵抗R1,R2に関連する部分の作用及び効果
については、前記実施例と同様であるので、説明を省略
する。
Next, FIG. 3 shows a first arm A1 and a second arm A2 each having switching elements 1A and 1B, 2A and 2B connected in parallel, and a third arm A3 having capacitors C1 and C2, respectively. In the same manner as described above, the resistors R1 and R2 are connected to the half-bridge inverter in which the fourth arm A4 and the fourth arm A4 are connected to each other, and the operation and effect of the portion related to the resistors R1 and R2 are described above. The description is omitted because it is similar to the example.

【0017】 なお、いずれの実施例においても、干渉
防止用抵抗R1,R2の抵抗値は原理上大きいほど効果
的であるが、抵抗値が大きいと、スイッチング素子のゲ
ート容量の充放電時間が長くなり、ゲート電圧の立ち上
がりや立ち下がり特性が悪化して望ましくない。一般的
にゲート用抵抗としては10Ω以下のものが用いられて
いるので、この発明においても、干渉防止用抵抗R1,
R2の抵抗値は10Ω以下が好ましい。
In any of the embodiments, the larger the resistance value of the interference prevention resistors R1 and R2 is in principle, the more effective it is. However, when the resistance value is large, the charging / discharging time of the gate capacitance of the switching element is long. Therefore, the rising and falling characteristics of the gate voltage deteriorate, which is not desirable. Generally, a resistance of 10 Ω or less is used as the gate resistance, so that the interference prevention resistance R1,
The resistance value of R2 is preferably 10Ω or less.

【0018】[0018]

【実施例】 図1の回路構成のインバータ回路におい
て、スイッチング素子1Aと1B、2Aと2B、3Aと
3B、及び4Aと4Bとして、200AクラスのIGB
Tを用い、抵抗R1,R2の値と電流バランスとの関係
を測定した結果を図4に示す。なお、抵抗R1とR2は
等しい抵抗値を有する。
EXAMPLE In the inverter circuit having the circuit configuration of FIG. 1, switching elements 1A and 1B, 2A and 2B, 3A and 3B, and 4A and 4B are 200A class IGB.
FIG. 4 shows the result of measuring the relationship between the values of the resistors R1 and R2 and the current balance using T. The resistors R1 and R2 have the same resistance value.

【0019】 電流バランサ10は図2に示したよう
に、バランサコア10Cに交流線8A,8Bとを逆方向
に1ターン貫通させたものであるが、バランサコア10
CとしてH5C2フェライトコアT31−8−19(T
DK(株)製)を用いた。そして、制御信号線として
0.3mm径で100mmの長さの銅線を用い、抵抗R
1,R2を接続しないときの電流アンバランス12.5
%を基準にし、その制御信号線に同一抵抗値をもつ抵抗
R1、R2を接続して、それらの抵抗値を種々変えて試
験を行った。
As shown in FIG. 2, the current balancer 10 is a balancer core 10C in which the AC lines 8A and 8B are passed through one turn in the opposite direction.
As C, H5C2 ferrite core T31-8-19 (T
DK Co., Ltd.) was used. Then, a copper wire having a diameter of 0.3 mm and a length of 100 mm is used as the control signal wire, and the resistance R
Current unbalance when 1 and R2 are not connected 12.5
%, The resistors R1 and R2 having the same resistance value were connected to the control signal line, and the resistance values were variously changed to perform the test.

【0020】 図4から分かるように、干渉防止用抵抗
R1、R2が50mΩ以上の抵抗値をもつ場合には、I
GBT1Aと1Bそれぞれを流れる電流のアンバランス
は5%以下に制限される。そして干渉防止用抵抗R1、
R2が大きくなるのに伴い電流アンバランスが小さくな
り、例えば、220mΩの場合には、それら電流アンバ
ランスは2%になる。干渉防止用抵抗R1、R2の抵抗
値を種々変えて測定を行った結果、干渉防止用抵抗R
1、R2の抵抗値が50mΩ〜10Ω程度の範囲内で選
定されれば、単一の駆動回路で駆動しても、スイッチン
グにほとんど悪影響を与えることなく、電流バランスを
良好な状態に保持できる。他のアームのIGBTについ
ても同様である。
As can be seen from FIG. 4, when the interference prevention resistors R1 and R2 have a resistance value of 50 mΩ or more, I
The imbalance of the currents flowing respectively in the GBTs 1A and 1B is limited to 5% or less. And the interference prevention resistor R1,
The current imbalance becomes smaller as R2 becomes larger. For example, in the case of 220 mΩ, the current imbalance becomes 2%. As a result of measuring by changing the resistance values of the interference prevention resistors R1 and R2 variously, the interference prevention resistor R
If the resistance values of R1 and R2 are selected within the range of about 50 mΩ to 10Ω, the current balance can be maintained in a good state with almost no adverse effect on the switching even when driven by a single drive circuit. The same applies to the IGBTs of the other arms.

【0021】 IGBTの他に、FET又はバイポーラ
トランジスタなど他のスイッチング素子も同様に適用す
ることができ、またスイッチング素子を2並列した場合
について述べたが、3並列以上でも電流バランサの個数
が増えるだけで、まったく同様に実施可能である。な
お、駆動回路は1例を示したに過ぎず、パルストランス
を用いてスイッチング素子を駆動する構成のものなどで
も良い。
In addition to the IGBT, other switching elements such as FETs or bipolar transistors can be similarly applied, and the case where the switching elements are arranged in two parallels has been described. However, the number of current balancers increases only when three or more parallels are used. And can be implemented in exactly the same way. Note that the driving circuit is only one example, and may have a configuration in which a switching element is driven using a pulse transformer.

【0022】[0022]

【発明の効果】以上述べたように,本発明は,小容量の
低抵抗を付加するだけで、ブリッジインバータの上アー
ム側に位置する並列接続のスイッチング素子の駆動回路
を共有化できるので、コストを下げることができる。ま
た、二つの駆動回路を必要としないので、スイッチング
素子のスイッチング時間の差が生じることも無いから、
スイッチング損失にアンバランスが生じない。
As described above, according to the present invention, it is possible to share the driving circuit of the switching elements connected in parallel on the upper arm side of the bridge inverter by adding a small capacity and low resistance. Can be lowered. Also, since two drive circuits are not required, there is no difference in the switching time of the switching element,
No imbalance in switching loss.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の第1の実施の形態を説明するための
図である。
FIG. 1 is a diagram for explaining a first embodiment of the present invention.

【図2】 本発明に用いられる電流バランサを説明する
ための図である。
FIG. 2 is a diagram for explaining a current balancer used in the present invention.

【図3】 本発明の別の実施の形態を説明するための図
である。
FIG. 3 is a diagram for explaining another embodiment of the present invention.

【図4】 本発明の実施の形態の特性を示すための図で
ある。
FIG. 4 is a diagram showing characteristics of the embodiment of the present invention.

【図5】 従来例を説明するための図である。FIG. 5 is a diagram for explaining a conventional example.

【符号の説明】[Explanation of symbols]

1A,1B…スイッチング素子 10、11…電
流バランサ 2A,2B…スイッチング素子 12A,12
B,12C…駆動回路 3A,3B…スイッチング素子 13…絶縁トラ
ンス 4A,4B…スイッチング素子 14…絶縁トラ
ンスの巻線 5,6…直流入力電源端子 15A〜15C
…ダイオード 7…負荷側回路 16A〜16C
…コンデンサ 8A,8B…交流線 17A〜17C
…ゲート増幅器 9A,9B…交流線 18…制御回路
1A, 1B ... Switching elements 10, 11 ... Current balancers 2A, 2B ... Switching elements 12A, 12
B, 12C ... Driving circuits 3A, 3B ... Switching element 13 ... Insulation transformers 4A, 4B ... Switching element 14 ... Insulation transformer windings 5, 6 ... DC input power supply terminals 15A-15C
... Diode 7 ... Load side circuit 16A to 16C
... Capacitors 8A and 8B ... AC lines 17A to 17C
... Gate amplifiers 9A, 9B ... AC line 18 ... Control circuit

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H02M 7/5387 H02M 1/08 H02M 7/48 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H02M 7/5387 H02M 1/08 H02M 7/48

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 互いに並列接続された複数のスイッチン
グ素子をそれぞれ備える第1のアームA1ないし第4の
アームA4をブリッジに接続してなり、一方側の上下に
位置する第1のアームA1と第2のアームA2との接続
点と、他方側の上下に位置する第3のアームA3と第4
のアームA4との接続点との間に電流バランサを通して
負荷側回路を接続してなるフルブリッジインバータにお
いて、 上側に位置する第1のアームA1、第3のアームA3の
それぞれの前記複数の並列接続されたスイッチング素子
の駆動回路を共通にすると共に、該駆動回路と前記並列
接続されたスイッチング素子の各交流側端子との間に
前記電流バランサが短絡されるのを防ぐ、ほぼ値の等し
い干渉防止用抵抗を接続することを特徴とするインバー
タ回路。
1. A first arm A1 to a fourth arm A4 each having a plurality of switching elements connected in parallel to each other are connected to a bridge, and the first arm A1 and the first arm A1 located above and below one side. Second arm A2, and the third arm A3 and the fourth arm located above and below the other side.
In a full-bridge inverter in which a load side circuit is connected through a current balancer to the connection point with the arm A4, the plurality of parallel connections of the first arm A1 and the third arm A3 located on the upper side. A common drive circuit for the switching elements, and between the drive circuit and each AC side terminal of the switching elements connected in parallel ,
An inverter circuit characterized by connecting interference preventing resistors of substantially equal value , which prevent the current balancer from being short-circuited .
【請求項2】 互いに並列接続された複数のスイッチン
グ素子をそれぞれ備える第1のアームA1と第2のアー
ムA2、及びコンデンサをそれぞれ備える第3のアーム
A3と第4のアームA4をハーフブリッジに接続してな
り、一方側の上下に位置する第1のアームA1と第2の
アームA2との接続点と、他方側の上下に位置する第3
のアームA3と第4のアームA4との接続点との間に電
流バランサを通して負荷側回路を接続してなるハーフブ
リッジインバータにおいて、 上側に位置する第1のアームA1の前記並列接続された
スイッチング素子の駆動回路を共通にすると共に、該駆
動回路と前記並列接続されたスイッチング素子の各交流
側端子との間に、前記電流バランサが短絡されるのを防
、ほぼ抵抗値の等しい干渉防止用抵抗を接続すること
を特徴とするインバータ回路。
2. A first arm A1 and a second arm A2 each having a plurality of switching elements connected in parallel to each other, and a third arm A3 and a fourth arm A4 each having a capacitor are connected to a half bridge. The connection point between the first arm A1 and the second arm A2 located on the upper and lower sides of the one side, and the third point located on the upper and lower sides of the other side.
A half-bridge inverter in which a load-side circuit is connected through a current balancer between the arm A3 and the connection point of the fourth arm A4, the parallel-connected switching element of the first arm A1 located above Drive circuit is common, and the current balancer is prevented from being short-circuited between the drive circuit and each AC side terminal of the switching elements connected in parallel.
Ingredients, inverter circuit, characterized by connecting approximately equal interference prevention resistor resistance value.
【請求項3】 請求項1又は請求項2の記載において、
前記干渉防止用抵抗は約50mΩから10Ω以下の範囲
の抵抗値を有することを特徴とするインバータ回路。
3. In the description of claim 1 or 2,
The inverter circuit, wherein the interference prevention resistor has a resistance value in the range of approximately 50 mΩ to 10Ω.
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