JP3226677B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、特に
１つのメモリセルに１ビットより多い情報を記憶させる
多値記憶を行うＥＥＰＲＯＭに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの１つとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース，ドレインを隣
接するもの同士で共用する形で直列接続し１単位として
ビット線に接続するものである。メモリセルは通常、電
荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造を
有する。メモリセルアレイは、ｐ型基板又はｎ型基板に
形成されたｐ型ウェル内に集積形成される。ＮＡＮＤセ
ルのドレイン側は選択ゲートを介してビット線に接続さ
れ、ソース側はやはり選択ゲートを介して共通ソース線
に接続される。メモリセルの制御ゲートは、行方向に連
続的に配設されてワード線となる。

【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みは、ビット線から
最も離れた位置のメモリセルから順に行う。選択された
メモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電圧Ｖｐｐｍ（＝１
０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ
又は中間電圧Ｖｍ（＝８Ｖ程度）を与える。ビット線に
０Ｖが与えられた時、その電位は選択メモリセルのドレ
インまで転送されて、電荷畜積層に電子注入が生じる。
これにより、選択されたメモリセルのしきい値は正方向
にシフトする。この状態を例えば“１”とする。ビット
線にＶｍが与えられた時は電子注入が実効的に起こら
ず、従ってしきい値は変化せず、負に止まる。この状態
は消去状態で“０”とする。データ書き込みは制御ゲー
トを共有するメモリセルに対して同時に行われる。

【０００４】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち全ての制御ゲー
トを０Ｖとし、ｐ型ウェルを２０Ｖとする。このとき選
択ゲート，ビット線，ソース線も２０Ｖにされる。これ
により、全てのメモリセルで電荷蓄積層の電子がｐ型ウ
ェルに放出され、しきい値は負方向にシフトする。

【０００５】データ読み出しは、選択されたメモリセル
の制御ゲートを０Ｖとし、それ以外のメモリセルの制御
ゲート及び選択ゲートを電源電位Ｖｃｃ（例えば５Ｖ）
として、選択メモリセルで電流が流れるか否かを検出す
ることにより行われる。

【０００６】読み出し動作の制約から、“１”書き込み
後のしきい値は０ＶからＶｃｃの間に制御しなければな
らない。このため書き込みベリファイが行われ、“１”
書き込み不足のメモリセルのみを検出し、“１”書き込
み不足のメモリセルに対してのみ再書き込みが行われる
よう再書き込みデータを設定する（ビット毎ベリファ
イ）。“１”書き込み不足のメモリセルは、選択された
制御ゲートを例えば０．５Ｖ（ベリファイ電圧）にして
読み出すこと（ベリファイ読み出し）で検出される。

【０００７】つまり、メモリセルのしきい値が０Ｖに対
してマージンを持って、０．５Ｖ以上になっていない
と、選択メモリセルで電流が流れ、“１”書き込み不足
と検出される。“０”書き込み状態にするメモリセルで
は当然電流が流れるため、このメモリセルが“１”書き
込み不足と誤認されないよう、メモリセルを流れる電流
を補償するベリファイ回路と呼ばれる回路が設けられ
る。このベリファイ回路によって高速に書き込みベリフ
ァイは実行される。

【０００８】書き込み動作と書き込みベリファイを繰り
返しながらデータ書き込みをすることで、個々のメモリ
セルに対して書き込み時間が最適化され、“１”書き込
み後のしきい値は０ＶからＶｃｃの間に制御される。

【０００９】このＮＡＮＤセル型ＥＥＰＲＯＭで、多値
記憶を実現するため、例えば書き込み後の状態を
“０”，“１”，“２”の３つにすることを考える。
“０”書き込み状態はしきい値が負、“１”書き込み状
態はしきい値が例えば０Ｖから１／２Ｖｃｃ、“２”書
き込み状態はしきい値が１／２ＶｃｃからＶｃｃまでと
する。従来のベリファイ回路では、“０”書き込み状態
にするメモリセルを、“１”又は“２”書き込み不足の
メモリセルと誤認されることを防ぐことはできる。

【００１０】しかしながら、従来のベリファイ回路は多
値記憶用でないため、“２”書き込み状態にするメモリ
セルで、そのしきい値が、“１”書き込み不足か否かを
検出するためのベリファイ電圧以上で１／２Ｖｃｃ以下
の書き込み不足状態である場合、“１”書き込み不足か
否かを検出する時にメモリセルで電流が流れず書き込み
十分と誤認されてしまうという難点があった。

【００１１】また、書き込み不足の誤認を防止して多値
の書き込みベリファイを行うには、“１”書き込み十分
となったメモリセルに対し、“２”書き込み状態にする
メモリセルには再書き込みを行い、“２”書き込み不足
で状態であるか否かを検出してベリファイ書き込みを行
うようにすればよい。しかしこの場合、“２”書き込み
状態にするメモリセルに対しても“１”書き込みの後に
“２”書き込み状態にするので、書き込みに時間がかか
り書き込み速度が遅くなる。

【００１２】

【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭに多値記憶させ、従来のベリ
ファイ回路でビット毎ベリファイを行おうとすると、誤
ベリファイが生じるという問題があった。

【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、多値の情報を記憶する
ことができ、かつ誤ベリファイを招くことなく書き込み
ベリファイ動作の高速化をはかり得るＥＥＰＲＯＭを提
供することにある。

【００１４】

【課題を解決するための手段】本発明は上記課題を解決
するために、次のような構成を採用している。即ち、本
発明（請求項１）は、多値データを記憶可能な不揮発性
半導体記憶装置において、電気的書き替えを可能とし３
以上の複数の記憶状態を持たせたメモリセルがマトリク
ス状に配置されたメモリセルアレイと、複数のメモリセ
ルの書き込み動作状態を制御するデータを一時記憶する
ための複数の書き込みデータ回路と、同時にメモリセル
アレイ中の複数のメモリセルにそれぞれ対応する書き込
みデータ回路の内容に応じて書き込み動作を行うための
書き込み手段と、同時に複数のメモリセルの書き込み動
作後の状態を確認するための書き込みベリファイ手段
と、書き込みデータ回路の内容とメモリセルの書き込み
動作後の状態から書き込み不十分のメモリセルに対して
のみ再書き込みを行うように、書き込みデータ回路の内
容を更新する手段とを備え、書き込みデータ回路の内容
に基づく書き込み動作と、書き込みベリファイと、書き
込みデータ回路の内容更新を、メモリセルが所定の書き
込み状態になるまで繰り返しながら行うことにより電気
的にデータ書き込みを行うことを特徴とする。

【００１５】また、本発明（請求項２）は、電気的書き
替えを可能としたメモリセルがマトリクス状に配置され
たメモリセルアレイを有し、１つのメモリセルに３以上
の複数の記憶状態として任意のデータ“ｉ”（ｉ＝０，
１，〜，ｎ−１；ｎ≧３）を持たせ多値記憶し、データ
“０”に対応する記憶状態は消去状態である不揮発性半
導体記憶装置において、センスアンプとして機能し、セ
ンスした情報をメモリセルの書き込み動作状態を制御す
るデータとして記憶する機能を兼ね備えた複数のデータ
回路と、同時にメモリセルアレイ中の複数のメモリセル
にそれぞれ対応するデータ回路の内容に応じて書き込み
動作を行うための書き込み手段と、同時に複数のメモリ
セルの書き込み動作後の状態がデータ“ｉ”の記憶状態
になっているか否かを確認するための第ｉの書き込みベ
リファイ手段と（ｉ＝１，２，〜，ｎ−１）、データ回
路の内容とメモリセルの書き込み動作後の状態から書き
込み不十分のメモリセルに対してのみ再書き込みを行う
ようにデータ回路の内容を、データ“ｉ”となるべきメ
モリセルに対応するデータ回路について一括更新する第
ｉのデータ回路内容一括更新手段（ｉ＝１，〜，ｎ−
１）と、第ｉの書き込みベリファイ手段による記憶状態
の確認と第ｉのデータ回路内容一括更新手段による一括
更新を、データ“１”からデータ“ｎ−１”に関してｎ
−１回行い、複数のデータ回路全てについて内容更新す
るデータ回路内容更新手段とを備え、第ｉのデータ回路
内容一括更新手段は、第ｉの書き込みベリファイ手段に
よりメモリセルの書き込み動作後の状態が出力されるビ
ット線電位のうち、データ“ｉ”（ｉ≧１）となるべき
メモリセルに対応するビット線電位が再書き込みデータ
としてセンス／記憶され、データ“ｉ”以外の状態とな
るべきメモリセルに対応するビット線電位はデータ回路
の内容を保持するようセンス／記憶されるよう、メモリ
セルの書き込み動作後の状態が出力されるビット線の電
位をデータ回路の内容に応じて修正し、ビット線電位が
修正されるまではデータ回路のデータ記憶状態を保持
し、修正されたビット線電位を保持したままデータ回路
をセンスアンプとして動作させ、データ回路の内容をデ
ータ“ｉ”となるべきメモリセルに対応するデータ回路
について一括更新を行い、データ回路の内容に基づく書
き込み動作とデータ回路内容更新を、メモリセルが所定
の書き込み状態になるまで繰り返しながら行うことによ
り電気的にデータ書き込みを行うことを特徴とする。

【００１６】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) データ回路は、書き込み動作時にデータ回路に記憶
されているデータに応じてメモリセルの書き込み動作状
態を制御し、メモリセルの状態を所定の書き込み状態に
なるよう変化させるか、又はメモリセルの状態を書き込
み動作前の状態に保持するかを制御すること。 (2) 第ｉのデータ回路内容一括更新手段は、データ
“ｉ”の書き込み状態になるべきメモリセルに対応する
データ回路について、メモリセルをデータ“ｉ”の書き
込み状態になるよう変化させるよう制御するデータが記
憶されているデータ回路に対応するメモリセルがデータ
“ｉ”の書き込み状態に達している場合は、データ回路
のデータをメモリセルの状態を書き込み動作前の状態に
保持するよう制御するデータに変更し、メモリセルをデ
ータ“ｉ”の書き込み状態になるよう変化させるよう制
御するデータが記憶されているデータ回路に対応するメ
モリセルがデータ“ｉ”の書き込み状態に達していない
場合は、メモリセルの状態をデータ“ｉ”の書き込み状
態になるよう変化させるよう制御するデータをデータ回
路に設定し、データ回路にメモリセルの状態を書き込み
動作前の状態に保持するよう制御するデータが記憶され
ている場合は、メモリセルの状態を書き込み動作前の状
態に保持するよう制御するデータをデータ回路に設定
し、第ｉのデータ回路内容一括更新手段は、データ
“ｉ”以外の書き込み状態になるべきメモリセルに対応
するデータ回路については変更しないこと。 (3) メモリセルは半導体層上に電荷蓄積層と制御ゲート
を積層形成して構成され、メモリセルは３以上の複数の
記憶状態として任意のデータ“ｉ”（ｉ＝０，１，〜，
ｎ−１；ｎ≧３）をしきい値の大きさで多値記憶し、第
ｉの書き込みベリファイ手段によって制御ゲートに所定
の第ｉのベリファイ電位を印加し、データ“ｉ”状態に
なるべきメモリセルのしきい値が所望のしきい値である
か否かをベリファイすること。 (4) データ“０”に対応する記憶状態は消去状態であっ
て、データ“ｎ−１”状態に対応するしきい値はデータ
“０”状態に対応するしきい値と最も差が大きく、デー
タ“１”，“２”，〜，“ｉ”，〜，“ｎ−２”状態に
対応するしきい値はデータ“０”状態に対応するしきい
値からデータ“ｎ−１”状態に対応するしきい値の間の
値であって、データ“０”状態に対応するしきい値から
近い順にデータ“１”，“２”，〜，“ｉ”，〜，“ｎ
−２”状態に対応するしきい値はなっていて、第ｉの書
き込みベリファイ手段によってメモリセルの書き込み後
の状態が出力されるビット線電位の中で、データ回路の
内容がメモリセルの状態を書き込み動作前の状態に保持
するよう制御するデータであるものに対応するビット線
の電位のみを、データ回路でセンスした場合にメモリセ
ルの状態を書き込み動作前の状態に保持するよう制御す
るデータとなるような第１の補正ビット線電位に設定す
る第１のビット線電位設定回路を備え、第ｉ（１≦ｉ≦
ｎ−２）の書き込みベリファイ手段によってメモリセル
の書き込み後の状態が出力されるビット線電位のうち、
データ“ｊ”（ｉ＋１≦ｊ）状態になるべきメモリセル
に対応するビット線の中で、データ回路の内容がメモリ
セルの状態をデータ“ｊ”の書き込み状態になるよう変
化させるよう制御するデータとなっているものに対応す
るビット線電位のみを、データ回路でセンスした場合に
メモリセルの状態をデータ“ｊ”書き込み状態になるよ
う変化させるよう制御するデータとなるような第２の補
正ビット線電位に設定する第ｊのビット線電位設定回路
を備え、データ回路内容更新のため、第ｉの書き込みベ
リファイによりメモリセルの書き込み動作後の状態が出
力されるビット線の電位をデータ回路の内容に応じて第
１，ｉ＋１，ｉ＋２，〜，ｎ−１のビット線電位設定回
路によって修正すること。 (5) データ回路は、メモリセルの状態を書き込み動作前
の状態に保持するよう制御するか否かを情報として記憶
する第１のデータ記憶部と、第１のデータ記憶部の情報
がメモリセルの状態を書き込み動作前の状態に保持する
よう制御しない情報の場合メモリセルが記憶すべき書き
込み状態“ｉ”（ｉ＝１，２，〜，ｎ−１）を示す情報
を記憶する第２のデータ記憶部と、から構成され、第１
のデータ記憶部は、データ回路内容更新のためデータ回
路の内容に応じて第１，ｉ＋１，ｉ＋２，〜，ｎ−１の
ビット線電位設定回路によって修正された、第ｉの書き
込みベリファイによりメモリセルの書き込み動作後の状
態が出力されるビット線の電位を、センス／記憶する機
能を兼ね備えること。 (6) 第１のデータ記憶部の情報がメモリセルの状態を書
き込み動作前の状態に保持するよう制御する情報である
場合、書き込み動作時にビット線に書き込み防止ビット
線電圧を出力する書き込み防止ビット線電圧出力回路
と、第１のデータ記憶部の情報がメモリセルの状態を書
き込み動作前の状態に保持するよう制御しない情報の場
合、第２のデータ記憶部のメモリセルが記憶すべき書き
込み状態“ｉ”（ｉ＝１，２，〜，ｎ−１）を示す情報
に応じて第ｉの書き込み時のビット線電圧を出力する第
ｉの書き込みビット線電圧出力回路とを備えたこと。 (7) 第１のビット線電位設定回路と書き込み防止ビット
線電圧出力回路は共通の第１のビット線電圧制御回路で
あって、その入力電圧は、書き込み時はその出力が書き
込み防止ビット線電圧となるような電圧でありデータ回
路内容更新時はその出力が第１の補正ビット線電位とな
るような電圧であり、第ｊ（ｊ＝２，３，〜，ｎ−１）
のビット線電位設定回路と第ｊの書き込みビット線電圧
出力回路は共通の第ｊのビット線電圧制御回路であっ
て、その入力電圧は、書き込み時はその出力が第ｊの書
き込みビット線電圧となるような電圧でありデータ回路
内容更新時はその出力が第２の補正ビット線電位となる
ような電圧であること。 (8) メモリセルは半導体層上に電荷蓄積層と制御ゲート
が積層形成され構成され、複数個づつ直列接続されＮＡ
ＮＤセル構造を形成していること。 (9) メモリセルは半導体層上に電荷蓄積層と制御ゲート
が積層形成され構成され、ＮＯＲセル構造を形成してい
ること。

【００１７】

【作用】本発明に係わる多値（ｎ値）記憶型ＥＥＰＲＯ
Ｍは、ベリファイ読み出し動作をｎ−１個の基本動作サ
イクルから行われるよう構成される。消去状態を“０”
とし多値レベルをメモリセルのしきい値の低い順に
“０”，“１”，〜，“ｉ”，〜，“ｎ−１”とする
と、ｉ番目のサイクルでは“ｉ”書き込みが十分か否か
だけをベリファイするよう構成される。このため、選択
された制御ゲートに、“ｉ”書き込み不十分であればメ
モリセルで電流が流れるように、ｉ番目のサイクルで所
定のｉレベルのベリファイ電圧を印加するベリファイ電
位発生回路を備え、ビット線の電圧を検知することで書
き込み十分か否かを検出するセンスアンプを備える。ｉ
番目のサイクルで、“０”，〜，“ｉー１”書き込みを
するメモリセルのビット線は、既に書き込み十分と検出
されていればメモリセルの電流は補償され、書き込み不
十分であると検出されていればメモリセルの電流は補償
されないよう第１のベリファイ回路が設けられる。ｉ番
目のサイクルで、“ｉ＋１”，〜，“ｎ−１”書き込み
をするメモリセルのビット線は、既に書き込み十分と検
出されていれば第１のベリファイ回路によりメモリセル
の電流は補償され、書き込み不十分であると検出されて
いればメモリセルの電流が流れたようにビット線電圧を
設定する第２のベリファイ回路が設けられる。

【００１８】また、書き込み十分か否かをデータとして
記憶する第１のレジスタと、書き込む多値レベルが
“１”，〜，“ｎ−１”のうちのいずれかを記憶する第
２のレジスタを備え、第１のレジスタは書き込み十分か
否かを検出するセンスアンプの機能も兼ね備える。さら
に所望の書き込み状態に達していないメモリセルがあれ
ば、そのメモリセルのみに再書き込みが行われるよう、
所望の書き込み状態に応じて書き込み時のビット線電圧
を出力するビット線書き込み電圧出力回路を備えたこと
を特徴としている。

【００１９】本発明においては、多値データ書き込みを
行った後、個々のメモリセルの書き込み状態がその所望
の多値レベル状態に達しているか否かが検出される。そ
して、所望の多値レベルに達していないメモリセルがあ
れば、そのメモリセルのみに再書き込みが行われるよ
う、所望の書き込み状態に応じて書き込み時のビット線
電圧が出力される。この書き込み動作とベリファイ読み
出しを繰り返し、全てのメモリセルが所望の書き込み状
態に達していることを確認したらデータ書き込みを終了
する。

【００２０】このようにして本発明によれば、１回の書
き込み時間を短くして、書き込み状態の進行の程度をチ
ェックしながら小刻みに書き込み動作を繰り返すことに
よって、最終的にデータ書き込みが終了したメモリセル
のしきい値を小さくすることを、高速に行うことができ
る。

【００２１】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の第１の実施例に係わるＮＡＮＤ
セル型ＥＥＰＲＯＭの概略構成を示すブロック図であ
る。

【００２２】メモリセルアレイ１に対して、読み出し／
書き込み時のビット線を制御するためのビット線制御回
路２と、ワード線電位を制御するためのワード線駆動回
路７が設けられる。ビット線制御回路２，ワード線駆動
回路７は、それぞれカラム・デコーダ３，ロウ・デコー
ダ８によって選択される。ビット線制御回路２は、デー
タ入出力線（ＩＯ線）を介して入出力データ変換回路５
と読み出しデータ／書き込みデータのやり取りを行う。
入出力データ変換回路５は、読み出されたメモリセルの
多値情報を外部に出力するため２値情報に変換し、外部
から入力された書き込みデータの２値情報をメモリセル
の多値情報に変換する。入出力データ変換回路５は、外
部とのデータ入出力を制御するデータ入出力バッファ６
に接続される。データ書き込み終了検知回路４はデータ
書き込みが終了したか否かを検知する。

【００２３】図２，図３は、メモリセルアレイ１とビッ
ト線制御回路２の具体的な構成を示している。メモリセ
ルＭ1 〜Ｍ8 と選択トランジスタＳ1 ，Ｓ2 で、ＮＡＮ
Ｄ型セルを構成する。ＮＡＮＤ型セルの一端はビット線
ＢＬに接続され、他端は共通ソース線Ｖｓと接続され
る。選択ゲートＳＧ1 ，ＳＧ2 、制御ゲートＣＧ1 〜Ｃ
Ｇ8 は、複数個のＮＡＮＤ型セルで共有され、１本の制
御ゲートを共有するメモリセルはページを構成する。メ
モリセルはそのしきい値Ｖｔでデータを記憶し、Ｖｔが
０Ｖ以下である場合“０”データ、Ｖｔが０Ｖ以上１．
５Ｖ以下の場合“１”データ、Ｖｔが１．５Ｖ以上電源
電圧以下の場合“２”データとして記憶する。１つのメ
モリセルで３つの状態を持たせ、２つのメモリセルで９
通りの組み合わせができる。この内、８通りの組み合わ
せを用いて、２つのメモリセルで３ビット分のデータを
記憶する。この実施例では、制御ゲートを共有する隣合
う２つのメモリセルの組で３ビット分のデータを記憶す
る。また、メモリセルアレイ１は専用のｐウェル上に形
成されている。

【００２４】クロック同期式インバータＣＩ1 ，ＣＩ2
とＣＩ3 ，ＣＩ4 でそれぞれフリップ・フロップを構成
し、書き込み／読み出しデータをラッチする。また、こ
れらはセンス・アンプとしても動作する。クロック同期
式インバータＣＩ1 ，ＣＩ2で構成されるフリップ・フ
ロップは、「“０”書き込みをするか、“１”又は
“２”書き込みをするか」、を書き込みデータ情報とし
てラッチし、メモリセルが「“０”の情報を保持してい
るか、“１”又は“２”の情報を保持しているか」、を
読み出しデータ情報としてラッチする。クロック同期式
インバータＣＩ3 ，ＣＩ4 で構成されるフリップ・フロ
ップは、「“１”書き込みをするか、“２”書き込みを
するか」、を書き込みデータ情報としてラッチし、メモ
リセルが「“２”の情報を保持しているか、“０”又は
“１”の情報を保持しているか」、を読み出しデータ情
報としてラッチする。

【００２５】ｎチャネルＭＯＳトランジスタの内で、Ｑ
ｎ1 は、プリチャージ信号ＰＲＥが“Ｈ”となると電圧
ＶPRをビット線に転送する。Ｑｎ2 は、ビット線接続信
号ＢＬＣが“Ｈ”となってビット線と主要なビット線制
御回路を接続する。Ｑｎ3 〜Ｑｎ6 ，Ｑｎ9 〜Ｑｎ12
は、上述のフリップ・フロップにラッチされているデー
タに応じて、電圧ＶBLH ，ＶBLM ，ＶBLL を選択的にビ
ット線に転送する。Ｑｎ7 ，Ｑｎ8 はそれぞれ信号ＳＡ
Ｃ2 ，ＳＡＣ1 が“Ｈ”となることでフリップ・フロッ
プとビット線を接続する。Ｑｎ13は、フリップ・フロッ
プにラッチされている１ページ分のデータが全て同じか
否かを検出するために設けられる。Ｑｎ14，Ｑｎ15とＱ
ｎ16，Ｑｎ17はそれぞれカラム選択信号ＣＳＬ1 ，ＣＳ
Ｌ2 が“Ｈ”となって、対応するフリップ・フロップと
データ入出力線ＩＯＡ，ＩＯＢを選択的に接続する。

【００２６】なお、図３においてインバータ部分を図１
９（ａ）に示すように省略して示しているが、これは図
１９（ｂ）に示す回路構成となっている。次に、このよ
うに構成されたＥＥＰＲＯＭの動作を図４〜図６に従っ
て説明する。図４は読み出し動作のタイミング、図５は
書き込み動作のタイミング、図６はベリファイ読み出し
動作のタイミングを示している。いずれも制御ゲートＣ
Ｇ４が選択された場合を例に示してある。

【００２７】読み出し動作は、２つの基本サイクルで実
行される。読み出し第１サイクルは、まず電圧ＶPRが電
源電圧Ｖccとなってビット線はプリチャージされ、プリ
チャージ信号ＰＲＥが“Ｌ”となってビット線はフロー
ティングにされる。続いて、選択ゲートＳＧ1 ，ＳＧ2
、制御ゲートＣＧ1 〜ＣＧ3 、ＣＧ5 〜ＣＧ8 はＶcc
とされる。同時に制御ゲートＣＧ4 は１．５Ｖにされ
る。選択されたメモリセルのＶｔが１．５Ｖ以上の場合
のみ、つまりデータ“２”が書き込まれている場合の
み、そのビット線は“Ｈ”レベルのまま保持される。

【００２８】この後、センス活性化信号ＳＥＮ2 ，ＳＥ
Ｎ2Bがそれぞれ“Ｌ”，“Ｈ”、ラッチ活性化信号ＬＡ
Ｔ2 ，ＬＡＴ2Bがそれぞれ“Ｌ”，“Ｈ”となって、ク
ロック同期式インバータＣＩ3 ，ＣＩ4 で構成されるフ
リップ・フロップはリセットされる。信号ＳＡＣ2 が
“Ｈ”となってクロック同期式インバータＣＩ3 ，ＣＩ
4 で構成されるフリップ・フロップとビット線は接続さ
れ、まずセンス活性化信号ＳＥＮ2 ，ＳＥＮ2Bがそれぞ
れ“Ｈ”，“Ｌ”となってビット線電位がセンスされた
後、ラッチ活性化信号ＬＡＴ2 ，ＬＡＴ2Bがそれぞれ
“Ｈ”，“Ｌ”となり、クロック同期式インバータＣＩ
3 ，ＣＩ4 で構成されるフリップ・フロップに、
「“２”データか、１”又は“０”データか」の情報が
ラッチされる。

【００２９】読み出し第２サイクルは読み出し第１サイ
クルと、選択制御ゲートＣＧ4 の電圧が１．５Ｖでなく
０Ｖであること、信号ＳＥＮ2 ，ＳＥＮ2B，ＬＡＴ2 ，
ＬＡＴ2B，ＳＡＣ2 の代わりに信号ＳＥＮ1 ，ＳＥＮ1
B，ＬＡＴ1 ，ＬＡＴ1B，ＳＡＣ1 が出力されることが
違う。よって、読み出し第２サイクルでは、クロック同
期式インバータＣＩ1 ，ＣＩ2 で構成されるフリップ・
フロップに、「“０”データか、“１”又は“２”デー
タか」の情報がラッチされる。

【００３０】以上説明した２つの読み出しサイクルによ
って、メモリセルに書き込まれたデータが読み出され
る。データ書き込みに先だってメモリセルのデータは消
去され、メモリセルのしきい値Ｖｔは０Ｖ以下となって
いる。消去はｐウェル、共通ソース線Ｖｓ、選択ゲート
ＳＧ1 ，ＳＧ2 を２０Ｖにし、制御ゲートＣＧ1 〜ＣＧ
8 を０Ｖとして行われる。

【００３１】書き込み動作では、まずプリチャージ信号
ＰＲＥが“Ｌ”となってビット線がフローティングにさ
れる。選択ゲートＳＧ1 がＶcc、制御ゲートＣＧ1 〜Ｃ
Ｇ8がＶccとされる。選択ゲートＳＧ2 は書き込み動作
中０Ｖである。同時に、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，
ＦＩＭ，ＦＩＨがＶccとなる。“０”書き込みの場合
は、クロック同期式インバータＣＩ1 ，ＣＩ2 で構成さ
れるフリップ・フロップに、クロック同期式インバータ
ＣＩ1 の出力が“Ｈ”になるようにデータがラッチされ
ているため、ビット線はＶccにより充電される。“１”
又は“２”書き込みの場合は、ビット線は０Ｖである。

【００３２】続いて、選択ゲートＳＧ1 、制御ゲートＣ
Ｇ1 〜ＣＧ8 、信号ＢＬＣ、信号ＶＲＦＹ1 と電圧ＶＳ
Ａが１０Ｖ、電圧ＶBLH が８Ｖ、電圧ＶBLM が１Ｖとな
る。“１”書き込みの場合は、クロック同期式インバー
タＣＩ3 ，ＣＩ4 で構成されるフリップ・フロップに、
クロック同期式インバータＣＩ3 の出力が“Ｈ”になる
ようにデータがラッチされているため、ビット線ＢＬに
は１Ｖが印加される。“２”書き込みの場合はビット線
は０Ｖ、“０”書き込みの場合は８Ｖとなる。この後、
選択された制御ゲートＣＧ4 が２０Ｖとされる。

【００３３】“１”又は“２”書き込みの場合は、ビッ
ト線ＢＬと制御ゲートＣＧ4 の電位差によって電子がメ
モリセルの電荷蓄積層に注入され、メモリセルのしきい
値は上昇する。“１”書き込みの場合は、“２”書き込
みに比較してメモリセルの電荷蓄積層に注入すべき電荷
量を少なくしなければならないため、ビット線ＢＬを１
Ｖにして制御ゲートＣＧ4 との電位差を１９Ｖに緩和し
ている。但し、この電位差の緩和はなくとも実施可能で
ある。“０”書き込み時は、ビット線電圧８Ｖによって
メモリセルのしきい値は実効的には変わらない。

【００３４】書き込み動作の終了時は、まず選択ゲート
ＳＧ1 、制御ゲートＣＧ1 〜ＣＧ8を０Ｖとし、”０”
書き込み時のビット線ＢＬの電圧８Ｖは遅れて０Ｖにリ
セットされる。この順序が反転すると一時的に“２”又
は“１”書き込み動作の状態ができて、“０”書き込み
時に間違ったデータを書いてしまうからである。

【００３５】書き込み動作後に、メモリセルの書き込み
状態を確認し書き込み不足のメモリセルにのみ追加書き
込みを行うため、ベリファイ読み出しが行われる。ベリ
ファイ読み出し中は、電圧ＶBLH はＶcc、ＶBLL は０
Ｖ、ＦＩＭは０Ｖである。

【００３６】ベリファイ読み出しは、２つの基本サイク
ルから実行される。この基本サイクルは読み出し第２サ
イクルに似ている。違うのは、選択された制御ゲートＣ
Ｇ4の電圧と、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＨが
出力されることである（ベリファイ読み出し第１サイク
ルではＶＲＦＹ1 のみ）。信号ＶＲＦＹ1 ，ＶＲＦＹ2
，ＦＩＨは、選択ゲートＳＧ1 ，ＳＧ2 、制御ゲート
ＣＧ1 〜ＣＧ8 が０Ｖにリセットされた後で信号ＳＥＮ
1 ，ＳＥＮ1B，ＬＡＴ1 ，ＬＡＴ1Bがそれぞれ“Ｌ”，
“Ｈ”，“Ｌ”，“Ｈ”になる前に出力される。言い替
えると、ビット線の電位がメモリセルのしきい値によっ
て決定した後で、クロック同期式インバータＣＩ1 ，Ｃ
Ｉ2 で構成されるフリップ・フロップがリセットされる
前である。選択された制御ゲートＣＧ4 の電圧は、読み
出し時の１．５Ｖ（第１サイクル）、０Ｖ（第２サイク
ル）に対応して、２Ｖ（第１サイクル）、０．５Ｖ（第
２サイクル）と、０．５Ｖのしきい値マージンを確保す
るために高くしてある。

【００３７】ここでは、クロック同期式インバータＣＩ
1 ，ＣＩ2 で構成されるフリップ・フロップにラッチさ
れているデータ（ｄａｔａ１）、クロック同期式インバ
ータＣＩ3 ，ＣＩ4 で構成されるフリップ・フロップに
ラッチされているデータ（ｄａｔａ２）と選択されたメ
モリセルのしきい値によって決まるビット線ＢＬの電圧
を説明する。ｄａｔａ１は「“０”書き込みか、“１”
又は“２”書き込みか」を制御し、“０”書き込みの場
合はＱｎ３は“ＯＮ”状態、“１”又は“２”書き込み
の場合はＱｎ６が“ＯＮ”状態である。ｄａｔａ２は
「“１”書き込みか、“２”書き込みか」を制御し、
“１”書き込みの場合はＱｎ10は“ＯＮ”状態、“２”
書き込みの場合はＱｎ11が“ＯＮ”状態である。

【００３８】“０”データ書き込み時（初期書き込みデ
ータが“０”）のベリファイ読み出し第１サイクルで
は、メモリセルのデータが“０”であるから、制御ゲー
トＣＧ4 が２Ｖになるとメモリセルによってビット線電
位は“Ｌ”となる。その後信号ＶＲＦＹ1 が“Ｈ”とな
ることでビット線ＢＬは“Ｈ”となる。

【００３９】“１”データ書き込み時（初期書き込みデ
ータが“１”）のベリファイ読み出し第１サイクルで
は、メモリセルのデータが“１”となるはずであるから
メモリセルのしきい値は１．５Ｖ以下で、制御ゲートＣ
Ｇ4 が２Ｖになるとメモリセルによってビット線電位は
“Ｌ”となる。その後信号ＶＲＦＹ1 が“Ｈ”となるこ
とで、既に“１”書き込み十分でｄａｔａ１が“０”書
き込みを示している場合ビット線ＢＬは“Ｈ”（図６の
(1) ）、さもなくばビット線ＢＬは“Ｌ”（図６の(2)
）となる。

【００４０】“２”データ書き込み時（初期書き込みデ
ータが“２”）のベリファイ読み出し第１サイクルで
は、選択メモリセルのデータが“２”となっていない
（“２”書き込み不十分）場合、制御ゲートＣＧ4 が２
Ｖになるとメモリセルによってビット線電位は“Ｌ”と
なる（図６の(5) ）。選択メモリセルが“２”書き込み
十分になっている場合、制御ゲートＣＧ4 が２Ｖになっ
てもビット線電位は“Ｈ”のままである（図６の(3)
(4)）。図６の(3) は既に“２”書き込み十分でｄａｔ
ａ１が“０”書き込みを示している場合である。この場
合、信号ＶＲＦＹ1 が“Ｈ”となることで、電圧ＶBHに
よってビット線ＢＬは再充電される。

【００４１】“０”データ書き込み時（初期書き込みデ
ータが“０”）のベリファイ読み出し第２サイクルで
は、メモリセルのデータが“０”であるから、制御ゲー
トＣＧ4 が０．５Ｖになるとメモリセルによってビット
線電位は“Ｌ”となる。その後、信号ＶＲＦＹ1 が
“Ｈ”となることでビット線ＢＬは“Ｈ”となる。

【００４２】“１”データ書き込み時（初期書き込みデ
ータが“１”）のベリファイ読み出し第２サイクルで
は、選択メモリセルのデータが“１”となっていない
（“１”書き込み不十分）場合、制御ゲートＣＧ4 が
０．５Ｖになるとメモリセルによってビット線電位は
“Ｌ”となる（図６の(8) ）。選択メモリセルが“１”
書き込み十分になっている場合、制御ゲートＣＧ4 が
０．５Ｖになってもビット線電位は“Ｈ”のままである
（図６の(6)(7)）。図６の(6) は既に“１”書き込み十
分でｄａｔａ１が“０”書き込みを示している場合であ
る。この場合信号ＶＲＦＹ1 が“Ｈ”となることで、電
圧ＶBHによってビット線ＢＬは再充電される。

【００４３】“２”データ書き込み時（初期書き込みデ
ータが“２”）のベリファイ読み出し第２サイクルで
は、メモリセルのデータが“２”となるはずであるから
メモリセルのしきい値が０．５Ｖ以上であれば“２”書
き込み十分でも不十分でも、制御ゲートＣＧ4 が０．５
Ｖになってもビット線電位は“Ｈ”のままである（図６
の(9)(10) ）。“２”書き込み不十分でメモリセルのし
きい値が０．５Ｖ以下の場合、ビット線は“Ｌ”になる
（図６の(11)）。

【００４４】その後、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，Ｆ
ＩＨが“Ｈ”となることで、既に“２”書き込み十分で
ｄａｔａ１が“０”書き込みを示している場合ビット線
ＢＬは“Ｈ”（図６の(9) ）、さもなくばビット線ＢＬ
は“Ｌ”（図６の(10)(11)）となる。このベリファイ読
み出し動作によって、書き込みデータとメモリセルの書
き込み状態から再書き込みデータが下記の（表１）のよ
うに設定される。

【００４５】

【表１】 （表１）から分かるように、“１”書き込み不足のメモ
リセルのみ再度“１”書き込みが行われ、“２”書き込
み不足のメモリセルにのみ再度“２”書き込みが行われ
るようになっている。また、全てのメモリセルでデータ
書き込みが十分になると、全てのカラムのＱｎ１３が
“ＯＦＦ”となり、信号ＰＥＮＤＢによってデータ書き
込み終了情報が出力される。

【００４６】図７はデータの入出力動作タイミングを示
しており、（ａ）はデータ入力タイミング、（ｂ）はデ
ータ出力タイミングである。外部からのデータ入力３サ
イクルの後、入出力データ変換回路５によって、ビット
線制御回路２に入力するデータが発生され入力される。
外部からの３ビット分のデータ（Ｘ1 ，Ｘ2 ，Ｘ3 ）
は、２つのメモリセルのデータ（Ｙ1 ，Ｙ2 ）に変換さ
れ、実効的にはビット線制御回路２のクロック同期式イ
ンバータＣＩ1 ，ＣＩ2 で構成されるレジスタＲ1 とＣ
Ｉ3 ，ＣＩ4 で構成されるレジスタＲ2 に、データ入出
力線ＩＯＡ，ＩＯＢを介して変換データが設定される。
レジスタＲ1 ，Ｒ2 にラッチされている読み出しデータ
は、データ入出力線ＩＯＡ，ＩＯＢを介して入出力デー
タ変換回路５に転送され変換されて出力される。図３に
見られるカラム選択信号ＣＳＬ1iとＣＳＬ2iを同一信号
にして、そのかわりＩＯＡ，ＩＯＢを２系統に分けて同
一カラムの２つのレジスタを同時にアクセスすることも
容易に可能で、アクセス時間を短くするためには効果的
である。

【００４７】下記の（表２）はデータ入力時の、外部か
らの３ビット分のデータ（Ｘ1 ，Ｘ2 ，Ｘ3 ）、メモリ
セルの２つのデータ（Ｙ1 ，Ｙ2 ）とＹ1 ，Ｙ2 それぞ
れに対応するレジスタＲ1 ，Ｒ2 のデータの関係を示し
ている。

【００４８】

【表２】

【００４９】レジスタのデータはデータ転送時の入出力
線ＩＯＡの電圧レベルで表現してある。データ入出力線
ＩＯＢはＩＯＡの反転信号であるため省略してある。下
記の（表３）は、データ出力時のそれである。

【００５０】

【表３】 この実施例では同じデータに対して、入力時のＩＯＡの
レベルと出力時のＩＯＡのレベルが反転するようになっ
ている。

【００５１】メモリセルの２つデータ（Ｙ1 ，Ｙ2 ）の
９つの組み合わせのうち１つは余るため、これを例えば
ポインタ情報などファイル管理情報に利用することは可
能である。ここではポインタ情報をセルデータ（Ｙ1 ，
Ｙ2 ）＝（２，２）に対応させている。

【００５２】図８は、ＥＥＰＲＯＭをコントロールする
マイクロプロセッサなどから見たときの、データ書き込
みの単位であるページの概念を示している。ここでは１
ページをＮバイトとしていて、マイクロプロセッサなど
から見たときのアドレス（論理アドレス）を表示してい
る。例えば、領域１（論理アドレス０〜ｎ）だけしか書
き込みデータが入力されないとき、ｎ＝３ｍ＋２（ｍ＝
０，１，２，…）であれば常に（Ｘ1 ，Ｘ2 ，Ｘ3 ）が
揃うので問題ない。ｎ＝３ｍの場合はＸ1 しか入力され
ないので、ＥＥＰＲＯＭ内部でＸ2 ＝０，Ｘ3 ＝０を発
生して（Ｘ1 ，Ｘ2 ，Ｘ3 ）を入出力データ変換回路５
に入力する。ｎ＝３ｍ＋１の場合はＸ3＝０を内部で発
生する。このｎがＮと等しいときも同様である。

【００５３】領域１にデータ書き込みを行った（領域２
の書き込みデータは全て“０”）後、追加的に領域２に
データ書き込みを行う場合、領域１の部分を読み出して
そのデータに領域２の部分の書き込みデータを追加して
入力すればよい。或いは、領域１の部分を読み出して、
領域２の先頭アドレスｎ＋１＝３ｍの場合は領域１のデ
ータを全て“０”、ｎ＋１＝３ｍ＋２の場合アドレスｎ
−１、ｎのデータをＸ1 ，Ｘ2 としてアドレスｎ＋１の
データＸ3 に追加し領域１のアドレスｎ−２までのデー
タを全て“０”、ｎ＋１＝３ｍ＋１の場合アドレスｎの
データをＸ1 としてアドレスｎ＋１、ｎ＋２のデータＸ
2 ，Ｘ3 に追加し領域１のアドレスｎ−１までのデータ
を全て“０”、としてもよい。これらの動作は、ＥＥＰ
ＲＯＭ内部で自動的に行うことも容易である。この追加
データ書き込みが可能となるよう、（表２）及び（表
３）に示してあるように（Ｘ1 ，Ｘ2 ，Ｘ3 ）と（Ｙ1
，Ｙ2 ）の関係は組まれている。（表２）及び（表
３）に示してある（Ｘ1 ，Ｘ2 ，Ｘ3 ）と（Ｙ1 ，Ｙ2
）の関係は１つの例であってこれに限るものではな
い。また、領域は３以上でも同様に追加データ書き込み
は行える。

【００５４】図９（ａ）は、データ書き込みアルゴリズ
ムを示している。データロード後、書き込み、ベリファ
イ読み出しと書き込み終了検出動作が繰り返し行われ
る。点線の中はＥＥＰＲＯＭ内で自動的に行われる。

【００５５】図９（ｂ）は、追加データ書き込みアルゴ
リズムを示している。読み出しとデータロード後、ベリ
ファイ読み出し、書き込み終了検出と書き込み動作が繰
り返し行われる。点線の中はＥＥＰＲＯＭ内で自動的に
行われる。データロード後にベリファイ読み出しが行わ
れるのは、既に“１”或いは“２”が書き込まれている
ところに書き込みが行われないようにするためである。
そうないと過剰書き込みされる場合が生じる。

【００５６】図１０は、このように構成されたＥＥＰＲ
ＯＭでの、メモリセルのしきい値の書き込み特性を示し
ている。“１”データが書き込まれるメモリセルと
“２”データが書き込まれるメモリセルは同時に書き込
みが行われ、それぞれ独立に書き込み時間が制御され
る。下記の（表４）に、消去、書き込み、読み出し、ベ
リファイ読み出し時のメモリセルアレイ各部の電位を示
す。

【００５７】

【表４】

【００５８】図１１は、本発明の第２の実施例における
ＮＯＲセル型ＥＥＰＲＯＭの、メモリセルアレイ１とビ
ット線制御回路２の具体的な構成を示している。メモリ
セルＭ10のみで、ＮＯＲ型セルを構成する。ＮＯＲ型セ
ルの一端はビット線ＢＬに接続され、他端は共通接地線
と接続される。１本の制御ゲートＷＬを共有するメモリ
セルＭはページを構成する。メモリセルＭはそのしきい
値Ｖｔでデータを記憶し、ＶｔがＶcc以上である場合
“０”データ、ＶｔがＶcc以下２．５Ｖ以上の場合
“１”データ、Ｖｔが２．５Ｖ以下０Ｖ以上の場合
“２”データとして記憶する。１つのメモリセルで３つ
の状態を持たせ、２つのメモリセルで９通りの組み合わ
せができる。この内、８通りの組み合わせを用いて、２
つのメモリセルで３ビット分のデータを記憶する。この
実施例では、制御ゲートを共有する隣合う２つのメモリ
セルの組で３ビット分のデータを記憶する。

【００５９】クロック同期式インバータＣＩ5 ，ＣＩ6
とＣＩ7 ，ＣＩ8 でそれぞれフリップ・フロップを構成
し、書き込み／読み出しデータをラッチする。また、こ
れらはセンス・アンプとしても動作する。クロック同期
式インバータＣＩ5 ，ＣＩ6で構成されるフリップ・フ
ロップは、「“０”書き込みをするか、“１”又は
“２”書き込みをするか」、を書き込みデータ情報とし
てラッチし、メモリセルが「“０”の情報を保持してい
るか、“１”又は“２”の情報を保持しているか」、を
読み出しデータ情報としてラッチする。クロック同期式
インバータＣＩ7 ，ＣＩ8 で構成されるフリップ・フロ
ップは、「“１”書き込みをするか、“２”書き込みを
するか」、を書き込みデータ情報としてラッチし、メモ
リセルが「“２”の情報を保持しているか、“０”又は
“１”の情報を保持しているか」、を読み出しデータ情
報としてラッチする。

【００６０】ｎチャネルＭＯＳトランジスタの内、Ｑｎ
18は、プリチャージ信号ＰＲＥが“Ｈ”となると電圧Ｖ
PRをビット線に転送する。Ｑｎ19は、ビット線接続信号
ＢＬＣが“Ｈ”となってビット線と主要なビット線制御
回路を接続する。Ｑｎ20〜Ｑｎ23，Ｑｎ25〜Ｑｎ28は、
上述のフリップ・フロップにラッチされているデータに
応じて、電圧ＶBLH ，ＶBLM ，０Ｖを選択的にビット線
に転送する。Ｑｎ24，Ｑ29はそれぞれ信号ＳＡＣ2 ，Ｓ
ＡＣ1 が“Ｈ”となることでフリップ・フロップとビッ
ト線を接続する。Ｑｎ30は、フリップ・フロップにラッ
チされている１ページ分のデータが全て同じか否かを検
出するために設けられる。Ｑｎ31，Ｑｎ32とＱｎ33，Ｑ
ｎ34はそれぞれカラム選択信号ＣＳＬ1 ，ＣＳＬ2 が
“Ｈ”となって、対応するフリップ・フロップとデータ
入出力線ＩＯＡ，ＩＯＢを選択的に接続する。

【００６１】次に、このように構成されたＥＥＰＲＯＭ
の動作を図１２〜１４に従って説明する。図１２は読み
出し動作のタイミング、図１３は書き込み動作のタイミ
ング、図１４はベリファイ読み出し動作のタイミングを
示している。

【００６２】読み出し動作は、２つの基本サイクルで実
行される。読み出し第１サイクルは、まず電圧ＶPRが電
源電圧Ｖccとなってビット線はプリチャージされ、プリ
チャージ信号ＰＲＥが“Ｌ”となってビット線はフロー
ティングにされる。続いて、制御ゲートＷＬは２．５Ｖ
にされる。選択されたメモリセルのＶｔが２．５Ｖ以下
の場合のみ、つまりデータ“２”が書き込まれている場
合のみ、そのビット線は“Ｌ”レベルになる。

【００６３】この後、センス活性化信号ＳＥＮ2 ，ＳＥ
Ｎ2Bがそれぞれ“Ｌ”，“Ｈ”、ラッチ活性化信号ＬＡ
Ｔ2 ，ＬＡＴ2Bがそれぞれ“Ｌ”，“Ｈ”となって、ク
ロック同期式インバータＣＩ7 ，ＣＩ8 で構成されるフ
リップ・フロップはリセットされる。信号ＳＡＣ2 が
“Ｈ”となってクロック同期式インバータＣＩ7 ，ＣＩ
8 で構成されるフリップ・フロップとビット線は接続さ
れ、まずセンス活性化信号ＳＥＮ2 ，ＳＥＮ2Bがそれぞ
れ“Ｈ”，“Ｌ”となってビット線電位がセンスされた
後、ラッチ活性化信号ＬＡＴ2 ，ＬＡＴ2Bがそれぞれ
“Ｈ”，“Ｌ”となり、クロック同期式インバータＣＩ
7 ，ＣＩ8 で構成されるフリップ・フロップに、
「“２”データか、“１”又は“０”データか」の情報
がラッチされる。

【００６４】読み出し第２サイクルは読み出し第１サイ
クルと、選択制御ゲートＷＬの電圧が２．５ＶでなくＶ
ccであること、信号ＳＥＮ2 ，ＳＥＮ2B，ＬＡＴ2 ，Ｌ
ＡＴ2B，ＳＡＣ2 の代わりに信号ＳＥＮ1 ，ＳＥＮ1B，
ＬＡＴ1 ，ＬＡＴ1B，ＳＡＣ1 が出力されることが違
う。よって、読み出し第２サイクルでは、クロック同期
式インバータＣＩ5 ，ＣＩ6 で構成されるフリップ・フ
ロップに、「“０”データか、“１”又は“２”データ
か」の情報がラッチされる。

【００６５】以上説明した２つの読み出しサイクルによ
って、メモリセルに書き込まれたデータが読み出され
る。データ書き込みに先だってメモリセルのデータは消
去され、メモリセルのしきい値ＶｔはＶcc以上となって
いる。消去は、制御ゲートＷＬを２０Ｖとしビット線を
０Ｖにして行われる。

【００６６】書き込み動作では、まずプリチャージ信号
ＰＲＥが“Ｌ”となってビット線がフローティングにさ
れる。信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＭ，ＦＩＬが
Ｖccとなる。“２”書き込みの場合は、クロック同期式
インバータＣＩ5 ，ＣＩ6 で構成されるフリップ・フロ
ップに、クロック同期式インバータＣＩ5 の出力が
“Ｈ”になるようにデータがラッチされているため、ビ
ット線は０Ｖである。“１”又は“２”書き込みの場合
は、ビット線はＶccに充電される。

【００６７】続いて、信号ＢＬＣ，ＶＲＦＹ2 ，ＦＩ
Ｍ，ＦＩＬと電圧ＶSAが１０Ｖ、電圧ＶBLH が８Ｖ、電
圧ＶBLM が７Ｖとなる。“１”書き込みの場合は、クロ
ック同期式インバータＣＩ7 ，ＣＩ8 で構成されるフリ
ップ・フロップに、クロック同期式インバータＣＩ7 の
出力が“Ｈ”になるようにデータがラッチされているた
め、ビット線ＢＬには７Ｖが印加される。“２”書き込
みの場合はビット線は８Ｖ、“０”書き込みの場合は０
Ｖとなる。この後、選択された制御ゲートＷＬが−１２
Ｖとされる。

【００６８】“１”又は“２”書き込みの場合は、ビッ
ト線ＢＬと制御ゲートＷＬの電位差によって電子がメモ
リセルの電荷蓄積層から放出され、メモリセルのしきい
値は下降する。“１”書き込みの場合は、“２”書き込
みに比較してメモリセルの電荷蓄積層から放出すべき電
荷量を少なくしなければならないため、ビット線ＢＬを
７Ｖにして制御ゲートＷＬとの電位差を１９Ｖに緩和し
ている。“０”書き込み時は、ビット線電圧０Ｖによっ
てメモリセルのしきい値は実効的には変わらない。

【００６９】書き込み動作後に、メモリセルの書き込み
状態を確認し書き込み不足のメモリセルにのみ追加書き
込みを行うため、ベリファイ読み出しが行われる。ベリ
ファイ読み出し中は、電圧ＶBLH はＶcc、ＦＩＭは０Ｖ
である。

【００７０】ベリファイ読み出しは、２つの基本サイク
ルから実行される。この基本サイクルは読み出し第２サ
イクルに似ている。違うのは、選択された制御ゲートＷ
Ｌの電圧と、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，ＦＩＨが出
力されることである（ベリファイ読み出し第１サイクル
ではＶＲＦＹ1 のみ）。信号ＶＲＦＹ1 ，ＶＲＦＹ2，
ＦＩＨは、制御ゲートＷＬが０Ｖにリセットされた後で
信号ＳＥＮ1 ，ＳＥＮ1B，ＬＡＴ1 ，ＬＡＴ1Bがそれぞ
れ“Ｌ”，“Ｈ”，“Ｌ”，“Ｈ”になる前に出力され
る。言い替えると、ビット線の電位がメモリセルのしき
い値によって決定した後で、クロック同期式インバータ
ＣＩ5 ，ＣＩ6 で構成されるフリップ・フロップがリセ
ットされる前である。選択された制御ゲートＷＬの電圧
は、読み出し時の２．５Ｖ（第１サイクル）、Ｖcc（第
２サイクル）に対応して、２Ｖ（第１サイクル）、４Ｖ
（第２サイクル）と、しきい値マージンを確保するため
に低くしてある。

【００７１】ここでは、クロック同期式インバータＣＩ
5 ，ＣＩ6 で構成されるフリップ・フロップにラッチさ
れているデータ（ｄａｔａ１）、クロック同期式インバ
ータＣＩ7 ，ＣＩ8 で構成されるフリップ・フロップに
ラッチされているデータ（ｄａｔａ２）と選択されたメ
モリセルのしきい値によって決まるビット線ＢＬの電圧
を説明する。ｄａｔａ１は「“０”書き込みか、“１”
又は“２”書き込みか」を制御し、“０”書き込みの場
合はＱｎ20は“ＯＮ”状態、“１”又は“２”書き込み
の場合はＱｎ23が“ＯＮ”状態である。ｄａｔａ２は
「“１”書き込みか、“２”書き込みか」を制御し、
“１”書き込みの場合はＱｎ26は“ＯＮ”状態、“２”
書き込みの場合はＱｎ27が“ＯＮ”状態である。

【００７２】“０”データ書き込み時（初期書き込みデ
ータが“０”）のベリファイ読み出し第１サイクルで
は、メモリセルのデータが“０”であるから、制御ゲー
トＷＬが２Ｖになってもビット線電位は“Ｈ”のままで
ある。その後信号ＶＲＦＹ1 が“Ｈ”となることでビッ
ト線ＢＬは“Ｌ”となる。

【００７３】“１”データ書き込み時（初期書き込みデ
ータが“１”）のベリファイ読み出し第１サイクルで
は、メモリセルのデータが“１”となるはずであるから
メモリセルのしきい値は２．５Ｖ以上で、制御ゲートＷ
Ｌが２Ｖになってもビット線電位は“Ｈ”のままであ
る。その後信号ＶＲＦＹ1 が“Ｈ”となることで、既に
“１”書き込み十分でｄａｔａ１が“０”書き込みを示
している場合ビット線ＢＬは“Ｌ”（図１４の(2) ）、
さもなくばビット線ＢＬは“Ｈ”（図１４の(1) ）とな
る。

【００７４】“２”データ書き込み時（初期書き込みデ
ータが“２”）のベリファイ読み出し第１サイクルで
は、選択メモリセルのデータが“２”となっていない
（“２”書き込み不十分）場合、制御ゲートＷＬが２Ｖ
になってもビット線電位は“Ｈ”である（図１４の(3)
）。選択メモリセルが“２”書き込み十分になってい
る場合、制御ゲートＷＬが２Ｖになるとビット線電位は
メモリセルによって“Ｌ”となる（図１４の(4)(5)）。
図１４の(5) は既に“２”書き込み十分でｄａｔａ１が
“０”書き込みを示している場合である。この場合、信
号ＶＲＦＹ1 が“Ｈ”となることで、ビット線ＢＬは接
地される。

【００７５】“０”データ書き込み時（初期書き込みデ
ータが“０”）のベリファイ読み出し第２サイクルで
は、メモリセルのデータが“０”であるから、制御ゲー
トＣＧ4 が４Ｖになってもビット線電位は“Ｈ”であ
る。その後、信号ＶＲＦＹ1 が“Ｈ”となることでビッ
ト線ＢＬは“Ｌ”となる。

【００７６】“１”データ書き込み時（初期書き込みデ
ータが“１”）のベリファイ読み出し第２サイクルで
は、選択メモリセルのデータが“１”となっていない
（“１”書き込み不十分）場合、制御ゲートＷＬが４Ｖ
になってもビット線電位は“Ｈ”である（図１４の(6)
）。選択メモリセルが“１”書き込み十分になってい
る場合、制御ゲートＷＬが４Ｖになるとメモリセルによ
りビット線電位は“Ｌ”となる（図１４の(7)(8)）。図
１４の(8) は既に“１”書き込み十分でｄａｔａ１が
“０”書き込みを示している場合である。この場合、信
号ＶＲＦＹ1 が“Ｈ”となることで、ビット線ＢＬは接
地される。

【００７７】“２”データ書き込み時（初期書き込みデ
ータが“２”）のベリファイ読み出し第２サイクルで
は、メモリセルのデータが“２”となるはずであるから
メモリセルのしきい値が４Ｖ以下であれば“２”書き込
み十分でも不十分でも、制御ゲートＷＬが４Ｖになると
ビット線電位は“Ｌ”となる（図１４の(10)(11)）。
“２”書き込み不十分でメモリセルのしきい値が４Ｖ以
上の場合、ビット線は“Ｈ”になる（図１４の(9) ）。

【００７８】その後、信号ＶＲＦＹ1 ，ＶＲＦＹ2 ，Ｆ
ＩＨが“Ｈ”となることで、既に“２”書き込み十分で
ｄａｔａ１が“０”書き込みを示している場合ビット線
ＢＬは“Ｌ”（図１４の(11)）、さもなくばビット線Ｂ
Ｌは“Ｈ”（図１４の(9)(10) ）となる。

【００７９】このベリファイ読み出し動作によって、書
き込みデータとメモリセルの書き込み状態から再書き込
みデータが、第１の実施例と同様に表１のように設定さ
れる。また、全てのメモリセルでデータ書き込みが十分
になると、全てのカラムのＱｎ30が“ＯＦＦ”となり、
信号ＰＥＮＤＢによってデータ書き込み終了情報が出力
される。

【００８０】データの入出力動作タイミング、データ書
き込みアルゴリズム、追加データ書き込みアルゴリズム
などは、図７〜９、（表２〜３）に見られるように第１
の実施例と同様である。

【００８１】図１５は、このように構成されたＥＥＰＲ
ＯＭでの、メモリセルのしきい値の書き込み特性を示し
ている。“１”データが書き込まれるメモリセルと
“２”データが書き込まれるメモリセルは同時に書き込
みが行われ、それぞれ独立に書き込み時間が制御され
る。下記の（表５）は、消去、書き込み、読み出し、ベ
リファイ読み出し時のメモリセルアレイ各部の電位を示
している。

【００８２】

【表５】

【００８３】図３，１１に示した回路は、例えばそれぞ
れ図１６，１７のように変形できる。図１６は、図３に
見られるＱｎ3 ，Ｑｎ4 をｐチャネルのＭＯＳトランジ
スタＱｐ1 ，Ｑｐ2 に置き換えてある。図１７は、図１
１に見られるＱｎ22，Ｑｎ23，Ｑｎ25〜Ｑｎ28をｐチャ
ネルのＭＯＳトランジスタＱｐ3 〜Ｑｐ8 に置き換えて
ある。このようにすることで、ｎチャネルＭＯＳトラン
ジスタのしきい値による転送できる電圧の降下を防ぐこ
とができ、この例では、電圧ＶSAを書き込み時に８Ｖま
で上げればよく回路を構成するトランジスタの耐圧を下
げることができる。図１６のＶＲＦＹ1Bは図２，３のＶ
ＲＦＹ1 の反転信号、図１７のＶＲＦＹ2B，ＦＩＬＢ，
ＦＩＭＢは図１１のＶＲＦＹ2 ，ＦＩＬ，ＦＩＭのそれ
ぞれ反転信号である。

【００８４】図８で、追加データ書き込みについて説明
したが、例えば図１８のように追加データ書き込みを容
易にするため、１ページを分割しておくことも１つの有
効な方法である。この例では論理アドレス３２番地毎に
メモリセル２２個で１つの領域を構成する。これによっ
て領域単位での追加データ書き込みは容易となる。つま
り領域２に追加データ書き込みをする場合、領域２以外
の領域の書き込みデータを全て“０”として、図９
（ａ）に見られるデータ書き込みアルゴリズムに従って
行えばよい。１つの領域のサイズは図１８に示している
以外の大きさでもかまわない。また、１つのメモリセル
に４つ以上の書き込み状態を設定する場合も、本発明の
主旨に従えば可能である。

【００８５】

【発明の効果】以上説明したように本発明によれば、回
路面積の増大を抑制しながら、しかも１つのメモリセル
に３つの書き込み状態を設定し、なおかつそれぞれのメ
モリセルのそれぞれの書き込み状態にするまでの書き込
み時間を、書き込みベリファイ制御を行うことによって
独立に最適化し、最終的に書き込まれたメモリセルのし
きい値分布を高速に小さい範囲に収めることを可能とし
たＥＥＰＲＯＭを得ることができる。

【図面の簡単な説明】

【図１】第１及び第２の実施例に係わるＥＥＰＲＯＭの
概略構成を示すブロック図。

【図２】第１の実施例におけるメモリセルアレイの具体
的構成を示す図。

【図３】第１の実施例におけるビット線制御回路の具体
的構成を示す図。

【図４】第１の実施例における読み出し動作を示すタイ
ミング図。

【図５】第１の実施例における書き込み動作を示すタイ
ミング図。

【図６】第１の実施例におけるベリファイ読み出し動作
を示すタイミング図。

【図７】第１及び第２の実施例におけるデータの入出力
動作を示すタイミング図。

【図８】第１及び第２の実施例における書き込み／読み
出し単位のページの概念を示す図。

【図９】第１，第２の実施例におけるデータ書き込み及
び追加データ書き込みアルゴリズムを示す図。

【図１０】第１の実施例におけるメモリセルの書き込み
特性を示す図。

【図１１】第２の実施例におけるメモリセルアレイとビ
ット線制御回路の構成を示す図。

【図１２】第２の実施例における読み出し動作を示すタ
イミング図。

【図１３】第２の実施例における書き込み動作を示すタ
イミング図。

【図１４】第２の実施例におけるベリファイ読み出し動
作を示すタイミング図。

【図１５】第２の実施例におけるメモリセルの書き込み
特性を示す図。

【図１６】第１の実施例におけるビット線制御回路の変
形例を示す図。

【図１７】第２の実施例におけるビット線制御回路の変
形例を示す図。

【図１８】第１及び第２の実施例における追加データ書
き込みの単位を示す図。

【図１９】図３におけるインバータ部分の回路図。

【符号の説明】

１…メモリセルアレイ ２…ビット線制御回路 ３…カラム・デコーダ ４…データ書き込み終了検知回路 ５…入出力データ変換回路 ６…データ入出力バッファ ７…ワード線駆動回路 ８…ロウ・デコーダ

Claims (21)

(57)【特許請求の範囲】
1. 【請求項１】電気的書き替えを可能としたメモリセルが
   マトリクス状に配置されたメモリセルアレイを有し、１
   つのメモリセルに３以上の複数の記憶状態にして任意の
   データ“ｉ”（ｉ＝０，１，〜，ｎ−１；ｎ≧３）を持
   たせて多値記憶し、データ“０”に対応する記憶状態は
   消去状態である不揮発性半導体記憶装置であって、 センスアンプとしてデータをセンスする機能と、センス
   した情報を前記メモリセルアレイ中の複数のメモリセル
   の書き込み動作状態を制御するデータとして記憶する機
   能を兼ね備えた複数のデータ回路と、 前記複数のメモリセルにそれぞれ対応する前記データ回
   路の内容に応じて書き込み動作を行うための書き込み手
   段と、 前記複数のメモリセルの書き込み動作後の状態がデータ
   “ｉ”の記憶状態になっているか否かを確認するための
   第ｉ（ｉ＝１，２，〜，ｎ−１）の書き込みベリファイ
   手段と、 前記データ回路の内容とメモリセルの書き込み動作後の
   状態から書き込み不十分のメモリセルに対してのみ再書
   き込みを行うように前記データ回路の内容を、データ
   “ｉ”となるべきメモリセルに対応するデータ回路につ
   いて一括更新する第ｉ（ｉ＝１，２，〜，ｎ−１）のデ
   ータ回路内容一括更新手段と、 前記第ｉの書き込みベリファイ手段による記憶状態の確
   認と第ｉのデータ回路内容一括更新手段による一括更新
   を、データ“１”からデータ“ｎ−１”に関してｎ−１
   回行い、前記データ回路全てについて内容更新するデー
   タ回路内容更新手段とを備え、 前記第ｉのデータ回路内容一括更新手段は、第ｉの書き
   込みベリファイ手段によりメモリセルの書き込み動作後
   の状態が出力されるビット線電位のうち、データ“ｉ”
   （ｉ≧１）となるべきメモリセルに対応するビット線電
   位が再書き込みデータとしてセンス／記憶され、データ
   “ｉ”以外の状態となるべきメモリセルに対応するビッ
   ト線電位はデータ回路の内容を保持するようセンス／記
   憶されるよう、メモリセルの書き込み動作後の状態が出
   力されるビット線の電位をデータ回路の内容に応じて修
   正し、ビット線電位が修正されるまではデータ回路のデ
   ータ記憶状態を保持し、修正されたビット線電位を保持
   したままデータ回路をセンスアンプとして動作させ、デ
   ータ回路の内容をデータ“ｉ”となるべきメモリセルに
   対応するものについて一括更新を行い、 前記データ回路の内容に基づく書き込み動作とデータ回
   路内容更新を、前記複数のメモリセルが所定の書き込み
   状態になるまで繰り返しながら行うことにより電気的に
   データ書き込みを行うことを特徴とする不揮発性半導体
   記憶装置。
2. 【請求項２】前記データ回路は、書き込み動作時に該デ
   ータ回路に記憶されているデータに応じて前記のメモリ
   セルの書き込み動作状態を制御し、該メモリセルの状態
   を所定の書き込み状態になるよう変化させるか、又は該
   メモリセルの状態を書き込み動作前の状態に保持するか
   を制御し、 前記第ｉのデータ回路内容一括更新手段は、データ
   “ｉ”の書き込み状態になるべきメモリセルに対応する
   データ回路について、 メモリセルをデータ“ｉ”の書き込み状態になるよう変
   化させるよう制御するデータが記憶されているデータ回
   路に対応するメモリセルがデータ“ｉ”の書き込み状態
   に達している場合は、データ回路のデータをメモリセル
   の状態を書き込み動作前の状態に保持するよう制御する
   データに変更し、 メモリセルをデータ“ｉ”の書き込み状態になるよう変
   化させるよう制御するデータが記憶されているデータ回
   路に対応するメモリセルがデータ“ｉ”の書き込み状態
   に達していない場合は、メモリセルの状態をデータ
   “ｉ”の書き込み状態になるよう変化させるよう制御す
   るデータをデータ回路に設定し、 データ回路にメモリセルの状態を書き込み動作前の状態
   に保持するよう制御するデータが記憶されている場合
   は、メモリセルの状態を書き込み動作前の状態に保持す
   るよう制御するデータをデータ回路に設定し、 かつ前記第ｉのデータ回路内容一括更新手段は、データ
   “ｉ”以外の書き込み状態になるべきメモリセルに対応
   するデータ回路については変更しないことを特徴とする
   請求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】前記メモリセルは半導体層上に電荷蓄積層
   と制御ゲートを積層形成して構成され、前記３以上の複
   数の記憶状態として任意のデータ“ｉ”（ｉ＝０，１，
   〜，ｎ−１；ｎ≧３）をしきい値の大きさで多値記憶す
   るものであり、 前記第ｉの書き込みベリファイ手段によって制御ゲート
   に所定の第ｉのベリファイ電位を印加し、データ“ｉ”
   状態になるべきメモリセルのしきい値が所望のしきい値
   であるか否かをベリファイすることを特徴とする請求項
   ２記載の不揮発性半導体記憶装置。
4. 【請求項４】データ“０”に対応する記憶状態は消去状
   態であって、前記データ“ｎ−１”状態に対応するしき
   い値はデータ“０”状態に対応するしきい値と最も差が
   大きく、データ“１”，“２”，〜，“ｉ”，〜，“ｎ
   −２”状態に対応するしきい値はデータ“０”状態に対
   応するしきい値からデータ“ｎ−１”状態に対応するし
   きい値の間の値であって、 前記データ“０”状態に対応するしきい値から近い順に
   データ“１”，“２”，〜，“ｉ”，〜，“ｎ−２”状
   態に対応するしきい値はなっていて、 前記第ｉの書き込みベリファイ手段によってメモリセル
   の書き込み後の状態が出力されるビット線電位の中で、
   前記データ回路の内容がメモリセルの状態を書き込み動
   作前の状態に保持するよう制御するデータであるものに
   対応するビット線の電位のみを、データ回路でセンスし
   た場合にメモリセルの状態を書き込み動作前の状態に保
   持するよう制御するデータとなるような第１の補正ビッ
   ト線電位に設定する第１のビット線電位設定回路を備
   え、 前記第ｉ（１≦ｉ≦ｎ−２）の書き込みベリファイ手段
   によってメモリセルの書き込み後の状態が出力されるビ
   ット線電位のうち、データ“ｊ”（ｉ＋１≦ｊ）状態に
   なるべきメモリセルに対応するビット線の中で、データ
   回路の内容がメモリセルの状態をデータ“ｊ”の書き込
   み状態になるよう変化させるよう制御するデータとなっ
   ているものに対応するビット線電位のみを、データ回路
   でセンスした場合にメモリセルの状態をデータ“ｊ”書
   き込み状態になるよう変化させるよう制御するデータと
   なるような第２の補正ビット線電位に設定する第ｊのビ
   ット線電位設定回路を備え、 前記データ回路内容更新のため、第ｉの書き込みベリフ
   ァイによりメモリセルの書き込み動作後の状態が出力さ
   れるビット線の電位をデータ回路の内容に応じて前記第
   １，ｉ＋１，ｉ＋２，〜，ｎ−１のビット線電位設定回
   路によって修正することを特徴とする請求項３記載の不
   揮発性半導体記憶装置。
5. 【請求項５】前記データ回路は、メモリセルの状態を書
   き込み動作前の状態に保持するよう制御するか否かを情
   報として記憶する第１のデータ記憶部と、第１のデータ
   記憶部の情報がメモリセルの状態を書き込み動作前の状
   態に保持するよう制御しない情報の場合メモリセルが記
   憶すべき書き込み状態“ｉ”（ｉ＝１，２，〜，ｎ−
   １）を示す情報を記憶する第２のデータ記憶部と、から
   構成され、 前記第１のデータ記憶部は、前記データ回路内容更新の
   ためデータ回路の内容に応じて前記第１，ｉ＋１，ｉ＋
   ２，〜，ｎ−１のビット線電位設定回路によって修正さ
   れた、第ｉの書き込みベリファイによりメモリセルの書
   き込み動作後の状態が出力されるビット線の電位を、セ
   ンス／記憶する機能を兼ね備えることを特徴とする請求
   項４記載の不揮発性半導体記憶装置。
6. 【請求項６】前記第１のデータ記憶部の情報がメモリセ
   ルの状態を書き込み動作前の状態に保持するよう制御す
   る情報である場合、書き込み動作時にビット線に書き込
   み防止ビット線電圧を出力する書き込み防止ビット線電
   圧出力回路と、 第１のデータ記憶部の情報がメモリセルの状態を書き込
   み動作前の状態に保持するよう制御しない情報の場合、
   前記第２のデータ記憶部のメモリセルが記憶すべき書き
   込み状態“ｉ”（ｉ＝１，２，〜，ｎ−１）を示す情報
   に応じて第ｉの書き込み時のビット線電圧を出力する第
   ｉの書き込みビット線電圧出力回路とを備えたことを特
   徴とする請求項５記載の不揮発性半導体記憶装置。
7. 【請求項７】電気的書き換えを可能とし第１、第２、第
   ３の記憶状態を持つことが可能な複数のメモリセルと、
   各々が前記メモリセルのそれぞれに対して設けられ、デ
   ータ書き込み中にそれぞれのメモリセルに印加される書
   き込み電圧を制御する第１、第２、第３の制御データを
   記憶可能な複数のデータ回路と、を備えた不揮発性半導
   体記憶装置であって、 前記データ回路は、 前記第１の制御データを記憶している場合は対応するメ
   モリセルの記憶状態を検出せず、前記第２の制御データ
   を記憶している場合のみ対応するメモリセルが第２の記
   憶状態に達したか否かを検出し、前記第３の制御データ
   を記憶している場合のみ対応するメモリセルが第３の記
   憶状態に達したか否かを検出し、 前記第１の制御データを記憶している場合は第１の制御
   データを保持し、前記第２の制御データを記憶している
   場合に対応するメモリセルが前記第２の記憶状態に達し
   ていると検出したら記憶している第２の制御データを前
   記第１の制御データに変更し、前記第３の制御データを
   記憶している場合に対応するメモリセルが前記第３の記
   憶状態に達していると検出したら記憶している第３の制
   御データを前記第１の制御データに変更する、 ことを特徴とする不揮発性半導体記憶装置。
8. 【請求項８】電気的書き換えを可能とし第１、第２、第
   ３の記憶状態を持つことが可能な複数のメモリセルと、
   各々が前記メモリセルのそれぞれに対して設けられ、デ
   ータ書き込み中にそれぞれのメモリセルに印加される書
   き込み電圧を制御する第１、第２、第３の制御データを
   記憶可能な複数のデータ回路と、を備えた不揮発性半導
   体記憶装置であって、 前記データ回路は、 前記第１の制御データを記憶している場合は対応するメ
   モリセルの記憶状態を検出せず、前記第２の制御データ
   を記憶している場合は対応するメモリセルが第２の記憶
   状態に達したか否かのみを検出し、前記第３の制御デー
   タを記憶している場合は対応するメモリセルが第３の記
   憶状態に達したか否かのみを検出し、 前記第１の制御データを記憶している場合は第１の制御
   データを保持し、前記第２の制御データを記憶している
   場合に対応するメモリセルが前記第２の記憶状態に達し
   ていると検出したら記憶している第２の制御データを前
   記第１の制御データに変更し、前記第３の制御データを
   記憶している場合に対応するメモリセルが前記第３の記
   憶状態に達していると検出したら記憶している第３の制
   御データを前記第１の制御データに変更する、 ことを特徴とする不揮発性半導体記憶装置。
9. 【請求項９】前記第１の制御データを記憶しているデー
   タ回路に対応するメモリセルに印加される書き込み電圧
   は、メモリセルへの書き込みを抑制することを特徴とす
   る請求項７又は８に記載の不揮発性半導体記憶装置。
10. 【請求項１０】前記第２の制御データを記憶しているデ
    ータ回路に対応するメモリセルに印加される書き込み電
    圧と、前記第３の制御データを記憶しているデータ回路
    に対応するメモリセルに印加される書き込み電圧は、と
    もにメモリセルへの書き込みを促進する、ことを特徴と
    する請求項７又は８に記載の不揮発性半導体記憶装置。
11. 【請求項１１】前記第２の制御データを記憶しているデ
    ータ回路に対応するメモリセルに印加される書き込み電
    圧は、前記第３の制御データを記憶しているデータ回路
    に対応するメモリセルに印加される書き込み電圧と異な
    る、ことを特徴とする請求項７又は８に記載の不揮発性
    半導体記憶装置。
12. 【請求項１２】前記データ回路のそれぞれは、２つのＣ
    ＭＯＳフリップフロップから構成されることを特徴とす
    る請求項７又は８に記載の不揮発性半導体記憶装置。
13. 【請求項１３】さらに、前記複数のデータ回路に記憶さ
    れている制御データが全て前記第１の制御データである
    か否かを検出する制御データ検出回路を備えた、ことを
    特徴とする請求項７又は８に記載の不揮発性半導体記憶
    装置。
14. 【請求項１４】前記メモリセルは対で３ビットのデータ
    を記憶することを特徴とする請求項７又は８に記載の不
    揮発性半導体記憶装置。
15. 【請求項１５】電気的書き換えを可能とし第１、第２、
    第３の記憶状態を持つことが可能な複数のメモリセル
    と、第１の論理レベルあるいは第２の論理レベルのデー
    タを記憶する第１および第２の記憶回路から構成され、
    各々が前記メモリセルのそれぞれに対して設けられたデ
    ータ回路と、を備えた不揮発性半導体記憶装置であっ
    て、前記データ回路は、 前記第１の記憶回路が前記第１の論理レベルのデータを
    記憶している場合、対応するメモリセルへの書き込みを
    抑制し、前記第１の記憶回路が前記第２の論理レベルの
    データを記憶している場合、対応するメモリセルへの書
    き込みを促進し、 前記第１の記憶回路が前記第１の論理レベルのデータを
    記憶している場合、記憶している第１の論理レベルを保
    持し、 前記第１の記憶回路が前記第２の論理レベルのデータを
    記憶しかつ前記第２の記憶回路が前記第１の論理レベル
    のデータを記憶している場合、対応するメモリセルが第
    ２の記憶状態に達したか否かを検出し、第２の記憶状態
    に達していると検出したら前記第１の記憶回路に記憶し
    ている前記第２の論理レベルのデータを前記第１の論理
    レベルのデータに変更し、 前記第１の記憶回路が前記第２の論理レベルのデータを
    記憶しかつ前記第２の記憶回路が前記第２の論理レベル
    のデータを記憶している場合、対応するメモリセルが第
    ３の記憶状態に達したか否かを検出し、第３の記憶状態
    に達していると検出したら前記第１の記憶回路に記憶し
    ている前記第２の論理レベルのデータを前記第１の論理
    レベルのデータに変更する、 ことを特徴とする不揮発性半導体記憶装置。
16. 【請求項１６】電気的書き換えを可能とし第１、第２、
    第３の記憶状態を持つことが可能な複数のメモリセル
    と、第１の論理レベルあるいは第２の論理レベルのデー
    タを記憶する第１および第２の記憶回路から構成され、
    各々が前記メモリセルのそれぞれに対して設けられたデ
    ータ回路と、を備えた不揮発性半導体記憶装置であっ
    て、 前記データ回路は、 前記第１の記憶回路が前記第１の論理レベルのデータを
    記憶している場合、対応するメモリセルへの書き込みを
    抑制し、前記第１の記憶回路が前記第２の論理レベルの
    データを記憶している場合、対応するメモリセルへの書
    き込みを促進し、 前記第１の記憶回路が前記第１の論理レベルのデータを
    記憶している場合、記憶している第１の論理レベルを保
    持し、前記第１の記憶回路が前記第２の論理レベルのデ
    ータを記憶しかつ前記第２の記憶回路が前記第１の論理
    レベルのデータを記憶している場合のみ、対応するメモ
    リセルが第２の記憶状態に達したか否かを検出し、前記
    第１の記憶回路が前記第２の論理レベルのデータを記憶
    しかつ前記第２の記憶回路が前記第２の論理レベルのデ
    ータを記憶している場合のみ、対応するメモリセルが第
    ３の記憶状態に達したか否かを検出し、 前記第１の記憶回路が前記第２の論理レベルのデータを
    記憶しかつ前記第２の記憶回路が前記第１の論理レベル
    のデータを記憶している場合、対応するメモリセルが前
    記第２の記憶状態に達していると検出したら前記第１の
    記憶回路に記憶している前記第２の論理レベルのデータ
    を前記第１の論理レベルのデータに変更し、前記第１の
    記憶回路が前記第２の論理レベルのデータを記憶しかつ
    前記第２の記憶回路が前記第２の論理レベルのデータを
    記憶している場合、対応するメモリセルが前記第３の記
    憶状態に達していると検出したら前記第１の記憶回路に
    記憶している前記第２の論理レベルのデータを前記第１
    の論理レベルのデータに変更する、 ことを特徴とする不揮発性半導体記憶装置。
17. 【請求項１７】電気的書き換えを可能とし第１、第２、
    第３の記憶状態を持つことが可能な複数のメモリセル
    と、第１の論理レベルあるいは第２の論理レベルのデー
    タを記憶する第１および第２の記憶回路から構成され、
    各々が前記メモリセルのそれぞれに対して設けられたデ
    ータ回路と、を備えた不揮発性半導体記憶装置であっ
    て、 前記データ回路は、 前記第１の記憶回路が前記第１の論理レベルのデータを
    記憶している場合、対応するメモリセルへの書き込みを
    抑制し、前記第１の記憶回路が前記第２の論理レベルの
    データを記憶している場合、対応するメモリセルへの書
    き込みを促進し、 前記第１の記憶回路が前記第１の論理レベルのデータを
    記憶している場合、記憶している第１の論理レベルを保
    持し、前記第１の記憶回路が前記第２の論理レベルのデ
    ータを記憶しかつ前記第２の記憶回路が前記第１の論理
    レベルのデータを記憶している場合、対応するメモリセ
    ルが第２の記憶状態に達したか否かのみを検出し、前記
    第１の記憶回路が前記第２の論理レベルのデータを記憶
    しかつ前記第２の記憶回路が前記第２の論理レベルのデ
    ータを記憶している場合、対応するメモリセルが第３の
    記憶状態に達したか否かのみを検出し、 前記第１の記憶回路が前記第２の論理レベルのデータを
    記憶しかつ前記第２の記憶回路が前記第１の論理レベル
    のデータを記憶している場合、対応するメモリセルが前
    記第２の記憶状態に達していると検出したら前記第１の
    記憶回路に記憶している前記第２の論理レベルのデータ
    を前記第１の論理レベルのデータに変更し、前記第１の
    記憶回路が前記第２の論理レベルのデータを記憶しかつ
    前記第２の記憶回路が前記第２の論理レベルのデータを
    記憶している場合、対応するメモリセルが前記第３の記
    憶状態に達していると検出したら前記第１の記憶回路に
    記憶している前記第２の論理レベルのデータを前記第１
    の論理レベルのデータに変更する、 ことを特徴とする不揮発性半導体記憶装置。
18. 【請求項１８】前記第２の記憶回路が前記第１の論理レ
    ベルのデータを記憶しているデータ回路に対応するメモ
    リセルに印加される書き込み電圧は、前記第２の記憶回
    路が前記第２の論理レベルのデータを記憶しているデー
    タ回路に対応するメモリセルに印加される書き込み電圧
    と異なる、ことを特徴とする請求項１５〜１７のいずれ
    かに記載の不揮発性半導体記憶装置。
19. 【請求項１９】前記第１の記憶回路と第２の記憶回路の
    それぞれは、１つのＣＭＯＳフリップフロップから構成
    されることを特徴とする請求項１５〜１７のいずれかに
    記載の不揮発性半導体記憶装置。
20. 【請求項２０】さらに、前記第１の記憶回路に記憶され
    ているデータが全て前記第１の論理レベルであるか否か
    を検出する制御データ検出回路を備えた、ことを特徴と
    する請求項１５〜１７のいずれかに記載の不揮発性半導
    体記憶装置。
21. 【請求項２１】前記メモリセルは対で３ビットのデータ
    を記憶することを特徴とする請求項１５〜１７のいずれ
    かに記載の不揮発性半導体記憶装置。