JP3210881B2 - Bgaパッケージ基板 - Google Patents
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Description
半導体デバイスを搭載するためのBGA(Ball G
rid Array)パッケージ基板に関する。
装用パッケージとして、BGAパッケージが注目されて
いる。図4(a)に、従来のBGAパッケージの概略構
成を示す。図4(a)に示すように、このBGAパッケ
ージ101は、プリント配線板102の片面にLSIチ
ッップ等の半導体デバイス103を搭載する一方、その
裏面に外部電極としてはんだボール104を形成するよ
うに構成されている。
半導体デバイス103の電極パッド103aに接続され
たボンディングワイヤ105がプリント配線板102上
に形成された導体パターン106に接続される。この導
体パターン106は、プリント配線板102を貫通する
ように形成されたビアホール107を介してプリント配
線板102の裏面に形成された導体パターン108のラ
ンド108aに接続され、これにより半導体デバイス1
03の電極パッド103aとはんだボール104とが接
続されるようになっている。
ッケージ101を用いれば、パッケージ面積の小さなC
SP(Chip Size/Scale Packag
e)として、種々の半導体デバイス103の高密度の表
面実装が可能になる。
GAパッケージ101においては、図4(b)に示すよ
うに、プリント配線板102の裏面に、例えばポリイミ
ド等の樹脂からなるソルダーレジスト層109が形成さ
れるが、従来のBGAパッケージ101の場合は、ソル
ダーレジスト層109がはんだボール104に接触する
構造となっているため、例えば温度サイクルテストの
際、ソルダーレジスト層109が膨張又は収縮すること
によりはんだボール104に応力が生じ、微少なクラッ
クが発生してマザーボードに対する接続信頼性が低下す
るという問題があった。
(c)に示すように、プリント配線板102の裏面に形
成される導体パターン108のランド108aの径を小
さくするとともに、ソルダーレジスト層109がランド
108aに接触しないように構成したBGAパッケージ
も提案されている。
は、はんだボール104を設けるためソルダーレジスト
層109に形成される開口部110の径が、はんだボー
ル104の直径と同程度必要で、ファインピッチ化の妨
げになるという問題がある。
ト層109が、はんだボール104を形成するためのラ
ンド108aの周縁部を覆うようには形成されておら
ず、ランド108aを確実に保持するためにプリント配
線板102として大きな剛性及び厚みが要求されるの
で、ポリイミド等の樹脂からなる薄い基板を用いて構成
することが困難であるという問題もある。すなわち、ポ
リイミド等の樹脂からなる薄い剛性の小さな基板に図4
(c)に示すような構成を採用すると、ランド108a
のパターンが剥がれたり、ランド108aの表面に施し
ためっき層が剥離してしまう場合がある。その結果、こ
のような構成では、薄型で軽量のBGAパッケージを得
ることが困難であった。
解決するためになされたもので、その目的とするところ
は、温度サイクルテスト時にはんだボールにクラックが
発生せず、かつ、ファインピッチ化が可能な構成を有
し、しかも薄型、軽量のBGAパッケージを構成しうる
BGAパッケージ基板を提供することにある。
になされた請求項1記載の発明は、樹脂からなる絶縁基
材上に導体回路が設けられた回路基板に、IC接続用の
電極及びマザーボード基板接続用の電極を設け、少なく
とも上記マザーボード基板接続用の電極をはんだボール
状に形成してなるBGAパッケージ基板であって、上記
はんだボール状の電極を設けるための上記導体回路の接
続ランドの周縁部が上記絶縁基材によって覆われるよう
にこの絶縁基材に開口部を設けるとともに、この絶縁基
材の開口部の端部の形状をテーパ状に形成したことを特
徴とする。
口部の端部の形状をテーパ状に形成したことから、開口
部の端部の面積が底部に露出する接続ランドの面積より
大きくなり、その結果、接続ランドの周縁部が覆われる
ように絶縁基材に開口部を設けた場合であっても、絶縁
基材の開口部の端部に対して上記はんだボール状の電極
を接触させないように構成することが可能になる。
ば、はんだボール状の電極において、温度サイクルテス
トの際の応力に起因する微少なクラックが発生すること
はない。
されているため、絶縁基材として薄い樹脂からなるもの
を用いた場合であっても、接続ランド部分の導体パター
ンが剥がれたり、このランドの表面に施しためっき層が
剥離してしまうことはない。
請求項1記載の発明において、テーパの角度を導体回路
の接続ランドに対して70°以下にすることも効果的で
ある。
開口部の端部とはんだボール状の電極との接触をより確
実に防止することができる。
ージ基板の好ましい実施の形態を図面を参照して詳細に
説明する。図1(a)は、本実施の形態の構成を示す部
分断面図である。図1(a)に示すように、本実施の形
態のBGAパッケージ基板1は、例えばポリイミドから
なるソルダーレジスト層(絶縁基材)2上に、例えば銅
からなる導体パターン(導体回路)3が設けられ、この
導体パターン3上に例えばポリイミドからなるカバーコ
ート層4が形成された構成となっている。
は、マザーボード接続用のはんだボール6が設けられる
ランド(接続ランド)3aと、IC接続用のボンディン
グパッド3bとを有し、これらが電気的に接続されるよ
うになっている。
は円形に形成され、このランド3aに対応するソルダー
レジスト層2の部分には、ランド3aより小さな径を有
する円形の開口部5が形成される。これにより、本実施
の形態においては、ランド3aの周縁部を覆うようにソ
ルダーレジスト層2が形成された構成となっている。そ
して、この開口部5の底部に露出した上記ランド3aの
表面に、BGAパッケージ基板1をマザーボード(図示
せず)の表面に実装するためのはんだボール5が形成さ
れている。
bに対応するカバーコート層4の部分にも開口部7が形
成され、この開口部7の底部に露出したボンディングパ
ッド3bの表面に、例えばICチップ等の電極に接続さ
れたボンディングワイヤ(図示せず)が接続されるよう
に構成されている。
概略構成図である。図1(b)に示すように、本実施の
形態の場合、ランド3aの直径Aは、0.3mm程度と
なるように形成され、また、ソルダーレジスト層2の開
口部5の直径Bは、0.2mm程度となるように形成さ
れている。
ーレジスト層2の開口部の端部(以下「開口端部」とい
う。)に、以下に述べるような所定の角度を有するテー
パ8が形成されている。
とはんだボール6との位置関係を示すものである。ここ
では、はんだボール6の直径が0.3mm、ソルダーレ
ジスト層2の開口部5の直径が0.2mm、ソルダーレ
ジスト層2の厚みCが75μmである場合を例にとって
説明する。
等を用いた切削加工又はレーザ穴明け加工によって形成
した場合には、図2の2点鎖線で示すように、ソルダー
レジスト層2の開口部5の内壁はランド3aの表面に対
して垂直になる。ここで、はんだボール6がソルダーレ
ジスト層2の開口端部2aに接触した場合に、はんだボ
ール6はランド3aの表面からD=37μm浮いた位置
に配置される。したがって、このような開口部5を有す
る場合において、はんだボール6とソルダーレジスト層
2の開口端部2aとが接触しないようにするためには、
ソルダーレジスト層2の厚みCを37μmより小さくす
る必要がある。
ト層2の厚みCを75μmとした場合において、開口部
5の内壁に、テーパ角α(ランド3aの表面に対するテ
ーパ8の角度)が約70°より小さいテーパ8を設けれ
ば、開口端部20の面積が底部に露出するランド3aの
面積より大きくなるため、ソルダーレジスト層2の開口
端部20と接触することなく、ランド3a上にはんだボ
ール6を設けることが可能になる。
スト層2の剛性によっても左右される。本実施の形態の
ようにソルダーレジスト層2がポリイミドからなる場合
には、25°〜45°の範囲とすることが好ましい。
は、ソルダーレジスト層2の剛性が低下したり、ランド
3aの部分の導体パターン3が剥がれやすくなる。その
一方、テーパ8の角度が70°より大きい場合には、上
述したように、はんだボール6がソルダーレジスト層2
の開口端部20に接触する。製造のばらつきを考慮する
と、テーパ8の角度は25°〜45°の範囲とすること
が好ましい。
ーレジスト層2の厚みは、10〜50μmであることが
好ましく、さらに好ましくは15〜30μmである。
μmであることが好ましく、さらに好ましくは2〜10
μmである。
GAパッケージ基板を製造する方法の一例を順に示す工
程図である。まず、図3(a)に示すように、ICチッ
プより若干大きい面積を有する銅箔11を用意し、この
銅箔11の上面全域にポリイミドの前駆体であるポリア
ミド酸混合溶液を塗布し、加熱・乾燥してポリアミド酸
層12aを形成する。
が、6〜35μm程度であることが好ましく、さらに好
ましくは12〜18μmである。
0〜50μm程度であることが好ましく、さらに好まし
くは15〜30μmである。
リアミド酸層12aの所定の部分に、公知のフォトリソ
グラフィー工程によってはんだボール形成用の開口部1
3を形成する。すなわち、ポリアミド酸層12a上にフ
ォトレジストを塗布し、乾燥後、露光、現像を行うこと
により所定のレジストパターン(図示せず)を形成し、
その後、開口部13に対応する部分についてアルカリ液
を用いてエッチングを行い、さらに温水を用いて水洗を
行った後、レジストパターンを除去する。これにより、
ソルダーレジスト層12aの開口端部に、約45°の角
度を有するテーパ14が形成される。
グスピードは、1〜4m/min程度とすることが好ま
しい。このエッチングスピードが大きい程テーパの角度
は小さくなる。
るためには、水洗用の温水の温度を30〜45℃とする
ことが好ましい。水洗用の温水の温度が高い程テーパの
角度は大きくなる。
度の温度で5分程度加熱することによりポリアミド酸の
イミド化反応を終結させて硬化させる。
箔11の上面には、はんだボール形成部分に開口部13
を有するポリイミド層12が形成される。
グラフィー工程を施し、所定のパターンが残るように銅
箔11をエッチングすることによりポリイミド層12上
に導体回路15を形成する(図3(d))。
2上に形成される導体回路15は、マザーボード接続用
のはんだボール18を形成するためのランド15aと、
ICチップ接続用のボンディングパッド15bとを有
し、これらが電気的に接続されるように形成される。
箔11の裏面全域に上記ポリアミド酸の混合溶液を塗布
してポリアミド酸層16aを形成する。
1〜30μmであることが好ましく、さらに好ましくは
2〜10μmである。
アミド酸層16aのボンディングパッド15aに対応す
る部分に、上述したフォトリソグラフィー工程によって
開口部17を形成し、さらにこの基板10Aに対し、3
50〜400℃程度の温度で5分程度加熱することによ
りポリアミド酸のイミド化反応を終結させて硬化させ
る。
(g)に示すように、ボンディングパッド15bの表面
に開口部17を有するポリイミド層16が形成される。
を用い、フラックスを転写したはんだボール18を各ラ
ンド15a上に搭載してリフローソルダリングを行うこ
とにより、各ランド15a上にはんだボール18を形成
する。
述の構成を有するBGAパッケージ基板19が得られ
る。
ソルダーレジスト層2の開口部5の端部にテーパ8を形
成したことから、ソルダーレジスト層2の開口端部20
の面積が底部に露出するランド3aの面積より大きくな
り、その結果、上述したように導体パターン3のランド
3aの周縁部を覆うようにソルダーレジスト層2を形成
した場合であっても、ソルダーレジスト層2の開口端部
20に対してはんだボール6を接触させないように構成
することが可能になる。
サイクルテスト(例えば、MIL−STD−883に規
定する温湿度サイクル試験:温度10〜65℃、湿度8
0〜100%RH等)の際に、はんだボール6において
微少なクラックが発生することを防止することができ
る。また、ランド3aはソルダーレジスト層2によって
保持されているため、ランド3aの剥離等は発生せず、
これによりポリイミド等の樹脂を用いて薄型、軽量のB
GAパッケージを構成することが可能になる。
ることなく、種々の変更を行うことができる。例えば、
上述の実施の形態においては、導体パターンのランドの
直径が0.3mm、ソルダーレジスト層の開口部の直径
が0.2mm、はんだボールの直径が0.3mmの場合
について説明したが、本発明はこれに限られず、種々の
サイズのものに適用することができる。ただし、のりし
ろ部(ランドとソルダーレジスト層とが重なる部分)の
寸法は、約20μm以上とすることが好ましく、また、
はんだボールとソルダーレジスト層の開口端部との距離
が2〜3μm以上となるように構成することが好まし
い。
接続用の開口部を形成した後、例えば、ラインスピード
を速くしたり、エッチング液に基板を通す回数を少なく
することにより、導体パターンのランドの表面に対して
ソフトエッチングを施すこともできる。そのようなあま
いエッチング処理を施すことにより、ランドの表面が粗
され、その表面積が大きくなるため、はんだボールに対
する接着強度が高まり接続信頼性を向上させることがで
きる。
は、例えば、異方性導電膜(ACF)によって接続を行
うほか、マザーボード接続側のランドと同様にはんだボ
ールによって接続を行うこともできる。はんだボールに
よって接続を行う場合には、カバーフィルムの開口形状
を上記同様にテーパ状に形成することも可能である。
サイクルテスト時に、はんだボールにおいて微少なクラ
ックが発生することを防止することができる。また、導
体回路の接続ランドは樹脂からなる絶縁基材によって保
持されているため、接続ランドの剥離等は発生せず、こ
れにより薄型、軽量のBGAパッケージを構成すること
が可能になる。
一実施の形態の構成を示す部分断面図である。 (b):同実施の形態の要部を示す概略構成図である。
口端部とはんだボールとの位置関係を示す説明図であ
る。
ージ基板を製造する方法の一例を順に示す工程図であ
る。
概略構成図である。 (b):従来のソルダーレジスト層の一例を示す部分断
面図である。 (c):従来のソルダーレジスト層の他の例を示す部分
断面図である。
Claims (2)
- 【請求項1】樹脂からなる絶縁基材上に導体回路が設け
られた回路基板に、IC接続用の電極及びマザーボード
基板接続用の電極を設け、少なくとも上記マザーボード
基板接続用の電極をはんだボール状に形成してなるBG
Aパッケージ基板であって、 上記はんだボール状の電極を設けるための上記導体回路
の接続ランドの周縁部が上記絶縁基材によって覆われる
ように該絶縁基材に開口部を設けるとともに、該絶縁基
材の開口部の端部の形状をテーパ状に形成したことを特
徴とするBGAパッケージ基板。 - 【請求項2】テーパの角度を、導体回路の接続ランドに
対して70°以下にしたことを特徴とする請求項1記載
のBGAパッケージ基板。
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TW200737506A (en) * | 2006-03-07 | 2007-10-01 | Sanyo Electric Co | Semiconductor device and manufacturing method of the same |
TWI367557B (en) * | 2006-08-11 | 2012-07-01 | Sanyo Electric Co | Semiconductor device and manufaturing method thereof |
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JP4273356B2 (ja) * | 2007-02-21 | 2009-06-03 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP2009016623A (ja) * | 2007-07-05 | 2009-01-22 | Olympus Corp | 半導体パッケージ |
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TWI365517B (en) * | 2008-05-23 | 2012-06-01 | Unimicron Technology Corp | Circuit structure and manufactring method thereof |
US9147045B2 (en) * | 2008-07-09 | 2015-09-29 | Baxter International Inc. | Peritoneal equilibration test and dialysis system using same |
US8456021B2 (en) | 2010-11-24 | 2013-06-04 | Texas Instruments Incorporated | Integrated circuit device having die bonded to the polymer side of a polymer substrate |
KR20130064477A (ko) * | 2011-12-08 | 2013-06-18 | 삼성전자주식회사 | 단층 배선 패턴을 포함하는 인쇄회로기판 |
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Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
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US4807021A (en) * | 1986-03-10 | 1989-02-21 | Kabushiki Kaisha Toshiba | Semiconductor device having stacking structure |
FR2722915B1 (fr) * | 1994-07-21 | 1997-01-24 | Sgs Thomson Microelectronics | Boitier bga a moulage par injection |
JPH0888393A (ja) * | 1994-09-19 | 1996-04-02 | Fujitsu Ltd | 半導体光検出装置およびその製造方法 |
US6046598A (en) | 1994-11-18 | 2000-04-04 | Fujitsu Limited | Test board and a test method using the same providing improved electrical connection |
US5607099A (en) * | 1995-04-24 | 1997-03-04 | Delco Electronics Corporation | Solder bump transfer device for flip chip integrated circuit devices |
US5685477A (en) * | 1995-06-28 | 1997-11-11 | Intel Corporation | Method for attaching and handling conductive spheres to a substrate |
US5844168A (en) * | 1995-08-01 | 1998-12-01 | Minnesota Mining And Manufacturing Company | Multi-layer interconnect sutructure for ball grid arrays |
MY128748A (en) * | 1995-12-19 | 2007-02-28 | Texas Instruments Inc | Plastic packaging for a surface mounted integrated circuit |
US5851911A (en) * | 1996-03-07 | 1998-12-22 | Micron Technology, Inc. | Mask repattern process |
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