Nothing Special   »   [go: up one dir, main page]

JP3210881B2 - Bgaパッケージ基板 - Google Patents

Bgaパッケージ基板

Info

Publication number
JP3210881B2
JP3210881B2 JP16344297A JP16344297A JP3210881B2 JP 3210881 B2 JP3210881 B2 JP 3210881B2 JP 16344297 A JP16344297 A JP 16344297A JP 16344297 A JP16344297 A JP 16344297A JP 3210881 B2 JP3210881 B2 JP 3210881B2
Authority
JP
Japan
Prior art keywords
opening
land
resist layer
solder resist
solder ball
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP16344297A
Other languages
English (en)
Other versions
JPH10340972A (ja
Inventor
英之 栗田
正弘 藤本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dexerials Corp
Original Assignee
Sony Chemicals Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Chemicals Corp filed Critical Sony Chemicals Corp
Priority to JP16344297A priority Critical patent/JP3210881B2/ja
Priority to US09/090,633 priority patent/US6448647B1/en
Publication of JPH10340972A publication Critical patent/JPH10340972A/ja
Application granted granted Critical
Publication of JP3210881B2 publication Critical patent/JP3210881B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05613Bismuth [Bi] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00015Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0388Other aspects of conductors
    • H05K2201/0394Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09472Recessed pad for surface mounting; Recessed electrode of component
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09827Tapered, e.g. tapered hole, via or groove
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04Soldering or other types of metallurgic bonding
    • H05K2203/041Solder preforms in the shape of solder balls
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05Patterning and lithography; Masks; Details of resist
    • H05K2203/0562Details of resist
    • H05K2203/0594Insulating resist or coating with special shaped edges
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457Solder materials or compositions; Methods of application thereof
    • H05K3/3478Applying solder preforms; Transferring prefabricated solder patterns
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、例えばLSI等の
半導体デバイスを搭載するためのBGA(Ball G
rid Array)パッケージ基板に関する。
【0002】
【従来の技術】近年、半導体デバイスを搭載する表面実
装用パッケージとして、BGAパッケージが注目されて
いる。図4(a)に、従来のBGAパッケージの概略構
成を示す。図4(a)に示すように、このBGAパッケ
ージ101は、プリント配線板102の片面にLSIチ
ッップ等の半導体デバイス103を搭載する一方、その
裏面に外部電極としてはんだボール104を形成するよ
うに構成されている。
【0003】このBGAパッケージ101においては、
半導体デバイス103の電極パッド103aに接続され
たボンディングワイヤ105がプリント配線板102上
に形成された導体パターン106に接続される。この導
体パターン106は、プリント配線板102を貫通する
ように形成されたビアホール107を介してプリント配
線板102の裏面に形成された導体パターン108のラ
ンド108aに接続され、これにより半導体デバイス1
03の電極パッド103aとはんだボール104とが接
続されるようになっている。
【0004】そして、このような構成を有するBGAパ
ッケージ101を用いれば、パッケージ面積の小さなC
SP(Chip Size/Scale Packag
e)として、種々の半導体デバイス103の高密度の表
面実装が可能になる。
【0005】
【発明が解決しようとする課題】ところで、この種のB
GAパッケージ101においては、図4(b)に示すよ
うに、プリント配線板102の裏面に、例えばポリイミ
ド等の樹脂からなるソルダーレジスト層109が形成さ
れるが、従来のBGAパッケージ101の場合は、ソル
ダーレジスト層109がはんだボール104に接触する
構造となっているため、例えば温度サイクルテストの
際、ソルダーレジスト層109が膨張又は収縮すること
によりはんだボール104に応力が生じ、微少なクラッ
クが発生してマザーボードに対する接続信頼性が低下す
るという問題があった。
【0006】この問題を解決するため、例えば、図4
(c)に示すように、プリント配線板102の裏面に形
成される導体パターン108のランド108aの径を小
さくするとともに、ソルダーレジスト層109がランド
108aに接触しないように構成したBGAパッケージ
も提案されている。
【0007】しかし、図4(c)に示す従来例において
は、はんだボール104を設けるためソルダーレジスト
層109に形成される開口部110の径が、はんだボー
ル104の直径と同程度必要で、ファインピッチ化の妨
げになるという問題がある。
【0008】また、この従来例の場合、ソルダーレジス
ト層109が、はんだボール104を形成するためのラ
ンド108aの周縁部を覆うようには形成されておら
ず、ランド108aを確実に保持するためにプリント配
線板102として大きな剛性及び厚みが要求されるの
で、ポリイミド等の樹脂からなる薄い基板を用いて構成
することが困難であるという問題もある。すなわち、ポ
リイミド等の樹脂からなる薄い剛性の小さな基板に図4
(c)に示すような構成を採用すると、ランド108a
のパターンが剥がれたり、ランド108aの表面に施し
ためっき層が剥離してしまう場合がある。その結果、こ
のような構成では、薄型で軽量のBGAパッケージを得
ることが困難であった。
【0009】本発明は、このような従来の技術の課題を
解決するためになされたもので、その目的とするところ
は、温度サイクルテスト時にはんだボールにクラックが
発生せず、かつ、ファインピッチ化が可能な構成を有
し、しかも薄型、軽量のBGAパッケージを構成しうる
BGAパッケージ基板を提供することにある。
【0010】
【課題を解決するための手段】上記目的を達成するため
になされた請求項1記載の発明は、樹脂からなる絶縁基
材上に導体回路が設けられた回路基板に、IC接続用の
電極及びマザーボード基板接続用の電極を設け、少なく
とも上記マザーボード基板接続用の電極をはんだボール
状に形成してなるBGAパッケージ基板であって、上記
はんだボール状の電極を設けるための上記導体回路の接
続ランドの周縁部が上記絶縁基材によって覆われるよう
にこの絶縁基材に開口部を設けるとともに、この絶縁基
材の開口部の端部の形状をテーパ状に形成したことを特
徴とする。
【0011】請求項1記載の発明の場合、絶縁基材の開
口部の端部の形状をテーパ状に形成したことから、開口
部の端部の面積が底部に露出する接続ランドの面積より
大きくなり、その結果、接続ランドの周縁部が覆われる
ように絶縁基材に開口部を設けた場合であっても、絶縁
基材の開口部の端部に対して上記はんだボール状の電極
を接触させないように構成することが可能になる。
【0012】したがって、請求項1記載の発明によれ
ば、はんだボール状の電極において、温度サイクルテス
トの際の応力に起因する微少なクラックが発生すること
はない。
【0013】また、接続ランドは絶縁基材によって保持
されているため、絶縁基材として薄い樹脂からなるもの
を用いた場合であっても、接続ランド部分の導体パター
ンが剥がれたり、このランドの表面に施しためっき層が
剥離してしまうことはない。
【0014】この場合、請求項2記載の発明のように、
請求項1記載の発明において、テーパの角度を導体回路
の接続ランドに対して70°以下にすることも効果的で
ある。
【0015】請求項2記載の発明によれば、絶縁基材の
開口部の端部とはんだボール状の電極との接触をより確
実に防止することができる。
【0016】
【発明の実施の形態】以下、本発明に係るBGAパッケ
ージ基板の好ましい実施の形態を図面を参照して詳細に
説明する。図1(a)は、本実施の形態の構成を示す部
分断面図である。図1(a)に示すように、本実施の形
態のBGAパッケージ基板1は、例えばポリイミドから
なるソルダーレジスト層(絶縁基材)2上に、例えば銅
からなる導体パターン(導体回路)3が設けられ、この
導体パターン3上に例えばポリイミドからなるカバーコ
ート層4が形成された構成となっている。
【0017】図1(a)に示すように、導体パターン3
は、マザーボード接続用のはんだボール6が設けられる
ランド(接続ランド)3aと、IC接続用のボンディン
グパッド3bとを有し、これらが電気的に接続されるよ
うになっている。
【0018】ここで、マザーボード接続用のランド3a
は円形に形成され、このランド3aに対応するソルダー
レジスト層2の部分には、ランド3aより小さな径を有
する円形の開口部5が形成される。これにより、本実施
の形態においては、ランド3aの周縁部を覆うようにソ
ルダーレジスト層2が形成された構成となっている。そ
して、この開口部5の底部に露出した上記ランド3aの
表面に、BGAパッケージ基板1をマザーボード(図示
せず)の表面に実装するためのはんだボール5が形成さ
れている。
【0019】また、IC接続用のボンディングパッド3
bに対応するカバーコート層4の部分にも開口部7が形
成され、この開口部7の底部に露出したボンディングパ
ッド3bの表面に、例えばICチップ等の電極に接続さ
れたボンディングワイヤ(図示せず)が接続されるよう
に構成されている。
【0020】図1(b)は、本実施の形態の要部を示す
概略構成図である。図1(b)に示すように、本実施の
形態の場合、ランド3aの直径Aは、0.3mm程度と
なるように形成され、また、ソルダーレジスト層2の開
口部5の直径Bは、0.2mm程度となるように形成さ
れている。
【0021】さらに、本実施の形態においては、ソルダ
ーレジスト層2の開口部の端部(以下「開口端部」とい
う。)に、以下に述べるような所定の角度を有するテー
パ8が形成されている。
【0022】図2は、ソルダーレジスト層2の開口端部
とはんだボール6との位置関係を示すものである。ここ
では、はんだボール6の直径が0.3mm、ソルダーレ
ジスト層2の開口部5の直径が0.2mm、ソルダーレ
ジスト層2の厚みCが75μmである場合を例にとって
説明する。
【0023】ソルダーレジスト層2の開口部を、ドリル
等を用いた切削加工又はレーザ穴明け加工によって形成
した場合には、図2の2点鎖線で示すように、ソルダー
レジスト層2の開口部5の内壁はランド3aの表面に対
して垂直になる。ここで、はんだボール6がソルダーレ
ジスト層2の開口端部2aに接触した場合に、はんだボ
ール6はランド3aの表面からD=37μm浮いた位置
に配置される。したがって、このような開口部5を有す
る場合において、はんだボール6とソルダーレジスト層
2の開口端部2aとが接触しないようにするためには、
ソルダーレジスト層2の厚みCを37μmより小さくす
る必要がある。
【0024】一方、図2に示すように、ソルダーレジス
ト層2の厚みCを75μmとした場合において、開口部
5の内壁に、テーパ角α(ランド3aの表面に対するテ
ーパ8の角度)が約70°より小さいテーパ8を設けれ
ば、開口端部20の面積が底部に露出するランド3aの
面積より大きくなるため、ソルダーレジスト層2の開口
端部20と接触することなく、ランド3a上にはんだボ
ール6を設けることが可能になる。
【0025】ここで、テーパ8の角度は、ソルダーレジ
スト層2の剛性によっても左右される。本実施の形態の
ようにソルダーレジスト層2がポリイミドからなる場合
には、25°〜45°の範囲とすることが好ましい。
【0026】テーパ8の角度が25°より小さい場合に
は、ソルダーレジスト層2の剛性が低下したり、ランド
3aの部分の導体パターン3が剥がれやすくなる。その
一方、テーパ8の角度が70°より大きい場合には、上
述したように、はんだボール6がソルダーレジスト層2
の開口端部20に接触する。製造のばらつきを考慮する
と、テーパ8の角度は25°〜45°の範囲とすること
が好ましい。
【0027】そして、以上の事情を考慮すると、ソルダ
ーレジスト層2の厚みは、10〜50μmであることが
好ましく、さらに好ましくは15〜30μmである。
【0028】また、カバーコート層の厚みは、1〜30
μmであることが好ましく、さらに好ましくは2〜10
μmである。
【0029】図3(a)〜(h)は、本実施の形態のB
GAパッケージ基板を製造する方法の一例を順に示す工
程図である。まず、図3(a)に示すように、ICチッ
プより若干大きい面積を有する銅箔11を用意し、この
銅箔11の上面全域にポリイミドの前駆体であるポリア
ミド酸混合溶液を塗布し、加熱・乾燥してポリアミド酸
層12aを形成する。
【0030】なお、銅箔11の厚みは特に限定されない
が、6〜35μm程度であることが好ましく、さらに好
ましくは12〜18μmである。
【0031】また、ポリアミド酸層12aの厚みは、1
0〜50μm程度であることが好ましく、さらに好まし
くは15〜30μmである。
【0032】次いで、図3(b)に示すように、このポ
リアミド酸層12aの所定の部分に、公知のフォトリソ
グラフィー工程によってはんだボール形成用の開口部1
3を形成する。すなわち、ポリアミド酸層12a上にフ
ォトレジストを塗布し、乾燥後、露光、現像を行うこと
により所定のレジストパターン(図示せず)を形成し、
その後、開口部13に対応する部分についてアルカリ液
を用いてエッチングを行い、さらに温水を用いて水洗を
行った後、レジストパターンを除去する。これにより、
ソルダーレジスト層12aの開口端部に、約45°の角
度を有するテーパ14が形成される。
【0033】なお、開口部13を形成する際のエッチン
グスピードは、1〜4m/min程度とすることが好ま
しい。このエッチングスピードが大きい程テーパの角度
は小さくなる。
【0034】また、テーパ14の角度を適切なものとす
るためには、水洗用の温水の温度を30〜45℃とする
ことが好ましい。水洗用の温水の温度が高い程テーパの
角度は大きくなる。
【0035】この基板10に対し、350〜400℃程
度の温度で5分程度加熱することによりポリアミド酸の
イミド化反応を終結させて硬化させる。
【0036】これにより、図3(c)に示すように、銅
箔11の上面には、はんだボール形成部分に開口部13
を有するポリイミド層12が形成される。
【0037】次に、銅箔11の裏面に公知のフォトリソ
グラフィー工程を施し、所定のパターンが残るように銅
箔11をエッチングすることによりポリイミド層12上
に導体回路15を形成する(図3(d))。
【0038】図3(d)に示すように、ポリイミド層1
2上に形成される導体回路15は、マザーボード接続用
のはんだボール18を形成するためのランド15aと、
ICチップ接続用のボンディングパッド15bとを有
し、これらが電気的に接続されるように形成される。
【0039】その後、図3(e)に示すように、この銅
箔11の裏面全域に上記ポリアミド酸の混合溶液を塗布
してポリアミド酸層16aを形成する。
【0040】ここで、ポリアミド酸層16aの厚みは、
1〜30μmであることが好ましく、さらに好ましくは
2〜10μmである。
【0041】次に、図3(f)に示すように、このポリ
アミド酸層16aのボンディングパッド15aに対応す
る部分に、上述したフォトリソグラフィー工程によって
開口部17を形成し、さらにこの基板10Aに対し、3
50〜400℃程度の温度で5分程度加熱することによ
りポリアミド酸のイミド化反応を終結させて硬化させ
る。
【0042】これにより銅箔11の下面には、図3
(g)に示すように、ボンディングパッド15bの表面
に開口部17を有するポリイミド層16が形成される。
【0043】その後、例えば公知のはんだボール移載法
を用い、フラックスを転写したはんだボール18を各ラ
ンド15a上に搭載してリフローソルダリングを行うこ
とにより、各ランド15a上にはんだボール18を形成
する。
【0044】これにより、図3(h)に示すように、上
述の構成を有するBGAパッケージ基板19が得られ
る。
【0045】以上述べたように本実施の形態によれば、
ソルダーレジスト層2の開口部5の端部にテーパ8を形
成したことから、ソルダーレジスト層2の開口端部20
の面積が底部に露出するランド3aの面積より大きくな
り、その結果、上述したように導体パターン3のランド
3aの周縁部を覆うようにソルダーレジスト層2を形成
した場合であっても、ソルダーレジスト層2の開口端部
20に対してはんだボール6を接触させないように構成
することが可能になる。
【0046】したがって、本実施の形態によれば、温度
サイクルテスト(例えば、MIL−STD−883に規
定する温湿度サイクル試験:温度10〜65℃、湿度8
0〜100%RH等)の際に、はんだボール6において
微少なクラックが発生することを防止することができ
る。また、ランド3aはソルダーレジスト層2によって
保持されているため、ランド3aの剥離等は発生せず、
これによりポリイミド等の樹脂を用いて薄型、軽量のB
GAパッケージを構成することが可能になる。
【0047】なお、本発明は上述の実施の形態に限られ
ることなく、種々の変更を行うことができる。例えば、
上述の実施の形態においては、導体パターンのランドの
直径が0.3mm、ソルダーレジスト層の開口部の直径
が0.2mm、はんだボールの直径が0.3mmの場合
について説明したが、本発明はこれに限られず、種々の
サイズのものに適用することができる。ただし、のりし
ろ部(ランドとソルダーレジスト層とが重なる部分)の
寸法は、約20μm以上とすることが好ましく、また、
はんだボールとソルダーレジスト層の開口端部との距離
が2〜3μm以上となるように構成することが好まし
い。
【0048】また、ソルダーレジスト層にはんだボール
接続用の開口部を形成した後、例えば、ラインスピード
を速くしたり、エッチング液に基板を通す回数を少なく
することにより、導体パターンのランドの表面に対して
ソフトエッチングを施すこともできる。そのようなあま
いエッチング処理を施すことにより、ランドの表面が粗
され、その表面積が大きくなるため、はんだボールに対
する接着強度が高まり接続信頼性を向上させることがで
きる。
【0049】さらに、IC接続用のボンディングパッド
は、例えば、異方性導電膜(ACF)によって接続を行
うほか、マザーボード接続側のランドと同様にはんだボ
ールによって接続を行うこともできる。はんだボールに
よって接続を行う場合には、カバーフィルムの開口形状
を上記同様にテーパ状に形成することも可能である。
【0050】
【発明の効果】以上述べたように本発明によれば、温度
サイクルテスト時に、はんだボールにおいて微少なクラ
ックが発生することを防止することができる。また、導
体回路の接続ランドは樹脂からなる絶縁基材によって保
持されているため、接続ランドの剥離等は発生せず、こ
れにより薄型、軽量のBGAパッケージを構成すること
が可能になる。
【図面の簡単な説明】
【図1】(a):本発明に係るBGAパッケージ基板の
一実施の形態の構成を示す部分断面図である。 (b):同実施の形態の要部を示す概略構成図である。
【図2】同実施の形態におけるソルダーレジスト層の開
口端部とはんだボールとの位置関係を示す説明図であ
る。
【図3】(a)〜(h):同実施の形態のBGAパッケ
ージ基板を製造する方法の一例を順に示す工程図であ
る。
【図4】(a):従来のBGAパッケージの一例を示す
概略構成図である。 (b):従来のソルダーレジスト層の一例を示す部分断
面図である。 (c):従来のソルダーレジスト層の他の例を示す部分
断面図である。
【符号の説明】
1 BGAパッケージ基板 2 ソルダーレジスト層(絶縁基材) 3 導体パターン(導体回路) 3a ランド(接続ランド) 3b ボンディングパッド 4 カバーフィルム 5 開口部 6 はんだボール(はんだボール状の電極) 20 開口端部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 23/12 501 H05K 1/18

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】樹脂からなる絶縁基材上に導体回路が設け
    られた回路基板に、IC接続用の電極及びマザーボード
    基板接続用の電極を設け、少なくとも上記マザーボード
    基板接続用の電極をはんだボール状に形成してなるBG
    Aパッケージ基板であって、 上記はんだボール状の電極を設けるための上記導体回路
    の接続ランドの周縁部が上記絶縁基材によって覆われる
    ように該絶縁基材に開口部を設けるとともに、該絶縁基
    材の開口部の端部の形状をテーパ状に形成したことを特
    徴とするBGAパッケージ基板。
  2. 【請求項2】テーパの角度を、導体回路の接続ランドに
    対して70°以下にしたことを特徴とする請求項1記載
    のBGAパッケージ基板。
JP16344297A 1997-06-05 1997-06-05 Bgaパッケージ基板 Expired - Lifetime JP3210881B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP16344297A JP3210881B2 (ja) 1997-06-05 1997-06-05 Bgaパッケージ基板
US09/090,633 US6448647B1 (en) 1997-06-05 1998-06-04 BGA package substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16344297A JP3210881B2 (ja) 1997-06-05 1997-06-05 Bgaパッケージ基板

Publications (2)

Publication Number Publication Date
JPH10340972A JPH10340972A (ja) 1998-12-22
JP3210881B2 true JP3210881B2 (ja) 2001-09-25

Family

ID=15773977

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16344297A Expired - Lifetime JP3210881B2 (ja) 1997-06-05 1997-06-05 Bgaパッケージ基板

Country Status (2)

Country Link
US (1) US6448647B1 (ja)
JP (1) JP3210881B2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6734570B1 (en) 2003-01-24 2004-05-11 Gennum Corporation Solder bumped substrate for a fine pitch flip-chip integrated circuit package
KR100548554B1 (ko) * 2003-03-04 2006-02-02 주식회사 하이닉스반도체 테스트 비이클 볼 그리드 어레이 패키지
JP4010311B2 (ja) * 2004-09-06 2007-11-21 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP3801188B2 (ja) 2004-09-06 2006-07-26 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP4819471B2 (ja) * 2005-10-12 2011-11-24 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
TW200737506A (en) * 2006-03-07 2007-10-01 Sanyo Electric Co Semiconductor device and manufacturing method of the same
TWI367557B (en) * 2006-08-11 2012-07-01 Sanyo Electric Co Semiconductor device and manufaturing method thereof
JP5010247B2 (ja) * 2006-11-20 2012-08-29 オンセミコンダクター・トレーディング・リミテッド 半導体装置及びその製造方法
JP4273356B2 (ja) * 2007-02-21 2009-06-03 セイコーエプソン株式会社 半導体装置の製造方法
JP2009016623A (ja) * 2007-07-05 2009-01-22 Olympus Corp 半導体パッケージ
JP2009135398A (ja) * 2007-11-29 2009-06-18 Ibiden Co Ltd 組合せ基板
JP5501562B2 (ja) * 2007-12-13 2014-05-21 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
TWI365517B (en) * 2008-05-23 2012-06-01 Unimicron Technology Corp Circuit structure and manufactring method thereof
US9147045B2 (en) * 2008-07-09 2015-09-29 Baxter International Inc. Peritoneal equilibration test and dialysis system using same
US8456021B2 (en) 2010-11-24 2013-06-04 Texas Instruments Incorporated Integrated circuit device having die bonded to the polymer side of a polymer substrate
KR20130064477A (ko) * 2011-12-08 2013-06-18 삼성전자주식회사 단층 배선 패턴을 포함하는 인쇄회로기판
US20130313720A1 (en) * 2012-05-25 2013-11-28 Leilei Zhang Packaging substrate with reliable via structure
CN111315118A (zh) * 2020-04-02 2020-06-19 江西兆信精密电子有限公司 一种电竞笔电键盘电路板及其制备方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807021A (en) * 1986-03-10 1989-02-21 Kabushiki Kaisha Toshiba Semiconductor device having stacking structure
FR2722915B1 (fr) * 1994-07-21 1997-01-24 Sgs Thomson Microelectronics Boitier bga a moulage par injection
JPH0888393A (ja) * 1994-09-19 1996-04-02 Fujitsu Ltd 半導体光検出装置およびその製造方法
US6046598A (en) 1994-11-18 2000-04-04 Fujitsu Limited Test board and a test method using the same providing improved electrical connection
US5607099A (en) * 1995-04-24 1997-03-04 Delco Electronics Corporation Solder bump transfer device for flip chip integrated circuit devices
US5685477A (en) * 1995-06-28 1997-11-11 Intel Corporation Method for attaching and handling conductive spheres to a substrate
US5844168A (en) * 1995-08-01 1998-12-01 Minnesota Mining And Manufacturing Company Multi-layer interconnect sutructure for ball grid arrays
MY128748A (en) * 1995-12-19 2007-02-28 Texas Instruments Inc Plastic packaging for a surface mounted integrated circuit
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
JPH09260540A (ja) 1996-03-27 1997-10-03 Toshiba Corp 半導体用パッケージ基体の製造方法

Also Published As

Publication number Publication date
US6448647B1 (en) 2002-09-10
JPH10340972A (ja) 1998-12-22

Similar Documents

Publication Publication Date Title
JP3210881B2 (ja) Bgaパッケージ基板
US9412677B2 (en) Computer systems having an interposer including a flexible material
KR100896810B1 (ko) 인쇄회로기판 및 그 제조방법
KR100389314B1 (ko) 도금인입선 없는 인쇄회로기판의 제조방법
WO1998056041A1 (en) Semiconductor device and method for manufacturing the same
JP2000353760A (ja) 半導体素子搭載用中継基板の製造方法
US6256207B1 (en) Chip-sized semiconductor device and process for making same
JP2001156203A (ja) 半導体チップ実装用プリント配線板
US5109601A (en) Method of marking a thin film package
JP3538029B2 (ja) 半導体装置の製造方法
JP2001230513A (ja) プリント基板及びその製造方法
JPH10125818A (ja) 半導体装置用基板並びに半導体装置及びそれらの製造方法
JP3800298B2 (ja) バンプの形成方法及び半導体装置の製造方法
JP2003045917A (ja) 半導体装置用テープキャリアおよびその製造方法
JPH11224890A (ja) 半導体装置およびその製造方法
JP3394479B2 (ja) 半導体装置
JPH10209612A (ja) 回路基板およびその製造方法
JP3216130B2 (ja) 接続構造体の製造方法
JPH10284846A (ja) ボールグリッドアレイパッケージ形半導体部品の実装構造
KR100343454B1 (ko) 웨이퍼 레벨 패키지
JPH08316360A (ja) Ic実装構造
JP4435380B2 (ja) 配線基板の製造方法
KR20010045280A (ko) 웨이퍼 레벨의 칩 사이즈 패키지 및 그 제조방법
JP2001274203A (ja) 2メタル基板とbga構造
JP3224056B2 (ja) バンプを備えた可撓性回路基板及びその製造法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080713

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080713

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090713

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090713

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100713

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110713

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110713

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120713

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120713

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130713

Year of fee payment: 12

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term