Nothing Special   »   [go: up one dir, main page]

JP3201318B2 - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JP3201318B2
JP3201318B2 JP30322197A JP30322197A JP3201318B2 JP 3201318 B2 JP3201318 B2 JP 3201318B2 JP 30322197 A JP30322197 A JP 30322197A JP 30322197 A JP30322197 A JP 30322197A JP 3201318 B2 JP3201318 B2 JP 3201318B2
Authority
JP
Japan
Prior art keywords
contact hole
film
forming
titanium
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP30322197A
Other languages
Japanese (ja)
Other versions
JPH11145078A (en
Inventor
哲也 田桑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP30322197A priority Critical patent/JP3201318B2/en
Publication of JPH11145078A publication Critical patent/JPH11145078A/en
Application granted granted Critical
Publication of JP3201318B2 publication Critical patent/JP3201318B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は半導体基板の表面の
自然酸化膜を除去した後、電極を形成する半導体装置の
製造方法に関し、特に高融点金属により電極を形成する
半導体装置の製造方法に関する。
The present invention relates to a method of manufacturing a semiconductor device in which an electrode is formed after removing a natural oxide film on a surface of a semiconductor substrate, and more particularly to a method of manufacturing a semiconductor device in which an electrode is formed of a high melting point metal.

【0002】[0002]

【従来の技術】図5及び図6は従来の半導体装置の電極
形成方法を工程順に示す断面図である。図5(a)に示
すように、シリコン基板1上にリソグラフィー技術と選
択酸化法により、LOCOS酸化膜2を選択的に形成す
る。
2. Description of the Related Art FIGS. 5 and 6 are sectional views showing a conventional method for forming an electrode of a semiconductor device in the order of steps. As shown in FIG. 5A, a LOCOS oxide film 2 is selectively formed on a silicon substrate 1 by a lithography technique and a selective oxidation method.

【0003】その後、図5(b)に示すように、酸化膜
2をマスクとして、二フッ化ホウ素を70kev,ドー
ズ量5×1015cm-2でシリコン基板1の表面にイオン
注入し、900℃で活性化処理を行う。これにより、導
電体領域3が形成される。そして、全面に層間絶縁膜4
を、例えば1.5μmの厚さに形成して、i線を使用し
たリソグラフィーにより、絶縁膜4にコンタクトホール
11を開口する。このとき、コンタクトホール11の開
口時に、シリコン基板1の表面に自然酸化膜10が形成
される。
Then, as shown in FIG. 5B, using the oxide film 2 as a mask, boron difluoride is ion-implanted into the surface of the silicon substrate 1 at 70 keV and at a dose of 5 × 10 15 cm -2 , Activate at ℃. Thereby, the conductor region 3 is formed. Then, an interlayer insulating film 4 is formed on the entire surface.
Is formed to a thickness of, for example, 1.5 μm, and a contact hole 11 is opened in the insulating film 4 by lithography using an i-line. At this time, when the contact hole 11 is opened, a natural oxide film 10 is formed on the surface of the silicon substrate 1.

【0004】次いで、図5(c)に示すように、自然酸
化膜10を、フッ酸(フッ化水素)により、例えば50
オングストロームの深さでエッチングする。
Then, as shown in FIG. 5C, the native oxide film 10 is formed with hydrofluoric acid (hydrogen fluoride) for, for example, 50 nm.
Etch to a depth of Angstroms.

【0005】その後、図6(a)に示すごとく、オーミ
ックなコンタクトを形成するためのコンタクトメタルと
して、チタン膜7を真空排気可能な装置内でスパッタリ
ング又はCVDによりコンタクトホール底部に100オ
ングストローム程度堆積させ、配線アルミニウム膜との
バリア性をよくするために窒化チタン膜8を500オン
グストロームの厚さで成膜する。
After that, as shown in FIG. 6A, as a contact metal for forming an ohmic contact, a titanium film 7 is deposited on the bottom of the contact hole by sputtering or CVD in a device capable of evacuating to about 100 angstroms. Then, a titanium nitride film 8 is formed to a thickness of 500 angstroms to improve the barrier property with the wiring aluminum film.

【0006】次いで、図6(b)に示すように、アルミ
ニウム膜6をスパッタ及びリソグラフィー技術により
(e)に示すごとく作製する。また、アスペクト比が高
いコンタクトホールの配線の場合には配線アルミニウム
膜を形成する前に、タングステンでコンタクトホールを
埋め込んでおく。なお、コンタクトホール底部の導電体
領域3とチタン膜7との界面には、チタンのケイ化物膜
9が形成される。これにより、電極が形成される。
Next, as shown in FIG. 6B, an aluminum film 6 is formed by sputtering and lithography as shown in FIG. In the case of a contact hole wiring having a high aspect ratio, the contact hole is buried with tungsten before forming the wiring aluminum film. Note that a titanium silicide film 9 is formed at the interface between the conductor region 3 and the titanium film 7 at the bottom of the contact hole. Thereby, an electrode is formed.

【0007】しかしながら、素子の微細化・集積化に伴
い、コンタクトホールの径は減少して行くため、コンタ
クトホール開口後のコンタクトメタル形成の前処理にお
いて、希フッ酸を使用すると、等方的なエッチングとな
るために、コンタクトホール底部の自然酸化膜10と、
二酸化シリコン等からなる層間絶縁膜4とのエッチング
選択比が悪く、図5(c)に示すように、コンタクトホ
ール11の側壁までエッチングされ、開口径が拡大され
てしまうという問題点がある。このことは、半導体素子
の微細化及び高集積化を妨げるだけでなく、配線の短絡
及び接合リークの原因にもなり、半導体装置の信頼性を
低下させる。しかも、この方法ではフッ化水素エッチン
グ処理後に、基板を別の処理装置に移す際に、基板が大
気に曝されてしまい、再び基板表面に自然酸化膜が形成
されてしまう。これにより、デバイスの電気特性が悪化
する。
However, since the diameter of the contact hole decreases with the miniaturization and integration of the element, the use of dilute hydrofluoric acid in the pretreatment for forming the contact metal after the opening of the contact hole makes it isotropic. In order to be etched, a natural oxide film 10 at the bottom of the contact hole,
The etching selectivity with the interlayer insulating film 4 made of silicon dioxide or the like is poor, and as shown in FIG. 5C, there is a problem that the side wall of the contact hole 11 is etched and the opening diameter is enlarged. This not only hinders miniaturization and high integration of the semiconductor element, but also causes a short circuit of the wiring and a junction leak, thereby lowering the reliability of the semiconductor device. Moreover, in this method, when the substrate is transferred to another processing apparatus after the hydrogen fluoride etching treatment, the substrate is exposed to the air, and a natural oxide film is formed again on the substrate surface. This degrades the electrical characteristics of the device.

【0008】このような問題に対して、異方性のエッチ
ングが可能なプラズマを用いた前処理技術が提案されて
いる(Effect of NF3 Plasma Treatments on Selective
CVD-W using SiH4 Reduction: Tungsten and Other Ad
vances Metals for VLSI/ULSI Applications V pp39-4
6)。図7及び図8はこの方法による電極形成法を工程
順に示す断面図である。先ず、図7(a)に示すよう
に、公知のLOCOS酸化法によりシリコン基板1を選
択的に酸化してフィールド酸化膜2を形成する。
In order to solve such a problem, a pretreatment technique using plasma capable of performing anisotropic etching has been proposed (Effect of NF 3 Plasma Treatments on Selective).
CVD-W using SiH 4 Reduction: Tungsten and Other Ad
vances Metals for VLSI / ULSI Applications V pp39-4
6). 7 and 8 are cross-sectional views showing an electrode forming method according to this method in the order of steps. First, as shown in FIG. 7A, the field oxide film 2 is formed by selectively oxidizing the silicon substrate 1 by a known LOCOS oxidation method.

【0009】次いで、図7(b)に示すように、活性領
域のシリコン基板1に不純物として例えば二フッ化ホウ
素を注入し、活性化のために熱処理をして、導電体領域
3を形成する。その後、例えばCVD法により全面に二
酸化シリコンを堆積して層間絶縁膜4を形成する。その
後、例えば四フッ化炭素を用いるRIE(反応性イオン
エッチング)法により眉間絶縁膜4を選択的にエッチン
グしてコンタクトホール11を形成する。このとき、コ
ンタクトホール11内の導電体層3上に自然酸化膜10
が形成される。
Next, as shown in FIG. 7B, for example, boron difluoride is implanted as an impurity into the silicon substrate 1 in the active region, and a heat treatment is performed for activation to form a conductor region 3. . After that, an interlayer insulating film 4 is formed by depositing silicon dioxide over the entire surface by, for example, a CVD method. After that, the contact hole 11 is formed by selectively etching the inter-brows insulating film 4 by, for example, RIE (reactive ion etching) using carbon tetrafluoride. At this time, the natural oxide film 10 is formed on the conductor layer 3 in the contact hole 11.
Is formed.

【0010】次いで、図7(c)に示すように、コンタ
クトホール11内の自然酸化膜10を三フッ化窒素のプ
ラズマエッチング処理により除去する。
Next, as shown in FIG. 7C, the native oxide film 10 in the contact hole 11 is removed by a plasma etching process using nitrogen trifluoride.

【0011】次に、図8(a)に示すように、六フッ化
タングステンのシラン還元法により、例えば、基板温度
300℃、六フッ化タングステン20sccm,アルゴ
ン15sccm,全体の圧力46mTorrの条件下で、2
40秒間成膜を行い、タングステン膜5をコンタクトホ
ール11内にのみ選択的に成長させる。
Next, as shown in FIG. 8 (a), by a silane reduction method of tungsten hexafluoride, for example, under the conditions of a substrate temperature of 300 ° C., tungsten hexafluoride of 20 sccm, argon of 15 sccm, and a total pressure of 46 mTorr. , 2
The film is formed for 40 seconds, and the tungsten film 5 is selectively grown only in the contact hole 11.

【0012】次いで、図8(b)に示すように、配線ア
ルミニウム膜6をタングステン膜5に接触するように形
成する。
Next, as shown in FIG. 8B, a wiring aluminum film 6 is formed so as to be in contact with the tungsten film 5.

【0013】この方法を用いると、タングステン膜の成
膜初期における潜伏時間をほとんどゼロにすることがで
き、タングステン膜の表面は緻密な結晶となるので、モ
フォロジーもよくなるという効果を有する。
By using this method, the incubation time in the initial stage of the formation of the tungsten film can be made almost zero, and the surface of the tungsten film becomes a dense crystal, so that the morphology is improved.

【0014】[0014]

【発明が解決しようとする課題】しかしながら、この図
7及び図8に示した従来技術では、コンタクトメタル形
成の前処理としてプラズマを使用しているため、基板又
は処理装置にダメージを生じることがある。また、三フ
ッ化窒素のプラズマ処理を用いた場合のエッチング速度
は極めて速い。そして、近年の素子の浅い接合化によ
り、拡散層が薄くなっている。このため、三フッ化窒素
のプラズマ処理により、拡散層を崩壊してしまう場合が
あるという問題点がある。
However, in the prior art shown in FIGS. 7 and 8, since the plasma is used as a pretreatment for forming the contact metal, the substrate or the processing apparatus may be damaged. . In addition, the etching rate when plasma treatment of nitrogen trifluoride is used is extremely high. The diffusion layer is becoming thinner due to the recent shallow junction of the device. For this reason, there is a problem that the plasma treatment of nitrogen trifluoride may collapse the diffusion layer.

【0015】本発明はかかる問題点に鑑みてなされたも
のであって、基板表面にダメージを与えることなく、基
板表面のエッチングダメージ層を制御性良く除去するこ
とができ、またコンタクトホールの拡大も防止され、安
定した電気特性の半導体装置を製造することができる半
導体装置の製造方法を提供することを目的とする。
The present invention has been made in view of the above problems, and it is possible to remove an etching damage layer on a substrate surface with good controllability without damaging the substrate surface, and to enlarge a contact hole. It is an object of the present invention to provide a method for manufacturing a semiconductor device which can prevent the semiconductor device from having stable electric characteristics.

【0016】[0016]

【0017】[0017]

【0018】[0018]

【課題を解決するための手段】 本発明に係る第の半導
体装置の製造方法は、表面に導電体層が形成された半導
体基板上に絶縁膜を形成する工程と、この絶縁膜におけ
る前記導電体層に整合する位置にコンタクトホールを開
口する工程と、前記コンタクトホール底部に存在する部
分の導電体層を、前記半導体基板を加熱しつつ三フッ化
窒素とハロゲンガスとの混合ガスにより20オングスト
ローム以上の深さでエッチングして少なくとも前記コン
タクトホール底部の前記導電体層表面に形成された自然
酸化膜を除去する工程と、前記コンタクトホール底部の
導電体層に二フッ化ホウ素をイオン注入する工程と、
記コンタクトホールを金属で埋め込み電極を形成する工
程と、前記絶縁膜上に前記電極と接続される配線を形成
する工程とを有することを特徴とする。
The first method for fabricating a semiconductor device according to the present invention SUMMARY OF] includes the steps of forming an insulating film on a semiconductor substrate a conductive layer formed on the surface, the conductive in the insulating film Forming a contact hole at a position corresponding to the body layer, and forming a portion of the conductive layer present at the bottom of the contact hole with a mixed gas of nitrogen trifluoride and a halogen gas while heating the semiconductor substrate for 20 angstrom. Etch to a depth of at least
Natural formed on the conductor layer surface at the bottom of the tact hole
Removing an oxide film ;
A step of ion-implanting boron difluoride into the conductor layer, a step of burying the contact hole with a metal to form an electrode, and a step of forming a wiring connected to the electrode on the insulating film. Features.

【0019】本発明に係る第の半導体装置の製造方法
は、表面に導電体層が形成されたシリコン半導体基板上
に絶縁膜を形成する工程と、この絶縁膜における前記導
電体層に整合する位置にコンタクトホールを開口する工
程と、前記コンタクトホール底部に存在する部分の導電
体層を、前記半導体基板を加熱しつつ三フッ化窒素とハ
ロゲンガスとの混合ガスにより20オングストローム以
上の深さでエッチングして少なくとも前記コンタクトホ
ール底部の前記導電体層表面に形成された自然酸化膜を
除去する工程と、前記コンタクトホールの側面及び底面
を含む領域にチタン膜及び窒化チタン膜を順次形成する
工程と、前記半導体基板を加熱して前記チタン膜と前記
導電体層との界面にチタンのケイ化物を形成する工程
と、前記コンタクトホールをタングステンで埋め込み電
極を形成する工程と、を有することを特徴とする。
In a second method of manufacturing a semiconductor device according to the present invention, a step of forming an insulating film on a silicon semiconductor substrate having a conductive layer formed on its surface, and matching the conductive layer in the insulating film with the conductive film. A step of opening a contact hole at a position, and forming a portion of the conductive layer present at the bottom of the contact hole at a depth of 20 angstroms or more with a mixed gas of nitrogen trifluoride and a halogen gas while heating the semiconductor substrate. Etching to at least the contact hole
Removing a native oxide film formed on the surface of the conductor layer at the bottom of the contact hole; and sequentially forming a titanium film and a titanium nitride film in a region including a side surface and a bottom surface of the contact hole. forming an interface silicide of titanium in said semiconductor substrate said conductor layer and the titanium film by heating the electrodeposition embeds the contact hole with tungsten
And having a step of forming a pole, the.

【0020】本発明に係る第の半導体装置の製造方法
は、表面に導電体層が形成されたシリコン半導体基板上
に絶縁膜を形成する工程と、この絶縁膜における前記導
電体層に整合する位置にコンタクトホールを開口する工
程と、前記コンタクトホール底部に存在する部分の導電
体層を、前記半導体基板を加熱しつつ三フッ化窒素とハ
ロゲンガスとの混合ガスにより20オングストローム以
上の深さでエッチングして少なくとも前記コンタクトホ
ール底部の前記導電体層表面に形成された自然酸化膜を
除去する工程と、前記コンタクトホールの側面及び底面
を含む領域にチタン膜を形成する工程と、前記半導体基
板を加熱して前記チタン膜と前記導電体層との界面にチ
タンのケイ化物を形成する工程と、前記コンタクトホー
ルの側面及び底面を含む領域に窒化チタン膜を形成する
工程と、前記コンタクトホールをタングステンで埋め込
み電極を形成する工程と、を有することを特徴とする。
According to a third method of manufacturing a semiconductor device according to the present invention, a step of forming an insulating film on a silicon semiconductor substrate having a conductive layer formed on a surface thereof, and matching with the conductive layer in the insulating film. A step of opening a contact hole at a position, and forming a portion of the conductive layer present at the bottom of the contact hole at a depth of 20 angstroms or more with a mixed gas of nitrogen trifluoride and a halogen gas while heating the semiconductor substrate. Etching to at least the contact hole
Removing a natural oxide film formed on the surface of the conductor layer at the bottom of the contact hole, forming a titanium film in a region including the side and bottom surfaces of the contact hole, and heating the semiconductor substrate. Forming a silicide of titanium at the interface between the titanium film and the conductor layer, forming a titanium nitride film in a region including the side and bottom surfaces of the contact hole, and forming the contact hole with tungsten. Embedding
Forming a look electrode, characterized by having a.

【0021】これらの半導体装置の製造方法において、
前記金属は、タングステン、モリブデン、チタン、白
金、コバルト、及びそれらのケイ化物からなる群から選
択された1種とすることができる。また、前記ハロゲン
ガスは、例えば、フッ素、塩素又はそれらの混合ガスで
ある。前記三フッ化窒素とハロゲンガスとの混合ガスに
よる導電体層の除去と金属の埋め込みとを同一のチャン
バ内で真空状態を破らないで行うことが好ましい。
In these methods of manufacturing a semiconductor device,
The metal may be one selected from the group consisting of tungsten, molybdenum, titanium, platinum, cobalt, and silicides thereof. The halogen gas is, for example, fluorine, chlorine, or a mixed gas thereof. It is preferable that the removal of the conductive layer and the embedding of the metal by the mixed gas of the nitrogen trifluoride and the halogen gas be performed in the same chamber without breaking the vacuum state.

【0022】本発明においては、絶縁膜にコンタクトホ
ールを開口した後に、半導体基板を加熱しながらコンタ
クトホール底部に露出した導電体層表面に形成された自
然酸化膜を三フッ化窒素とハロゲンガスとの混合ガスに
より20オングストローム以上の厚さで除去する。この
ように、本発明においては、プラズマを使用していない
ので、コンタクトホール側壁のエッチングによる拡大及
び電気特性の不安定を解消することができる。
In the present invention, after forming a contact hole in the insulating film, the self-formed on the exposed conductive layer surface in the contact hole bottom while heating the semiconductor substrate
However, the oxide film is removed by a mixed gas of nitrogen trifluoride and halogen gas to a thickness of 20 Å or more. As described above, in the present invention, since plasma is not used, enlargement due to etching of the side wall of the contact hole and instability of electrical characteristics can be eliminated.

【0023】[0023]

【発明の実施の形態】次に、本発明の実施例について添
付の図面を参照して説明する。図1及び図2は本発明の
実施例に係る半導体装置の製造方法を工程順に示す断面
図である。図1(a)に示すように、シリコン基板1上
にリソグラフィー技術と選択酸化法によりLOCOS酸
化膜2を選択的に形成した後、二フッ化ホウ素を70k
eV、ドーズ量5×1015cm-2でイオン注入し、90
0℃で活性化処理を行う。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the accompanying drawings. 1 and 2 are sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps. As shown in FIG. 1A, after a LOCOS oxide film 2 is selectively formed on a silicon substrate 1 by a lithography technique and a selective oxidation method, boron difluoride is applied for 70 k.
eV, ion implantation at a dose of 5 × 10 15 cm −2 and 90
An activation treatment is performed at 0 ° C.

【0024】これにより、図1(b)に示すように、導
電体領域3が形成される。次いで、全面に層間絶縁膜4
を、例えば1.5μmの厚さで形成し、リソグラフィー
によりコンタクトホール11を開口する。この際、コン
タクトホール11の底部の導電体領域3の表面には自然
酸化膜10が形成される。
Thus, a conductor region 3 is formed as shown in FIG. Next, an interlayer insulating film 4 is formed on the entire surface.
Is formed with a thickness of, for example, 1.5 μm, and a contact hole 11 is opened by lithography. At this time,
The surface of the conductor region 3 at the bottom of the tact hole 11 has a natural
An oxide film 10 is formed.

【0025】次いで、図1(c)に示すように、この半
導体基板を例えば0.8Torrの真空度に保たれた処理室
内で300℃に加熱し、三フッ化窒素と5%フッ素の混
合ガスを例えば1sccmの速度で流し、導電体領域3
を形成しているコンタクトホール底部を例えば50オン
グストロームの深さだけエッチングする。これにより、
少なくともコンタクトホール11の底部に露出した導電
体領域3の表面に形成された自然酸化膜10がエッチン
グ除去される。この条件でのエッチング速度は60オン
グストローム/分であるため、エッチング深さの制御性
が極めて良い。しかも、プラズマを発生することなく処
理が可能であるために、基板及びチャンバへのダメージ
が少ない。
Next, as shown in FIG. 1C, the semiconductor substrate is heated to 300 ° C. in a processing chamber maintained at a vacuum of 0.8 Torr, for example, and a mixed gas of nitrogen trifluoride and 5% fluorine is heated. At a speed of, for example, 1 sccm, and the conductor region 3
Is etched to a depth of, for example, 50 angstroms. This allows
Conductivity exposed at least at the bottom of contact hole 11
The natural oxide film 10 formed on the surface of the body region 3 is
Is removed. Since the etching rate under this condition is 60 angstroms / minute, the controllability of the etching depth is extremely good. In addition, since processing can be performed without generating plasma, damage to the substrate and the chamber is small.

【0026】その後、半導体基板を大気解放することな
くCVDチャンバに移す。この三フッ化窒素と5%フッ
素の混合ガスによるエッチング処理装置からCVDチャ
ンバへの移動は、半導体基板を大気解放することなく行
うことができるため、半導体基板の表面が大気に接触す
ることが防止され、自然酸化膜の再生成を防止できる。
Thereafter, the semiconductor substrate is transferred to a CVD chamber without exposing it to the atmosphere. Since the transfer from the etching treatment apparatus to the CVD chamber using the mixed gas of nitrogen trifluoride and 5% fluorine can be performed without releasing the semiconductor substrate to the atmosphere, the surface of the semiconductor substrate is prevented from coming into contact with the atmosphere. Thus, regeneration of the natural oxide film can be prevented.

【0027】次いで、図2(a)に示すように、CVD
チャンバ内で基板温度を例えば300℃に保持し、真空
度を例えば50mTorrに保持した状態で、例えば六フッ
化タングステン20sccm及びシラン12sccmを
チャンバ内に供給し、例えば2分30秒間シラン還元法
により処理してタングステン膜5をコンタクトホール1
1内にのみ選択的に成長させる。
Next, as shown in FIG.
In a state where the substrate temperature is kept at, for example, 300 ° C. in the chamber and the degree of vacuum is kept at, for example, 50 mTorr, for example, 20 sccm of tungsten hexafluoride and 12 sccm of silane are supplied into the chamber, and the treatment is performed by a silane reduction method for, for example, 2 minutes and 30 seconds. To make the tungsten film 5 contact hole 1
Selectively grow only within 1.

【0028】その後、図2(b)に示すように、この基
板上にアルミニウム膜6をスパッタリングにより全面に
堆積させた後、リソグラフィによりアルミニウム膜6を
配線層としてパターニングする。
Thereafter, as shown in FIG. 2B, an aluminum film 6 is deposited on the entire surface of the substrate by sputtering, and then patterned by lithography using the aluminum film 6 as a wiring layer.

【0029】これにより、半導体装置の電極形成工程に
おいて、基板へのダメージが回避され、また薄い拡散層
の崩壊も防止され、電気特性が安定した半導体装置を製
造することができる。
Thus, in the electrode forming step of the semiconductor device, damage to the substrate is avoided, and collapse of the thin diffusion layer is prevented, so that a semiconductor device having stable electric characteristics can be manufactured.

【0030】本実施例では自然酸化膜をエッチング後に
タングステンを形成したが、接合深さが浅い半導体装置
では、エッチング後に、再度二フッ化ホウ素を注入する
ことにより、より安定した電気特性を得ることができ
る。
In this embodiment, tungsten is formed after etching a natural oxide film. However, in a semiconductor device having a shallow junction depth, more stable electric characteristics can be obtained by implanting boron difluoride again after etching. Can be.

【0031】次に、本発明の第2の実施例について、図
3及び図4を参照して説明する。図3及び図4は本第2
実施例方法を工程順に示す断面図である。図3(a)に
示すように、シリコン基板1上にリソグラフィ技術と選
択酸化法によりLOCOS酸化膜2を選択的に形成した
後、二フッ化ホウ素を70keV,ドーズ量5×1015
cm-2でイオン注入し、900℃で活性化処理を行い、導
電体領域3を形成する。
Next, a second embodiment of the present invention will be described with reference to FIGS. FIG. 3 and FIG.
It is sectional drawing which shows the example method in order of a process. As shown in FIG. 3A, after a LOCOS oxide film 2 is selectively formed on a silicon substrate 1 by lithography and selective oxidation, boron difluoride is applied at 70 keV and a dose of 5 × 10 15.
Ion implantation is performed at cm −2 and an activation process is performed at 900 ° C. to form a conductor region 3.

【0032】次いで、図3(b)に示すように、全面に
層間絶縁膜4を例えば1.5μmの厚さで形成し、リソ
グラフィー技術により、コンタクトホール11を開口す
る。
Next, as shown in FIG. 3B, an interlayer insulating film 4 is formed on the entire surface to a thickness of, for example, 1.5 μm, and a contact hole 11 is opened by lithography.

【0033】その後、図3(c)に示すように、三フッ
化窒素と5%フッ素との混合ガスにより、コンタクトホ
ール底部の導電体領域3の一部を20オングストローム
の深さでエッチングする。これにより、少なくともコン
タクトホール11の底部の導電体領域3の表面に形成さ
れた自然酸化膜10がエッチング除去される。
Thereafter, as shown in FIG. 3C, a part of the conductive region 3 at the bottom of the contact hole is etched with a mixed gas of nitrogen trifluoride and 5% fluorine to a depth of 20 angstroms. This allows at least
Formed on the surface of the conductor region 3 at the bottom of the tact hole 11
The removed natural oxide film 10 is removed by etching.

【0034】その後、図3()に示すように、例えば
シリコン基板1を550℃に加熱して四塩化チタンの水
素還元によるプラズマCVD法でチタン膜7を100オ
ングストロームの厚さで全面に堆積させ、次いで基板の
温度を650℃に加熱して四塩化チタンとアンモニアの
反応を利用した熱CVD法により、窒化チタン膜8を5
00オングストロームの厚さで全面に堆積させる。チタ
ン膜7及び窒化チタン膜8の成膜後に、基板を窒素雰囲
気中で600℃以上の温度まで急速加熱することによ
り、チタン膜7と導電体領域3との界面にのみチタンの
ケイ化物膜9を選択的に形成する。
[0034] Thereafter, as shown in FIG. 3 (d), depositing a titanium film 7 on the entire surface at a thickness of 100 angstroms by a plasma CVD method for example, a silicon substrate 1 by heating to hydrogen reduction of titanium tetrachloride in 550 ° C. Then, the temperature of the substrate is heated to 650 ° C., and the titanium nitride film 8 is formed by thermal CVD using a reaction between titanium tetrachloride and ammonia.
Deposit on the entire surface with a thickness of 00 Å. After the formation of the titanium film 7 and the titanium nitride film 8, the substrate is rapidly heated to a temperature of 600 ° C. or more in a nitrogen atmosphere so that the titanium silicide film 9 is formed only at the interface between the titanium film 7 and the conductor region 3. Are formed selectively.

【0035】次いで、図4(a)に示すように、基板温
度を400℃とし、六フッ化タングステンの水素還元法
によってタングステンを全面に堆積することにより、コ
ンタクトホール11にタングステン膜5を埋め込む。
Next, as shown in FIG. 4A, the tungsten film 5 is buried in the contact hole 11 by depositing tungsten on the entire surface by setting the substrate temperature to 400 ° C. and reducing hydrogen hexafluoride by hydrogen.

【0036】次いで、図4(b)に示すように、タング
ステン膜5をエッチングバックすることにより、コンタ
クトホール内にのみタングステン膜5を残す。
Next, as shown in FIG. 4B, the tungsten film 5 is etched back to leave the tungsten film 5 only in the contact hole.

【0037】その後、図4(c)に示すように、全面に
アルミニウム膜6をスパッタリング等の方法により堆積
し、図4(d)に示すように、アルミニウム膜6をリソ
グラフィによりパターニングして配線層を形成する。
Thereafter, as shown in FIG. 4 (c), an aluminum film 6 is deposited on the entire surface by a method such as sputtering, and as shown in FIG. 4 (d), the aluminum film 6 is patterned by lithography to form a wiring layer. To form

【0038】本実施例では、チタン膜7と窒化チタン膜
8を堆積した後に、基板を急速加熱したが、チタン膜7
を堆積した後、窒化チタン膜8の堆積前に、基板を急速
加熱してもよい。更に、本発明ではタングステン膜5を
エッチングバックしているが、そのままパターニングし
てもよい。CVDチャンバーは定期的に内壁についた金
属を除去するためにクリーニングを行うが、前処理時に
三フッ化窒素と5%フッ素の混合ガスを用いると、この
混合ガスはチャンバーのクリーニング効果もあるため、
チャンバークリーニングを前処理時に同時に行うことも
可能である。
In this embodiment, the substrate is rapidly heated after the titanium film 7 and the titanium nitride film 8 are deposited.
After depositing, the substrate may be rapidly heated before depositing the titanium nitride film 8. Further, in the present invention, the tungsten film 5 is etched back, but may be patterned as it is. The CVD chamber is periodically cleaned to remove the metal attached to the inner wall. However, if a mixed gas of nitrogen trifluoride and 5% fluorine is used during the pretreatment, the mixed gas also has a cleaning effect on the chamber.
The chamber cleaning can be performed simultaneously with the pretreatment.

【0039】また、本実施例では、チタンの堆積方法と
してプラズマCVDを用いたが、ECR等の高密度プラ
ズマを用いたCVDでも同様の効果が得られる。
In this embodiment, plasma CVD is used as a method for depositing titanium. However, similar effects can be obtained by CVD using high-density plasma such as ECR.

【0040】[0040]

【発明の効果】以上説明したように本発明では、コンタ
クトホール開口後に半導体基板表面を、プラズマを発生
することなく、三フッ化窒素とハロゲンとの混合ガスに
より20オングストローム以上エッチングして少なくと
も前記コンタクトホール底部の前記導電体層表面に形成
された自然酸化膜を除去するから、表面・界面反応を抑
制している基板表面のエッチングダメージ層を制御性よ
く、しかも基板にダメージを与えることなく除去するこ
とができ、これにより、安定した電気特性の半導体装置
を得ることができる。また、三フッ化窒素とハロゲンと
の混合ガスによるエッチングは、二酸化シリコンとシリ
コンとのエッチング選択性が高いため、コンタクトホー
ル側壁をエッチングさせてしまうことによるコンタクト
ホールの径の拡大を防止できる。
As described above, according to the present invention, after the contact hole is opened, the surface of the semiconductor substrate is etched at least 20 angstroms or more with a mixed gas of nitrogen trifluoride and halogen without generating plasma.
Also formed on the surface of the conductor layer at the bottom of the contact hole
Since the removed natural oxide film is removed, the etching damage layer on the substrate surface, which suppresses the surface and interface reactions, can be removed with good controllability and without damaging the substrate. A semiconductor device having characteristics can be obtained. In addition, since etching with a mixed gas of nitrogen trifluoride and halogen has high etching selectivity between silicon dioxide and silicon, it is possible to prevent an increase in the diameter of the contact hole due to etching the side wall of the contact hole.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施例方法を工程順に示す断面
図である。
FIG. 1 is a sectional view showing a method of a first embodiment of the present invention in the order of steps.

【図2】同じく、本発明の第1の実施例方法を工程順に
示す断面図であり、図1の次の工程を示すものである。
FIG. 2 is a cross-sectional view showing the method of the first embodiment of the present invention in the order of steps, and shows the next step of FIG.

【図3】本発明の第2の実施例方法を工程順に示す断面
図である。
FIG. 3 is a sectional view showing a method of a second embodiment of the present invention in the order of steps.

【図4】同じく、本発明の第2の実施例方法を工程順に
示す断面図であり、図3の次の工程を示すものである。
FIG. 4 is a sectional view showing a method of the second embodiment of the present invention in the order of steps, and shows the next step of FIG. 3;

【図5】従来方法を工程順に示す断面図である。FIG. 5 is a sectional view showing a conventional method in the order of steps.

【図6】同じく、従来方法を工程順に示す断面図であ
り、図5の次の工程を示すものである。
6 is a cross-sectional view showing a conventional method in the order of steps, and shows a step next to FIG. 5;

【図7】従来の他の方法を工程順に示す断面図である。FIG. 7 is a sectional view showing another conventional method in the order of steps.

【図8】同じく、従来の他の方法を工程順に示す断面図
であり、図7の次の工程を示すものである。
FIG. 8 is a cross-sectional view showing another conventional method in the order of steps, and shows the next step of FIG. 7;

【符号の説明】[Explanation of symbols]

1;シリコン基板 2;LOCOS酸化膜 3;導電体領域 4;層間絶縁膜 5;タングステン膜 6;アルミニウム膜 7;チタン膜 8;窒化チタン膜 9;チタンのケイ化物膜 10;自然酸化膜 11;コンタクトホール Reference Signs List 1: silicon substrate 2: LOCOS oxide film 3: conductive region 4: interlayer insulating film 5: tungsten film 6; aluminum film 7; titanium film 8; titanium nitride film 9; titanium silicide film 10; natural oxide film 11; Contact hole

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/28 H01L 21/3065 H01L 21/768 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/28 H01L 21/3065 H01L 21/768

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 表面に導電体層が形成された半導体基板
上に絶縁膜を形成する工程と、この絶縁膜における前記
導電体層に整合する位置にコンタクトホールを開口する
工程と、前記コンタクトホール底部に存在する部分の導
電体層を、前記半導体基板を加熱しつつ三フッ化窒素と
ハロゲンガスとの混合ガスにより20オングストローム
以上の深さでエッチングして少なくとも前記コンタクト
ホール内底部の前記導電体層表面に形成された自然酸化
膜を除去する工程と、前記コンタクトホール底部の導電
体層に二フッ化ホウ素をイオン注入する工程と、前記コ
ンタクトホールを金属で埋め込み電極を形成する工程
と、を有することを特徴とする半導体装置の製造方法。
A step of forming an insulating film on a semiconductor substrate having a conductive layer formed on a surface thereof; a step of opening a contact hole in a position of the insulating film corresponding to the conductive layer; A portion of the conductive layer existing at the bottom is etched at a depth of 20 Å or more with a mixed gas of nitrogen trifluoride and a halogen gas while heating the semiconductor substrate to at least contact the semiconductor layer.
Natural oxidation formed on the surface of the conductor layer at the bottom of the hole
Removing the film and conducting the bottom of the contact hole.
A method of manufacturing a semiconductor device , comprising: a step of ion-implanting boron difluoride into a body layer ; and a step of forming an electrode by burying the contact hole with a metal.
【請求項2】 表面に導電体層が形成されたシリコン半
導体基板上に絶縁膜を形成する工程と、この絶縁膜にお
ける前記導電体層に整合する位置にコンタクトホールを
開口する工程と、前記コンタクトホール底部に存在する
部分の導電体層を、前記半導体基板を加熱しつつ三フッ
化窒素とハロゲンガスとの混合ガスにより20オングス
トローム以上の深さでエッチングして少なくとも前記コ
ンタクトホール内底部の前記導電体層表面に形成された
自然酸化膜を除去する工程と、前記コンタクトホールの
側面及び底面を含む領域にチタン膜及び窒化チタン膜を
順次形成する工程と、前記半導体基板を加熱して前記チ
タン膜と前記導電体層との界面にチタンのケイ化物を形
成する工程と、前記コンタクトホールをタングステンで
埋め込み電極を形成する工程と、を有することを特徴と
する半導体装置の製造方法。
2. A step of forming an insulating film on a silicon semiconductor substrate having a conductor layer formed on a surface, a step of opening a contact hole at a position in the insulating film that matches the conductor layer, and A portion of the conductive layer existing at the bottom of the hole is etched at a depth of 20 Å or more with a mixed gas of nitrogen trifluoride and a halogen gas while heating the semiconductor substrate.
Formed on the surface of the conductor layer at the bottom of the contact hole
Removing the natural oxide film, sequentially forming a titanium film and a titanium nitride film in a region including the side surface and the bottom surface of the contact hole, and heating the semiconductor substrate to form the titanium film and the conductor layer. the method of manufacturing a semiconductor device, characterized in that it comprises a step of forming a silicide of titanium at the interface, and forming a <br/> embed viewed electrodes the contact hole with tungsten.
【請求項3】 表面に導電体層が形成されたシリコン半
導体基板上に絶縁膜を形成する工程と、この絶縁膜にお
ける前記導電体層に整合する位置にコンタクトホールを
開口する工程と、前記コンタクトホール底部に存在する
部分の導電体層を、前記半導体基板を加熱しつつ三フッ
化窒素とハロゲンガスとの混合ガスにより20オングス
トローム以上の深さでエッチングして少なくとも前記コ
ンタクトホール内底部の前記導電体層表面に形成された
自然酸化膜を除去する工程と、前記コンタクトホールの
側面及び底面を含む領域にチタン膜を形成する工程と、
前記半導体基板を加熱して前記チタン膜と前記導電体層
との界面にチタンのケイ化物を形成する工程と、前記コ
ンタクトホールの側面及び底面を含む領域に窒化チタン
膜を形成する工程と、前記コンタクトホールをタングス
テンで埋め込み電極を形成する工程と、を有することを
特徴とする半導体装置の製造方法。
3. A step of forming an insulating film on a silicon semiconductor substrate having a conductive layer formed on a surface, a step of opening a contact hole at a position in the insulating film that matches the conductive layer, A portion of the conductive layer existing at the bottom of the hole is etched at a depth of 20 Å or more with a mixed gas of nitrogen trifluoride and a halogen gas while heating the semiconductor substrate.
Formed on the surface of the conductor layer at the bottom of the contact hole
Removing the natural oxide film, and forming a titanium film in a region including the side and bottom surfaces of the contact hole,
Heating the semiconductor substrate to form a titanium silicide at the interface between the titanium film and the conductor layer; and forming a titanium nitride film in a region including side and bottom surfaces of the contact hole; the method of manufacturing a semiconductor device characterized by having the steps of forming a write-electrode fill the contact holes with tungsten.
【請求項4】 前記金属は、タングステン、モリブデ
ン、チタン、白金、コバルト、及びそれらのケイ化物か
らなる群から選択された1種であることを特徴とする請
求項1に記載の半導体装置の製造方法。
4. The semiconductor device according to claim 1, wherein the metal is one selected from the group consisting of tungsten, molybdenum, titanium, platinum, cobalt, and silicides thereof. Method.
【請求項5】 前記ハロゲンガスが、フッ素、塩素及び
それらの混合ガスからなる群から選択されたものである
ことを特徴とする請求項1乃至4のいずれか1項に記載
の半導体装置の製造方法。
5. The semiconductor device according to claim 1, wherein the halogen gas is selected from the group consisting of fluorine, chlorine, and a mixed gas thereof. Method.
【請求項6】 前記三フッ化窒素とハロゲンガスとの混
合ガスによる導電体層の除去から電極の形成までの工程
を同一のチャンバ内で真空状態を破らないで行うことを
特徴とする請求項1乃至5のいずれか1項に記載の半導
体装置の製造方法。
6. The process from the removal of the conductive layer using a mixed gas of nitrogen trifluoride and a halogen gas to the formation of an electrode is performed in the same chamber without breaking a vacuum state. The method of manufacturing a semiconductor device according to claim 1.
JP30322197A 1997-11-05 1997-11-05 Method for manufacturing semiconductor device Expired - Fee Related JP3201318B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP30322197A JP3201318B2 (en) 1997-11-05 1997-11-05 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30322197A JP3201318B2 (en) 1997-11-05 1997-11-05 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JPH11145078A JPH11145078A (en) 1999-05-28
JP3201318B2 true JP3201318B2 (en) 2001-08-20

Family

ID=17918343

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30322197A Expired - Fee Related JP3201318B2 (en) 1997-11-05 1997-11-05 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP3201318B2 (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7005387B2 (en) * 2003-11-08 2006-02-28 Advanced Micro Devices, Inc. Method for preventing an increase in contact hole width during contact formation
JP4291197B2 (en) 2004-04-06 2009-07-08 エルピーダメモリ株式会社 Semiconductor device and manufacturing method thereof
JP5046506B2 (en) * 2005-10-19 2012-10-10 東京エレクトロン株式会社 Substrate processing apparatus, substrate processing method, program, and recording medium recording program

Also Published As

Publication number Publication date
JPH11145078A (en) 1999-05-28

Similar Documents

Publication Publication Date Title
JP2978748B2 (en) Method for manufacturing semiconductor device
US5833817A (en) Method for improving conformity and contact bottom coverage of sputtered titanium nitride barrier layers
JP2861869B2 (en) Method for manufacturing semiconductor device
JPH06140372A (en) Manufacture of semiconductor device
JPH02288335A (en) Manufacture of tungsten contact and semiconductor device
JPH0878519A (en) Semiconductor device and fabrication thereof
JP2757927B2 (en) Method of interconnecting spaced silicon regions on a semiconductor substrate
JPH0529254A (en) Forming method of wiring
US6204170B1 (en) Method for manufacturing semiconductor device having metal silicide film and metal film in which metal film can be selectively removed
JPH1055981A (en) Method for supplying si by preventing abnormal oxidization of wsix and forming homogeneous six when producing integrated circuit device
JP2002543610A (en) Removal method of SiC
JP2699921B2 (en) Method for manufacturing semiconductor device
JP2836529B2 (en) Method for manufacturing semiconductor device
JPH10233447A (en) Semiconductor device and its manufacturing method
JP3201318B2 (en) Method for manufacturing semiconductor device
JP2000252278A (en) Semiconductor device and its manufacture
JPH073819B2 (en) Refractory metal growth method
JP3211374B2 (en) Semiconductor device and method of manufacturing semiconductor device
TWI235455B (en) Method for manufacturing semiconductor device
JPH04307934A (en) Forming method of tungsten plug
KR100268965B1 (en) Semiconductor device and method of forming the same
JP2705621B2 (en) Method for manufacturing semiconductor device
JP3120517B2 (en) Method of forming silicide plug
US20040203216A1 (en) [fabrication method for shallow trench isolation region]
JP2833530B2 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080622

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090622

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090622

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100622

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100622

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110622

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120622

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120622

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130622

Year of fee payment: 12

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees