JP3266257B2 - Ｐチャネルトランジスタ - Google Patents
ＰチャネルトランジスタInfo
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- 238000002955 isolation Methods 0.000 claims description 6
- 230000003071 parasitic effect Effects 0.000 description 6
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- 238000000034 method Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
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- 239000003990 capacitor Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 技術水準 本発明はドレイン電極と、ソース電極と、ゲート電極
とを有するＰチャネルトランジスタであって、上記ドレ
イン電極及びソース電極はＰ領域としてＮ−ウエル内に
形成されており、Ｎ−ウエル自体は周囲Ｐ−領域内に埋
め込まれている形式のＰチャネルトランジスタに関す
る。
とを有するＰチャネルトランジスタであって、上記ドレ
イン電極及びソース電極はＰ領域としてＮ−ウエル内に
形成されており、Ｎ−ウエル自体は周囲Ｐ−領域内に埋
め込まれている形式のＰチャネルトランジスタに関す
る。
場合により、バイポーラーおよびCMOS技術で抵抗、容
量、Ｚ（ツエナー）−ダイオード及びMOSトランジスタ
のようなコンポーネントを含み得る極性誤りないし極性
反転に対して耐性のあるＮチャネルが必要とされる。そ
の種の極性誤り（反転）に対して耐性のある端子を達成
するには複数の手法が公知である。
量、Ｚ（ツエナー）−ダイオード及びMOSトランジスタ
のようなコンポーネントを含み得る極性誤りないし極性
反転に対して耐性のあるＮチャネルが必要とされる。そ
の種の極性誤り（反転）に対して耐性のある端子を達成
するには複数の手法が公知である。
ａ）誤り極性付けないし極性反転に対して耐性の確保さ
れる所謂フローティングウエル−該ウエル内では他の構
成素子ないしコンポーネントも収容され得る−を設け得
るが、殊に、比較的高い温度の際は高いリーク電流が生
じる。当該ウエル内におけるＰ領域はコレクタないしウ
エル担持エミッタとして作用し得る。Ｎウエル内におけ
るそのようなＰ領域は寄生PNPトランジスタのエミッタ
になり、当該のトランジスタのコレクタ電流はＮウエル
と包囲Ｐ領域との間を流れるリーク電流である。
れる所謂フローティングウエル−該ウエル内では他の構
成素子ないしコンポーネントも収容され得る−を設け得
るが、殊に、比較的高い温度の際は高いリーク電流が生
じる。当該ウエル内におけるＰ領域はコレクタないしウ
エル担持エミッタとして作用し得る。Ｎウエル内におけ
るそのようなＰ領域は寄生PNPトランジスタのエミッタ
になり、当該のトランジスタのコレクタ電流はＮウエル
と包囲Ｐ領域との間を流れるリーク電流である。
ｂ）極性付け誤りないし極性反転に対する耐性を達成す
るさらなる手法によればPNPトランジスタの部分コレク
タをＮウエルに接続する。それにより作製及び配線の際
余分のコストが掛かる、それというのはPNPトランジス
タは別個の第２のウエル内に収容されなければならない
からである。
るさらなる手法によればPNPトランジスタの部分コレク
タをＮウエルに接続する。それにより作製及び配線の際
余分のコストが掛かる、それというのはPNPトランジス
タは別個の第２のウエル内に収容されなければならない
からである。
Ｃ）極性付け誤りないし極性反転に対する耐性は次のよ
うに達成することもできる即ち、当該ウエルをPNPダイ
オードを介して動作電圧（U+）の正の電位よりダイオー
ド電圧分下回った電位のもとにおくのである。この手法
において欠点となるのはU+の電位におかれている他のＰ
領域により完全には阻止され得ないことである。更に同
様に当該の作製の際比較的に大きな所要面積が生じる。
うに達成することもできる即ち、当該ウエルをPNPダイ
オードを介して動作電圧（U+）の正の電位よりダイオー
ド電圧分下回った電位のもとにおくのである。この手法
において欠点となるのはU+の電位におかれている他のＰ
領域により完全には阻止され得ないことである。更に同
様に当該の作製の際比較的に大きな所要面積が生じる。
ｄ）更なる手法によればU+を抵抗を介して印加するので
ある。この場合、誤り極性付けないし極性反転の際、抵
抗値により与えられる電流が流れる。
ある。この場合、誤り極性付けないし極性反転の際、抵
抗値により与えられる電流が流れる。
発明の利点 本発明のＰチャネルトランジスタにおいてその特徴的
構成要件により得られる利点とするところはわずかな所
要面積のもとで誤り極性付け（極性反転）が達成され得
ることである。殊に、Ｐチャネルは大きな所要面積なし
で同じＮウエル内に、即ち、更にほかの更なる構成素子
（コンポーネント）も収容し得る同じＮウエル内に収容
され得る。換言すれば付加的ウエルが必要でない。唯一
のウエルは電位U+（非誤り極性付けないし非極性反転状
態で作動使用の際）に保持され得る。従ってサブストレ
ートリーク電流は高温のもとでも著しくわずかに抑えら
れ得る。総じて本発明によれば種々の公知手法の各利点
を統合し、而もそれの欠点を甘受しなくてよいようにす
るものである。
構成要件により得られる利点とするところはわずかな所
要面積のもとで誤り極性付け（極性反転）が達成され得
ることである。殊に、Ｐチャネルは大きな所要面積なし
で同じＮウエル内に、即ち、更にほかの更なる構成素子
（コンポーネント）も収容し得る同じＮウエル内に収容
され得る。換言すれば付加的ウエルが必要でない。唯一
のウエルは電位U+（非誤り極性付けないし非極性反転状
態で作動使用の際）に保持され得る。従ってサブストレ
ートリーク電流は高温のもとでも著しくわずかに抑えら
れ得る。総じて本発明によれば種々の公知手法の各利点
を統合し、而もそれの欠点を甘受しなくてよいようにす
るものである。
引用請求項にて特定された手段によっては請求項１に
て示されたＰチャネルトランジスタの有利な発展形態及
び改善が可能である。
て示されたＰチャネルトランジスタの有利な発展形態及
び改善が可能である。
バルク電極はドレイン−及びソース電極の両Ｐ領域間
に配置されるＰチャネルとして構成されている。ソース
電極のＰ領域はショットキーダイオードの形成回避のた
め当該ウエルにおけるn+領域に接触接続されている。
に配置されるＰチャネルとして構成されている。ソース
電極のＰ領域はショットキーダイオードの形成回避のた
め当該ウエルにおけるn+領域に接触接続されている。
ゲート電極は動作電圧の正電位より低い電位UG＜U+−
|UTH|におかれる。その際UTHはＰチャネルの限界値電圧
である。上記条件はトランジスタを制御するには十分な
条件である。それにより電位差U+−ウエル電位はダイオ
ード順方向電圧より小さい状態に保持され、従って寄生
のPNPトランジスタは順方向には作動され得ない。
|UTH|におかれる。その際UTHはＰチャネルの限界値電圧
である。上記条件はトランジスタを制御するには十分な
条件である。それにより電位差U+−ウエル電位はダイオ
ード順方向電圧より小さい状態に保持され、従って寄生
のPNPトランジスタは順方向には作動され得ない。
大抵の場合においてゲート端子としてはアースで十分
であるので、簡単な装置構成を設け得る。ゲートは電流
入力を要しないので、アース端子としてはＰ−アイソレ
ーションで十分である。ここにおいて有利にはショット
キーダイオード形成の回避のためゲート電極はＰ−アイ
ソレーションにてP+領域に接触接続されるそれの代わり
に、ゲート電極を次のような導体路に接触接続させても
よい、即ち、アース電位又は前述の条件に従ってアース
電位を上回る電位の印加を受ける導体路に接触接続させ
てもよい。
であるので、簡単な装置構成を設け得る。ゲートは電流
入力を要しないので、アース端子としてはＰ−アイソレ
ーションで十分である。ここにおいて有利にはショット
キーダイオード形成の回避のためゲート電極はＰ−アイ
ソレーションにてP+領域に接触接続されるそれの代わり
に、ゲート電極を次のような導体路に接触接続させても
よい、即ち、アース電位又は前述の条件に従ってアース
電位を上回る電位の印加を受ける導体路に接触接続させ
てもよい。
図面 本発明の実施例が図に示してあり、以下の説明におい
て詳述する。
て詳述する。
図１は本発明のＰチャネルトランジスタの実施例のレ
イアウトの平面図であ。
イアウトの平面図であ。
図２は図１に示すトランジスタの縦断面図である。
図３は図１及び図２に示す実施例の回路構成図であ
る。
る。
実施例の説明 図１及び図２に示す実施例ではＮ−ウエル10（以下た
んにウエルと称される）はＰアイソレーション領域11
（以下たんにＰ−ISOと称する）内に埋め込まれてい
る。ウエル10内の２つのＰ−領域はドレイン電極12と、
ソース電極13を形成する。それら電極はＰチャネルとし
て構成されたバルク電極14を介して相互に接続されてお
り、上記バルク電極は同様にフラットな層としてウエル
10内に設けられている。バルク電極14上方にはアイソレ
ーション層15を介して別個に、同様にフラットに構成さ
れたゲート電極16が配置されている。ソース電極を形成
するＰ−領域の傍らにn+領域17が作り込まれており、該
領域17は外部接触接続部18を介してソース電極13と接続
されている。それによりソース電極13はショットキーダ
イオードの形成なしにウエル10と接続されている。ゲー
ト電極路16は側方に出ている接続路19を介してＰ−ISO
（アイソレーション）11と接続されている。このため
に、、Ｐ−ISO上方で終端している接続路19はP+領域20
に接触接続されており、上記P+領域20はショットキーダ
イオード形成の回避のためＰ−ISO内に作り込まれてい
る。Ｐ−ISO11はアース端子として用いられる、それと
いうのはゲート電極16は静的な（スタチックな）電流入
力を要しないからである。
んにウエルと称される）はＰアイソレーション領域11
（以下たんにＰ−ISOと称する）内に埋め込まれてい
る。ウエル10内の２つのＰ−領域はドレイン電極12と、
ソース電極13を形成する。それら電極はＰチャネルとし
て構成されたバルク電極14を介して相互に接続されてお
り、上記バルク電極は同様にフラットな層としてウエル
10内に設けられている。バルク電極14上方にはアイソレ
ーション層15を介して別個に、同様にフラットに構成さ
れたゲート電極16が配置されている。ソース電極を形成
するＰ−領域の傍らにn+領域17が作り込まれており、該
領域17は外部接触接続部18を介してソース電極13と接続
されている。それによりソース電極13はショットキーダ
イオードの形成なしにウエル10と接続されている。ゲー
ト電極路16は側方に出ている接続路19を介してＰ−ISO
（アイソレーション）11と接続されている。このため
に、、Ｐ−ISO上方で終端している接続路19はP+領域20
に接触接続されており、上記P+領域20はショットキーダ
イオード形成の回避のためＰ−ISO内に作り込まれてい
る。Ｐ−ISO11はアース端子として用いられる、それと
いうのはゲート電極16は静的な（スタチックな）電流入
力を要しないからである。
ドレイン電極12は導体路21と接触接続されており、該
導体路は動作電圧の正極U+又は他の電圧に接続されてい
る。上記導体路12はさらにＰ領域として構成された抵抗
23に達しており、その際上記Ｐ領域は同様にウエル10内
に作り込まれている。さらなる導体路24は抵抗23の他端
に接触接続され、さらなる図示しない構成素子に達して
いる。その際抵抗23はたんに、更なる構成素子ないしコ
ンポーネント（これは同じウエル10内に配置され得る）
の例として挙げられているに過ぎない。
導体路は動作電圧の正極U+又は他の電圧に接続されてい
る。上記導体路12はさらにＰ領域として構成された抵抗
23に達しており、その際上記Ｐ領域は同様にウエル10内
に作り込まれている。さらなる導体路24は抵抗23の他端
に接触接続され、さらなる図示しない構成素子に達して
いる。その際抵抗23はたんに、更なる構成素子ないしコ
ンポーネント（これは同じウエル10内に配置され得る）
の例として挙げられているに過ぎない。
図３には図１及び図２に示すＰチャネルトランジスタ
が回路シンボルとして示してある。当該領域の上述の装
置構成においては作用的にはないし実効的には寄生的PN
Pトランジスタ25が形成され、該トランジスタ25によっ
てはドレイン電極12がそれのエミッターコレクタ間を介
して周囲Ｐ領域と接続される。ベースは作用的にバルク
電極14に接触接続されており、該バルク電極は同じくソ
ース電極13に接続されている。周囲Ｐ領域とウエル10と
の間にダイオード26が形成される。実効的にないし作用
的に形成された半導体は破線で示してある。電極及び端
子の残りの配線は図１及び図２から既に明らかにされて
いる。
が回路シンボルとして示してある。当該領域の上述の装
置構成においては作用的にはないし実効的には寄生的PN
Pトランジスタ25が形成され、該トランジスタ25によっ
てはドレイン電極12がそれのエミッターコレクタ間を介
して周囲Ｐ領域と接続される。ベースは作用的にバルク
電極14に接触接続されており、該バルク電極は同じくソ
ース電極13に接続されている。周囲Ｐ領域とウエル10と
の間にダイオード26が形成される。実効的にないし作用
的に形成された半導体は破線で示してある。電極及び端
子の残りの配線は図１及び図２から既に明らかにされて
いる。
図１〜図３に示すＰチャネルトランジスタの作用につ
いて以下説明する。U+電圧の上昇の際、当該電圧には寄
生PNPトランジスタ25に基づきソース電極13及びバルク
電極14における電圧が追従し、同様に上昇するがダイオ
ード順方向電圧はU+以下に保持される。ゲートーソース
電圧UGSがＰチャネルの限界値電圧UTHを越えると上記Ｐ
チャネルはアクティブ状態になり、ソース電極13におけ
る電位と、ソース電極13に接続されたウエル10をドレイ
ン電極12の電位に引き寄せて高める。それにより寄生PN
Pトランジスタ25が遮断され、サブストレート11へのリ
ーク電流が著しくわずかになる。
いて以下説明する。U+電圧の上昇の際、当該電圧には寄
生PNPトランジスタ25に基づきソース電極13及びバルク
電極14における電圧が追従し、同様に上昇するがダイオ
ード順方向電圧はU+以下に保持される。ゲートーソース
電圧UGSがＰチャネルの限界値電圧UTHを越えると上記Ｐ
チャネルはアクティブ状態になり、ソース電極13におけ
る電位と、ソース電極13に接続されたウエル10をドレイ
ン電極12の電位に引き寄せて高める。それにより寄生PN
Pトランジスタ25が遮断され、サブストレート11へのリ
ーク電流が著しくわずかになる。
誤り極性付けないし極性反転の際、電位U+はアースに
対して負になり、その結果Ｐチャネルは遮断状態に保持
される。U+はドレインーソースブレイクダウン（降伏）
電圧まで負の状態に及び得る（大した電流の流れること
なく）。寄生PNPトランジスタ25は誤り極性付けないし
極性反転の際いずれにしろ阻止状態におかれる。
対して負になり、その結果Ｐチャネルは遮断状態に保持
される。U+はドレインーソースブレイクダウン（降伏）
電圧まで負の状態に及び得る（大した電流の流れること
なく）。寄生PNPトランジスタ25は誤り極性付けないし
極性反転の際いずれにしろ阻止状態におかれる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−147854（ＪＰ，Ａ) 特開 昭58−12349（ＪＰ，Ａ) 特開 昭59−163856（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (7)
- 【請求項１】ドレイン電極（12）と、ソース電極（13）
と、ゲート電極（16）とを有するＰチャネルトランジス
タであって、上記ドレイン電極（12）及びソース電極
（13）はＰ領域としてＮ−ウエル（10）内に形成されて
おり、上記Ｎ−ウエル（10）自体は周囲Ｐ−領域（11）
内に埋め込まれている形式のＰチャネルトランジスタに
おいて、 ドレイン電極（12）は動作電圧の正極（U+）に接続され
ており、ソース電極（13）はただＮ−ウエル（10）を介
して電圧源に接続されて おり、上記ゲート電極（16）には電位UG＜U+−|UTH|電
位が加わり、該電位は動作電圧の正電位（U+）より低
く、但しUTHはＰチャネルの限界値である ことを特徴とするＰチャネルトランジスタ。 - 【請求項２】ソース電極（13）のＰ領域はウエル（10）
内のN+領域と接触接続されている請求の範囲１記載のト
ランジスタ。 - 【請求項３】上記N+領域（17）は空間的にソース電極
（13）のＰ領域に隣接している請求の範囲２記載のトラ
ンジスタ。 - 【請求項４】上記ドレイン電極（12）は導体路（21）に
接触接続されており、該導体路は動作電圧の正極（U+）
に接続されている請求の範囲１から３記載のトランジス
タ。 - 【請求項５】上記ゲート電極（16）はアースに接続され
ている請求の範囲４記載のトランジスタ。 - 【請求項６】上記ゲート電極（16）はＰ−アイソレーシ
ョン（11）におけるP+領域（20）に接触接続されている
請求の範囲１又は５記載のトランジスタ。 - 【請求項７】上記ゲート電極（16）は、アースに接続さ
れている導体路に接触接続されている請求の範囲１又は
５記載のトランジスタ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4134879.6 | 1991-10-23 | ||
| DE4134879A DE4134879A1 (de) | 1991-10-23 | 1991-10-23 | P-kanal-transistor |
| PCT/DE1992/000794 WO1993008604A1 (de) | 1991-10-23 | 1992-09-17 | P-kanal-transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07501180A JPH07501180A (ja) | 1995-02-02 |
| JP3266257B2 true JP3266257B2 (ja) | 2002-03-18 |
Family
ID=6443188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50733693A Expired - Fee Related JP3266257B2 (ja) | 1991-10-23 | 1992-09-17 | Ｐチャネルトランジスタ |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0610228B1 (ja) |
| JP (1) | JP3266257B2 (ja) |
| DE (2) | DE4134879A1 (ja) |
| ES (1) | ES2103964T3 (ja) |
| WO (1) | WO1993008604A1 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731904A (en) * | 1980-08-05 | 1982-02-20 | Kyoritsu Yuki Kogyo Kenkyusho:Kk | Stabilization of mannich reaction product of polyacrylamide |
| JPS59184560A (ja) * | 1983-03-31 | 1984-10-19 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体接点構造体 |
| JPH01147854A (ja) * | 1987-12-04 | 1989-06-09 | Nissan Motor Co Ltd | 半導体装置 |
| SU1553140A1 (ru) * | 1988-06-15 | 1990-03-30 | Пермский государственный медицинский институт | Устройство дл электростимул ции мышц м гкого неба |
-
1991
- 1991-10-23 DE DE4134879A patent/DE4134879A1/de not_active Withdrawn
-
1992
- 1992-09-17 DE DE59208648T patent/DE59208648D1/de not_active Expired - Lifetime
- 1992-09-17 WO PCT/DE1992/000794 patent/WO1993008604A1/de active IP Right Grant
- 1992-09-17 EP EP92919360A patent/EP0610228B1/de not_active Expired - Lifetime
- 1992-09-17 ES ES92919360T patent/ES2103964T3/es not_active Expired - Lifetime
- 1992-09-17 JP JP50733693A patent/JP3266257B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0610228A1 (de) | 1994-08-17 |
| DE59208648D1 (de) | 1997-07-31 |
| ES2103964T3 (es) | 1997-10-01 |
| DE4134879A1 (de) | 1993-04-29 |
| JPH07501180A (ja) | 1995-02-02 |
| WO1993008604A1 (de) | 1993-04-29 |
| EP0610228B1 (de) | 1997-06-25 |
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