JP3197865B2

JP3197865B2 - マイクロコンピュータ

Info

Publication number: JP3197865B2
Application number: JP07877998A
Authority: JP
Inventors: 徹渡辺
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-03-26
Filing date: 1998-03-26
Publication date: 2001-08-13
Anticipated expiration: 2018-03-26
Also published as: KR100341424B1; KR19990078265A; JPH11272472A; TW432329B

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの一括又は
部分的な電気消去及びデータの書き込み読み出しが可能
な特性を有する不揮発性メモリ（フラッシュメモリ）を
内蔵したマイクロコンピュータに関する。

【０００２】

【従来の技術】図９はフラッシュメモリ装置を示すブロ
ック図であり、マイクロコンピュータに内蔵され機能す
るものである。図９において、（１）はフラッシュメモ
リであり、データを一括又は部分的（例えばページ（１
２８ワード）単位）で電気消去でき且つデータを繰り返
し書き込み及び読み出しできる不揮発性の特性を有す
る。フラッシュメモリ（１）はマイクロコンピュータの
プログラムメモリとして機能し、アドレス領域Ａの内部
セルには各種論理演算を実行させる為のプログラム命令
が格納され、アドレス領域Ｂの内部セルにはアドレス領
域Ａのプログラム命令を書き換える為の書き換え命令が
格納されている。フラッシュメモリ（１）は、通常はア
ドレス領域Ａが指定され、アドレス領域Ａのプログラム
内容を書き換える為の割り込み要求が発生した時のみア
ドレス領域Ｂが指定される様にアドレス領域Ａからジャ
ンプする。マイクロコンピュータは、フラッシュメモリ
（１）のアドレス領域Ａから読み出されたプログラム命
令の解読結果に従って各種論理演算動作を実行し、一
方、フラッシュメモリ（１）のアドレス領域Ｂから読み
出された書き換え命令の解読結果に従って、アドレス領
域Ａの内容の書き換え動作を実行する。尚、フラッシュ
メモリ（１）のアドレス領域Ａの書き換えデータは、マ
イクロコンピュータの内部に事前準備する方法（マスク
ＲＯＭを別途設けてテーブルデータとして格納する方法
等）、又は、マイクロコンピュータの外部から供給する
方法（ＰＲＯＭライタから供給する方法等）の何れでも
良い。

【０００３】（２）はアドレスデコーダであり、フラッ
シュメモリ（１）をアドレス指定する為のアドレスデー
タを解読するものである。（３）は検出回路であり、フ
ラッシュメモリ（１）のアドレス領域Ａのプログラム命
令が使用者の意思に反して誤って書き換えられる不都合
を防止するものである。詳しくは、検出回路（３）は、
複数のレジスタ（４）及びデコーダ（５）を含む。複数
のレジスタ（４）は、フラッシュメモリ（２）のアドレ
ス領域Ａのプログラム命令（ページ単位）を書き換えよ
うとする前段階で、使用者が予め用意した保護データ
（ＡＡＨ、５５Ｈ等）を格納するものである。デコーダ
（５）は、複数のレジスタ（４）の値が使用者の意図す
る値であるかどうかを解読し、複数のレジスタ（４）の
全ての値が正しい場合はフラッシュメモリ（１）の書き
換え動作を許可し、複数のレジスタ（４）の値が１つで
も誤っている場合はフラッシュメモリ（１）の書き換え
動作を禁止する様な論理構造となっている。（６）はペ
ージバッファ（スタティックＲＡＭ等の揮発性メモリ）
であり、フラッシュメモリ（１）のアドレス領域Ａのプ
ログラム命令を１ページ単位で書き換える為の１２８ワ
ードの記憶容量を有する。ページバッファ（６）は、自
らをアドレス指定する為のインクリメント機能を有す
る。書き換えデータは、ページバッファ（６）に一旦格
納された後、フラッシュメモリ（１）のアドレス領域Ａ
の指定ページに書き込まれる。

【０００４】

【発明が解決しようとする課題】フラッシュメモリ
（１）のアドレス領域Ａのプログラム命令の書き換え方
法は、ＰＲＯＭライタを用いる外部制御方法、フラッシ
ュメモリ（１）のアドレス領域Ｂの書き換え命令を用い
る内部制御方法が考えられる。ここで、フラッシュメモ
リ（１）は、アドレス領域Ａ及びアドレス領域Ｂの内部
セルの他、保護データの要否を判別する為の保護用セル
（７）を有している。保護用セル（７）は１ビットで良
い。検出回路（３）は保護用セル（７）の値に応じて制
御される。即ち、検出回路（３）は、保護用セル（７）
の内容が論理値「０」（リセット状態）の時、保護デー
タの存在の有無に関わらず、フラッシュメモリ（１）の
アドレス領域Ａの書き換え動作を許可する為の信号を出
力する。一方、検出回路（３）は、保護用セル（７）の
内容が論理値「１」（セット状態）の時、保護データが
存在しない場合はフラッシュメモリ（１）のアドレス領
域Ａの書き換え動作を禁止し、保護データが存在し且つ
正しい場合のみフラッシュメモリ（１）のアドレス領域
Ａの書き換え動作を許可する。

【０００５】前者のＰＲＯＭライタを用いる外部制御方
法の場合、マイクロコンピュータの動作を停止させた状
態で、保護用セル（７）に論理値「０」又は論理値
「１」を格納し、保護データの要否を選択できる様にな
っている。例えば、ＰＲＯＭライタは固定の保護データ
を予め用意しており、ＰＲＯＭライタが異なる２つのマ
イクロコンピュータに対して前記保護データを供給する
と、何れか一方のマイクロコンピュータしか前記保護デ
ータを認識できない場合がある。そこで、ＰＲＯＭライ
タ及び各種マイクロコンピュータ間で常に互換性を持た
せたい場合は、保護用セル（７）に論理値「０」を記憶
させれば良い。これより、検出回路（３）は、保護デー
タの存在及び状態に関わらず、フラッシュメモリ（１）
のアドレス領域Ａの書き換え動作を許可する。即ち、前
記互換性が保護データの要否を選択できる様にした主要
因である。ＰＲＯＭライタは、フラッシュメモリ（１）
のアドレス領域Ａの内、書き換え対象となる１２８ワー
ドのプログラム命令をページバッファ（６）に供給し、
その後、フラッシュメモリ（１）のアドレス領域Ａの書
き換え対象となっているページ単位のアドレスデータを
アドレスデコーダ（２）に順次供給する。従って、フラ
ッシュメモリ（１）のアドレス領域Ａの指定ページにペ
ージバッファ（６）の内容が書き込まれ、書き換え動作
が終了する。

【０００６】後者のフラッシュメモリ（１）のアドレス
領域Ｂの書き換え命令を用いる内部制御方法の場合、従
来は保護用セル（７）の内容を制御できなかった。詳し
くは、フラッシュメモリ（１）のアドレス領域Ａの書き
換えは、保護用セル（７）の初期状態（通常はリセット
状態）又はＰＲＯＭライタを用いて外部制御を行った後
の保護用セル（７）の状態の何れか一方に依存してい
た。後者の内部制御方法の場合、他のマイクロコンピュ
ータと互換性を持つ必要が無い為、誤書き込み防止用の
保護データを使用することが好ましい。しかし、使用者
の意思に反して、保護用セル（７）に論理値「０」が記
憶されていると、書き換え命令の解読結果に従い書き換
え動作を実行する際、プログラム処理の暴走に伴い保護
データが誤った状態でレジスタ（４）にセットされた場
合でも、アドレス領域Ａのプログラム命令の書き換えを
実行してしまい、これより、アドレス領域Ａのプログラ
ム命令を正しく書き換えできなくなる問題があった。

【０００７】そこで、本発明は、不揮発性メモリの第２
記憶領域の書き換え命令を用いて第１記憶領域のプログ
ラム命令を書き換える際、保護データが正しい場合のみ
書き換え動作を許可できる様にすることを目的とする。

【０００８】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、データを一括又は部
分的に電気消去でき且つデータを書き込み及び読み出し
できる特性を有し、第１記憶領域に各種論理演算を実行
させる為のプログラム命令が格納され、第２記憶領域に
前記第１記憶領域の内容を書き換える為の書き換え命令
が格納された不揮発性メモリ、前記不揮発性メモリの第
１記憶領域の誤書き換えを防止する為の保護データがセ
ットされるレジスタ、前記レジスタの値を解読し解読結
果に応じて前記不揮発性メモリの第１記憶領域の書き換
えを許可又は禁止するデコーダ、を有するマイクロコン
ピュータにおいて、前記不揮発性メモリの第２記憶領域
の書き換え命令を用いて第１記憶領域のプログラム命令
を書き換える時、前記レジスタに正しい保護データがセ
ットされた場合のみ、前記不揮発性メモリの第１記憶領
域の書き換えを許可する手段を設けたことを特徴とす
る。

【０００９】

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明のマイクロコンピュータを
示す回路ブロック図である。図１において、（８）はク
ロックジェネレータであり、発振回路（水晶、セラミッ
ク等の発振振動子を設けた自走発振又は他走発振の何れ
でも良い）の発振クロックが供給され、発振クロックに
分周等の論理処理を施して各種論理演算を実行する為の
システムクロックを発生するものである。

【００１０】（９）はフラッシュメモリ（不揮発性メモ
リ）であり、データを一括又は部分的（例えばページ
（１２８ワード）単位）で電気消去でき且つデータを繰
り返し書き込み及び読み出しできる不揮発性の特性を有
する。フラッシュメモリ（９）はマイクロコンピュータ
のプログラムメモリとして機能し、アドレス領域Ａの内
部セルには各種論理演算を実行させる為のプログラム命
令が格納され、アドレス領域Ｂの内部セルにはアドレス
領域Ａのプログラム命令を書き換える為の書き換え命令
が格納されている。フラッシュメモリ（９）は、通常は
アドレス領域Ａが指定され、アドレス領域Ａのプログラ
ム内容を書き換える為の割り込み要求が発生した時のみ
アドレス領域Ｂが指定される様にアドレス領域Ａからジ
ャンプする。マイクロコンピュータは、フラッシュメモ
リ（９）のアドレス領域Ａから読み出されたプログラム
命令の解読結果に従って各種論理演算動作を実行し、一
方、フラッシュメモリ（９）のアドレス領域Ｂから読み
出された書き換え命令の解読結果に従って、アドレス領
域Ａの内容の書き換え動作を実行する。尚、フラッシュ
メモリ（９）のアドレス領域Ａの書き換えデータは、マ
イクロコンピュータの内部に事前準備する方法（マスク
ＲＯＭを別途設けてテーブルデータとして格納する方法
等）、又は、マイクロコンピュータの外部から供給する
方法（ＰＲＯＭライタから供給する方法等）の何れでも
良い。

【００１１】フラッシュメモリ（９）は、データ記憶用
内部セルの他に、以下の周辺回路を含む。（１０）はア
ドレスデコーダであり、フラッシュメモリ（９）をアド
レス指定する為のアドレスデータ（ｍビット）を解読す
るものである。（１１）は検出回路であり、フラッシュ
メモリ（９）のアドレス領域Ａのプログラム命令が使用
者の意思に反して誤って書き換えられる不都合を防止す
るものである。詳しくは、検出回路（１１）は、複数の
レジスタ（１２）及びデコーダ（１３）を含む。複数の
レジスタ（１２）は、フラッシュメモリ（９）のアドレ
ス領域Ａのプログラム命令（ページ単位）を書き換えよ
うとする前段階で、使用者が予め用意した保護データ
（ＡＡＨ、５５Ｈ等）を格納するものである。デコーダ
（１３）は、複数のレジスタ（１２）の値が使用者の意
図する値であるかどうかを解読し、複数のレジスタ（１
２）の全ての値が正しい場合はフラッシュメモリ（９）
の書き換え動作を許可し、複数のレジスタ（１２）の値
が１つでも誤っている場合はフラッシュメモリ（９）の
書き換え動作を禁止する様な論理構造となっている。
（１４）はページバッファ（スタティックＲＡＭ等の揮
発性メモリ）であり、フラッシュメモリ（９）のアドレ
ス領域Ａのプログラム命令を１ページ単位で書き換える
為の１２８ワードの記憶容量を有する。ページバッファ
（１４）は、自らをアドレス指定する為のインクリメン
ト機能を有する。書き換えデータは、ページバッファ
（１４）に一旦格納された後、フラッシュメモリ（９）
のアドレス領域Ａの指定ページに書き込まれる。

【００１２】（１５）は保護用セルであり、ＰＲＯＭラ
イタを用いてアドレス領域Ａのプログラム命令を書き換
える時、ＰＲＯＭライタの制御指示に従って論理値
「０」又は論理値「１」が記憶されるものである。保護
用セル（１５）が論理値「０」（リセット状態）の時、
検出回路（１１）はアドレス領域Ａに対する誤書き込み
防止用の保護データの有無に関わらず、フラッシュメモ
リ（９）を書き換え許可状態とする。一方、保護用セル
（１５）が論理値「１」（セット状態）の時、検出回路
（１１）は保護データが存在し且つ正しい場合のみ、フ
ラッシュメモリ（９）を書き換え許可状態とする。

【００１３】（１６）は保護データ識別回路であり、複
数のレジスタ（１２）に保護データがセットされた時、
論理値「１」を出力するものである。ここで、後述のＣ
ＰＵは、フラッシュメモリ（９）のアドレス領域Ｂの書
き換え命令を用いてアドレス領域Ａのプログラム命令を
書き換える時、論理値「１」のオンボード信号ＯＢを出
力する。保護用セル（１５）の値及びオンボード信号Ｏ
ＢはＮＯＲゲート（１７）に供給される。即ち、保護用
セル（１５）の値が論理値「０」の時、ＮＯＲゲート
（１７）の出力はオンボード信号ＯＢの値に応じて変化
する。更に、保護データ識別回路（１６）の値及びＮＯ
Ｒゲート（１７）の出力論理値はＮＯＲゲート（１８）
に供給される。即ち、保護用セル（１５）の値又はオン
ボード信号ＯＢが論理値「１」の時、ＮＯＲゲート（１
８）の出力は保護データ識別回路（１６）の値に応じて
変化する。Ｄ型フリップフロップ（１９）は、複数のレ
ジスタ（１２）の値の解読結果に従いフラッシュメモリ
（９）が書き込み動作許可状態となった後、ページバッ
ファ（１４）が１ページ単位のプログラム命令を格納し
た直後に発生するクロックＣＬＫ２に同期して、ＮＯＲ
ゲート（１９）の出力論理値を保持するものである。

【００１４】（２０）は制御回路であり、フラッシュメ
モリ（９）のアドレス領域Ａのプログラム命令の解読結
果に従って動作し、フラッシュメモリ（９）に対し、動
作許可信号＊ＣＥ、書き込み許可信号＊ＷＥ、読み出し
許可信号＊ＯＥ、書き込み禁止信号ＷＩ、書き込み終了
信号ＥＯＷを供給するものである。（２１）は識別回路
であり、動作許可信号＊ＣＥ及び書き込み許可信号＊Ｗ
Ｅの立ち下がりに同期して論理値「１」を出力するもの
である。Ｄ型フリップフロップ（１９）の出力論理値、
書き込み禁止信号ＷＩ、書き込み終了信号ＥＯＷはＯＲ
ゲート（２２）に供給される。（２５）はＮＯＲゲート
（２３）（２４）から成るＲＳ型フリップフロップであ
り、識別回路（２１）の出力論理値がＮＯＲゲート（２
３）の一方の入力端子（セット端子）に供給され、ＯＲ
ゲート（２２）の出力論理値がＮＯＲゲート（２４）の
一方の入力端子（リセット端子）に供給され、フラッシ
ュメモリ（９）のアドレス領域Ａの内部セルを書き込み
可能状態とする為の制御信号ＷＲＴを出力するものであ
る。詳しくは、制御信号ＷＲＴは、識別回路（２１）の
値が論理値「１」となった時に立ち上がり、Ｄ型フリッ
プフロップ（１９）の値、書き込み禁止信号ＷＩ、書き
込み終了信号ＥＯＷの何れか１つが論理値「１」となっ
た時に立ち下がる。制御信号ＷＲＴはハイアクティブと
する。尚、図２は動作許可信号＊ＣＥ、書き込み許可信
号＊ＷＥ、読み出し許可信号＊ＯＥ、書き込み禁止信号
ＷＩの相対関係を示すタイムチャートである。書き込み
禁止信号ＷＩは、フラッシュメモリ（９）のアドレス領
域Ｂの書き換え命令の解読結果に従って、動作許可信号
＊ＣＥ及び書き込み許可信号＊ＷＥがローレベルに変化
から一定時間後に発生する。詳しくは、書き込み禁止信
号ＷＩは、動作許可信号＊ＣＥ及び書き込み許可信号＊
ＷＥがハイレベルに変化した直後から動作許可信号＊Ｃ
Ｅ及び読み出し許可信号＊ＯＥがローレベルに変化する
迄の記間で発生する。

【００１５】制御回路（２０）はフラグ（２６）を含
む。フラグ（２６）は、制御信号ＷＲＴの状態に関わら
ずフラッシュメモリ（９）を強制的に書き込み可能状態
に設定する為の強制設定信号ＰＬが、フラッシュメモリ
（９）のアドレス領域Ｂの書き換え命令の解読結果に従
って設定されるものである。フラグ（２６）は、ページ
バッファ（１４）からアドレス領域Ａへの書き込みが終
了した時点の制御信号ＷＲＴの立ち下がりＷＲＴＤＯＷ
Ｎに応じてリセットされる。制御信号ＷＲＴ及び強制設
定信号ＰＬはＯＲゲート（２７）を介して検出回路（１
１）のリセット端子に供給され、複数のレジスタ（５）
の値はＯＲゲート（２７）の出力がローレベルに変化し
た時にリセットされる。強制設定信号ＰＬの作用効果と
して、制御信号ＷＲＴが立ち下がっても複数のレジスタ
（１２）の値がリセットされない為、検出回路（１１）
は保護データの正誤を確実に検出できる。

【００１６】（２８）はＣＰＵであり、フラッシュメモ
リ（９）のアドレス領域Ａ、Ｂから読み出された命令の
解読結果に従って各種論理演算動作を実行するものであ
り、ＡＬＵ、ＡＣＣ、各種レジスタ等を含む。（２９）
はプログラムカウンタであり、フラッシュメモリ（９）
をアドレス指定する為のアドレスデータ（ｍビット）を
発生するものである。プログラムカウンタ（２９）は、
フラッシュメモリ（９）から命令を読み出す時に使用す
る。（３０）はｍ個のラッチ回路であり、フラッシュメ
モリ（９）のアドレス領域Ｂから読み出された書き換え
命令の解読結果に従って、ＣＰＵ（２８）が発生するア
ドレス領域Ａの一部領域を指定する為のアドレスデータ
（ｍビット）をクロックＣＫ０に同期してラッチするも
のである。同様に、（３１）はｎ個のラッチ回路であ
り、フラッシュメモリ（９）のアドレス領域Ａの書き換
え用の新規プログラムデータ（ｎビット）をクロックＣ
Ｋ１に同期してラッチするものである。ラッチ回路（３
０）（３１）は、フラッシュメモリ（９）のアドレス領
域Ａのプログラム命令を書き換える時に使用する。ＡＮ
Ｄゲート（３２）（３３）及びＯＲゲート（３４）から
成る切換回路は、プログラムカウンタ（２９）又はラッ
チ回路（３０）の何れか一方のアドレスデータをフラッ
シュメモリ（９）に切換出力するものである。（３５）
は選択回路であり、前記切換回路にアドレスデータの切
り換えを指示する為の選択信号ＳＥＬＥＣＴを供給する
ものである。即ち、選択信号ＳＥＬＥＣＴは、プログラ
ムカウンタ（２９）の値をフラッシュメモリ（９）に供
給する時にハイレベルとなり、ラッチ回路（３０）の値
をフラッシュメモリ（９）に供給する時にローレベルと
なる。前記切換回路から切換出力されるアドレスデータ
は、フラッシュメモリ（９）をアドレス指定する為にア
ドレスデコーダ（１０）に供給され且つ複数のレジスタ
（１２）を選択する為に検出回路（１１）にも供給され
るが、アドレスデコーダ（１０）及び検出回路（１１）
の同時動作はあり得ない為、何ら問題ない。ラッチ回路
（３１）から出力されるプログラムデータは複数のレジ
スタ（１２）及びページバッファ（１４）に供給され
る。

【００１７】ＣＰＵ（２８）は、フラッシュメモリ
（９）のアドレス領域Ｂの書き換え命令を用いてアドレ
ス領域Ａのプログラム命令を書き換える時、ハイレベル
のオンボード信号ＯＢを出力し、保護用セル（１５）の
値と共にＮＯＲゲート（１７）に供給する。先ず、ＰＲ
ＯＭライタを用いてフラッシュメモリ（９）のアドレス
領域Ａのプログラム命令を書き換える場合について説明
する。

【００１８】図３は、保護用セル（１５）をリセット
し、保護データを供給する場合の動作を示すタイムチャ
ートである。マイクロコンピュータの動作を停止させた
状態で、ＰＲＯＭライタからフラッシュメモリ（９）へ
各種信号を供給する。動作許可信号＊ＣＥ及び書き込み
許可信号＊ＷＥが立ち下がると、ＲＳ型フリップフロッ
プ（２５）のセットに伴い制御信号ＷＲＴが立ち上が
り、フラッシュメモリ（９）のアドレス領域Ａの内部セ
ルは書き込み可能状態となる。保護データは動作許可信
号＊ＣＥ及び書き込み許可信号＊ＷＥの変化に同期して
レジスタ（１２）にセットされる。尚、保護用セル（１
５）の値が論理値「０」の為、保護データ識別回路（１
６）の出力に関わらず、Ｄ型フリップフロップ（１９）
の入力は論理値「０」である。また、書き込み禁止信号
ＷＩは発生しない。従って、書き込み終了信号ＥＯＷが
発生した時、ＲＳ型フリップフロップ（２５）のリセッ
トに伴い制御信号ＷＲＴは立ち下がる。換言すれば、最
初の動作許可信号＊ＣＥ及び書き込み許可信号＊ＷＥが
発生してから書き込み終了信号ＥＯＷが発生する迄、制
御信号ＷＲＴはハイレベルを継続する。レジスタ（１
２）に対する保護データのセット及びページバッファ
（１４）に対する１２８ワードのプログラムデータの格
納が終了すると、消去信号ＥＲＡＳＥが発生し、フラッ
シュメモリ（９）のアドレス領域Ａの書き換え対象ペー
ジの内容は消去され、書き込み信号ＰＲＯＧＲＡＭが発
生し、ページバッファ（１４）の内容がフラッシュメモ
リ（９）のアドレス領域Ａに書き込まれる。ここで、書
き込み信号ＰＲＯＧＲＡＭが立ち上がると、保護用セル
（１５）は論理値「１」となる。即ち、今後は、フラッ
シュメモリ（９）のアドレス領域Ａの書き換えを実行す
る為には、保護データが必要となる。また、書き込み信
号ＰＲＯＧＲＡＭが立ち下がると、書き込み終了信号Ｅ
ＯＷが発生する。即ち、ＲＳ型フリップフロップ（２
５）のリセットに伴い制御信号ＷＲＴは立ち下がる。

【００１９】図４は、保護用セル（１５）をリセット
し、保護データを供給しない場合の動作を示すタイムチ
ャートである。マイクロコンピュータの動作を停止させ
た状態で、ＰＲＯＭライタからフラッシュメモリ（９）
へ各種信号を供給する。動作許可信号＊ＣＥ及び書き込
み許可信号＊ＷＥが立ち下がると、ＲＳ型フリップフロ
ップ（２５）のセットに伴い制御信号ＷＲＴが立ち上が
り、フラッシュメモリ（９）のアドレス領域Ａの内部セ
ルは書き込み可能状態となる。尚、保護用セル（１５）
の値が論理値「０」の為、保護データ識別回路（１６）
の出力に関わらず、Ｄ型フリップフロップ（１９）の入
力は論理値「０」である。また、書き込み禁止信号ＷＩ
は発生しない。従って、書き込み終了信号ＥＯＷが発生
した時、ＲＳ型フリップフロップ（２５）のリセットに
伴い制御信号ＷＲＴは立ち下がる。換言すれば、最初の
動作許可信号＊ＣＥ及び書き込み許可信号＊ＷＥが発生
してから書き込み終了信号ＥＯＷが発生する迄、制御信
号ＷＲＴはハイレベルを継続する。ページバッファ（１
４）に対する１２８ワードのプログラムデータの格納が
終了すると、消去信号ＥＲＡＳＥが発生し、フラッシュ
メモリ（９）のアドレス領域Ａの書き換え対象ページの
内容は消去され、書き込み信号ＰＲＯＧＲＡＭが発生
し、ページバッファ（１４）の内容がフラッシュメモリ
（９）のアドレス領域Ａに書き込まれる。ここで、保護
用セル（１５）の値は論理値「０」のままである。ま
た、書き込み信号ＰＲＯＧＲＡＭが立ち下がると、書き
込み終了信号ＥＯＷが発生する。即ち、ＲＳ型フリップ
フロップ（２５）のリセットに伴い制御信号ＷＲＴは立
ち下がる。

【００２０】図５は、保護用セル（１５）をセットし、
保護データを供給する場合の動作を示すタイムチャート
である。マイクロコンピュータの動作を停止させた状態
で、ＰＲＯＭライタからフラッシュメモリ（９）へ各種
信号を供給する。動作許可信号＊ＣＥ及び書き込み許可
信号＊ＷＥが立ち下がると、ＲＳ型フリップフロップ
（２５）のセットに伴い制御信号ＷＲＴが立ち上がり、
フラッシュメモリ（９）のアドレス領域Ａの内部セルは
書き込み可能状態となる。保護データは動作許可信号＊
ＣＥ及び書き込み許可信号＊ＷＥの変化に同期してレジ
スタ（１２）にセットされる。尚、保護用セル（１５）
の値が論理値「１」の為、Ｄ型フリップフロップ（１
９）の入力は保護データ識別回路（１６）の出力に依存
する。即ち、保護データ識別回路（１６）の出力が論理
値「１」の為、Ｄ型フリップフロップ（１９）の入力は
論理値「０」である。また、書き込み禁止信号ＷＩは発
生しない。従って、書き込み終了信号ＥＯＷが発生した
時、ＲＳ型フリップフロップ（２５）のリセットに伴い
制御信号ＷＲＴは初めて立ち下がる。換言すれば、最初
の動作許可信号＊ＣＥ及び書き込み許可信号＊ＷＥが発
生してから書き込み終了信号ＥＯＷが発生する迄、制御
信号ＷＲＴはハイレベルを継続する。保護データの解読
結果が正しい場合はフラッシュメモリ（９）の書き込み
動作が許可され、ページバッファ（１４）に１２８ワー
ドのプログラムデータが格納される。その後、消去信号
ＥＲＡＳＥが発生し、フラッシュメモリ（９）のアドレ
ス領域Ａの書き換え対象ページの内容は消去される。そ
の後、書き込み信号ＰＲＯＧＲＡＭが発生し、ページバ
ッファ（１４）の内容がフラッシュメモリ（９）のアド
レス領域Ａに書き込まれる。書き込み信号ＰＲＯＧＲＡ
Ｍが立ち下がると、書き込み終了信号ＥＯＷが発生する
為、ＲＳ型フリップフロップ（２５）のリセットに伴い
制御信号ＷＲＴは立ち下がる。

【００２１】図６は、保護用セル（１５）をセットし、
保護データを供給しない場合の動作を示すタイムチャー
トである。マイクロコンピュータの動作を停止させた状
態で、ＰＲＯＭライタからフラッシュメモリ（９）へ各
種信号を供給する。動作許可信号＊ＣＥ及び書き込み許
可信号＊ＷＥが立ち下がると、ＲＳ型フリップフロップ
（２５）のセットに伴い制御信号ＷＲＴが立ち上がり、
フラッシュメモリ（９）のアドレス領域Ａの内部セルは
書き込み可能状態となる。尚、保護用セル（１５）の値
が論理値「１」の為、Ｄ型フリップフロップ（１９）の
入力は保護データ識別回路（１６）の出力に依存する。
即ち、保護データ識別回路（１６）の出力が論理値
「０」の為、Ｄ型フリップフロップ（１９）の入力は論
理値「１」である。また、書き込み禁止信号ＷＩは発生
しない。従って、ページバッファ（１４）に対するデー
タ格納動作終了から所定時間（例えば３００μｓｅｃ）
経過後に発生するクロックＣＬＫ２に同期して、Ｄ型フ
リップフロップ（１９）は論理値「１」を保持する。即
ち、ＲＳ型フリップフロップ（２５）のリセットに伴い
制御信号ＷＲＴは立ち下がってしまい、フラッシュメモ
リ（９）の書き込み動作は禁止される。

【００２２】次に、フラッシュメモリ（９）のアドレス
領域Ｂの書き換え命令を用いてアドレス領域Ａのプログ
ラム命令を書き換える場合について説明する。図７は保
護データを供給する場合の動作を示すタイムチャートで
ある。マイクロコンピュータがフラッシュメモリ（９）
のアドレス領域Ａのプログラム命令の解読結果に従って
各種論理演算動作を実行している時、アドレス領域Ａの
プログラム命令を書き換える為の割り込み要求が発生す
ると、プログラムカウンタ（２９）の値がアドレス領域
Ａからアドレス領域Ｂへジャンプする。そして、マイク
ロコンピュータはアドレス領域Ｂの書き換え命令の解読
結果に従って書き換え動作を開始する。この時、ＣＰＵ
（２８）は論理値「１」のオンボード信号ＯＢを常時出
力する。動作許可信号＊ＣＥ及び書き込み許可信号＊Ｗ
Ｅが立ち下がると、ＲＳ型フリップフロップ（２５）の
セットに伴い制御信号ＷＲＴが立ち上がり、フラッシュ
メモリ（９）のアドレス領域Ａの内部セルは書き込み可
能状態となる。保護データは動作許可信号＊ＣＥ及び書
き込み許可信号＊ＷＥの変化に同期してレジスタ（１
２）にセットされる。尚、オンボード信号ＯＢが論理値
「１」の為、Ｄ型フリップフロップ（１９）の入力は保
護データ識別回路（１６）の出力に依存する。即ち、保
護データ識別回路（１６）の出力が論理値「１」の為、
Ｄ型フリップフロップ（１９）の入力は論理値「０」で
ある。また、書き込み禁止信号ＷＩはページバッファ
（１４）に対する格納が終了する迄周期的間隔で発生す
るが、強制設定信号ＰＬが論理値「１」の為、レジスタ
（１２）の解読に支障はない。そして、保護データの解
読結果が正しい場合は、消去信号ＥＲＡＳＥが発生し、
フラッシュメモリ（９）のアドレス領域Ａの書き換え対
象ページの内容が消去される。その後、書き込み信号Ｐ
ＲＯＧＲＡＭが発生し、動作許可信号＊ＣＥ及び書き込
み許可信号＊ＷＥが立ち下がりに同期して制御信号ＷＲ
Ｔが立ち上がり、ページバッファ（１４）の内容がフラ
ッシュメモリ（９）のアドレス領域Ａに書き込まれる。
書き込み信号ＰＲＯＧＲＡＭが立ち下がると、書き込み
終了信号ＥＯＷが発生する為、ＲＳ型フリップフロップ
（２５）のリセットに伴い制御信号ＷＲＴは立ち下が
る。

【００２３】図８は保護データを供給しない場合の動作
を示すタイムチャートである。マイクロコンピュータが
フラッシュメモリ（９）のアドレス領域Ａのプログラム
命令の解読結果に従って各種論理演算動作を実行してい
る時、アドレス領域Ａのプログラム命令を書き換える為
の割り込み要求が発生すると、プログラムカウンタ（２
９）の値がアドレス領域Ａからアドレス領域Ｂへジャン
プする。そして、マイクロコンピュータはアドレス領域
Ｂの書き換え命令の解読結果に従って書き換え動作を開
始する。この時、ＣＰＵ（２８）は論理値「１」のオン
ボード信号ＯＢを常時出力する。動作許可信号＊ＣＥ及
び書き込み許可信号＊ＷＥが立ち下がると、ＲＳ型フリ
ップフロップ（２５）のセットに伴い制御信号ＷＲＴが
立ち上がり、フラッシュメモリ（９）のアドレス領域Ａ
の内部セルは書き込み可能状態となる。保護データは動
作許可信号＊ＣＥ及び書き込み許可信号＊ＷＥの変化に
同期してレジスタ（１２）にセットされる。尚、オンボ
ード信号ＯＢが論理値「１」の為、Ｄ型フリップフロッ
プ（１９）の入力は保護データ識別回路（１６）の出力
に依存する。即ち、保護データ識別回路（１６）の出力
が論理値「０」の為、Ｄ型フリップフロップ（１９）の
入力は論理値「１」である。また、書き込み禁止信号Ｗ
Ｉはページバッファ（１４）に対する格納が終了する迄
周期的間隔で発生するが、強制設定信号ＰＬが論理値
「１」の為、レジスタ（１２）の解読に支障はない。そ
して、ページバッファ（１４）に対するデータ格納動作
終了から所定時間（例えば３００μｓｅｃ）経過後に発
生するクロックＣＬＫ２に同期して、Ｄ型フリップフロ
ップ（１９）は論理値「１」を保持する。即ち、ＲＳ型
フリップフロップ（２５）のリセットに伴い制御信号Ｗ
ＲＴは立ち下がってしまい、フラッシュメモリ（９）の
書き込み動作は禁止される。

【００２４】以上より、本発明の実施の形態によれば、
フラッシュメモリ（９）のアドレス領域Ｂの書き換え命
令を用いてアドレス領域Ａのプログラム命令を書き換え
る場合、保護用セル（１５）の状態に関わらず、保護デ
ータの解読結果が正しい場合のみフラッシュメモリ
（９）の書き換え動作を許可する様にした。従って、マ
イクロコンピュータのプログラム処理が暴走して保護デ
ータが誤った場合、フラッシュメモリ（９）のアドレス
領域Ａの書き換え動作を確実に禁止できる。

【００２５】

【発明の効果】本発明によれば、不揮発性メモリの第２
記憶領域の書き換え命令を用いて第１記憶領域のプログ
ラム命令を書き換える場合、保護用セルの状態に関わら
ず、保護データの解読結果が正しい場合のみ不揮発性メ
モリの書き換え動作を許可する様にした。従って、マイ
クロコンピュータのプログラム処理が暴走して保護デー
タが誤った場合、不揮発性メモリの第１記憶領域の書き
換え動作を確実に禁止できる利点が得られる。

【図面の簡単な説明】

【図１】本発明のマイクロコンピュータを示す回路ブロ
ック図である。

【図２】各波形の相対関係を示すタイムチャートであ
る。

【図３】ＰＲＯＭライタを用い、保護用セルをリセット
した状態で保護データを使用する場合の動作を示すタイ
ムチャートである。

【図４】ＰＲＯＭライタを用い、保護用セルをリセット
した状態で保護データを使用しない場合の動作を示すタ
イムチャートである。

【図５】ＰＲＯＭライタを用い、保護用セルをセットし
た状態で保護データを使用する場合の動作を示すタイム
チャートである。

【図６】ＰＲＯＭライタを用い、保護用セルをセットし
た状態で保護データを使用しない場合の動作を示すタイ
ムチャートである。

【図７】フラッシュメモリのアドレス領域Ｂの書き換え
命令を用い、保護データを使用する場合の動作を示すタ
イムチャートである。

【図８】フラッシュメモリのアドレス領域Ｂの書き換え
命令を用い、保護データを使用しない場合の動作を示す
タイムチャートである。

【図９】従来のフラッシュメモリ装置を示すブロック図
である。

【符号の説明】

（９）フラッシュメモリ（１２）レジスタ（１３）デコーダ（１４）ページバッファ（１５）保護用セル（２８）ＣＰＵ

Claims

(57)【特許請求の範囲】

【請求項１】データを一括又は部分的に電気消去でき
且つデータを書き込み及び読み出しできる特性を有し、
第１記憶領域に各種論理演算を実行させる為のプログラ
ム命令が格納され、第２記憶領域に前記第１記憶領域の
内容を書き換える為の書き換え命令が格納された不揮発
性メモリ、前記不揮発性メモリの第１記憶領域の誤書き
換えを防止する為の保護データがセットされるレジス
タ、前記レジスタの値を解読し解読結果に応じて前記不
揮発性メモリの第１記憶領域の書き換えを許可又は禁止
するデコーダ、外部の書き換え及び内部の書き換えの許
可条件を変更する為の値を格納する保護用セル、を有す
るマイクロコンピュータにおいて、外部からの制御により前記第１記憶領域を書き換える
時、前記保護用セルの特定の値に応じて前記不揮発性メ
モリの第１記憶領域を書き換え可能とするとともに、前
記不揮発性メモリの第２記憶領域の書き換え命令を用い
て第１記憶領域のプログラム命令を書き換える時、前記
保護用セルの値に依らず前記レジスタに正しい保護デー
タがセットされた場合のみ、前記不揮発性メモリの第１
記憶領域の書き換えを許可する手段を設けたことを特徴
とするマイクロコンピュータ。