JP3186001B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JP3186001B2 JP3186001B2 JP07940593A JP7940593A JP3186001B2 JP 3186001 B2 JP3186001 B2 JP 3186001B2 JP 07940593 A JP07940593 A JP 07940593A JP 7940593 A JP7940593 A JP 7940593A JP 3186001 B2 JP3186001 B2 JP 3186001B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- resistor
- level shift
- transistor
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は例えばメモリのような
半導体集積回路（以下ＩＣと称す）が正常に動作するか
否かを試験する場合に用いるＩＣ試験装置に関する。
半導体集積回路（以下ＩＣと称す）が正常に動作するか
否かを試験する場合に用いるＩＣ試験装置に関する。
【０００２】
【従来の技術】本出願人は特願平３−１８５８号：名称
「ＩＣ試験装置」により図３に示すようなＩＣ試験装置
を提案した。このＩＣ試験装置は複数の被試験ＩＣ素子
ＩＣ１，ＩＣ２を同時に試験する場合に発生する不都合
を解消するためにされた発明である。つまり先に提案し
た発明ではドライバ１１と被試験ＩＣ素子ＩＣ１，ＩＣ
２との間にバッファＢ１，Ｂ２を設け、リレー接点Ｋ１
又はＫ２の何れか一方が、試験しようとするＩＣ素子が
存在しないためにオフの状態に操作されても信号通路に
反射等が発生しないように構成した点と、各バッファＢ
１，Ｂ２の特性を調整して一旦揃えることにより、後は
自動的にその状態を維持することができるバッファの構
造を提案したものである。
「ＩＣ試験装置」により図３に示すようなＩＣ試験装置
を提案した。このＩＣ試験装置は複数の被試験ＩＣ素子
ＩＣ１，ＩＣ２を同時に試験する場合に発生する不都合
を解消するためにされた発明である。つまり先に提案し
た発明ではドライバ１１と被試験ＩＣ素子ＩＣ１，ＩＣ
２との間にバッファＢ１，Ｂ２を設け、リレー接点Ｋ１
又はＫ２の何れか一方が、試験しようとするＩＣ素子が
存在しないためにオフの状態に操作されても信号通路に
反射等が発生しないように構成した点と、各バッファＢ
１，Ｂ２の特性を調整して一旦揃えることにより、後は
自動的にその状態を維持することができるバッファの構
造を提案したものである。
【０００３】以下にその概略の構成と、動作について説
明する。ドライバ１１の出力側はレベルシフト用トラン
ジスタ１０ａ，１０ｂを通じて第１，第２レベルシフト
用抵抗器１２ａ，１２ｂの一端に接続され、第１，第２
レベルシフト用抵抗器１２ａ，１２ｂの他端はそれぞれ
第１，第２電流源１３ａ，１３ｂを通じて第１，第２電
源端子１４ａ，１４ｂに接続される。第１電流源１３ａ
は例えばｐｎｐトランジスタ１５ａのコレクタが第１レ
ベルシフト用抵抗器１２ａに接続され、エミッタが抵抗
器１６ａを介して第１電源端子１４ａに接続され、ベー
スが抵抗器１７ａを介して第１電源端子１４ａに接続さ
れて構成される。第２電流源１３ｂもｎｐｎトランジス
タ１５ｂ、抵抗器１６ｂ，１７ｂにより同様に構成され
る。第１電源端子１４ａに印加する電位よりも第２電源
端子１４ｂに印加する電位は低くされる。この例では第
１電源端子１４ａに＋Ｖを印加し、第２電源端子１４ｂ
に−Ｖを印加する。
明する。ドライバ１１の出力側はレベルシフト用トラン
ジスタ１０ａ，１０ｂを通じて第１，第２レベルシフト
用抵抗器１２ａ，１２ｂの一端に接続され、第１，第２
レベルシフト用抵抗器１２ａ，１２ｂの他端はそれぞれ
第１，第２電流源１３ａ，１３ｂを通じて第１，第２電
源端子１４ａ，１４ｂに接続される。第１電流源１３ａ
は例えばｐｎｐトランジスタ１５ａのコレクタが第１レ
ベルシフト用抵抗器１２ａに接続され、エミッタが抵抗
器１６ａを介して第１電源端子１４ａに接続され、ベー
スが抵抗器１７ａを介して第１電源端子１４ａに接続さ
れて構成される。第２電流源１３ｂもｎｐｎトランジス
タ１５ｂ、抵抗器１６ｂ，１７ｂにより同様に構成され
る。第１電源端子１４ａに印加する電位よりも第２電源
端子１４ｂに印加する電位は低くされる。この例では第
１電源端子１４ａに＋Ｖを印加し、第２電源端子１４ｂ
に−Ｖを印加する。
【０００４】第１，第２レベルシフト用抵抗器１２ａ，
１２ｂと第１，第２電流源１３ａ，１３ｂとの各接続点
に第１，第２エミッタフォロワ回路１８ａ，１８ｂの入
力側をそれぞれ接続する。第１，第２エミッタフォロワ
回路１８ａ，１８ｂの出力側を互いに接続して出力端子
１９に接続する。つまり第１エミッタフォロワ回路１８
ａにおいてはｎｐｎトランジスタ２１ａのコレクタを保
護用の電流制限回路２２ａを通じて第１電源端子１４ａ
に接続され、エミッタが抵抗器２３ａを通じて出力端子
１９に接続し、ベースを第１レベルシフト用抵抗器１２
ａ及び第１電流源１３ａの接続点に接続する。第２エミ
ッタフォロワ回路１８ｂにおいてはｐｎｐトランジスタ
２１ｂのコレクタを電流制限回路２２ｂを通じて第２電
源端子１４ｂに接続し、エミッタを抵抗器２３ｂを通じ
て出力端子１９に接続し、ベースを第２レベルシフト用
抵抗器１２ｂ及び第２電流源１３ｂの接続点に接続す
る。第１エミッタフォロワ回路１８ａよりの電流をケー
ブルＣ１に吐出し、ケーブルＣ１からの電流を第２エミ
ッタフォロワ回路１８ｂが吸引する。このように第１，
第２エミッタフォロワ回路１８ａ，１８ｂは互いにプッ
シュプルに接続されている。
１２ｂと第１，第２電流源１３ａ，１３ｂとの各接続点
に第１，第２エミッタフォロワ回路１８ａ，１８ｂの入
力側をそれぞれ接続する。第１，第２エミッタフォロワ
回路１８ａ，１８ｂの出力側を互いに接続して出力端子
１９に接続する。つまり第１エミッタフォロワ回路１８
ａにおいてはｎｐｎトランジスタ２１ａのコレクタを保
護用の電流制限回路２２ａを通じて第１電源端子１４ａ
に接続され、エミッタが抵抗器２３ａを通じて出力端子
１９に接続し、ベースを第１レベルシフト用抵抗器１２
ａ及び第１電流源１３ａの接続点に接続する。第２エミ
ッタフォロワ回路１８ｂにおいてはｐｎｐトランジスタ
２１ｂのコレクタを電流制限回路２２ｂを通じて第２電
源端子１４ｂに接続し、エミッタを抵抗器２３ｂを通じ
て出力端子１９に接続し、ベースを第２レベルシフト用
抵抗器１２ｂ及び第２電流源１３ｂの接続点に接続す
る。第１エミッタフォロワ回路１８ａよりの電流をケー
ブルＣ１に吐出し、ケーブルＣ１からの電流を第２エミ
ッタフォロワ回路１８ｂが吸引する。このように第１，
第２エミッタフォロワ回路１８ａ，１８ｂは互いにプッ
シュプルに接続されている。
【０００５】トランジスタ２１ａのエミッタとトランジ
スタ２１ｂのエミッタとの間に抵抗器２４ａ，２４ｂよ
りなる分圧回路２５を接続する。分圧回路２５の分圧点
を抵抗器２６を通じて演算増幅器２７の非反転入力端に
接続する。演算増幅器２７の非反転入力端を抵抗器２８
を通じて可変電圧源２９に接続し、反転入力端を抵抗器
３１を通じて接地する。これと共に抵抗器３２を通じて
ドライバ１１の出力側に接続し、出力端を抵抗器３３
ａ，３３ｂをそれぞれ通じてトランジスタ１５ａ，１５
ｂのベースにそれぞれ接続する。つまり分圧回路２５の
出力とドライバ１１の出力との差を演算増幅器２７で検
出し、その検出出力により第１，第２電流源１３ａ，１
３ｂを負帰還制御する。
スタ２１ｂのエミッタとの間に抵抗器２４ａ，２４ｂよ
りなる分圧回路２５を接続する。分圧回路２５の分圧点
を抵抗器２６を通じて演算増幅器２７の非反転入力端に
接続する。演算増幅器２７の非反転入力端を抵抗器２８
を通じて可変電圧源２９に接続し、反転入力端を抵抗器
３１を通じて接地する。これと共に抵抗器３２を通じて
ドライバ１１の出力側に接続し、出力端を抵抗器３３
ａ，３３ｂをそれぞれ通じてトランジスタ１５ａ，１５
ｂのベースにそれぞれ接続する。つまり分圧回路２５の
出力とドライバ１１の出力との差を演算増幅器２７で検
出し、その検出出力により第１，第２電流源１３ａ，１
３ｂを負帰還制御する。
【０００６】バッファＢ１，Ｂ２を調整する手順は次の
ように行なう。まず、ドライバ１１の出力Ｖ0 を０Ｖに
なるように設定する。これと共にバッファＢ１，Ｂ２の
各出力Ｖ01，Ｖ02がそれぞれ０Ｖになるように、バッフ
ァＢ１，Ｂ２内の各可変電圧源２９の電圧を調整する。
バッファＢ１の利得は抵抗器２４ａ，２４ｂ，２６，２
８，３１，３２の各抵抗値により設定し、同様にバッフ
ァＢ２においても、対応する抵抗器の抵抗値により設定
する。
ように行なう。まず、ドライバ１１の出力Ｖ0 を０Ｖに
なるように設定する。これと共にバッファＢ１，Ｂ２の
各出力Ｖ01，Ｖ02がそれぞれ０Ｖになるように、バッフ
ァＢ１，Ｂ２内の各可変電圧源２９の電圧を調整する。
バッファＢ１の利得は抵抗器２４ａ，２４ｂ，２６，２
８，３１，３２の各抵抗値により設定し、同様にバッフ
ァＢ２においても、対応する抵抗器の抵抗値により設定
する。
【０００７】この状態からドライバ１１の出力が例えば
高レベルＶＨになると、演算増幅器２７の反転入力側が
非反転入力側より高くなり、演算増幅器２７の出力が下
がり、第１電流源１３ａの電流が増加し、第２電流源１
３ｂの電流が減少し、トランジスタ２１ａ，２１ｂの各
ベース電位が上昇し、トランジスタ２１ａ，２１ｂのエ
ミッタ電位が上昇し、出力端子１９の出力電圧がＶＨに
なるように動作する。同様にしてドライバ１１の出力が
低レベルＶＬになると、出力端子１９の出力もＶＬにな
る。
高レベルＶＨになると、演算増幅器２７の反転入力側が
非反転入力側より高くなり、演算増幅器２７の出力が下
がり、第１電流源１３ａの電流が増加し、第２電流源１
３ｂの電流が減少し、トランジスタ２１ａ，２１ｂの各
ベース電位が上昇し、トランジスタ２１ａ，２１ｂのエ
ミッタ電位が上昇し、出力端子１９の出力電圧がＶＨに
なるように動作する。同様にしてドライバ１１の出力が
低レベルＶＬになると、出力端子１９の出力もＶＬにな
る。
【０００８】ここでなんらかの原因でバッファＢ１の出
力端子１９の出力レベルが低下したとすると、演算増幅
器２７の非反転入力端のレベルも低下し、演算増幅器２
７の出力も低下し、第１，第２電流源１３ａ，１３ｂを
構成する。トランジスタ１５ａ，１５ｂのベースの電位
も低下し、トランジスタ１５ａのコレクタ電流が増大
し、トランジスタ２１ａのベース電位が増加する。また
トランジスタ１５ｂのコレクタ電流が減少し、トランジ
スタ２１ｂのベース電位が増加する。よって出力端子１
９のレベル低下は元に戻される。
力端子１９の出力レベルが低下したとすると、演算増幅
器２７の非反転入力端のレベルも低下し、演算増幅器２
７の出力も低下し、第１，第２電流源１３ａ，１３ｂを
構成する。トランジスタ１５ａ，１５ｂのベースの電位
も低下し、トランジスタ１５ａのコレクタ電流が増大
し、トランジスタ２１ａのベース電位が増加する。また
トランジスタ１５ｂのコレクタ電流が減少し、トランジ
スタ２１ｂのベース電位が増加する。よって出力端子１
９のレベル低下は元に戻される。
【０００９】なお第１，第２レベルシフト用抵抗器１２
ａ，１２ｂでドライバ１１の出力レベルをそれぞれ、高
くしてトランジスタ２１ａを、低くしてトランジスタ２
１ｂを駆動している。以上のようにして１度調整すれ
ば、出力が所定値からずれようとすると自動的に所定値
に戻され、１つのドライバに接続された複数のバッファ
から同一の出力をそれぞれ被試験ＩＣ素子へ供給するこ
とができる。
ａ，１２ｂでドライバ１１の出力レベルをそれぞれ、高
くしてトランジスタ２１ａを、低くしてトランジスタ２
１ｂを駆動している。以上のようにして１度調整すれ
ば、出力が所定値からずれようとすると自動的に所定値
に戻され、１つのドライバに接続された複数のバッファ
から同一の出力をそれぞれ被試験ＩＣ素子へ供給するこ
とができる。
【００１０】
【発明が解決しようとする課題】上述の構成において、
ドライバ１１の出力信号に応動して第１及び第２電流源
１３ａと１３ｂが常時一定の利得を維持して動作できれ
ばバッファＢ１及びＢ２の入力対出力特性の直線性は維
持される。第１，第２電流源１３ａ，１３ｂの利得の変
化に伴なう入力対出力特性の劣化を直線化補正するため
に、演算増幅器２７が設けられているが、その補正範囲
は演算増幅器２７の周波数特性に依存し、直流から数ｋ
Ｈｚが限界である。つまり従来は高速パルスに対し、図
２に点線で示すように立上り及び立下り時に応答遅れが
発生する。ＩＣは最近高速化の傾向にあるため、更に高
い周波数まで入力対出力特性の直線化が要求されてい
る。
ドライバ１１の出力信号に応動して第１及び第２電流源
１３ａと１３ｂが常時一定の利得を維持して動作できれ
ばバッファＢ１及びＢ２の入力対出力特性の直線性は維
持される。第１，第２電流源１３ａ，１３ｂの利得の変
化に伴なう入力対出力特性の劣化を直線化補正するため
に、演算増幅器２７が設けられているが、その補正範囲
は演算増幅器２７の周波数特性に依存し、直流から数ｋ
Ｈｚが限界である。つまり従来は高速パルスに対し、図
２に点線で示すように立上り及び立下り時に応答遅れが
発生する。ＩＣは最近高速化の傾向にあるため、更に高
い周波数まで入力対出力特性の直線化が要求されてい
る。
【００１１】この発明の目的は演算増幅器２７では補償
できない高い周波数領域でも入力対出力特性を直線化補
正することができるバッファを具備したＩＣ試験装置を
提供しようとするものである。
できない高い周波数領域でも入力対出力特性を直線化補
正することができるバッファを具備したＩＣ試験装置を
提供しようとするものである。
【００１２】
【課題を解決するための手段】この発明では上述したバ
ッファＢ１，Ｂ２を構成する第１，第２電流源１３ａと
１３ｂを構成する能動素子１５ａ，１５ｂに正帰還回路
を設け、この正帰還回路によって高い周波数における入
力対出力特性の劣化を補正するように構成したものであ
る。
ッファＢ１，Ｂ２を構成する第１，第２電流源１３ａと
１３ｂを構成する能動素子１５ａ，１５ｂに正帰還回路
を設け、この正帰還回路によって高い周波数における入
力対出力特性の劣化を補正するように構成したものであ
る。
【００１３】
【実施例】図１にこの発明の一実施例を示す。図と対応
する部分には同一符号を付して示す。この発明では第１
電流源１３ａ及び第２電流源１３ｂを構成するトランジ
スタ１５ａ及び１５ｂに正帰還回路４１，４２を設けた
構造を特徴とするものである。正帰還回路４１と４２は
第１電流源１３ａを構成するＰＮＰトランジスタ１５ａ
では例えばエミッタとレベルシフト用トランジスタ１０
ａのエミッタとの間に抵抗器を接続して構成することが
できる。また第２電流源１３ｂを構成するＮＰＮトラン
ジスタ１５ｂではレベルシフト用トランジスタ１０ｂの
エミッタと、このＮＰＮトランジスタ１５ｂのエミッタ
との間に抵抗器を接続して構成することができる。
する部分には同一符号を付して示す。この発明では第１
電流源１３ａ及び第２電流源１３ｂを構成するトランジ
スタ１５ａ及び１５ｂに正帰還回路４１，４２を設けた
構造を特徴とするものである。正帰還回路４１と４２は
第１電流源１３ａを構成するＰＮＰトランジスタ１５ａ
では例えばエミッタとレベルシフト用トランジスタ１０
ａのエミッタとの間に抵抗器を接続して構成することが
できる。また第２電流源１３ｂを構成するＮＰＮトラン
ジスタ１５ｂではレベルシフト用トランジスタ１０ｂの
エミッタと、このＮＰＮトランジスタ１５ｂのエミッタ
との間に抵抗器を接続して構成することができる。
【００１４】この正帰還回路４１と４２はドライバ１１
の出力が０のとき、トランジスタ１５ａと１５ｂのエミ
ッタ−コレクタ間には電圧差が発生するから、この正帰
還回路４１と４２を構成する抵抗器に電流が流れる。こ
の電流はトランジスタ１５ａと１５ｂのエミッタに接続
した抵抗器１６ａと１６ｂにも流れる。つまり抵抗器１
６ａと１６ｂを流れる電流はトランジスタ１５ａ及び１
５ｂを流れる電流と、正帰還回路４１及び４２を流れる
電流の加算値である。正帰還回路４１，４２を接続した
ことによりトランジスタ１５ａ，１５ｂの各エミッタ電
位はそれぞれベース電位側に偏倚され、トランジスタ１
５ａ，１５ｂを流れる電流を減少させた状態に設定され
る。
の出力が０のとき、トランジスタ１５ａと１５ｂのエミ
ッタ−コレクタ間には電圧差が発生するから、この正帰
還回路４１と４２を構成する抵抗器に電流が流れる。こ
の電流はトランジスタ１５ａと１５ｂのエミッタに接続
した抵抗器１６ａと１６ｂにも流れる。つまり抵抗器１
６ａと１６ｂを流れる電流はトランジスタ１５ａ及び１
５ｂを流れる電流と、正帰還回路４１及び４２を流れる
電流の加算値である。正帰還回路４１，４２を接続した
ことによりトランジスタ１５ａ，１５ｂの各エミッタ電
位はそれぞれベース電位側に偏倚され、トランジスタ１
５ａ，１５ｂを流れる電流を減少させた状態に設定され
る。
【００１５】ここで例えばドライバ１１の出力電圧が正
極側に偏位したとすると、トランジスタ１５ａのエミッ
タ−コレクタ間の電圧は小さくなり、トランジスタ１５
ｂのエミッタ−コレクタ間電圧は増大する方向に変化す
る。トランジスタ１５ａの側では正帰還回路４１を構成
する抵抗器に掛る電圧が小さくなるから正帰還回路４１
を流れる電流が減少する。この結果、抵抗器１６ａを流
れる電流も減少するから、この抵抗器１６ａに発生する
電圧降下が小さくなり、トランジスタ１５ａのエミッタ
の電位は正極方向に上昇する。このエミッタ電位の上昇
によりトランジスタ１５ａのベース−エミッタ間電圧は
順方向に偏位し、トランジスタ１５ａを流れる電流を増
加させる。この電流の増加によって第１エミッタフォロ
ワ回路１８ａの電流も増加する方向に補正され、入力対
出力特性の出力のレベル低下が補正される。
極側に偏位したとすると、トランジスタ１５ａのエミッ
タ−コレクタ間の電圧は小さくなり、トランジスタ１５
ｂのエミッタ−コレクタ間電圧は増大する方向に変化す
る。トランジスタ１５ａの側では正帰還回路４１を構成
する抵抗器に掛る電圧が小さくなるから正帰還回路４１
を流れる電流が減少する。この結果、抵抗器１６ａを流
れる電流も減少するから、この抵抗器１６ａに発生する
電圧降下が小さくなり、トランジスタ１５ａのエミッタ
の電位は正極方向に上昇する。このエミッタ電位の上昇
によりトランジスタ１５ａのベース−エミッタ間電圧は
順方向に偏位し、トランジスタ１５ａを流れる電流を増
加させる。この電流の増加によって第１エミッタフォロ
ワ回路１８ａの電流も増加する方向に補正され、入力対
出力特性の出力のレベル低下が補正される。
【００１６】このときトランジスタ１５ｂ側ではドライ
バ１１の出力電圧が正極方向に偏位すると、トランジス
タ１５ｂのコレクタ−エミッタ間の電圧が増大する。こ
の結果正帰還回路４２を構成する抵抗器に流れる電流が
増加し、抵抗器１６ｂの電圧降下を増大させる。従って
トランジスタ１５ｂのエミッタ電位が上昇する方向に制
御され、トランジスタ１５ｂを流れる電流を減少させ
る。トランジスタ１５ｂを流れる電流が減少することに
より、第２エミッタフォロワ回路１８ｂの電流は減少
し、出力端子１９の電位を上昇させる方向に作用する。
バ１１の出力電圧が正極方向に偏位すると、トランジス
タ１５ｂのコレクタ−エミッタ間の電圧が増大する。こ
の結果正帰還回路４２を構成する抵抗器に流れる電流が
増加し、抵抗器１６ｂの電圧降下を増大させる。従って
トランジスタ１５ｂのエミッタ電位が上昇する方向に制
御され、トランジスタ１５ｂを流れる電流を減少させ
る。トランジスタ１５ｂを流れる電流が減少することに
より、第２エミッタフォロワ回路１８ｂの電流は減少
し、出力端子１９の電位を上昇させる方向に作用する。
【００１７】一方ドライバ１１の出力電圧が負方向に変
化したとすると、トランジスタ１５ａのコレクタ−エミ
ッタ間電圧が大きくなるから、正帰還回路４１を流れる
電流が増加する。この電流の増加は抵抗器１６ａの電圧
降下を増加させ、トランジスタ１５ａのエミッタ電位を
低下させる。このエミッタ電位の低下はトランジスタ１
５ａの電流を減少させる方向に作用する。
化したとすると、トランジスタ１５ａのコレクタ−エミ
ッタ間電圧が大きくなるから、正帰還回路４１を流れる
電流が増加する。この電流の増加は抵抗器１６ａの電圧
降下を増加させ、トランジスタ１５ａのエミッタ電位を
低下させる。このエミッタ電位の低下はトランジスタ１
５ａの電流を減少させる方向に作用する。
【００１８】これに対し、トランジスタ１５ｂ側ではド
ライバ１１の出力電圧が負方向に変化することにより、
正帰還回路４２に掛る電圧が小さくなり、正帰還回路４
２を流れる電流を減少させる。この電流の減少によって
抵抗器１６ｂに発生する電圧降下が小さくなり、トラン
ジスタ１５ｂのエミッタ電位を低下させる。エミッタ電
位の低下により、トランジスタ１５ｂのバイアスは順方
向に偏位されトランジスタ１５ｂを流れる電流を増加さ
せる方向に作用する。この結果第２エミッタフォロワ回
路１８ｂの電流が増加し、出力端子１９の電位を引き下
げる方向に偏位する。
ライバ１１の出力電圧が負方向に変化することにより、
正帰還回路４２に掛る電圧が小さくなり、正帰還回路４
２を流れる電流を減少させる。この電流の減少によって
抵抗器１６ｂに発生する電圧降下が小さくなり、トラン
ジスタ１５ｂのエミッタ電位を低下させる。エミッタ電
位の低下により、トランジスタ１５ｂのバイアスは順方
向に偏位されトランジスタ１５ｂを流れる電流を増加さ
せる方向に作用する。この結果第２エミッタフォロワ回
路１８ｂの電流が増加し、出力端子１９の電位を引き下
げる方向に偏位する。
【００１９】このように正帰還作用によって出力振幅の
低下を補正するから、図２に点線Ａで示すように、従来
は高速パルスに対して立上り及び立下りの時点で演算増
幅器２７の応答遅れによって波形に遅れが発生したが、
この発明によれば実線Ｂで示すように立上り及び立下り
に遅れが発生することがなくなる。
低下を補正するから、図２に点線Ａで示すように、従来
は高速パルスに対して立上り及び立下りの時点で演算増
幅器２７の応答遅れによって波形に遅れが発生したが、
この発明によれば実線Ｂで示すように立上り及び立下り
に遅れが発生することがなくなる。
【００２０】
【発明の効果】以上説明したように、この発明によれ
ば、抵抗器によって構成することができる正帰還回路４
１と４２を設けるだけの構成によって高速信号に対して
も応答遅れのない駆動信号を出力することができる。よ
って被試験ＩＣ素子ＩＣ１及びＩＣ２に正しい波形の駆
動信号を与えることができるから、試験の信頼性を高め
ることができる。また正帰還によりトランジスタ１５
ａ，１５ｂの動作を制御したから、トランジスタ１５
ａ，１５ｂの特性のバラツキ、或は第１，第２エミッタ
フォロワ回路１８ａ，１８ｂを構成するトランジスタ２
１ａ，２１ｂの特性のバラツキを抑えて各バッファＢ
１，Ｂ２の特性を均一化することができる。よってどの
バッファの出力信号も波形が均一化され、どの被試験Ｉ
Ｃ素子ＩＣ１及びＩＣ２も同一条件で試験することがで
きる。
ば、抵抗器によって構成することができる正帰還回路４
１と４２を設けるだけの構成によって高速信号に対して
も応答遅れのない駆動信号を出力することができる。よ
って被試験ＩＣ素子ＩＣ１及びＩＣ２に正しい波形の駆
動信号を与えることができるから、試験の信頼性を高め
ることができる。また正帰還によりトランジスタ１５
ａ，１５ｂの動作を制御したから、トランジスタ１５
ａ，１５ｂの特性のバラツキ、或は第１，第２エミッタ
フォロワ回路１８ａ，１８ｂを構成するトランジスタ２
１ａ，２１ｂの特性のバラツキを抑えて各バッファＢ
１，Ｂ２の特性を均一化することができる。よってどの
バッファの出力信号も波形が均一化され、どの被試験Ｉ
Ｃ素子ＩＣ１及びＩＣ２も同一条件で試験することがで
きる。
【図面の簡単な説明】
【図１】この発明の一実施例を示す接続図。
【図２】この発明の効果を説明するための波形図。
【図３】従来の技術を説明するための接続図。
１１ ドライバ １２ａ，１２ｂ 第１，第２レベルシフト用抵抗器 １３ａ，１３ｂ 第１，第２電流源 １４ａ，１４ｂ 第１，第２電源端子 １８ａ，１８ｂ 第１，第２エミッタフォロワ回路 １９ 出力端子 ２５ 分圧回路 ２７ 演算増幅器 ４１，４２ 正帰還回路
Claims (1)
- 【請求項１】 ドライバの出力が一端に印加される第
１、第２レベルシフト用抵抗器と、この第１レベルシフ
ト用抵抗器の他端と第１電源端子との間に挿入された第
１電流源と、上記第２レベルシフト用抵抗器の他端と上
記第１電源端子の電位より低い電位が印加される第２電
源端子との間に挿入された第２電流源と、これら第１、
第２レベルシフト用抵抗器と第１、第２電流源との各接
続点にそれぞれ接続され、互いにプッシュプルに接続さ
れ、その接続点が出力端子に接続された第１、第２エミ
ッタフォロワ回路と、これら第１、第２エミッタフォロ
ワ回路の各トランジスタのエミッタ間に接続された抵抗
分圧回路と、この抵抗分圧回路の分圧出力と上記ドライ
バの出力との差を上記第１、第２電流源に帰還する演算
増幅器とによって構成される複数のバッファ増幅器に共
通のドライバを介して試験信号を供給し、各バッファ増
幅器の出力をそれぞれ各別に被試験ＩＣに供給して試験
を行なうＩＣ試験装置において、 上記第１、第２電流源を構成する能動素子に正帰還回路
を設けたことを特徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07940593A JP3186001B2 (ja) | 1993-04-06 | 1993-04-06 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07940593A JP3186001B2 (ja) | 1993-04-06 | 1993-04-06 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06289101A JPH06289101A (ja) | 1994-10-18 |
| JP3186001B2 true JP3186001B2 (ja) | 2001-07-11 |
Family
ID=13688954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07940593A Expired - Fee Related JP3186001B2 (ja) | 1993-04-06 | 1993-04-06 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3186001B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3490165B2 (ja) * | 1994-12-15 | 2004-01-26 | 株式会社アドバンテスト | ドライバ回路 |
-
1993
- 1993-04-06 JP JP07940593A patent/JP3186001B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06289101A (ja) | 1994-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0115949B1 (en) | High impedance buffer | |
| KR970005291B1 (ko) | 증폭장치 | |
| JP2549540B2 (ja) | レベルシフト回路 | |
| US4959623A (en) | Low impedance buffer circuit | |
| KR20010082344A (ko) | 레벨 시프트 회로 | |
| US6642741B2 (en) | Electronically adjustable integrated circuit input/output termination method and apparatus | |
| US4403199A (en) | Gain control systems | |
| US4567444A (en) | Current mirror circuit with control means for establishing an input-output current ratio | |
| US4596958A (en) | Differential common base amplifier with feed forward circuit | |
| US5115206A (en) | Merged differential amplifier and current source | |
| US5245222A (en) | Method and apparatus for buffering electrical signals | |
| US6249178B1 (en) | High-speed output circuit device with a switch circuit | |
| US4425551A (en) | Differential amplifier stage having bias compensating means | |
| US4187472A (en) | Amplifier employing matched transistors to provide linear current feedback | |
| JP3186001B2 (ja) | Ｉｃ試験装置 | |
| EP0129936B1 (en) | Current source circuit arrangement | |
| US6621308B2 (en) | Supply voltage compensation circuit for high speed LVDS predrive | |
| US5525931A (en) | High-speed video amplifier | |
| US5376900A (en) | Push-pull output stage for amplifier in integrated circuit form | |
| JPH0712128B2 (ja) | 増幅器 | |
| US5119041A (en) | High gain differential current amplifier having a low output voltage | |
| JP2956911B2 (ja) | Ｉｃ試験装置 | |
| EP0508711B1 (en) | Transistor direct-coupled amplifier | |
| JPS63184408A (ja) | トランジスタバイアス回路 | |
| JPH0786843A (ja) | 増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010403 |
|
| LAPS | Cancellation because of no payment of annual fees |