JP3142033B2 - Ｄ／ａ変換回路 - Google Patents
Ｄ／ａ変換回路Info
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- JP3142033B2 JP3142033B2 JP05220816A JP22081693A JP3142033B2 JP 3142033 B2 JP3142033 B2 JP 3142033B2 JP 05220816 A JP05220816 A JP 05220816A JP 22081693 A JP22081693 A JP 22081693A JP 3142033 B2 JP3142033 B2 JP 3142033B2
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Description
【０００１】
【産業上の利用分野】この発明は、例えばディジタル処
理装置を備えた発信器を含むプロセス機器において、計
測値等をディジタル処理したディジタルデータを４〜２
０ｍＡのアナログ電流値に変換し、これを上位のコント
ローラ等に伝送する計測システムなどに用いて好適なＤ
／Ａ（ディジタル／アナログ）変換回路に関する。
理装置を備えた発信器を含むプロセス機器において、計
測値等をディジタル処理したディジタルデータを４〜２
０ｍＡのアナログ電流値に変換し、これを上位のコント
ローラ等に伝送する計測システムなどに用いて好適なＤ
／Ａ（ディジタル／アナログ）変換回路に関する。
【０００２】
【従来の技術】従来、この種のＤ／Ａ変換回路としては
ラダー形，重み形などと呼ばれるものが一般的に良く知
られている。しかし、上記のようなプロセス機器ではそ
の消費電力（電流）が極めて少ないことが要求され、こ
のような観点からパルス幅変調（ＰＷＭとも略称する）
を利用したＤ／Ａ変換回路が用いられている。
ラダー形，重み形などと呼ばれるものが一般的に良く知
られている。しかし、上記のようなプロセス機器ではそ
の消費電力（電流）が極めて少ないことが要求され、こ
のような観点からパルス幅変調（ＰＷＭとも略称する）
を利用したＤ／Ａ変換回路が用いられている。
【０００３】図８にかかる原理にもとづく従来のＤ／Ａ
変換回路例を示す。同図において、１はマイクロコンピ
ュータ（マイコンともいう）などの処理装置、２はカウ
ンタ、３はラッチ回路、４はコンパレータ、５はローパ
スフィルタ（ＬＰＦ）である。
変換回路例を示す。同図において、１はマイクロコンピ
ュータ（マイコンともいう）などの処理装置、２はカウ
ンタ、３はラッチ回路、４はコンパレータ、５はローパ
スフィルタ（ＬＰＦ）である。
【０００４】このような構成において、マイコン１から
のディジタル量（設定値）はラッチ回路３にラッチされ
る一方、カウンタ２はクロック信号を順次カウントす
る。両者の値はコンパレータ４において比較され、カウ
ンタ２の出力がラッチ回路３の出力よりも大きいときに
はハイレベル（Ｈ）の信号を、また、小さいときはロー
レベル（Ｌ）の信号をそれぞれ出力する。この出力はＬ
ＰＦ５において平滑化され、アナログ量として出力され
る。
のディジタル量（設定値）はラッチ回路３にラッチされ
る一方、カウンタ２はクロック信号を順次カウントす
る。両者の値はコンパレータ４において比較され、カウ
ンタ２の出力がラッチ回路３の出力よりも大きいときに
はハイレベル（Ｈ）の信号を、また、小さいときはロー
レベル（Ｌ）の信号をそれぞれ出力する。この出力はＬ
ＰＦ５において平滑化され、アナログ量として出力され
る。
【０００５】いま、例えばクロック周波数を例えば３．
６８６４ＭＨｚとすると、ＰＷＭ波形の周期は図９
（イ）に示すように、約１７．８ｍＳとなる。これに対
し、マイコン１からのディジタル設定値を４３６９１と
すると、この場合のコンパレータ４の出力は図９（イ）
のような波形となる。これを複数周期分示したのが図９
（ロ）であり、同（ハ）はこれをＬＰＦ５にて平滑化し
た波形を示している。ここで、図９（イ）の波形は信号
のハイレベル，ローレベルの関係が図８の動作と逆にな
っているが、これは反転型のＬＰＦを使用したためであ
る。
６８６４ＭＨｚとすると、ＰＷＭ波形の周期は図９
（イ）に示すように、約１７．８ｍＳとなる。これに対
し、マイコン１からのディジタル設定値を４３６９１と
すると、この場合のコンパレータ４の出力は図９（イ）
のような波形となる。これを複数周期分示したのが図９
（ロ）であり、同（ハ）はこれをＬＰＦ５にて平滑化し
た波形を示している。ここで、図９（イ）の波形は信号
のハイレベル，ローレベルの関係が図８の動作と逆にな
っているが、これは反転型のＬＰＦを使用したためであ
る。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
回路には、図９（ハ）のアナログ出力波形にも示すよう
に出力波形のリップルが大きいという問題がある。これ
には、ＬＰＦに関し、（１）そのカットオフ周波数を低
下させる、（２）その次数を上げるなどの方法が考えら
れるが、（１）では応答遅れが生じる、（２）では回路
が複雑になるだけでなく消費電流が増大し、さらには位
相遅れが生じるなどの難点がある。
回路には、図９（ハ）のアナログ出力波形にも示すよう
に出力波形のリップルが大きいという問題がある。これ
には、ＬＰＦに関し、（１）そのカットオフ周波数を低
下させる、（２）その次数を上げるなどの方法が考えら
れるが、（１）では応答遅れが生じる、（２）では回路
が複雑になるだけでなく消費電流が増大し、さらには位
相遅れが生じるなどの難点がある。
【０００７】一方、ＰＷＭ周期を短くすべく、（３）ク
ロックを高速化する、（４）カウンタ，ラッチ回路のビ
ット数を減少させるなどの方法も考えられるが、（３）
では消費電流が増大し、（４）では分解能が低下するな
どの問題が生じる。したがって、この発明の課題は消費
電流を増やすことなく、かつ分解能を低下させることな
く、リップルを低減させることにある。
ロックを高速化する、（４）カウンタ，ラッチ回路のビ
ット数を減少させるなどの方法も考えられるが、（３）
では消費電流が増大し、（４）では分解能が低下するな
どの問題が生じる。したがって、この発明の課題は消費
電流を増やすことなく、かつ分解能を低下させることな
く、リップルを低減させることにある。
【０００８】
【課題を解決するための手段】 このような課題を解決
するため、この発明では、（ｍ＋ｎ）ビットのディジタ
ル入力設定値と、クロック信号をカウントする（ｎ＋
ｍ）ビットのカウンタの出力とを比較してパルス幅変調
（ＰＷＭ）信号を得、これを平滑化してアナログ信号を
得るＤ／Ａ変換回路において、 前記ディジタル入力設定値を上位ｍビット，下位ｎビッ
ト、前記カウンタの出力を上位ｎビット，下位ｍビット
にそれぞれ分割し、入力設定値の下位ｎビットとカウン
タの上位ｎビットとを入力し、入力設定値をｍビットの
分解能で除算したときの剰余値を、入力設定値の上位ｍ
ビットに周期的に反映させる信号を生成する論理回路
と、この論理回路からの信号にもとづき入力設定値の上
位ｍビットを前記剰余値に応じて周期的に補正する補正
回路とを設け、この補正回路出力と前記カウンタからの
下位ｍビットとを比較してＰＷＭ信号を得ることを特徴
としている。
するため、この発明では、（ｍ＋ｎ）ビットのディジタ
ル入力設定値と、クロック信号をカウントする（ｎ＋
ｍ）ビットのカウンタの出力とを比較してパルス幅変調
（ＰＷＭ）信号を得、これを平滑化してアナログ信号を
得るＤ／Ａ変換回路において、 前記ディジタル入力設定値を上位ｍビット，下位ｎビッ
ト、前記カウンタの出力を上位ｎビット，下位ｍビット
にそれぞれ分割し、入力設定値の下位ｎビットとカウン
タの上位ｎビットとを入力し、入力設定値をｍビットの
分解能で除算したときの剰余値を、入力設定値の上位ｍ
ビットに周期的に反映させる信号を生成する論理回路
と、この論理回路からの信号にもとづき入力設定値の上
位ｍビットを前記剰余値に応じて周期的に補正する補正
回路とを設け、この補正回路出力と前記カウンタからの
下位ｍビットとを比較してＰＷＭ信号を得ることを特徴
としている。
【０００９】
【作用】ディジタル入力設定値を上位ｍビット，下位ｎ
ビットに分割し、上位ｍビットで定まるＰＷＭ信号のパ
ルス幅を、下位ｎビットに従って周期的に補正すること
により、分解能を落とすことなくＰＷＭ信号の周波数を
上げ、その結果リップルを低減させる。
ビットに分割し、上位ｍビットで定まるＰＷＭ信号のパ
ルス幅を、下位ｎビットに従って周期的に補正すること
により、分解能を落とすことなくＰＷＭ信号の周波数を
上げ、その結果リップルを低減させる。
【００１０】
【実施例】図１はこの発明の実施例を示すブロック図
で、図８に示すものに対し＋ｎ選択ロジック回路（単に
ロジック回路ともいう）６Ａ、＋１加算器７Ａ，＋２加
算器７Ｂ，＋３加算器７Ｃおよび４入力１出力（４→
１）のセレクタ８Ａなどを付加して構成される。また、
ここでは１６ビットのカウンタ２の上位２ビット（Ｃ１
５，Ｃ１４）をロジック回路６Ａへ、下位１４（Ｃ１３
〜Ｃ０）ビットをコンパレータ４へそれぞれ与えるもの
とし、また、１６ビットのラッチ回路３の上位１４ビッ
ト（Ｌ１５〜Ｌ２）を直接、或いは＋１加算器７Ａ，＋
２加算器７Ｂ，＋３加算器７Ｃを介してセレクタ８Ａ
へ、下位２ビット（Ｌ１，Ｌ０）をロジック回路６Ａへ
与えるものとしている。
で、図８に示すものに対し＋ｎ選択ロジック回路（単に
ロジック回路ともいう）６Ａ、＋１加算器７Ａ，＋２加
算器７Ｂ，＋３加算器７Ｃおよび４入力１出力（４→
１）のセレクタ８Ａなどを付加して構成される。また、
ここでは１６ビットのカウンタ２の上位２ビット（Ｃ１
５，Ｃ１４）をロジック回路６Ａへ、下位１４（Ｃ１３
〜Ｃ０）ビットをコンパレータ４へそれぞれ与えるもの
とし、また、１６ビットのラッチ回路３の上位１４ビッ
ト（Ｌ１５〜Ｌ２）を直接、或いは＋１加算器７Ａ，＋
２加算器７Ｂ，＋３加算器７Ｃを介してセレクタ８Ａ
へ、下位２ビット（Ｌ１，Ｌ０）をロジック回路６Ａへ
与えるものとしている。
【００１１】ロジック回路６Ａはカウンタ２とラッチ回
路３の各ビットＣ１５，Ｃ１４およびＬ１，Ｌ０の値に
応じて図２に示すように「００」，「０１」，「１０」
および「１１」の信号を出力し、セレクタ８Ａに与え
る。セレクタ８Ａはロジック回路６Ａからの出力が「０
０」のときは入力「Ａ」、つまりラッチ回路３からの上
位１４ビット（Ｌ１５〜Ｌ２）を選択し、「０１」のと
きは入力「Ｂ」、つまり＋１加算器７Ａからの出力，
「１０」のときは入力「Ｃ」、つまり＋２加算器７Ｂか
らの出力，「１１」のときは入力「Ｄ」、つまり＋３加
算器７Ｃからの出力をそれぞれ選択する。
路３の各ビットＣ１５，Ｃ１４およびＬ１，Ｌ０の値に
応じて図２に示すように「００」，「０１」，「１０」
および「１１」の信号を出力し、セレクタ８Ａに与え
る。セレクタ８Ａはロジック回路６Ａからの出力が「０
０」のときは入力「Ａ」、つまりラッチ回路３からの上
位１４ビット（Ｌ１５〜Ｌ２）を選択し、「０１」のと
きは入力「Ｂ」、つまり＋１加算器７Ａからの出力，
「１０」のときは入力「Ｃ」、つまり＋２加算器７Ｂか
らの出力，「１１」のときは入力「Ｄ」、つまり＋３加
算器７Ｃからの出力をそれぞれ選択する。
【００１２】したがって、セレクタ８Ａからはラッチ回
路３からの上位１４ビット（Ｌ１５〜Ｌ２）がそのま
ま、または加算器７Ａ，７Ｂ，７Ｃによりこの値に＋
１，＋２または＋３した値が出力され、これがカウンタ
２からの下位１４ビットと比較されることになる。な
お、加算器７Ａ，７Ｂ，７Ｃのいずれを使用するかは、
ラッチ回路３に設定されるディジタル入力値によって定
まり、例えば、入力値を４で割ったときの余りが１か，
２か，３かによって加算器７Ａ，７Ｂ，７Ｃの何れかが
使用されることになる。また、１６ビットを１４ビット
と２ビットに分割したが、その他の数で分割しても良い
のはいうまでもない。
路３からの上位１４ビット（Ｌ１５〜Ｌ２）がそのま
ま、または加算器７Ａ，７Ｂ，７Ｃによりこの値に＋
１，＋２または＋３した値が出力され、これがカウンタ
２からの下位１４ビットと比較されることになる。な
お、加算器７Ａ，７Ｂ，７Ｃのいずれを使用するかは、
ラッチ回路３に設定されるディジタル入力値によって定
まり、例えば、入力値を４で割ったときの余りが１か，
２か，３かによって加算器７Ａ，７Ｂ，７Ｃの何れかが
使用されることになる。また、１６ビットを１４ビット
と２ビットに分割したが、その他の数で分割しても良い
のはいうまでもない。
【００１３】以上の動作を示すのが図３で、同（イ）は
ＰＷＭ出力波形、（ロ），（ハ）はカウンタの上位２ビ
ットを示している。図９と比較すれば明らかなように、
ＰＷＭ周期が図９の場合の１／４（６５５３６／４＝１
６３８４）になっていることが分かる。そして、入力設
定値は図９の場合と同じく４３６９１で、これは４では
割り切れず端数が３となるので、図１の＋３加算器７Ｃ
によって「３」を周期的に補正するようにする。例え
ば、ここでは４周期を単位とするその第４周期毎に
「３」を加算することにより、その端数「３」を周期的
に補正し、分解能を低下させないようにしている。
ＰＷＭ出力波形、（ロ），（ハ）はカウンタの上位２ビ
ットを示している。図９と比較すれば明らかなように、
ＰＷＭ周期が図９の場合の１／４（６５５３６／４＝１
６３８４）になっていることが分かる。そして、入力設
定値は図９の場合と同じく４３６９１で、これは４では
割り切れず端数が３となるので、図１の＋３加算器７Ｃ
によって「３」を周期的に補正するようにする。例え
ば、ここでは４周期を単位とするその第４周期毎に
「３」を加算することにより、その端数「３」を周期的
に補正し、分解能を低下させないようにしている。
【００１４】図４は図１に示すローパスフィルタの特性
例を説明するためのグラフで、次数が「３」の例であ
る。つまり、クロック信号の周波数は図９の場合と同じ
く３．６８６４ＭＨｚであるから、ＰＷＭ周波数は３．
６８６４ＭＨｚ／２16≒５６．２５Ｈｚとなる。これに
対し、図１の如くした場合のＰＷＭ周波数は約２２５Ｈ
ｚとなるので、ローパスフィルタのゲインは図４からも
ほぼ明らかなように約３６ｄＢ下がることになり、これ
によってリップルは凡そ１／６４に低下し、リップルを
大幅に低減し得ることが分かる。
例を説明するためのグラフで、次数が「３」の例であ
る。つまり、クロック信号の周波数は図９の場合と同じ
く３．６８６４ＭＨｚであるから、ＰＷＭ周波数は３．
６８６４ＭＨｚ／２16≒５６．２５Ｈｚとなる。これに
対し、図１の如くした場合のＰＷＭ周波数は約２２５Ｈ
ｚとなるので、ローパスフィルタのゲインは図４からも
ほぼ明らかなように約３６ｄＢ下がることになり、これ
によってリップルは凡そ１／６４に低下し、リップルを
大幅に低減し得ることが分かる。
【００１５】図５は図１の変形例を示すブロック図であ
る。これは、図１の＋ｎ選択ロジック６Ａに代えて＋１
選択ロジック６を設けるとともに、図１の＋１加算器７
Ａ，＋２加算器７Ｂおよび＋３加算器７Ｃに代えて＋１
加算器７を１つだけ設けるようにした点が特徴で、その
他の点は図１と同様である。なお、セレクタも４入力１
出力のものが２入力１出力となっていることから、図１
に示すものとは若干異なるものとして符号８を付してい
る。
る。これは、図１の＋ｎ選択ロジック６Ａに代えて＋１
選択ロジック６を設けるとともに、図１の＋１加算器７
Ａ，＋２加算器７Ｂおよび＋３加算器７Ｃに代えて＋１
加算器７を１つだけ設けるようにした点が特徴で、その
他の点は図１と同様である。なお、セレクタも４入力１
出力のものが２入力１出力となっていることから、図１
に示すものとは若干異なるものとして符号８を付してい
る。
【００１６】この場合の＋１選択ロジック６の入出力の
関係を示すのが、図６である。すなわち、入力設定値を
図１の場合と同じく４３６９１とすれば、これを４で割
ったときの端数は「３」であるから、これを＋１加算器
７により４周期を１つの単位とする第２周期，第３周
期，第４周期でそれぞれ「１」を加算することによ
り、その端数「３」を周期的に補正し、分解能を低下さ
せないようにしている。
関係を示すのが、図６である。すなわち、入力設定値を
図１の場合と同じく４３６９１とすれば、これを４で割
ったときの端数は「３」であるから、これを＋１加算器
７により４周期を１つの単位とする第２周期，第３周
期，第４周期でそれぞれ「１」を加算することによ
り、その端数「３」を周期的に補正し、分解能を低下さ
せないようにしている。
【００１７】以上の動作を示すのが図７で、クロック信
号の周波数やＰＷＭ周期、さらには入力設定値等につい
ては図３の場合と同じである。相違する点は、図３では
４周期を１つの単位とする第４周期毎に＋３を加算し
ているのに対し、ここでは，，の各周期で「＋
１」するようにしている点で、こうすることにより図１
に示すものよりは簡単な構成で、しかも補正量に変動の
少ない補正を可能にしている。
号の周波数やＰＷＭ周期、さらには入力設定値等につい
ては図３の場合と同じである。相違する点は、図３では
４周期を１つの単位とする第４周期毎に＋３を加算し
ているのに対し、ここでは，，の各周期で「＋
１」するようにしている点で、こうすることにより図１
に示すものよりは簡単な構成で、しかも補正量に変動の
少ない補正を可能にしている。
【００１８】
【発明の効果】この発明によれば、入力データを上位数
ビット，下位数ビットに分割し、上位数ビットで定まる
ＰＷＭパルス幅を、下位ビットに従って周期的に補正す
ることで、（上位数ビット＋下位数ビット）の分解能を
確保するようにしたので、動作クロック周波数を上げた
り、ＬＰＦを改変することなくリップルを低減させるこ
とが可能となる利点が得られる。
ビット，下位数ビットに分割し、上位数ビットで定まる
ＰＷＭパルス幅を、下位ビットに従って周期的に補正す
ることで、（上位数ビット＋下位数ビット）の分解能を
確保するようにしたので、動作クロック周波数を上げた
り、ＬＰＦを改変することなくリップルを低減させるこ
とが可能となる利点が得られる。
【図１】この発明の実施例を示すブロック図である。
【図２】図１に示す＋ｎ選択ロジック回路の入出力の関
係を説明するための説明図である。
係を説明するための説明図である。
【図３】図１の動作を説明するための波形図である。
【図４】ローパスフィルタの特性例を示すグラフであ
る。
る。
【図５】図１の変形例を示すブロック図である。
【図６】図５に示す＋１選択ロジック回路の入出力の関
係を説明するための説明図である。
係を説明するための説明図である。
【図７】図５の動作を説明するための波形図である。
【図８】従来例を示すブロック図である。
【図９】図８の出力波形を示す波形図である。
１…マイクロコンピュータ（マイコン）、２…カウン
タ、３…ラッチ回路、４…コンパレータ、５…ローパス
フィルタ（ＬＰＦ）、６，６Ａ…選択ロジック回路、
７，７Ａ，７Ｂ，７Ｃ…加算器、８，８Ａ…セレクタ。
タ、３…ラッチ回路、４…コンパレータ、５…ローパス
フィルタ（ＬＰＦ）、６，６Ａ…選択ロジック回路、
７，７Ａ，７Ｂ，７Ｃ…加算器、８，８Ａ…セレクタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/00 - 1/88
Claims (1)
- 【請求項１】 （ｍ＋ｎ）ビットのディジタル入力設定
値と、クロック信号をカウントする（ｎ＋ｍ）ビットの
カウンタの出力とを比較してパルス幅変調（ＰＷＭ）信
号を得、これを平滑化してアナログ信号を得るＤ／Ａ変
換回路において、 前記ディジタル入力設定値を上位ｍビット，下位ｎビッ
ト、前記カウンタの出力を上位ｎビット，下位ｍビット
にそれぞれ分割し、入力設定値の下位ｎビットとカウン
タの上位ｎビットとを入力し、入力設定値をｍビットの
分解能で除算したときの剰余値を、入力設定値の上位ｍ
ビットに周期的に反映させる信号を生成する論理回路
と、この論理回路からの信号にもとづき入力設定値の上
位ｍビットを前記剰余値に応じて周期的に補正する補正
回路とを設け、この補正回路出力と前記カウンタからの
下位ｍビットとを比較してＰＷＭ信号を得ることを特徴
とするＤ／Ａ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05220816A JP3142033B2 (ja) | 1993-09-06 | 1993-09-06 | Ｄ／ａ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05220816A JP3142033B2 (ja) | 1993-09-06 | 1993-09-06 | Ｄ／ａ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0779163A JPH0779163A (ja) | 1995-03-20 |
| JP3142033B2 true JP3142033B2 (ja) | 2001-03-07 |
Family
ID=16757012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05220816A Expired - Fee Related JP3142033B2 (ja) | 1993-09-06 | 1993-09-06 | Ｄ／ａ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3142033B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3086784B2 (ja) * | 1996-08-19 | 2000-09-11 | 株式会社不二製作所 | ブラスト加工方法及び装置 |
| JP5359336B2 (ja) * | 2009-02-10 | 2013-12-04 | 横河電機株式会社 | Ｄ／ａ変換器 |
| JP5230528B2 (ja) * | 2009-05-27 | 2013-07-10 | 三菱電機株式会社 | Ｄａ変換回路 |
| JP5652873B2 (ja) * | 2010-12-16 | 2015-01-14 | Ｎｅｃネットワーク・センサ株式会社 | デジタルアナログ変換装置およびその制御方法 |
| JP2013128315A (ja) * | 2013-02-18 | 2013-06-27 | Japan Radio Co Ltd | ディザ合成装置及びディザ合成方法 |
-
1993
- 1993-09-06 JP JP05220816A patent/JP3142033B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779163A (ja) | 1995-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
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