JP3011729B2 - バイポーラ型半導体集積回路装置の製造方法 - Google Patents
バイポーラ型半導体集積回路装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 238000000034 method Methods 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32105—Oxidation of silicon-containing layers
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は、高集積、高速動作が可能なバイポーラ型
半導体集積回路装置の製造方法に関するものである。
半導体集積回路装置の製造方法に関するものである。
（従来の技術） 半導体集積回路装置の用途として、特に高速動作を必
要とする分野では、一般にECL/CML（Emitter Coupled L
ogic/Current Mode Logic）系のバイポーラ型半導体集
積回路装置が用いられる。
要とする分野では、一般にECL/CML（Emitter Coupled L
ogic/Current Mode Logic）系のバイポーラ型半導体集
積回路装置が用いられる。
ECL/CML系回路において、論理振幅を一定とした場合
には、回路を構成する素子・配線の寄生容量およびトラ
ンジスタのベース抵抗、電流利得帯域幅積によって、回
路の動作速度が決定される。
には、回路を構成する素子・配線の寄生容量およびトラ
ンジスタのベース抵抗、電流利得帯域幅積によって、回
路の動作速度が決定される。
寄生容量は低減することが必要であるが、その中でも
特に動作速度えの寄与の大きいベース・コレクタ間接合
容量を低減するために、多結晶シリコンを用いて、ベー
ス電極を素子領域の外部に引き出し、ベース面積を縮小
する方法がある。
特に動作速度えの寄与の大きいベース・コレクタ間接合
容量を低減するために、多結晶シリコンを用いて、ベー
ス電極を素子領域の外部に引き出し、ベース面積を縮小
する方法がある。
また、多結晶シリコン抵抗および金属配線を厚い分離
酸化膜上に形成して配線容量を低減する方法が一般に採
用される。
酸化膜上に形成して配線容量を低減する方法が一般に採
用される。
一方、ベース抵抗も低減する必要がある。これには、
不活性ベース層を低抵抗化するとともに、可能な限りエ
ミッタ領域に近接させ、また、エミッタ幅を細くしてエ
ミッタ直下の活性ベース層の抵抗を減少させることが考
えられる。
不活性ベース層を低抵抗化するとともに、可能な限りエ
ミッタ領域に近接させ、また、エミッタ幅を細くしてエ
ミッタ直下の活性ベース層の抵抗を減少させることが考
えられる。
また、電流利得帯域幅積は大きくすることが必要であ
る。これは、エミッタ接合およびベース接合を浅接合化
するとともに、コレクタのエピタキシャル層を薄くする
ことが有効である。
る。これは、エミッタ接合およびベース接合を浅接合化
するとともに、コレクタのエピタキシャル層を薄くする
ことが有効である。
これらの事項を実現することを目的として提案された
従来技術として、特開昭63−107167号公報に開示された
製造方法を説明する。
従来技術として、特開昭63−107167号公報に開示された
製造方法を説明する。
第２図（Ａ）ないし第２図（Ｆ）は上記公報に示され
た従来の半導体集積回路装置の製造方法の工程断面図で
あり、まず、第２図（Ａ）に示すように、P-型シリコン
基板201（以下、基板という）上にN+型埋込層202、素子
分離用の分離酸化膜203、N-型エピタキシャル層204、コ
レクタ引き出し領域205を形成した後、基板201上に多結
晶シリコン206を形成し、この上にシリコン窒化膜207a,
207bを形成する。
た従来の半導体集積回路装置の製造方法の工程断面図で
あり、まず、第２図（Ａ）に示すように、P-型シリコン
基板201（以下、基板という）上にN+型埋込層202、素子
分離用の分離酸化膜203、N-型エピタキシャル層204、コ
レクタ引き出し領域205を形成した後、基板201上に多結
晶シリコン206を形成し、この上にシリコン窒化膜207a,
207bを形成する。
次に、シリコン窒化膜207a,207bをマスクとして選択
酸化を行ない、第２図（Ｂ）に示すように、多結晶シリ
コン酸化膜208a,208b,208cを得る。
酸化を行ない、第２図（Ｂ）に示すように、多結晶シリ
コン酸化膜208a,208b,208cを得る。
続いて、多結晶シリコン206a,206b中に硼素をイオン
注入し、第２図（Ｃ）に示すように、エミッタおよびコ
レクタとなる基板201の表面を露出させ、さらにシリコ
ン酸化膜209a,209bを形成する。
注入し、第２図（Ｃ）に示すように、エミッタおよびコ
レクタとなる基板201の表面を露出させ、さらにシリコ
ン酸化膜209a,209bを形成する。
このとき、多結晶シリコン206a,206bから硼素が拡散
し、高濃度不活性ベース210も形成される。
し、高濃度不活性ベース210も形成される。
次に、第２図（Ｄ）に示すように、硼素をイオン注入
して高濃度不活性ベース210に延在する活性ベース211を
形成し、続いてCVD膜212を全面に被着する。
して高濃度不活性ベース210に延在する活性ベース211を
形成し、続いてCVD膜212を全面に被着する。
続いて、反応性イオンエッチングを用いて、第２図
（Ｅ）に示すように、エミッタおよびコレクタ電極取出
部を開口する。
（Ｅ）に示すように、エミッタおよびコレクタ電極取出
部を開口する。
次に、第２図（Ｆ）に示すように、砒素ドープ多結晶
シリコン213を形成し、ここからの拡散によりエミッタ2
15を形成する。
シリコン213を形成し、ここからの拡散によりエミッタ2
15を形成する。
最後にコンタクトホールを開口し、金属電極216a,216
b,216c,216dの形成を行なう。
b,216c,216dの形成を行なう。
以上の方法により、活性ベース211およびエミッタ215
の浅接合化ならびにエミッタ幅の微細化を実現した。
の浅接合化ならびにエミッタ幅の微細化を実現した。
また、ベース・コレクタ間接合容量も大幅に低減する
ことが可能になり、トランジスタの高速動作性能を改善
できた。
ことが可能になり、トランジスタの高速動作性能を改善
できた。
（発明が解決しようとする課題） しかしながら、上記製造方法を用いて得られる半導体
集積回路装置は、以下に述べる問題点を有していた。
集積回路装置は、以下に述べる問題点を有していた。
すなわち上記製造方法では、素子分離が完了した基板
に多結晶シリコン206を形成した後、シリコン窒化膜207
a,207bのパターンをホトリソグラフィ技術を用いて形成
している。
に多結晶シリコン206を形成した後、シリコン窒化膜207
a,207bのパターンをホトリソグラフィ技術を用いて形成
している。
このシリコン窒化膜207a,207bのパターンで分離領域
に対するエミッタ領域の位置が基本的に決定されること
になる。
に対するエミッタ領域の位置が基本的に決定されること
になる。
バイポーラトランジスタの高速性能を向上させるため
に、ベース抵抗は小さい方が好ましく、第２図（Ｆ）で
示したように、エミッタ領域の両側からベースを引き出
す構造がしばしば用いられる。このため、シリコン窒化
膜207a,207bのパターンは分離された領域の中心に対し
て対称になっていることが望ましいが、ホトリソグラフ
ィ技術を用いているため、合わせずれが生じて、極端な
場合、片側のベースの引き出しが不可能となる場合があ
る。
に、ベース抵抗は小さい方が好ましく、第２図（Ｆ）で
示したように、エミッタ領域の両側からベースを引き出
す構造がしばしば用いられる。このため、シリコン窒化
膜207a,207bのパターンは分離された領域の中心に対し
て対称になっていることが望ましいが、ホトリソグラフ
ィ技術を用いているため、合わせずれが生じて、極端な
場合、片側のベースの引き出しが不可能となる場合があ
る。
したがって、このホトリソグラフィ工程によって、バ
イポーラトランジスタの性能が大きく変化する。この結
果、分離領域形成の際、シリコン窒化膜207a,207bのパ
ターン形成のためのマスク合わせ余裕をあらかじめ充分
確保しておく必要があり、素子動作上の必要以上に、ベ
ース・コレクタ接合面積を拡大せざるを得ないという欠
点があった。
イポーラトランジスタの性能が大きく変化する。この結
果、分離領域形成の際、シリコン窒化膜207a,207bのパ
ターン形成のためのマスク合わせ余裕をあらかじめ充分
確保しておく必要があり、素子動作上の必要以上に、ベ
ース・コレクタ接合面積を拡大せざるを得ないという欠
点があった。
さらに、上記製造方法では、素子分離された領域の内
側にホトリソグラフィ技術を用いてさらに微細なパター
ンを形成する必要があるため、素子分離される領域をホ
トリソグラフィ技術の最小寸法まで微細にすることは不
可能であった。
側にホトリソグラフィ技術を用いてさらに微細なパター
ンを形成する必要があるため、素子分離される領域をホ
トリソグラフィ技術の最小寸法まで微細にすることは不
可能であった。
この発明は、前記従来技術が持っていた問題点のう
ち、素子分離された領域の内側にホトリソグラフィ技術
を用いて、さらに微細なパターンを形成することに起因
する素子分離間の寸法をホトリソグラフィ技術の最小寸
法にすることができない点と、バイポーラトランジスタ
の高性能化を妨げている点について解決したバイポーラ
型半導体集積回路装置の製造方法を提供するものであ
る。
ち、素子分離された領域の内側にホトリソグラフィ技術
を用いて、さらに微細なパターンを形成することに起因
する素子分離間の寸法をホトリソグラフィ技術の最小寸
法にすることができない点と、バイポーラトランジスタ
の高性能化を妨げている点について解決したバイポーラ
型半導体集積回路装置の製造方法を提供するものであ
る。
（課題を解決するための手段） この発明は前記課題を解決するために、バイポーラ型
半導体集積回路装置の製造方法において、半導体基板上
に素子形成領域および分離領域を形成する工程と、半導
体基板の表面に絶縁膜を形成する工程と、素子形成領域
周辺部に位置する分離領域上に第１の多結晶シリコン膜
を形成する工程と、第１の多結晶シリコン膜から素子形
成領域上へと延在し、素子形成領域上では開孔部を有す
る第２の多結晶シリコン膜を選択的に形成する工程と、
第２の多結晶シリコン膜をマスクとして絶縁膜を除去
し、半導体基板を露出させる工程と、露出した半導体基
板と第２のポリシリコン膜を電気的に接続し、引き出し
電極とする工程とを有することを特徴とするものであ
る。
半導体集積回路装置の製造方法において、半導体基板上
に素子形成領域および分離領域を形成する工程と、半導
体基板の表面に絶縁膜を形成する工程と、素子形成領域
周辺部に位置する分離領域上に第１の多結晶シリコン膜
を形成する工程と、第１の多結晶シリコン膜から素子形
成領域上へと延在し、素子形成領域上では開孔部を有す
る第２の多結晶シリコン膜を選択的に形成する工程と、
第２の多結晶シリコン膜をマスクとして絶縁膜を除去
し、半導体基板を露出させる工程と、露出した半導体基
板と第２のポリシリコン膜を電気的に接続し、引き出し
電極とする工程とを有することを特徴とするものであ
る。
（作 用） この発明によれば、バイポーラ型半導体集積回路装置
の製造方法において、以上のような工程を導入したの
で、分離溝上に絶縁膜を介して第１多結晶シリコンおよ
び第２多結晶シリコンの形成後ベース・エミッタとなる
領域とコレクタ引き出し領域に第２多結晶シリコンをマ
スクとして等方的にエッチングして、開口させ、その開
口した部分に多結晶シリコンを充填して半導体基板と第
２多結晶シリコンを連結して、引き出し電極を形成し、
したがって、前記問題点を除去できる。
の製造方法において、以上のような工程を導入したの
で、分離溝上に絶縁膜を介して第１多結晶シリコンおよ
び第２多結晶シリコンの形成後ベース・エミッタとなる
領域とコレクタ引き出し領域に第２多結晶シリコンをマ
スクとして等方的にエッチングして、開口させ、その開
口した部分に多結晶シリコンを充填して半導体基板と第
２多結晶シリコンを連結して、引き出し電極を形成し、
したがって、前記問題点を除去できる。
（実施例） 以下、この発明のバイポーラ型半導体集積回路装置の
製造方法の実施例を図面を参照して詳細に説明する。第
１図（Ａ）〜第１図（Ｑ）はその一実施例を説明するた
めの工程断面図である。
製造方法の実施例を図面を参照して詳細に説明する。第
１図（Ａ）〜第１図（Ｑ）はその一実施例を説明するた
めの工程断面図である。
第１図（Ａ）はＰ型基板101の１主面にN+型埋込層領
域102を形成し、その上にN-型エピタキシャル層103を形
成したところを示す。
域102を形成し、その上にN-型エピタキシャル層103を形
成したところを示す。
続いて、第１図（Ｂ）に示すように、ホトリソグラフ
ィ技術を用いて、将来素子領域を形成する領域上にレジ
ストのパターン104a,104bを形成する。このとき、高速
の性能を必要とするトランジスタには、ホトリソグラフ
ィ技術の最小寸法で、レジストのパターン104a,104bを
形成することが可能である。
ィ技術を用いて、将来素子領域を形成する領域上にレジ
ストのパターン104a,104bを形成する。このとき、高速
の性能を必要とするトランジスタには、ホトリソグラフ
ィ技術の最小寸法で、レジストのパターン104a,104bを
形成することが可能である。
次に、第１図（Ｃ）に示うように、このレジストのパ
ターン104a,104bをエッチングのマスクとして用いて、N
-型エピタキシャル層103、N+型埋込層領域102、Ｐ型基
板101の異方性エッチングを行なうことにより、素子の
絶縁分離のための分離溝Ａを形成する。
ターン104a,104bをエッチングのマスクとして用いて、N
-型エピタキシャル層103、N+型埋込層領域102、Ｐ型基
板101の異方性エッチングを行なうことにより、素子の
絶縁分離のための分離溝Ａを形成する。
このとき、N+型埋込層領域102が存在する部分のエッ
チングはN+型埋込層領域102より下部に存在するＰ型基
板101までエッチングしないようにする。エッチングを
行なった後、レジスト104a,104bを除去する。
チングはN+型埋込層領域102より下部に存在するＰ型基
板101までエッチングしないようにする。エッチングを
行なった後、レジスト104a,104bを除去する。
次に、第１図（Ｄ）に示すように、500Å以下のシリ
コン窒化膜105を絶縁膜として全面に形成する。
コン窒化膜105を絶縁膜として全面に形成する。
続いて、第１図（Ｅ）に示すように、異方性エッチン
グを用いてシリコン窒化膜105をエッチングして、側壁
部のみにシリコン窒化膜105a,105b,105c,105dを残留さ
せる。
グを用いてシリコン窒化膜105をエッチングして、側壁
部のみにシリコン窒化膜105a,105b,105c,105dを残留さ
せる。
次に、第１図（Ｆ）に示すようにCVD（化学的気相成
長）を用いて、全面に3000Å程度のシリコン酸化膜106
を形成する。
長）を用いて、全面に3000Å程度のシリコン酸化膜106
を形成する。
次に、第１図（Ｇ）に示すように、レジスト107を用
いて段差部を埋め込み、平坦化を行なう。
いて段差部を埋め込み、平坦化を行なう。
次に、このレジスト107とシリコン酸化膜106の等速エ
ッチングを行なうことにより、第１図（Ｈ）に示すよう
に、将来エミッタ・ベースとなる領域108とコレクタ引
き出し領域109となる部分のN-型エピタキシャル層103を
露出する。
ッチングを行なうことにより、第１図（Ｈ）に示すよう
に、将来エミッタ・ベースとなる領域108とコレクタ引
き出し領域109となる部分のN-型エピタキシャル層103を
露出する。
次に、第１図（Ｉ）に示すように、熱酸化を行なっ
て、エミッタ・ベースとなる領域108とコレクタ引き出
し領域109のN-型エピタキシャル層103に200〜500Å程度
のシリコン酸化膜110a,110bを形成する。
て、エミッタ・ベースとなる領域108とコレクタ引き出
し領域109のN-型エピタキシャル層103に200〜500Å程度
のシリコン酸化膜110a,110bを形成する。
次に、CVD法を用いて多結晶シリコン111を形成する。
次に、この多結晶シリコン111にイオン注入技術を用
いて、硼素を40KeV程度の加速エネルギでドーズ量1013
〜1014cm-2を打ち込む。
いて、硼素を40KeV程度の加速エネルギでドーズ量1013
〜1014cm-2を打ち込む。
続いて、レジストを用いて、段差部の平坦化を行なっ
た後、このレジストと多結晶シリコン111の等速エッチ
ングを行ない、エミッタ・ベースとなる領域108とコレ
クタ引き出し領域109となる部分のシリコン酸化膜110a,
110bを第１図（Ｊ）に示すように、露出させる。
た後、このレジストと多結晶シリコン111の等速エッチ
ングを行ない、エミッタ・ベースとなる領域108とコレ
クタ引き出し領域109となる部分のシリコン酸化膜110a,
110bを第１図（Ｊ）に示すように、露出させる。
次に、第１図（Ｋ）に示すように、選択多結晶シリコ
ン成長（例えば圧力25torr,H2＝80/M,HCl＝0.7/M,S
iH2Cl2＝0.33/M）を行なって、エミッタ・ベースとな
る領域108とコレクタ引き出し領域109の上を片側1000〜
2000Å程度選択多結晶シリコン112a,112b,112cで覆うよ
うにする。
ン成長（例えば圧力25torr,H2＝80/M,HCl＝0.7/M,S
iH2Cl2＝0.33/M）を行なって、エミッタ・ベースとな
る領域108とコレクタ引き出し領域109の上を片側1000〜
2000Å程度選択多結晶シリコン112a,112b,112cで覆うよ
うにする。
このとき、多結晶シリコン111中にドープされた硼素
が選択的に成長させた選択多結晶シリコン112a,112b,11
2c中にもドーピングされる。
が選択的に成長させた選択多結晶シリコン112a,112b,11
2c中にもドーピングされる。
続いて、第１図（Ｌ）に示すように、コレクタ引き出
し領域109の上をレジストで保護して、緩衝弗酸液を用
いて、エミッタ・ベースとなる領域108のシリコン酸化
膜110aを除去して、P-型エピタキシャル層103を露出さ
せる。
し領域109の上をレジストで保護して、緩衝弗酸液を用
いて、エミッタ・ベースとなる領域108のシリコン酸化
膜110aを除去して、P-型エピタキシャル層103を露出さ
せる。
引き続き、第１図（Ｍ）に示すように、CVD法を用い
て、多結晶シリコン113を形成して、シリコン酸化膜110
aを除去した後の空間を埋めて、選択的に成長させた選
択多結晶シリコン112a,112b,112cとN-型エピタキシャル
層103を接続する。
て、多結晶シリコン113を形成して、シリコン酸化膜110
aを除去した後の空間を埋めて、選択的に成長させた選
択多結晶シリコン112a,112b,112cとN-型エピタキシャル
層103を接続する。
次に凹部にレジストを埋め込んだ後、イオン注入法を
用いて、20〜40KeVの加速エネルギでドーズ量1015〜10
16cm2の硼素を多結晶シリコン113中に打ち込む。
用いて、20〜40KeVの加速エネルギでドーズ量1015〜10
16cm2の硼素を多結晶シリコン113中に打ち込む。
次に凹部のレジストを除去した後、800〜900℃で熱酸
化を行なって、凹部の底部に形成された多結晶シリコン
113を第１図（Ｎ）に示すように、シリコン酸化膜114と
する。
化を行なって、凹部の底部に形成された多結晶シリコン
113を第１図（Ｎ）に示すように、シリコン酸化膜114と
する。
このとき、高濃度に硼素をドープした多結晶シリコン
領域は底部の多結晶シリコン領域に比べて酸化速度が速
く、２〜３倍の膜厚のシリコン酸化膜114が形成される
ことになる。
領域は底部の多結晶シリコン領域に比べて酸化速度が速
く、２〜３倍の膜厚のシリコン酸化膜114が形成される
ことになる。
次に、第１図（Ｏ）に示すように、シリコン酸化膜11
4の異方性エッチングを行なって、P-型エピタキシャル
層103を露出させる。このとき、多結晶シリコン113上の
シリコン酸化膜114は膜厚の差のため、残留する。
4の異方性エッチングを行なって、P-型エピタキシャル
層103を露出させる。このとき、多結晶シリコン113上の
シリコン酸化膜114は膜厚の差のため、残留する。
続いて、N-型エピタキシャル層103を薄く酸化して50
〜100Å程度のシリコン酸化膜（図示せず）を形成した
のち、レジストパターンを用い、ベース領域のみ選択的
にイオン注入法で硼素を打ち込み（加速エネルギは10〜
30KeV,ドーズ量は1013cm-2程度）、レジストを除去す
る。
〜100Å程度のシリコン酸化膜（図示せず）を形成した
のち、レジストパターンを用い、ベース領域のみ選択的
にイオン注入法で硼素を打ち込み（加速エネルギは10〜
30KeV,ドーズ量は1013cm-2程度）、レジストを除去す
る。
次に、アニールを行なって内部ベース領域116と選択
多結晶シリコン112a,112bからの硼素の拡散によって形
成される外部ベース領域115a,115bを内部ベース領域116
と接続する。
多結晶シリコン112a,112bからの硼素の拡散によって形
成される外部ベース領域115a,115bを内部ベース領域116
と接続する。
次に、第１図（Ｐ）に示すように、N-型エピタキシャ
ル層103上の薄いシリコン酸化膜（図示せず）を除去し
た後、多結晶シリコンを形成し、イオン注入法を用いて
砒素をこの多結晶シリコンに注入し（加速エネルギは40
KeV程度、ドーズ量は1016cm-2程度）、エミッタ多結晶
シリコン電極117a,コレクタ多結晶シリコン電極117bを
形成する。
ル層103上の薄いシリコン酸化膜（図示せず）を除去し
た後、多結晶シリコンを形成し、イオン注入法を用いて
砒素をこの多結晶シリコンに注入し（加速エネルギは40
KeV程度、ドーズ量は1016cm-2程度）、エミッタ多結晶
シリコン電極117a,コレクタ多結晶シリコン電極117bを
形成する。
砒素をドーピングした多結晶シリコン117a,117bをシ
リコン酸化膜118で覆った後、アニールを行なって、多
結晶シリコン117a,117bからの砒素の拡散によりエミッ
タ領域119を形成する。
リコン酸化膜118で覆った後、アニールを行なって、多
結晶シリコン117a,117bからの砒素の拡散によりエミッ
タ領域119を形成する。
このとき、コレクタ引き出し部120にも砒素が拡散さ
れてコレクタ抵抗を引き下げる。
れてコレクタ抵抗を引き下げる。
この後に、第１図（Ｑ）に示すように、エミッタ，ベ
ース，コレクタのコンタクトホールを開孔し、さらに金
属電極121a,121b,121cを形成する。
ース，コレクタのコンタクトホールを開孔し、さらに金
属電極121a,121b,121cを形成する。
（発明の効果） 以上詳細に説明したように、この発明によれば、半導
体基板上のエピタキシャル層を異方性エッチングして分
離を形成し、この分離溝に絶縁膜を介して第１の多結晶
シリコンを形成した後、これを種として第２の多結晶シ
リコンをエミッタ・ベースとなる領域とコレクタ引き出
し領域に開口して、その部分の絶縁膜を等方的エッチン
グで除去するようにしたので、従来のそれと較べて素子
分離とベース・エミッタ領域形成をマスク分わせするこ
となく、セルフアラインで行なうことが可能となるた
め、工程の縮小が可能となるとともに、ホトリソグラフ
ィ技術で得られる最小寸法を用いてベース領域を形成す
ることが可能となり、ベース・コレクタ接合面積の大幅
な縮小化が実現できる。
体基板上のエピタキシャル層を異方性エッチングして分
離を形成し、この分離溝に絶縁膜を介して第１の多結晶
シリコンを形成した後、これを種として第２の多結晶シ
リコンをエミッタ・ベースとなる領域とコレクタ引き出
し領域に開口して、その部分の絶縁膜を等方的エッチン
グで除去するようにしたので、従来のそれと較べて素子
分離とベース・エミッタ領域形成をマスク分わせするこ
となく、セルフアラインで行なうことが可能となるた
め、工程の縮小が可能となるとともに、ホトリソグラフ
ィ技術で得られる最小寸法を用いてベース領域を形成す
ることが可能となり、ベース・コレクタ接合面積の大幅
な縮小化が実現できる。
また、ベース・コレクタ接合面積のベース・コレクタ
間寄生容量CTCの削減となりトランジスタの動作速度を
大幅に向上させることが可能となる。
間寄生容量CTCの削減となりトランジスタの動作速度を
大幅に向上させることが可能となる。
第１図（Ａ）ないし第１図（Ｑ）はこの発明のバイポー
ラ型半導体集積回路装置の製造方法の一実施例を説明す
るための工程断面図、第２図（Ａ）ないし第２図（Ｆ）
は従来の半導体集積回路装置の製造方法を説明するため
の工程断面図である。 101……Ｐ型基板、102……N+型埋込層領域、103……N-
型エピタキシャル層、105a〜105d……シリコン窒化膜、
106,110a,110b,114,118……シリコン酸化膜、111,113,1
17a,117b……多結晶シリコン、112a〜112c……選択多結
晶シリコン、115a,115b……外部ベース、116……内部ベ
ース領域、119……エミッタ領域、120……コレクタ引き
出し部、121a〜121c……金属電極、Ａ……分離溝。
ラ型半導体集積回路装置の製造方法の一実施例を説明す
るための工程断面図、第２図（Ａ）ないし第２図（Ｆ）
は従来の半導体集積回路装置の製造方法を説明するため
の工程断面図である。 101……Ｐ型基板、102……N+型埋込層領域、103……N-
型エピタキシャル層、105a〜105d……シリコン窒化膜、
106,110a,110b,114,118……シリコン酸化膜、111,113,1
17a,117b……多結晶シリコン、112a〜112c……選択多結
晶シリコン、115a,115b……外部ベース、116……内部ベ
ース領域、119……エミッタ領域、120……コレクタ引き
出し部、121a〜121c……金属電極、Ａ……分離溝。
Claims (1)
- 【請求項１】半導体基板上に素子形成領域および分離領
域を形成する工程と、 前記半導体基板の表面に絶縁膜を形成する工程と、 前記素子形成領域周辺部に位置する分離領域上に第１の
多結晶シリコン膜を形成する工程と、 前記第１の多結晶シリコン膜から前記素子形成領域上へ
と延在し、前記素子形成領域上では開孔部を有する第２
の多結晶シリコン膜を選択的に形成する工程と、 前記第２の多結晶シリコン膜をマスクとして前記絶縁膜
を除去し、前記半導体基板を露出させる工程と、 前記露出した半導体基板と前記第２のポリシリコン膜を
電気的に接続し、引き出し電極とする工程と を有することを特徴とするバイポーラ型半導体集積回路
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004450A JP3011729B2 (ja) | 1990-01-16 | 1990-01-16 | バイポーラ型半導体集積回路装置の製造方法 |
| US07/641,737 US5187108A (en) | 1990-01-16 | 1991-01-14 | Method of manufacturing a bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004450A JP3011729B2 (ja) | 1990-01-16 | 1990-01-16 | バイポーラ型半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03211736A JPH03211736A (ja) | 1991-09-17 |
| JP3011729B2 true JP3011729B2 (ja) | 2000-02-21 |
Family
ID=11584511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004450A Expired - Fee Related JP3011729B2 (ja) | 1990-01-16 | 1990-01-16 | バイポーラ型半導体集積回路装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5187108A (ja) |
| JP (1) | JP3011729B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2296377A (en) * | 1994-12-20 | 1996-06-26 | Korea Electronics Telecomm | Pillar bipolar transistors |
| SE516338C2 (sv) | 1999-05-31 | 2001-12-17 | Ericsson Telefon Ab L M | RF-effekttransistor med kollektor upp |
| CN1729581A (zh) * | 2002-12-20 | 2006-02-01 | 克里公司 | 形成包括自对准接触层的半导体台结构的方法和相关的器件 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4140558A (en) * | 1978-03-02 | 1979-02-20 | Bell Telephone Laboratories, Incorporated | Isolation of integrated circuits utilizing selective etching and diffusion |
| US4333227A (en) * | 1979-11-29 | 1982-06-08 | International Business Machines Corporation | Process for fabricating a self-aligned micrometer bipolar transistor device |
| JPS61164262A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 半導体装置 |
| US4693782A (en) * | 1985-09-06 | 1987-09-15 | Matsushita Electric Industrial Co., Ltd. | Fabrication method of semiconductor device |
| US4887145A (en) * | 1985-12-04 | 1989-12-12 | Hitachi, Ltd. | Semiconductor device in which electrodes are formed in a self-aligned manner |
| JPS62290173A (ja) * | 1986-06-09 | 1987-12-17 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPS63107167A (ja) * | 1986-10-24 | 1988-05-12 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPS63261746A (ja) * | 1987-04-20 | 1988-10-28 | Oki Electric Ind Co Ltd | バイポ−ラ型半導体集積回路装置の製造方法 |
| US4851362A (en) * | 1987-08-25 | 1989-07-25 | Oki Electric Industry Co., Ltd. | Method for manufacturing a semiconductor device |
| JPS6473766A (en) * | 1987-09-16 | 1989-03-20 | Oki Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit |
| US4946798A (en) * | 1988-02-09 | 1990-08-07 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit fabrication method |
| JPH0744186B2 (ja) * | 1989-03-13 | 1995-05-15 | 株式会社東芝 | 半導体装置の製造方法 |
-
1990
- 1990-01-16 JP JP2004450A patent/JP3011729B2/ja not_active Expired - Fee Related
-
1991
- 1991-01-14 US US07/641,737 patent/US5187108A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5187108A (en) | 1993-02-16 |
| JPH03211736A (ja) | 1991-09-17 |
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|---|---|---|---|
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