JP3062028B2

JP3062028B2 - 半導体装置の製造方法

Info

Publication number: JP3062028B2
Application number: JP7031349A
Authority: JP
Inventors: 清隆今井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-01-27
Filing date: 1995-01-27
Publication date: 2000-07-10
Anticipated expiration: 2015-07-10
Also published as: JPH08204044A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
ｎｐｎバイポーラトランジスタ及びｐｎｐバイポーラト
ランジスタと、ｎ型ゲート電極を有するｎＭＯＳ及びｐ
型ゲート電極を有するｐＭＯＳを同一基板上に有するＢ
ｉ−ＣＭＯＳの構造及びその製造方法に関する。

【０００２】

【従来の技術】同一基板上にＭＯＳ及びバイポーラトラ
ンジスタを形成してなるＢｉ−ＣＭＯＳは、１チップ上
にシステムを構築できるデバイスとして注目を集めてい
る。近年、アナログ・ディジタル混在のＬＳＩの要求が
高まっており、高性能なｎｐｎ及びｐｎｐバイポーラト
ランジスタとＣＭＯＳを低コストで形成する必要があ
る。ここで、ｎｐｎトランジスタはエミッタがｎ型、ベ
ースがｐ型、コレクタがｎ型の不純物領域から形成され
ており、ｐｎｐトランジスタはエミッタがｐ型、ベース
がｎ型、コレクタがｐ型の不純物領域から形成されてい
る。

【０００３】高速動作が可能なバイポーラトランジスタ
としては、好ましくは、ベース領域とエミッタ領域を多
結晶シリコン電極で引き出した自己整合型トランジスタ
構造が用いられている。

【０００４】図９に、従来の一般的な自己整合型ｎｐｎ
トランジスタを説明する断面図を、図１０に自己整合型
ｐｎｐバイポーラトランジスタを説明する断面図をそれ
ぞれ示す。

【０００５】図９を参照して、ｎｐｎトランジスタの場
合、ベース電極はｐ型の多結晶シリコン層１０８から成
り、エミッタ電極はｎ型の多結晶シリコン層１１５から
成る。

【０００６】一方、図１０を参照して、ｐｎｐトランジ
スタの場合、ベース電極はｎ型の多結晶シリコン層１０
８ａから成り、エミッタ電極はｐ型の多結晶シリコン層
１５ａから成る。

【０００７】このように、同じ構造のトランジスタで
は、多結晶シリコン層の導電型がｎｐｎトランジスタと
ｐｎｐトランジスタで２層とも逆になっている。

【０００８】このようなｎｐｎトランジスタとｐｎｐト
ランジスタを同一基板上に形成した場合、４種類もの多
結晶シリコン層を形成することが必要とされ、このため
工程数の増大及び製造工程の複雑化をもたらす。

【０００９】このような問題を解決する方法として、例
えば特開平４−２２５２７２号公報には、多結晶シリコ
ン膜によるベース電極を外周に持ち、その内部にエミッ
タ領域を形成した第１のバイポーラトランジスタと、多
結晶シリコン膜と同時に形成した同一導電型の多結晶シ
リコン膜によるエミッタ電極を外周に持ち、その内部に
ベースコンタクト領域を形成した第２のバイポーラトラ
ンジスタを同一基板上に形成してなり、第１、第２のト
ランジスタの一方をｎｐｎトランジスタ、他方をｐｎｐ
トランジスタとした半導体装置及びその製造方法が提案
され、ｎｐｎトランジスタと同時にｐｎｐトランジスタ
を同一基板上に形成したバイポーラＬＳＩを簡易な工程
で製造する方法が提案されている。この従来例について
図１１を用いて説明する。

【００１０】図１１を参照して、ｎｐｎトランジスタに
おいてベース電極に用いられている多結晶シリコン層１
０８はｐ型であり、エミッタ電極に用いられている多結
晶シリコン層１１５はｎ型である。このｎｐｎトランジ
スタと同一基板上に形成されたｐｎｐトランジスタは、
ｐ型の多結晶シリコン１０８をエミッタ電極として用
い、またｎ型の多結晶シリコン１１５をベース電極とし
て用いている。この結果、ｎｐｎトランジスタはエミッ
タ領域１１８の周りに外部ベース領域１１６が存在する
外周ベース型トランジスタ（この構造は図９に示した一
般的な自己整合型トランジスタ構造である）となるのに
対し、ｐｎｐトランジスタはｎ型の外部ベース領域１１
９の周りにｐ型のエミッタ領域１１７が存在する外周エ
ミッタ型トランジスタとなる。

【００１１】この構造では、従来４種類の多結晶シリコ
ン電極が必要であるのに対して、半分の２種類の多結晶
シリコン電極に低減できる。上記の構造は、ベース電極
とエミッタ電極を入れ替えて、外周エミッタ型ｎｐｎト
ランジスタと外周ベース型ｐｎｐトランジスタの組み合
わせも可能である。

【００１２】次に前記従来例の製造方法について、図１
２及び図１３を用いて説明する。図１２及び図１３は、
従来の半導体装置の製造方法を工程順に示した図であ
る。

【００１３】図１２（ａ）に示すように、ｐ型のシリコ
ン基板１０１を用い、まずその表面のｐｎｐトランジス
タ形成予定領域にｐ型シリコン基板１０１とｐ型コレク
タを電気的に分離するためのｎ型拡散層１０３と、コレ
クタとなるｐ型埋込層１０４と、ｎｐｎトランジスタ形
成領域にｎ型埋込層１０２を形成する。

【００１４】次に、エピタキシャル層１０５（一般にｎ
ｐｎのコレクタ領域となる）を成長させ、素子分離用の
二酸化シリコン膜１０６、１０７を形成し、ｎｐｎトラ
ンジスタのｎ型コレクタ引き出し領域１０２ａと、ｐｎ
ｐトランジスタのｎ型コレクタ引き出し領域１０４ａを
形成する。

【００１５】ここまでの工程は、一般に行われているア
イソプレーナ型のｐｎｐトランジスタとｎｐｎトランジ
スタの製作工程を組み合わせたものである。なお、前記
特開平４−２２５２７２号公報には示されていないが、
一般には図１２（ａ）に示すように、ｐｎｐ形成領域に
はｐ型の不純物注入によってｐ型コレクタ領域１０５ａ
が必要である。そして、ここまで（コレクタ形成）に、
少なくとも５つのマスクが必要である。

【００１６】次に、図１２（ｂ）に示すように、第１の
多結晶シリコン層１０８を被着し、それぞれのベース形
成領域上の第１の多結晶シリコン層１０８中に選択的に
ベース形成用不純物を適量イオン注入し、熱処理を行っ
てｎ型ベース層１１０（ｐｎｐ）とｐ型ベース層１０９
（ｎｐｎ）を形成する。なお、イオン注入のマスクとし
てはフォトレジストパターンを用い、ｐｎｐにはリン
（Ｐ）を、ｎｐｎにはボロン（Ｂ）を注入する。このた
め２つのマスクが必要とされる。

【００１７】次に、ボロンを第１の多結晶シリコン層１
０８中に大量にイオン注入したあと、ｐｎｐトランジス
タのエミッタ電極及びｎｐｎトランジスタのベース電極
として用いる以外の第１の多結晶シリコン層１０８をフ
ォトエッチング技術により除去する（１マスク）。

【００１８】次に、図１２（ｃ）に示すように、二酸化
シリコン膜１１１を被着し、フォトエッチング技術によ
り、ベースコンタクト形成領域１１２（ｐｎｐ）及びエ
ミッタ形成領域１１３（ｎｐｎ）の二酸化シリコン膜１
１１とその下の第１の多晶シリコン膜１０８を除去する
（１マスク）。

【００１９】次に、図１３（ｄ）に示すように、再度二
酸化シリコン膜１１４を被着し、異方性エッチングを行
ってベースコンタクト形成領域（ｐｎｐ）及びエミッタ
形成領域１１３（ｎｐｎ）の側壁だけに二酸化シリコン
膜１１４を残す。

【００２０】次に、第２の多結晶シリコン層１１５を被
着し、ヒ素（Ａｓ）を多量にイオン注入して熱処理を行
い、ｐｎｐのベースコンタクト領域１１２内にｎ型外部
ベース領域１１９と、ｎｐｎのエミッタコンタクト領域
１１３内にｎ型エミッタ領域１１８を形成する。この熱
処理工程で、第１の多結晶シリコン層１０８中にイオン
注入しておいたボロンも同時に拡散し、ｐ型エミッタ領
域１１７（ｐｎｐ）とｐ型外部ベース領域１１６（ｎｐ
ｎ）が形成できる。

【００２１】次に、図１３（ｅ）に示すように、第２の
多結晶シリコン層１１５の不要領域を除去してｎ型エミ
ッタ電極（ｎｐｎ）及びｎ型ベース電極（ｐｎｐ）を形
成する（１マスク）。

【００２２】さらに、それぞれのコンタクトを開口して
配線を接続すると、外周ベース型ｎｐｎトランジスタと
外周エミッタ型ｐｎｐトランジスタが完成する。

【００２３】

【発明が解決しようとする課題】前記従来例では、確か
に工程を大幅に簡略化できるが、それでも前記従来例を
ＢｉＣＭＯＳに適用した場合にはマスク数の多さが問題
となる。

【００２４】前述の通り、コレクタ形成までのマスク数
は、ｐｎｐ領域のｎ型拡散層１０３とコレクタとなるｐ
型埋込層１０４、ｎｐｎトランジスタのｎ型埋込層１０
２と、ｎｐｎトランジスタのｎ型コレクタ引き出し領域
１０２ａとｐｎｐトランジスタのｎ型コレクタ引き出し
領域１０４ａをそれぞれ形成するため少なくとも５つ必
要である。

【００２５】そして、コレクタ領域形成後、ｎｐｎ及び
ｐｎｐトランジスタ形成のためにさらに少なくとも５つ
のマスクが必要である。

【００２６】この結果、単純にＭＯＳ形成プロセスと併
せると、ＭＯＳ形成のためのマスク＋１０マスクが必要
となる。

【００２７】マスク数削減のため、ＭＯＳトランジスタ
のゲート電極を形成するための多結晶シリコン層を前記
従来例の第１の多結晶シリコン層１０８と共用化する場
合でも、第１の多結晶シリコン層１０８の成長前にＭＯ
Ｓのゲート酸化膜を形成し、バイポーラ形成領域のゲー
ト酸化膜を取り除くためのマスクが必要となり、マスク
数は低減しない。

【００２８】さらに、この方法ではゲート酸化膜にレジ
ストが直接触れるため、レジストの含まれる不純物や、
レジスト除去時の剥離液に含まれる不純物の酸化膜に及
ぼす影響、例えば耐圧の低下や閾値電圧の変動等の問題
が生じる。

【００２９】前記従来例の第２の多結晶シリコン層１１
５をゲート電極用多結晶シリコン層と共用化した場合に
も同様の問題が生じる。

【００３０】また、近年ＭＯＳトランジスタの微細化に
伴い、ｐＭＯＳトランジスタのゲート電極をｐ型化し、
ｎＭＯＳのゲート電極をｎ型化したｐ／ｎゲート構造が
一般的に用いられている。そこで、ｐ型化した第１の多
結晶シリコンをｐＭＯＳのゲート電極に用いようとする
とボロンがゲート酸化膜を突き抜けることによりチャネ
ル領域の濃度が変動してしまう現象が生じる。この現象
は温度が高いほど生じやすく、エミッタ形成時の高温の
熱処理によってボロンの突き抜けが大量に起こってしま
う。この結果ｐＭＯＳの閾値変動が生じる。

【００３１】また、前記従来例では、外周エミッタｐｎ
ｐトランジスタのエミッタ領域が、素子分離用の二酸化
シリコン層１０６、１０７に接しているという構造的な
問題点がある。

【００３２】素子分離用の二酸化シリコン層１０６、１
０７のエッジの部分ではベース領域１１０の幅が局所的
に薄くなり、エミッタ−コレクタ間の耐圧が低下するこ
とが一般的に知られている。これは、素子分離用二酸化
シリコン層１０６、１０７のエッジの部分にはストレス
による欠陥が入り易く、高濃度の不純物領域がエッジ部
分に接していると他の領域よりも拡散が速いためであ
る。

【００３３】従って、本発明は上記問題点を解消し、マ
スク数の大幅な削減を可能とする、高性能自己整合型ｎ
ｐｎ、ｐｎｐトランジスタを備えたＢｉＣＭＯＳ型半導
体装置及びその製造方法を提供することを目的とする。

【００３４】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、一の半導体基板上にＣＭＯＳトランジ
スタと、バイポーラトランジスタと、が選択的に設けら
れ、前記ＣＭＯＳトランジスタのゲート電極に用いられ
る多結晶シリコン層からなるベース電極を外周に持ち、
その内部にエミッタ領域を形成してなる第１導電型バイ
ポーラトランジスタと、前記ゲート電極に用いられる多
結晶シリコン層からなるエミッタ電極を外周に持ち、そ
の内部にベースコンタクト領域を形成してなる第２導電
型バイポーラトランジスタと、を備えてなる半導体装置
の製造方法であって、前記第１導電型及び第２導電型バ
イポーラトランジスタと前記ＣＭＯＳトランジスタのそ
れぞれの素子領域を形成した後に各素子領域の半導体表
面にゲート酸化膜を形成する工程と、前記ゲート酸化膜
上に多結晶シリコン層を堆積した後絶縁膜を形成する工
程と、前記絶縁膜及び多結晶シリコン層を選択的に除去
して前記第１導電型バイポーラトランジスタ素子形成領
域中央部に位置するエミッタ開口部及び前記第２導電型
バイポーラトランジスタ素子形成領域中央部に位置する
ベース開口部を形成する工程と、前記エミッタ開口部、
前記ベース開口部、及びそれぞれの開口部の周囲の前記
ゲート酸化膜を前記開口部に対し自己整合的にエッチン
グして前記開口部周辺の前記多結晶シリコン層と前記半
導体基板との間にリング状のスリットを形成した後に、
前記リング状のスリットに不純物を含む多結晶シリコン
層を埋め込む工程と、前記スリット内部の不純物を拡散
させた後にＣＭＯＳのうちＰＭＯＳゲート電極への不純
物拡散を行う工程と、を少なくとも含むことを特徴とす
る半導体装置の製造方法を提供する。

【００３５】また、本発明は、（ａ）半導体基板表面に
選択的に設けられた素子分離領域でそれぞれ区画され、
表面にｎ型半導体層を有するｎｐｎバイポーラトランジ
スタ素子形成領域、表面にｐ型半導体層を有するｐｎｐ
バイポーラトランジスタ素子形成領域、表面にｐ型半導
体層を有するｎＭＯＳ形成領域、表面にｎ型半導体層を
有するｐＭＯＳ形成領域を形成する工程と、（ｂ）前記ｐｎｐバイポーラトランジスタ素子形成領域
表面に選択的にｎ型ベース領域を形成する工程と、（ｃ）前記各素子形成領域の半導体表面にゲート酸化膜
を形成する工程と、（ｄ）前記ゲート酸化膜上に第１のノンドープ多結晶シ
リコン層を堆積した後第１の絶縁膜を形成する工程と、（ｅ）前記第１の絶縁膜及び第１の多結晶シリコン層を
選択的に除去して前記ｎｐｎバイポーラトランジスタ素
子形成領域中央部に位置するエミッタ開口部及び前記ｐ
ｎｐバイポーラトランジスタ素子形成領域中央部に位置
するベース開口部を形成する工程と、（ｆ）前記エミッタ、ベース開口部、及びその周囲の前
記ゲート酸化膜を開口部に対し自己整合的にエッチング
することにより開口部周辺の前記第１の多結晶シリコン
層と半導体基板の間にドーナツ状の隙間を形成する工程
と、（ｇ）ｐ型の不純物を含む第２の多結晶シリコンを堆積
し、前記ドーナツ状の隙間に前記第２の多結晶シリコン
層を埋め込む工程と、（ｈ）前記ドーナツ状の隙間に埋め込まれた以外の前記
第２の多結晶シリコン層を等方性エッチングにて除去す
る工程と、（ｉ）前記エミッタ開口内の前記ｎｐｎバイポーラトラ
ンジスタ素子形成領域の表面に選択的にｐ型ベース領域
を形成する工程と、（ｊ）第２の絶縁膜を堆積した後、異方性のドライエッ
チングを行って前記エミッタ開口及び前記ベース開口の
側壁にサイドウォールを形成する工程と、（ｋ）ｎ型の不純物を含む第３の多結晶シリコン層を堆
積した後に第３の絶縁膜を堆積する工程と、（ｌ）前記第３の絶縁膜及び第３の多結晶シリコンを選
択的にエッチングして、前記エミッタ開口を覆うように
前記ｎｐｎバイポーラトランジスタのｎ型エミッタ電
極、及び、前記ベース開口を覆うように前記ｐｎｐバイ
ポーラトランジスタのｎ型ベース電極をそれぞれ形成す
る工程と、（ｍ）前記ｎ型エミッタ電極及び前記ｎ型ベース電極の
形成と同時に前記第１の絶縁膜をエッチングして前記第
１の多結晶シリコン層を露出させる工程と、（ｎ）前記第１の多結晶シリコンを選択的にエッチング
して、ｎＭＯＳのゲート電極、ｐＭＯＳのゲート電極、
前記ｎｐｎバイポーラトランジスタのベース電極、及び
前記ｐｎｐバイポーラトランジスタのエミッタ電極を同
時に形成する工程と、（ｏ）熱処理を行って、前記隙間に残余した前記ｐ型不
純物を含む第２の多結晶シリコン層からの不純物拡散に
より前記ｎｐｎバイポーラトランジスタ素子形成領域の
表面にｐ型外部ベース領域を形成し、同時に、前記ｐｎ
ｐバイポーラトランジスタ素子形成領域の表面のｎ型ベ
ース領域内部にｐ型エミッタ領域を形成し、前記ｎｐｎ
バイポーラトランジスタのｎ型エミッタ電極からの不純
物拡散によりｐ型ベース領域中にｎ型エミッタ領域を形
成し、さらに、前記ｐｎｐバイポーラトランジスタのｎ
型ベース電極からの不純物拡散によりｎ型外部ベース領
域を形成する工程と、（ｐ）前記ｎＭＯＳ部に選択的にｎ型不純物をイオン注
入して熱処理を行い、ｎ型ソース・ドレイン領域を形成
し、かつ前記ｎＭＯＳのゲート電極をｎ型化する工程
と、（ｑ）前記ｐＭＯＳ部、前記ｎｐｎバイポーラトランジ
スタ、及び前記ｐｎｐバイポーラトランジスタに選択的
にｐ型不純物をイオン注入して熱処理を行い、ｐ型ソー
ス・ドレイン領域を形成し、かつ前記ｐＭＯＳのゲート
電極をｐ型化するとともにｎｐｎバイポーラトランジス
タのベース電極をｐ型化し、ｐｎｐバイポーラトランジ
スタエミッタ電極をｐ型化する工程と、を少なくとも含み、前記工程（ｏ）よりもあとに前記工
程（ｐ）を行い、前記工程（ｐ）よりもあとに前記工程
（ｑ）を行う、ことを特徴とする半導体装置の製造方法
を提供する。

【００３６】

【作用】本発明の半導体装置によれば、高性能な自己整
合型ｎｐｎバイポーラトランジスタと自己整合型ｐｎｐ
バイポーラトランジスタ及びｐ／ｎゲート型のＣＭＯＳ
トランジスタを、前記従来例と比べて、極めて少ないマ
スク数で形成することができる。

【００３７】そして、本発明の製造方法によれば、必要
なマスクは、ＣＭＯＳを形成するために必要なマスク数
に、６マスク分を加えたものとされ、前記従来例と比べ
て４マスクも少なくできる。

【００３８】また、本発明によれば、ゲート酸化膜にレ
ジストが接することなく、ＭＯＳゲート電極とバイポー
ラベース電極（もしくはエミッタ電極）との共用化が可
能とされ、さらに、先にｎｐｎのｐ型外部ベース及びｐ
ｎｐのｐ型エミッタが形成されていることから、ｐＭＯ
ＳへのＢＦ₂注入後の熱処理の低温化が可能となり、ｐ
ＭＯＳゲート電極からのボロンがゲート酸化膜を突き抜
けてチャネル領域に拡散する現象を抑止することが可能
となる。このため、本発明により製造されたＢｉＣＭＯ
Ｓデバイスにおいては、ＭＯＳの閾値電圧はＭＯＳトラ
ンジスタ単独で形成したのと同程度のバラツキ範囲に抑
えられる。

【００３９】さらに、本発明においては、外周エミッタ
ｐｎｐトランジスタのエミッタ領域が、素子分離用の二
酸化シリコン層に当接することがない構造とされ、この
ためエミッタ−コレクタ間の耐圧が低下することが防げ
る。

【００４０】本発明においては、ｎｐｎ外部ベース及び
ｐｎｐエミッタは、エミッタ及びベース開口部のゲート
酸化膜のオーバーエッチ量でその面積を自己整合的に決
めることができるため、外部ベース面積従来の１／２程
度に削減できる。また、ｐｎｐのエミッタ面積も必要以
上に大きくなることが防げる。

【００４１】さらに、本発明によれば、ｐｎｐバイポー
ラトランジスタを外周ベース構造にできるためベース抵
抗を小さくできるという利点を有する。

【００４２】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００４３】

【実施例１】図１は本発明の一実施例を説明するための
縦断面図である。

【００４４】図１を参照して、ｐ型基板１上に全面にｎ
型埋込層２を有し、ｎ型埋込層２の上にｎ型のエピタキ
シャル層３を有している。

【００４５】フィールド酸化膜４及びトレンチ分離領域
５によって素子分離がなされている。

【００４６】イオン注入によりｎＭＯＳ領域及びｐｎｐ
バイポーラトランジスタ領域にはｐウェル６が、ｐＭＯ
Ｓ領域にはｎウェル７が形成されており、ｎｐｎバイポ
ーラトランジスタはｎ型エピタキシャル層３がそのまま
存在している。

【００４７】ｎＭＯＳはｎ型のゲート電極２１を、ｐＭ
ＯＳはｐ型のゲート電極２２を有しており、どちらも表
面チャネル型構造になっている。

【００４８】外周ベース構造を有するｎｐｎバイポーラ
トランジスタのベース電極２３と、外周エミッタ構造を
有するｐｎｐバイポーラトランジスタのエミッタ電極２
４はｎＭＯＳ及びｐＭＯＳのゲート電極２１及び２２と
同一の多結晶シリコン層から形成されている。

【００４９】ｎｐｎバイポーラトランジスタのベース電
極２３及びｐｎｐバイポーラトランジスタのエミッタ電
極２４は、ゲート酸化膜９を開口部に対し選択的にエッ
チングして形成した隙間にｐ型不純物を含んだ多結晶シ
リコン層１５を埋め込むことによりシリコン表面と接続
されている。

【００５０】ｎｐｎバイポーラトランジスタのエミッタ
電極１８とｐｎｐバイポーラトランジスタのベース電極
１９は同一のｎ型不純物を含んだ多結晶シリコン層から
なり、熱拡散によりｎ型エミッタ領域（ｎｐｎ）２９及
びｎ型外部ベース領域（ｐｎｐ）３０を有し、またｐ型
不純物を含んだ多結晶シリコン層（ボロンドープ多結晶
シリコン層）１５からの拡散によって形成したｐ型外部
ベース領域（ｎｐｎ）２７とｐ型エミッタ領域（ｐｎ
ｐ）２８を有する。

【００５１】ｐ型エミッタ領域（ｐｎｐ）２８は素子分
離のための二酸化シリコン層に接していない構造になっ
ている。

【００５２】ＭＯＳのゲート電極２１、２２及びソース
・ドレイン拡散層領域２６、３１、さらにｐ型ベース電
極（ｎｐｎ）２３と、ｐ型エミッタ電極（ｐｎｐ）２４
の表面はシリサイド化されている。

【００５３】次に本実施例の製造方法について図２から
図７を参照して説明する。図２（ａ）から図７（ｋ）
は、本実施例を製造工程順に説明するための断面図であ
る。

【００５４】図２（ａ）に示すように、約１オーム・ｃ
ｍのｐ型のシリコン基板１上にｎ型の不純物例えばアン
チモン（Ｓｂ）をイオン注入してｎ型埋込層２を形成
し、その上に濃度５×１０¹⁵〜１×１０¹⁶ｃｍ^-3、厚さ
０．５〜３μｍのｎ型エピタキシャル層３を成長する。

【００５５】一般的な素子分離酸化膜形成方法、例えば
ＬＯＣＯＳ技術を用いて、フィールド酸化膜４を形成
し、その後、トランジスタを分離している素子分離用二
酸化シリコン層４の内側に深さ３〜６μｍのトレンチ分
離５を形成する。このトレンチ分離５は、ｎ型エピタキ
シャル層３及びｎ型埋込層２を突き抜け、ｐ型基板１ま
で達している。トレンチ分離５とｎ型埋込層２により各
トランジスタは電気的に分離される。

【００５６】次に、図２（ｂ）に示すように、ｎ型エピ
タキシャル層３内のｎＭＯＳ形成予定領域及びｐｎｐバ
イポーラトランジスタ形成予定領域にｐウェル６を形成
する。ｐｎｐバイポーラトランジスタにおいて、このｐ
ウェル６がコレクタ領域となる。

【００５７】ｎ型エピタキシャル層３内のｐＭＯＳ形成
予定領域にはｎウェル７を形成する。

【００５８】さらに、ｎｐｎトランジスタのｎ型コレク
タ引き出し領域８を形成した後、ｐｎｐトランジスタ形
成予定領域にリン又はヒ素をイオン注入してｎ型真性ベ
ース１０を形成する。

【００５９】その後、全面に膜厚２．５〜３．０ｎｍの
ゲート酸化膜９を形成し、その上に厚さ１００〜３００
ｎｍの不純物を含まないノンドープ多結晶シリコン層を
成長し、さらにその上に厚さ５０〜２５０ｎｍの窒化膜
１２を成長する。

【００６０】次に、図３（ｃ）に示すように、フォトエ
ッチング技術により、窒化膜１２と、その下のノンドー
プ多結晶シリコン膜１１を、と除去し、エミッタ開口形
成領域１３ａ（ｎｐｎ）及びベース開口形成領域１３ｂ
（ｐｎｐ）を形成する。

【００６１】その後、酸化膜ウェットエッチにより、ゲ
ート酸化膜９は自己整合的にエミッタ開口１３ａもしく
はベース開口１３ｂと同型状に窓を開けられ、さらにエ
ッチングを進行させると前記窓の外周的から均一なサイ
ドエッチが進行し、この結果開口部に沿ってゲート酸化
膜の厚みをもったドーナツ状のスリット１４が得られ
る。

【００６２】次に、図３（ｄ）に示すように、ボロンを
５×１０¹⁹〜５×１０²⁰ｃｍ^-3含むボロンドープ多結晶
シリコン層１５を全面に成長する。このボロンドープ多
結晶シリコン層１５はスリット１４に埋め込むためのも
のである。従って、成長膜厚はスリット１４の厚み、す
なわちゲート酸化膜厚の厚さの５０〜７０％程度とする
ことにより、空洞の埋込は十分達成される。

【００６３】次に、等方性のドライエッチングにてスリ
ット１４に埋め込まれた以外のボロンドープ多結晶シリ
コン層１５を取り除く。等方性のドライエッチングは異
方性のドライエッチングと比べダメージがほとんどな
い。

【００６４】その際、エッチング量はボロンドープ多結
晶シリコン層１５の成長膜厚の１２０〜１３０％となる
が、成長膜厚が非常に薄いのでオーバーエッチング量は
きわめて小さくシリコン表面はほとんど掘られない。例
えばゲート酸化膜９が１０ｎｍのときボロンドープ多結
晶シリコン層１５の成長膜厚は約６ｎｍであり、オーバ
ーエッチング量は約１．２ｎｍとなる。

【００６５】これに対し、前記従来例においては、直接
第１の多結晶シリコン層８をエッチングした場合、例え
ば第１の多結晶シリコン層８の膜厚が２００ｎｍである
とき、オーバーエッチング量は４０ｎｍとなり、シリコ
ン表面を大きく削ってしまう。このためｎｐｎ及びｐｎ
ｐトランジスタのベース領域９及び１０の深さが変動
し、電流増幅率や遮断周波数特性のばらつき、耐圧のば
らつきをもたらす。

【００６６】次に、図４（ｅ）に示すように、フォトリ
ソグラフィ工程を経てｎｐｎバイポーラトランジスタの
エミッタ開口下のｎ型エピタキシャル表面にのみＢＦ₂
注入を行ってｐ型真性ベース１６を形成する。

【００６７】次に、図４（ｆ）に示すように、絶縁膜を
被着し、異方性エッチングを行ってベース開口（即ちベ
ースコンタクト形成領域）１３ｂ（ｐｎｐ）、及びエミ
ッタ開口（即ちエミッタコンタクト形成領域）１３ａ
（ｎｐｎ）の側壁だけにサイドウォール絶縁膜１７を残
す。

【００６８】次に、ｎ型の不純物、例えばヒ素を大量に
含んだ多結晶シリコン層を被着し、さらに、その上に酸
化膜２０を被着した後、フォトエッチング工程をへてｎ
ｐｎのエミッタ開口１３ａ上にｎ型エミッタ電極１８
と、ｐｎｐのベース開口１３ｂ上にｎ型ベース電極１９
を形成する。また、このときのレジストパターンをその
まま用いてノンドープ多結晶シリコン層１１上の窒化膜
１２を取り除く。

【００６９】次に、図５（ｇ）に示すように、フォトエ
ッチング工程を経てノンドープ多結晶シリコン層１１を
パターニングし、ｎＭＯＳのゲート電極２１、ｐＭＯＳ
のゲート電極２２、ｎｐｎのベース電極２３、ｐｎｐの
エミッタ電極２４を形成する。さらに、全面に絶縁膜を
成長した後異方性のドライエッチングを行って、第２の
サイドウォール絶縁膜２５をそれぞれの電極の側壁に形
成する。

【００７０】このとき、第２のサイドウォール絶縁膜２
５形成前にライトリ・ドープド・ドレイン（ＬＤＤ）領
域をｎＭＯＳ及びｐＭＯＳに形成してもよい。

【００７１】次に、図５（ｈ）に示すように、フォトリ
ソグラフィ工程を経てｎＭＯＳ領域にのみヒ素をエネル
ギー２０〜７０ｋｅＶ、注入量１×１０¹⁵〜５×１０¹⁵
ｃｍ^-2で注入する。

【００７２】次に、図６（ｉ）に示すように、約８００
℃〜９００℃、５〜３０分程度のアニールを行って、ｎ
ＭＯＳのソース・ドレイン領域２６を形成する。その
際、ｎＭＯＳのゲート電極２１にもヒ素がドープされ、
ｎ型化する。

【００７３】また、このアニールによって、ｎ型エミッ
タ電極１８からの不純物拡散により、ｎｐｎバイポーラ
トランジスタのｎ型エミッタ２９が形成され、ｎ型ベー
ス電極１９からの不純物拡散により、ｐｎｐバイポーラ
トランジスタのｎ型外部ベース３０が形成され、さら
に、ボロンドープ多結晶シリコン層１５からの不純物の
拡散により、ｎｐｎバイポーラトランジスタのｐ型外部
ベース２７及びｐｎｐバイポーラトランジスタのｐ型エ
ミッタ２８が形成される。

【００７４】ｎＭＯＳ形成時のアニールがバイポーラエ
ミッタ及び外部ベース形成のための熱処理として不十分
なときはヒ素注入前にアニールを行ってエミッタ及び外
部ベースを形成することも可能であることは勿論であ
る。

【００７５】次に、図６（ｊ）に示すように、フォトリ
ソグラフィ工程を経てｐＭＯＳ領域、ｎｐｎのコレクタ
引き出し領域８以外の領域及びｐｎｐ領域にＢＦ₂をエ
ネルギー２０〜７０ｋｅＶ、注入量１×１０¹⁵〜５×１
０¹⁵ｃｍ^-2で注入する。

【００７６】次に、図７（ｋ）に示すように、約８００
℃〜８５０℃、５〜３０分程度のアニール、もしくはゲ
ート酸化膜９が薄い場合にはボロンの突き抜け減少を抑
えるために約８００℃〜１０２０℃、５〜３０秒程度の
ラピッドサーマルアニーリング（ＲＴＡ）を行って、ｐ
ＭＯＳのソース・ドレイン領域３１を形成する。

【００７７】このとき、ｎＭＯＳのゲート電極２２にＢ
Ｆ₂がドープされｐ型化する。また、このとき。ｎｐｎ
のベース電極２３及びｐｎｐのエミッタ電極にもＢＦ₂
が注入されｐ型化する。

【００７８】本実施例に係る製造方法では、ｎｐｎのｐ
型外部ベース２７及びｐｎｐのｐ型エミッタ２８が先に
形成されていることから、ＢＦ₂注入後の熱処理の低温
化が可能でとされ、前述したｐＭＯＳゲート電極からの
ボロンがゲート酸化膜を突き抜けてチャネル領域に拡散
する現象を抑えることができる。またｐＭＯＳのソース
・ドレインのパンチスルーも押さえることができる。

【００７９】最後に、膜厚１０〜１００ｎｍのチタン
（Ｔｉ）をスパッタした後シンタリングを行うことによ
り、ｎＭＯＳとｐＭＯＳのゲート電極２１、２２及びソ
ース・ドレイン領域２６、３１及びｎｐｎのベース電極
２３、ｐｎｐのエミッタ電極２４上にチタンシリサイド
層３２が形成され、図１に示された形状となる。

【００８０】本実施例においては、高性能な自己整合型
ｎｐｎバイポーラトランジスタと自己整合型ｐｎｐバイ
ポーラトランジスタ及びＣＭＯＳトランジスタとが、前
記従来例と比べて、極めて少ないマスク数で形成され
る。すなわち、本実施例では、ＣＭＯＳを形成するため
に必要なマスク数に加えて６つのマスクが必要とされる
だけであり、前記従来例と比べて４マスク削減してい
る。より詳細には、この６つのマスクとは、[1]トレン
チ分離５形成用マスク、[2]ｎｐｎコレクタ引き出し領
域８形成用マスク、[3]ｐｎｐ真性ベース１０形成用マ
スク、[4]エミッタ開口１３ａ及びベース開口１３ｂ形
成用マスク、[5]ｎｐｎ真性ベース１６形成用マスク、
[6]ｎｐｎエミッタ電極１８及びｐｎｐベース電極形成
マスクである。

【００８１】また、本実施例によれば、ゲート酸化膜９
にレジストが接することなしにＭＯＳゲート電極とバイ
ポーラトランジスタのベース電極（もしくはエミッタ電
極）との共用化が可能である。また、本実施例に係る製
造方法では、先にｎｐｎのｐ型外部ベース２７及びｐｎ
ｐのｐ型エミッタ２８が形成されているため、ｐＭＯＳ
へのＢＦ2注入後の熱処理の低温化が可能となり、ｐＭ
ＯＳゲート電極からのボロンがゲート酸化膜を突き抜け
てチャネル領域に拡散する現象を抑えられる。本実施例
によれば、上記作用効果によりＭＯＳの閾値電圧は、Ｍ
ＯＳトランジスタ単独で形成した場合と同様のバラツキ
の範囲で抑えられる。

【００８２】さらに、実施例においては、外周エミッタ
ｐｎｐトランジスタのエミッタ領域が、素子分離用の二
酸化シリコン層に当接することがない構造とされ、この
ためエミッタ−コレクタ間の耐圧が低下することが防げ
る。

【００８３】また、前記従来例ではｎｐｎの外部ベース
１６及びｐｎｐのエミッタ１７の面積は素子分離の二酸
化シリコン６とエミッタコンタクト１３もしくはベース
コンタクト１２によって決められる。このため、二酸化
シリコン６とエミッタコンタクト１３もしくはベースコ
ンタクト１２の目合わせマージンが必要であるため必要
以上の面積となっており、接合容量の増大を招いてい
る。

【００８４】これに対し、本実施例では、ｎｐｎ外部ベ
ース２７及びｐｎｐエミッタ２８は、エミッタ及びベー
ス開口部のゲート酸化膜９のオーバーエッチ量でその面
積を自己整合的に決めることができる。このため外部ベ
ース面積従来の１／２程度に削減できる。また、ｐｎｐ
のエミッタ面積も必要以上に大きくなることが防げる。

【００８５】

【実施例２】図８に本発明の第２の実施例を説明するた
めの断面図を示す。なお、図８において図１と同一の要
素には同一の参照符号が付されている。図８に示す本実
施例の構造は、図１の前記第１の実施例に対して、ｎｐ
ｎトランジスタが外周エミッタ構造、ｐｎｐトランジス
タが外周ベース構造となっている。

【００８６】図８を参照して、ｐ型基板１上に全面にｎ
型埋込層２を有し、その上にｎ型のエピタキシャル層３
を有している。フィールド酸化膜４及びトレンチ分離領
域５によって素子分離がなされている。イオン注入によ
りｎＭＯＳ領域ｐｎｐバイポーラトランジスタ領域には
ｐウェル６が、ｐＭＯＳ領域にはｎウェル７が形成され
ており、ｎｐｎバイポーラトランジスタはｎ型エピタキ
シャル層３がそのまま存在している。

【００８７】ｎＭＯＳはｎ型のゲート電極２１を、ｐＭ
ＯＳはｐ型のゲート電極２２を有しており、どちらも表
面チャネル型構造になっている。

【００８８】外周エミッタ構造を有するｎｐｎバイポー
ラトランジスタのｎ型エミッタ電極１８と、外周ベース
構造を有するｐｎｐバイポーラトランジスタのベース電
極１９はｎＭＯＳ及びｐＭＯＳのゲート電極２１及び２
２と同一の多結晶シリコン層から形成されている。

【００８９】ｎｐｎバイポーラトランジスタのエミッタ
電極１８及びｐｎｐバイポーラトランジスタのベース電
極１９は、ゲート酸化膜９を開口部に対し選択的にエッ
チングして形成した隙間にｎ型不純物を含んだ多結晶シ
リコン層１５（ｂ）を埋め込むことによりシリコン表面
と接続されている。

【００９０】ｎｐｎバイポーラトランジスタのベース電
極２３とｐｎｐバイポーラトランジスタのエミッタ電極
２４は同一のｐ型不純物を含んだ多結晶シリコン層から
なり、熱拡散によりｐ型エミッタ領域（ｐｎｐ）２８及
びｐ型外部ベース領域（ｎｐｎ）２７を有し、またｎ型
不純物を含んだ多結晶シリコン層１５（ｂ）からの拡散
によって形成したｎ型外部ベース領域（ｐｎｐ）３０、
ｎ型エミッタ領域（ｎｐｎ）２９を有する。ｎ型エミッ
タ領域（ｎｐｎ）２９は素子分離のための二酸化シリコ
ン層に接していない構造になっている。

【００９１】ＭＯＳのゲート電極２１、２２及びソース
・ドレイン拡散層領域２６、３１さらにｎ型ベース電極
（ｐｎｐ）１９とｐ型エミッタ電極（ｎｐｎ）１８の表
面はシリサイド化されている。

【００９２】本発明の前記第２の実施例では、ｐｎｐバ
イポーラトランジスタを外周ベース構造にできるため、
ベース抵抗を小さくすることができるという利点を有す
る。なお、ｎｐｎとｐｎｐに必要とされる性能に応じ
て、構造を選ぶことができる。

【００９３】以上本発明を上記各実施例に即して説明し
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。

【００９４】

【発明の効果】以上説明したように、本発明の半導体装
置によれば、高性能な自己整合型ｎｐｎバイポーラトラ
ンジスタと自己整合型ｐｎｐバイポーラトランジスタ及
びｐ／ｎゲート型のＣＭＯＳトランジスタを、前記従来
例と比べて極めて少ないマスク数で形成することが可能
である。

【００９５】そして、本発明の製造方法によれば、必要
なマスクはＣＭＯＳを形成するために必要なマスク数に
６マスク分を加えたものとされ、前記従来例と比べて４
マスクも少なくできる。

【００９６】また、本発明ではゲート酸化膜にレジスト
が接することなしにＭＯＳゲート電極とバイポーラベー
ス電極（もしくはエミッタ電極）との共用化が可能とさ
れ、さらに、先にｎｐｎのｐ型外部ベース及びｐｎｐの
ｐ型エミッタが形成されていることから、ｐＭＯＳへの
ＢＦ₂注入後の熱処理の低温化が可能となり、ｐＭＯＳ
ゲート電極からのボロンがゲート酸化膜を突き抜けてチ
ャネル領域に拡散する現象を抑止することが可能とな
る。このため、本発明により製造されたＢｉＣＭＯＳデ
バイスにおいては、ＭＯＳの閾値電圧はＭＯＳトランジ
スタ単独で形成したのと同程度のバラツキ範囲に抑えら
れる。

【００９７】さらに、本発明においては、外周エミッタ
ｐｎｐトランジスタのエミッタ領域が素子分離用の二酸
化シリコン層に当接することがない構造とされ、このた
めエミッタ−コレクタ間の耐圧が低下することが防げ
る。

【００９８】また、前記従来例によれば、ｎｐｎの外部
ベース領域１１６及びｐｎｐのエミッタ領域１１７の面
積は素子分離の二酸化シリコンとエミッタコンタクトも
しくはベースコンタクトによって決められる。このた
め、二酸化シリコンとエミッタコンタクトもしくはベー
スコンタクトの目合わせマージンが必要であるため、必
要以上の面積となっており、接合容量の増加を招いてい
る。

【００９９】これに対し、本発明においては、ｎｐｎ外
部ベース及びｐｎｐエミッタは、エミッタ及びベース開
口部のゲート酸化膜のオーバーエッチ量でその面積を自
己整合的に決めることができるため、外部ベース面積従
来の１／２程度に削減できる。また、ｐｎｐのエミッタ
面積も必要以上に大きくなることが防げる。

【０１００】さらに、本発明によれば、ｐｎｐバイポー
ラトランジスタを外周ベース構造にできるためベース抵
抗を小さくできるという利点を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例１の構成を説明するため
の断面図である。

【図２】（ａ）及び（ｂ）は本発明の第１の実施例を工
程順に説明するための断面図である。

【図３】（ｃ）及び（ｄ）は本発明の第１の実施例を工
程順に説明するための断面図である。

【図４】（ｅ）及び（ｆ）は本発明の第１の実施例を工
程順に説明するための断面図である。

【図５】（ｇ）及び（ｈ）は本発明の第１の実施例を工
程順に説明するための断面図である。

【図６】（ｉ）及び（ｊ）は本発明の第１の実施例を工
程順に説明するための断面図である。

【図７】（ｋ）は本発明の第１の実施例を工程順に説明
するための断面図である。

【図８】本発明の第２の実施例２の構成を説明するため
の断面図である。

【図９】従来の自己整合型ｎｐｎトランジスタの構成を
説明するための断面図である。

【図１０】従来の自己整合型ｐｎｐトランジスタの構成
を説明するための断面図である。

【図１１】外周ベース型ｎｐｎバイポーラトランジスタ
と外周エミッタ型ｐｎｐバイポーラトランジスタを同一
基板上に形成した従来例の構成を説明する断面図であ
る。

【図１２】従来構造の外周ベース型ｎｐｎトランジスタ
と外周エミッタ型ｐｎｐトランジスタを同一基板上に形
成した従来例を工程順に説明する断面図である。

【図１３】従来構造の外周ベース型ｎｐｎトランジスタ
と外周エミッタ型ｐｎｐトランジスタを同一基板上に形
成した従来例を工程順に説明する断面図である。

【符号の説明】１ｐ型基板２ｎ型埋込層３ｎ型エピタキシャル層４フィールド酸化膜５トレンチ分離６ｐウェル７ｎウェル８ｎ型コレクタ引き出し領域９ゲート酸化膜１０ｎ型真性ベース１１ノンドープ多結晶シリコン層１２窒化膜１３ａエミッタ開口１３ｂベース開口１４スリット１５ボロンドープ多結晶シリコン層１５ｂヒ素ドープ多結晶シリコン層１６ｐ型真性ベース１７サイドウォール絶縁膜１８ｎ型エミッタ電極１９ｎ型ベース電極２０酸化膜２１ｎ型ゲート電極２２ｐ型ゲート電極２４ｐ型エミッタ電極２５第２のサイドウォール絶縁膜２６ｎ型ソース・ドレイン領域２７ｐ型外部ベース２８ｐ型エミッタ２９ｎ型エミッタ３０ｎ型外部ベース３１ｐ型ソース・ドレイン領域３２ｐ型コレクタ引き出し領域３３ＴｉＳｉ層１０１シリコン基板１０２ｎ型埋込層１０２ａｎ型コレクタ引き出し領域１０３ｎ型拡散層１０４ｐ型埋込層１０４ａｐ型コレクタ引き出し領域１０５エピタキシャル層１０５ａｐ型コレクタ層１０６、１０７、１１１、１１４二酸化シリコン膜１０８第１の多結晶シリコン層１０８ａ第３の多結晶シリコン層１０９ｐ型ベース層１１０ｎ型ベース層１１２ベースコンタクト形成領域１１３エミッタ形成領域１１５第２の多結晶シリコン層１１５ａ第４の多結晶シリコン層１１６ｐ型外部ベース領域１１７ｐ型エミッタ領域１１８ｎ型エミッタ領域１１９ｎ型外部ベース領域

Claims

(57)【特許請求の範囲】

【請求項１】一の半導体基板上にＣＭＯＳトランジスタ
と、バイポーラトランジスタと、が選択的に設けられ、前記ＣＭＯＳトランジスタのゲート電極に用いられる多
結晶シリコン層からなるベース電極を外周に持ち、その
内部にエミッタ領域を形成してなる第１導電型バイポー
ラトランジスタと、前記ゲート電極に用いられる多結晶シリコン層からなる
エミッタ電極を外周に持ち、その内部にベースコンタク
ト領域を形成してなる第２導電型バイポーラトランジス
タと、を備えてなる半導体装置の製造方法であって、前記第１導電型及び第２導電型バイポーラトランジスタ
と前記ＣＭＯＳトランジスタのそれぞれの素子領域を形
成した後に各素子領域の半導体表面にゲート酸化膜を形
成する工程と、前記ゲート酸化膜上に多結晶シリコン層を堆積した後絶
縁膜を形成する工程と、前記絶縁膜及び多結晶シリコン層を選択的に除去して前
記第１導電型バイポーラトランジスタ素子形成領域中央
部に位置するエミッタ開口部及び前記第２導電型バイポ
ーラトランジスタ素子形成領域中央部に位置するベース
開口部を形成する工程と、前記エミッタ開口部、前記ベース開口部、及びそれぞれ
の開口部の周囲の前記ゲート酸化膜を前記開口部に対し
自己整合的にエッチングして前記開口部周辺の前記多結
晶シリコン層と前記半導体基板との間にリング状のスリ
ットを形成した後に、前記リング状のスリットに不純物
を含む多結晶シリコン層を埋め込む工程と、前記スリット内部の不純物を拡散させた後にＣＭＯＳの
うちＰＭＯＳゲート電極への不純物拡散を行う工程と、を少なくとも含むことを特徴とする半導体装置の製造方
法。
【請求項２】（ａ）半導体基板表面に選択的に設けられ
た素子分離領域でそれぞれ区画され、表面にｎ型半導体
層を有するｎｐｎバイポーラトランジスタ素子形成領
域、表面にｐ型半導体層を有するｐｎｐバイポーラトラ
ンジスタ素子形成領域、表面にｐ型半導体層を有するｎ
ＭＯＳ形成領域、表面にｎ型半導体層を有するｐＭＯＳ
形成領域を形成する工程と、（ｂ）前記ｐｎｐバイポーラトランジスタ素子形成領域
表面に選択的にｎ型ベース領域を形成する工程と、（ｃ）前記各素子形成領域の半導体表面にゲート酸化膜
を形成する工程と、（ｄ）前記ゲート酸化膜上に第１のノンドープ多結晶シ
リコン層を堆積した後第１の絶縁膜を形成する工程と、（ｅ）前記第１の絶縁膜及び第１の多結晶シリコン層を
選択的に除去して前記ｎｐｎバイポーラトランジスタ素
子形成領域中央部に位置するエミッタ開口部及び前記ｐ
ｎｐバイポーラトランジスタ素子形成領域中央部に位置
するベース開口部を形成する工程と、（ｆ）前記エミッタ、ベース開口部、及びその周囲の前
記ゲート酸化膜を開口部に対し自己整合的にエッチング
することにより開口部周辺の前記第１の多結晶シリコン
層と半導体基板の間にドーナツ状の隙間を形成する工程
と、（ｇ）ｐ型の不純物を含む第２の多結晶シリコンを堆積
し、前記ドーナツ状の隙間に前記第２の多結晶シリコン
層を埋め込む工程と、（ｈ）前記ドーナツ状の隙間に埋め込まれた以外の前記
第２の多結晶シリコン層を等方性エッチングにて除去す
る工程と、（ｉ）前記エミッタ開口内の前記ｎｐｎバイポーラトラ
ンジスタ素子形成領域の表面に選択的にｐ型ベース領域
を形成する工程と、（ｊ）第２の絶縁膜を堆積した後、異方性のドライエッ
チングを行って前記エミッタ開口及び前記ベース開口の
側壁にサイドウォールを形成する工程と、（ｋ）ｎ型の不純物を含む第３の多結晶シリコン層を堆
積した後に第３の絶縁膜を堆積する工程と、（ｌ）前記第３の絶縁膜及び第３の多結晶シリコンを選
択的にエッチングして、前記エミッタ開口を覆うように
前記ｎｐｎバイポーラトランジスタのｎ型エミッタ電
極、及び、前記ベース開口を覆うように前記ｐｎｐバイ
ポーラトランジスタのｎ型ベース電極をそれぞれ形成す
る工程と、（ｍ）前記ｎ型エミッタ電極及び前記ｎ型ベース電極の
形成と同時に前記第１の絶縁膜をエッチングして前記第
１の多結晶シリコン層を露出させる工程と、（ｎ）前記第１の多結晶シリコンを選択的にエッチング
して、ｎＭＯＳのゲート電極、ｐＭＯＳのゲート電極、
前記ｎｐｎバイポーラトランジスタのベース電極、及び
前記ｐｎｐバイポーラトランジスタのエミッタ電極を同
時に形成する工程と、（ｏ）熱処理を行って、前記隙間に残余した前記ｐ型不
純物を含む第２の多結晶シリコン層からの不純物拡散に
より前記ｎｐｎバイポーラトランジスタ素子形成領域の
表面にｐ型外部ベース領域を形成し、同時に、前記ｐｎ
ｐバイポーラトランジスタ素子形成領域の表面のｎ型ベ
ース領域内部にｐ型エミッタ領域を形成し、前記ｎｐｎ
バイポーラトランジスタのｎ型エミッタ電極からの不純
物拡散によりｐ型ベース領域中にｎ型エミッタ領域を形
成し、さらに、前記ｐｎｐバイポーラトランジスタのｎ
型ベース電極からの不純物拡散によりｎ型外部ベース領
域を形成する工程と、（ｐ）前記ｎＭＯＳ部に選択的にｎ型不純物をイオン注
入して熱処理を行い、ｎ型ソース・ドレイン領域を形成
し、かつ前記ｎＭＯＳのゲート電極をｎ型化する工程
と、（ｑ）前記ｐＭＯＳ部、前記ｎｐｎバイポーラトランジ
スタ、及び前記ｐｎｐバイポーラトランジスタに選択的
にｐ型不純物をイオン注入して熱処理を行い、ｐ型ソー
ス・ドレイン領域を形成し、かつ前記ｐＭＯＳのゲート
電極をｐ型化するとともにｎｐｎバイポーラトランジス
タのベース電極をｐ型化し、ｐｎｐバイポーラトランジ
スタエミッタ電極をｐ型化する工程と、を少なくとも含み、前記工程（ｏ）よりもあとに前記工
程（ｐ）を行い、前記工程（ｐ）よりもあとに前記工程
（ｑ）を行う、ことを特徴とする半導体装置の製造方
法。
【請求項３】全面にチタンシリサイド層もしくはモリブ
デンシリサイド層をスパッタした後シンタリングを行な
って前記ＣＭＯＳトランジスタのゲート電極及び拡散層
と、前記ｎｐｎトランジスタのベース電極及び前記ｐｎ
ｐトランジスタのエミッタ電極をシリサイド化すること
を特徴とする請求項１記載の半導体装置の製造方法。