JP3052419B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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Description
【０００１】
【産業上の利用分野】本発明は、スタックト・キャパシ
タの容量を充分に確保できるような構造のセルにおい
て、メモリセルの平面積を小さくできる構造にした半導
体記憶装置及びその製造方法に関する。
タの容量を充分に確保できるような構造のセルにおい
て、メモリセルの平面積を小さくできる構造にした半導
体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】従来のスタック型ダイナミック・ランダ
ム・アクセス・メモリ（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）の構造を図
７を用いて説明する。
ム・アクセス・メモリ（Ｄｙｎａｍｉｃ Ｒａｎｄａｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）の構造を図
７を用いて説明する。
【０００３】図に於いて、１は半導体基板、２はフィー
ルド酸化膜、３はゲート酸化膜、４は多結晶シリコンか
ら成るゲート電極、６は酸化膜から成るサイドウォー
ル、７は不純物拡散層、８、１４、１６は層間絶縁膜、
９は蓄積電極コンタクト、１０は容量蓄積電極の一部を
成す第１の導電膜、１１は容量蓄積電極の一部を成す第
２の導電膜、１２は容量絶縁膜、１３は容量対向電極、
１５は高融点金属シリサイドから成るビット線、１７は
アルミ配線をそれぞれ示している。
ルド酸化膜、３はゲート酸化膜、４は多結晶シリコンか
ら成るゲート電極、６は酸化膜から成るサイドウォー
ル、７は不純物拡散層、８、１４、１６は層間絶縁膜、
９は蓄積電極コンタクト、１０は容量蓄積電極の一部を
成す第１の導電膜、１１は容量蓄積電極の一部を成す第
２の導電膜、１２は容量絶縁膜、１３は容量対向電極、
１５は高融点金属シリサイドから成るビット線、１７は
アルミ配線をそれぞれ示している。
【０００４】この半導体記憶装置においては、セルの平
面積を例えば１０〔μｍ2 〕程度以下にした場合でも、
容量蓄積電極１０の表面積を充分に広く採ることがで
き、充分なキャパシタ容量を確保できるので、情報電荷
の保持時間が長く、またα線など放射線に起因するソフ
ト・エラーに対する耐性が高いなどの利点がある。
面積を例えば１０〔μｍ2 〕程度以下にした場合でも、
容量蓄積電極１０の表面積を充分に広く採ることがで
き、充分なキャパシタ容量を確保できるので、情報電荷
の保持時間が長く、またα線など放射線に起因するソフ
ト・エラーに対する耐性が高いなどの利点がある。
【０００５】
【発明が解決しようとする課題】近年、半導体記憶装置
は更に微細化される傾向にあり、微細化が進行するにつ
れ、メモリ・セルの平面的な面積の縮小化を要求されて
いる。その場合、メモリセルの面積が例えば５〔μ
ｍ2 〕程度以下になると、容量蓄積電極１１とゲート電
極４の電気的絶縁を保つ為に蓄積電極コンタクト９をゲ
ート電極４から十分な間隔（例えば０．３〔μｍ〕程度
以上）を取って形成することが困難になってくる。ま
た、前記間隔を例えば０．２〔μｍ〕程度以下に小さく
すると従来の構造では容量蓄積電極１１とゲート電極４
の電極的絶縁を保てなくなるという問題点があった。
は更に微細化される傾向にあり、微細化が進行するにつ
れ、メモリ・セルの平面的な面積の縮小化を要求されて
いる。その場合、メモリセルの面積が例えば５〔μ
ｍ2 〕程度以下になると、容量蓄積電極１１とゲート電
極４の電気的絶縁を保つ為に蓄積電極コンタクト９をゲ
ート電極４から十分な間隔（例えば０．３〔μｍ〕程度
以上）を取って形成することが困難になってくる。ま
た、前記間隔を例えば０．２〔μｍ〕程度以下に小さく
すると従来の構造では容量蓄積電極１１とゲート電極４
の電極的絶縁を保てなくなるという問題点があった。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上に形成されたゲート酸化膜と、前記ゲ
ート酸化膜上に形成されたゲート電極と、前記ゲート電
極をマスクとして自己整合的に形成された不純物拡散層
と、前記ゲート電極上面に形成された第１の絶縁膜と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記半導体基板と前記第１の絶縁膜と前記サイドウォー
ルの少なくとも一部を覆う第２の絶縁膜と、前記第２の
絶縁膜の前記不純物拡散層上に形成された窓と、前記窓
に前記サイドウォールに対してセルフアラインで形成さ
れた蓄積電極コンタクトと、前記蓄積電極コンタクトに
形成された前記不純物拡散層とコンタクトする導電膜と
を有し、前記第２の絶縁膜は前記サイドウォールに対し
て選択エッチングが可能な物質であることを特徴とす
る。また、本発明の半導体記憶装置の製造方法は、半導
体基板上にゲート酸化膜を形成する工程と、前記ゲート
酸化膜上にゲート電極を形成する工程と、前記ゲート電
極をマスクとして自己整合的に不純物拡散層を形成する
工程と、前記ゲート電極上面に第１の絶縁膜を形成する
工程と、前記ゲート電極の側面にサイドウォールを形成
する工程と、前記半導体基板と前記第１の絶縁膜と前記
サイドウォールの少なくとも一部を覆う第２の絶縁膜を
形成する工程と、前記第２の絶縁膜の前記不純物拡散層
上に窓を形成する工程と、前記第２の絶縁膜を前記サイ
ドウォールに対して選択エッチングすることで前記サイ
ドウォールに対してセルフアラインで蓄積電極コンタク
トを形成する工程と、前記蓄積電極コンタクトに前記不
純物拡散層とコンタクトする導電膜を形成する工程とを
含むことを特徴とする。
は、半導体基板上に形成されたゲート酸化膜と、前記ゲ
ート酸化膜上に形成されたゲート電極と、前記ゲート電
極をマスクとして自己整合的に形成された不純物拡散層
と、前記ゲート電極上面に形成された第１の絶縁膜と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記半導体基板と前記第１の絶縁膜と前記サイドウォー
ルの少なくとも一部を覆う第２の絶縁膜と、前記第２の
絶縁膜の前記不純物拡散層上に形成された窓と、前記窓
に前記サイドウォールに対してセルフアラインで形成さ
れた蓄積電極コンタクトと、前記蓄積電極コンタクトに
形成された前記不純物拡散層とコンタクトする導電膜と
を有し、前記第２の絶縁膜は前記サイドウォールに対し
て選択エッチングが可能な物質であることを特徴とす
る。また、本発明の半導体記憶装置の製造方法は、半導
体基板上にゲート酸化膜を形成する工程と、前記ゲート
酸化膜上にゲート電極を形成する工程と、前記ゲート電
極をマスクとして自己整合的に不純物拡散層を形成する
工程と、前記ゲート電極上面に第１の絶縁膜を形成する
工程と、前記ゲート電極の側面にサイドウォールを形成
する工程と、前記半導体基板と前記第１の絶縁膜と前記
サイドウォールの少なくとも一部を覆う第２の絶縁膜を
形成する工程と、前記第２の絶縁膜の前記不純物拡散層
上に窓を形成する工程と、前記第２の絶縁膜を前記サイ
ドウォールに対して選択エッチングすることで前記サイ
ドウォールに対してセルフアラインで蓄積電極コンタク
トを形成する工程と、前記蓄積電極コンタクトに前記不
純物拡散層とコンタクトする導電膜を形成する工程とを
含むことを特徴とする。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を説明する半導体
装置の要部平面図であり、メモリセルの平面積を例えば
５〔μｍ2 〕程度以下にする為に蓄積電極コンタクト９
とゲート電極４との間隔を０〔μｍ〕にした場合の図で
ある。図２ほ図１の断面図である。図に於いて１は半導
体基板２はフィールド酸化膜、３はゲート酸化膜、４は
ゲート電極５は蓄積電極コンタクト９を開孔する際にゲ
ート電極４との電気的絶縁を保つための絶縁膜、６は酸
化膜から成るサイドウォール、７は不純物拡散層、８は
層間絶縁膜１０は容量蓄積電極の一部を成す第１の導電
膜、１１は容量蓄積電極の一部を成す第２の導電膜、１
２は容量絶縁膜、１３は容量対向電極、１４，１６は層
間絶縁膜、１５は高融点金属シリサイドから成るビット
線、１７はアルミ配線をそれぞれ示している。
装置の要部平面図であり、メモリセルの平面積を例えば
５〔μｍ2 〕程度以下にする為に蓄積電極コンタクト９
とゲート電極４との間隔を０〔μｍ〕にした場合の図で
ある。図２ほ図１の断面図である。図に於いて１は半導
体基板２はフィールド酸化膜、３はゲート酸化膜、４は
ゲート電極５は蓄積電極コンタクト９を開孔する際にゲ
ート電極４との電気的絶縁を保つための絶縁膜、６は酸
化膜から成るサイドウォール、７は不純物拡散層、８は
層間絶縁膜１０は容量蓄積電極の一部を成す第１の導電
膜、１１は容量蓄積電極の一部を成す第２の導電膜、１
２は容量絶縁膜、１３は容量対向電極、１４，１６は層
間絶縁膜、１５は高融点金属シリサイドから成るビット
線、１７はアルミ配線をそれぞれ示している。
【０００９】図３および図４は図１，図２の主要工程に
おける断面図である。まず図３（ａ）に示すように半導
体基板１の所定の領域を選択酸化法により酸化してフィ
ールド酸化膜２を形成し、続いてゲート酸化膜３さらに
多結晶シリコンから成るゲート電極４、および例えば酸
化膜から成る絶縁膜５を厚さ例えば０．２μｍで形成
後、フォトレジスト１６をマスクとして絶縁膜５および
ゲート電極４を例えば反応性イオンエッチング（ＲＩ
Ｅ）によりエッチングする。次に、図３（ｂ）に示すよ
うに、ゲート電極４の側璧に酸化膜からなるサイドウォ
ールを厚さ例えば０．２μｍで形成後、層間絶縁膜８を
厚さ例えば０．２μｍで形成する。次いで、図３（ｃ）
に示すように層間絶縁膜８上に容量蓄積電極の一部を成
す第１の導電膜である厚さ例えば０．３μｍの多結晶シ
リコン１０を形成する。次に図３（ｄ）に示すようにフ
ォトレジスト１９をマスクとして容量蓄積電極の一部を
成す多結晶シリコン１０を反応性イオンエッチング（Ｒ
ＩＥ）により選択的にエッチング除去する。さらに図３
（ｅ）に示すように同じマスクを用いて層間絶縁膜８を
選択的にエッチングし半導体基板１の表面、つまり不純
物拡散層７の表面を露出させ蓄積電極コンタクト９を形
成する。ここで、蓄積電極コンタクト９のエッジはゲー
ト電極４のエッジと接しており、いわば蓄積電極コンタ
クト９はゲート電極４に対するセルフアラインコンタク
ト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）になって
いる。また、蓄積電極コンタクト９とゲート電極４との
電極絶縁は層間絶縁膜８を選択的にエッチングする際
に、多少（例えば４０％〜５０％程度）の過大なエッチ
ングを行なっても、酸化膜から成るサイドウォール６及
び例えば酸化膜から成る絶縁膜５を電気的絶縁が保てる
ように充分な膜厚で形成することにより保つことができ
る。
おける断面図である。まず図３（ａ）に示すように半導
体基板１の所定の領域を選択酸化法により酸化してフィ
ールド酸化膜２を形成し、続いてゲート酸化膜３さらに
多結晶シリコンから成るゲート電極４、および例えば酸
化膜から成る絶縁膜５を厚さ例えば０．２μｍで形成
後、フォトレジスト１６をマスクとして絶縁膜５および
ゲート電極４を例えば反応性イオンエッチング（ＲＩ
Ｅ）によりエッチングする。次に、図３（ｂ）に示すよ
うに、ゲート電極４の側璧に酸化膜からなるサイドウォ
ールを厚さ例えば０．２μｍで形成後、層間絶縁膜８を
厚さ例えば０．２μｍで形成する。次いで、図３（ｃ）
に示すように層間絶縁膜８上に容量蓄積電極の一部を成
す第１の導電膜である厚さ例えば０．３μｍの多結晶シ
リコン１０を形成する。次に図３（ｄ）に示すようにフ
ォトレジスト１９をマスクとして容量蓄積電極の一部を
成す多結晶シリコン１０を反応性イオンエッチング（Ｒ
ＩＥ）により選択的にエッチング除去する。さらに図３
（ｅ）に示すように同じマスクを用いて層間絶縁膜８を
選択的にエッチングし半導体基板１の表面、つまり不純
物拡散層７の表面を露出させ蓄積電極コンタクト９を形
成する。ここで、蓄積電極コンタクト９のエッジはゲー
ト電極４のエッジと接しており、いわば蓄積電極コンタ
クト９はゲート電極４に対するセルフアラインコンタク
ト（Ｓｅｌｆ Ａｌｉｇｎ Ｃｏｎｔａｃｔ）になって
いる。また、蓄積電極コンタクト９とゲート電極４との
電極絶縁は層間絶縁膜８を選択的にエッチングする際
に、多少（例えば４０％〜５０％程度）の過大なエッチ
ングを行なっても、酸化膜から成るサイドウォール６及
び例えば酸化膜から成る絶縁膜５を電気的絶縁が保てる
ように充分な膜厚で形成することにより保つことができ
る。
【００１０】次に、図４（ａ）に示すように容量蓄積電
極の一部を成す第２の導電膜である厚さ例えば０．１５
μｍの多結晶シリコン１１を形成する。次いで図４
（ｂ），（ｃ）に示すようにフォトレジスト２０をマス
クとして多結晶シリコン１０及び多結晶シリコン１１を
選択的にエッチングし容量蓄積電極を形成後、さらに図
４（ｄ）に示すように多結晶シリコンから成る容量対向
電極１３を形成する。その後、層間絶縁膜１４，１６，
ビット線１５，アルミ配線１７を形成し第２図の半導体
記憶装置の構造を得る。
極の一部を成す第２の導電膜である厚さ例えば０．１５
μｍの多結晶シリコン１１を形成する。次いで図４
（ｂ），（ｃ）に示すようにフォトレジスト２０をマス
クとして多結晶シリコン１０及び多結晶シリコン１１を
選択的にエッチングし容量蓄積電極を形成後、さらに図
４（ｄ）に示すように多結晶シリコンから成る容量対向
電極１３を形成する。その後、層間絶縁膜１４，１６，
ビット線１５，アルミ配線１７を形成し第２図の半導体
記憶装置の構造を得る。
【００１１】図５および図６は本発明の第二実施例を説
明する為の主要工程における断面図である。第１実施例
と同様、まず半導体基板１の所定の領域を選択酸化法に
より酸化してフィールド酸化膜２を形成し、続いてゲー
ト酸化膜３さらに多結晶シリコンから成るゲート電極４
を形成する。その後図５（ａ）に示すようにフォトレジ
スト１３をマスクとしてゲート電極４をＲＩＥ法により
エッチングする。次に、図５（ｂ）に示すようにゲート
電極４の側璧に酸化膜から成るサイドウォール６を厚さ
例えば０．２μｍで形成後、層間絶縁膜８を厚さ例えば
０．２μｍで形成する。次いで、容量蓄積の一部を成す
第１の導電膜である厚さ例えば０．３μｍの多結晶シリ
コンを形成しその後フォトレジスト１９をマスクとして
容量蓄積電極の一部を成す多結晶シリコン１０を反応性
イオンエッチング（ＲＩＥ）により選択的にエッチング
除去する。さらに、図５（ｃ）ように、同じマスクを用
いて層間絶縁膜８を選択的にエッチングし半導体基板１
の表面、つまり不純物拡散層７の表面を露出させ蓄積電
極コンタクト９を形成する。次に図５（ｄ）に示すよう
に例えばＬＰＣＶＤ（減圧気相成長）による酸化膜から
成る厚さ例えば０．２μｍの絶縁膜２１を形成後図５
（ｅ）に示すように反応性イオンエッチング（ＲＩＥ）
により絶縁膜２１をエッチバックし酸化膜から成るサイ
ドウォール２２を形成する。つまり、蓄積電極コンタク
ト９とゲート電極４との電気的絶縁はこの酸化膜からサ
イドウォール２２によって保たれる。
明する為の主要工程における断面図である。第１実施例
と同様、まず半導体基板１の所定の領域を選択酸化法に
より酸化してフィールド酸化膜２を形成し、続いてゲー
ト酸化膜３さらに多結晶シリコンから成るゲート電極４
を形成する。その後図５（ａ）に示すようにフォトレジ
スト１３をマスクとしてゲート電極４をＲＩＥ法により
エッチングする。次に、図５（ｂ）に示すようにゲート
電極４の側璧に酸化膜から成るサイドウォール６を厚さ
例えば０．２μｍで形成後、層間絶縁膜８を厚さ例えば
０．２μｍで形成する。次いで、容量蓄積の一部を成す
第１の導電膜である厚さ例えば０．３μｍの多結晶シリ
コンを形成しその後フォトレジスト１９をマスクとして
容量蓄積電極の一部を成す多結晶シリコン１０を反応性
イオンエッチング（ＲＩＥ）により選択的にエッチング
除去する。さらに、図５（ｃ）ように、同じマスクを用
いて層間絶縁膜８を選択的にエッチングし半導体基板１
の表面、つまり不純物拡散層７の表面を露出させ蓄積電
極コンタクト９を形成する。次に図５（ｄ）に示すよう
に例えばＬＰＣＶＤ（減圧気相成長）による酸化膜から
成る厚さ例えば０．２μｍの絶縁膜２１を形成後図５
（ｅ）に示すように反応性イオンエッチング（ＲＩＥ）
により絶縁膜２１をエッチバックし酸化膜から成るサイ
ドウォール２２を形成する。つまり、蓄積電極コンタク
ト９とゲート電極４との電気的絶縁はこの酸化膜からサ
イドウォール２２によって保たれる。
【００１２】次いで、図６（ａ）に示すように容量蓄積
電極の一部を成す第２の導電膜である厚さ例えば０．１
５μｍの多結晶シリコン１１を形成後フォトレジスト２
０をマスクとして多結晶シリコン１０および多結晶シリ
コン１１を選択的にエッチングし容量蓄積電極を形成す
る。その後、第１実施例と同様にして、容量対向電極１
２を形成し（図６（ｂ））、さらに層間絶縁膜１４，１
６，ビット線１５，アルミ配線１７を形成して図６
（ｃ）に示すような半導体記憶装置の構造を得る。
電極の一部を成す第２の導電膜である厚さ例えば０．１
５μｍの多結晶シリコン１１を形成後フォトレジスト２
０をマスクとして多結晶シリコン１０および多結晶シリ
コン１１を選択的にエッチングし容量蓄積電極を形成す
る。その後、第１実施例と同様にして、容量対向電極１
２を形成し（図６（ｂ））、さらに層間絶縁膜１４，１
６，ビット線１５，アルミ配線１７を形成して図６
（ｃ）に示すような半導体記憶装置の構造を得る。
【００１３】
【発明の効果】以上説明したように本発明によればスタ
ックト・キャパシタの容量を充分確保できるような構造
のセルにおいて蓄積電極コンタクト９をゲート電極４に
対してセルフアライン（自己整合）で形成できるように
第１にゲート電極４上に厚さ例えば０．２〔μｍ〕の絶
縁膜５及び０．２〔μｍ〕程度の酸化膜から成るサイド
ウォール６を設けること、第２に蓄積電極コンタクト９
を開孔後、酸化膜から成る厚さ例えば０．２μｍのサイ
ドウォール２２を設けることにより蓄積電極コンタクト
９とゲート電極４との間隔を０〔μｍ〕にすることがで
き、その結果メモリセルの平面積を５〔μｍ2 〕程度以
下にすることができる。
ックト・キャパシタの容量を充分確保できるような構造
のセルにおいて蓄積電極コンタクト９をゲート電極４に
対してセルフアライン（自己整合）で形成できるように
第１にゲート電極４上に厚さ例えば０．２〔μｍ〕の絶
縁膜５及び０．２〔μｍ〕程度の酸化膜から成るサイド
ウォール６を設けること、第２に蓄積電極コンタクト９
を開孔後、酸化膜から成る厚さ例えば０．２μｍのサイ
ドウォール２２を設けることにより蓄積電極コンタクト
９とゲート電極４との間隔を０〔μｍ〕にすることがで
き、その結果メモリセルの平面積を５〔μｍ2 〕程度以
下にすることができる。
【図１】本発明の一実施例を示す平面図である。
【図２】図１の断面図である。
【図３】図１の主要工程の一部を示す断面図である。
【図４】図１の主要工程の残部を示す断面図である。
【図５】図１の他の例による主要工程の一部を示す断面
図である。
図である。
【図６】上記他の例による主要工程の残部を示す断面図
である。
である。
【図７】従来例の断面図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (4)
- 【請求項１】半導体基板上に形成されたゲート酸化膜
と、前記ゲート酸化膜上に形成されたゲート電極と、前
記ゲート電極をマスクとして自己整合的に形成された不
純物拡散層と、前記ゲート電極上面に形成された第１の
絶縁膜と、前記ゲート電極の側面に形成されたサイドウ
ォールと、前記半導体基板と前記第１の絶縁膜と前記サ
イドウォールの少なくとも一部を覆う第２の絶縁膜と、
前記第２の絶縁膜の前記不純物拡散層上に形成された窓
と、前記窓に前記サイドウォールに対してセルフアライ
ンで形成された蓄積電極コンタクトと、前記蓄積電極コ
ンタクトに形成された前記不純物拡散層とコンタクトす
る導電膜とを有し、前記第２の絶縁膜は前記サイドウォ
ールに対して選択エッチングが可能な物質であることを
特徴とする半導体記憶装置。 - 【請求項２】半導体基板上に形成されたゲート酸化膜
と、前記ゲート酸化膜上に形成されたゲート電極と、前
記ゲート電極をマスクとして自己整合的に形成された不
純物拡散層と、前記ゲート電極上面に形成された第１の
絶縁膜と、前記ゲート電極の側面に形成されたサイドウ
ォールと、前記半導体基板と前記第１の絶縁膜と前記サ
イドウォールの少なくとも一部を覆う第２の絶縁膜と、
前記第２の絶縁膜の前記不純物拡散層上に形成された窓
と、前記窓に前記サイドウォールに対してセルフアライ
ンで形成された蓄積電極コンタクトと、前記窓の側壁に
形成された第２のサイドウォールと、前記蓄積電極コン
タクトに形成された前記不純物拡散層とコンタクトする
導電膜とを有し、前記第２の絶縁膜は前記サイドウォー
ルに対して選択エッチングが可能な物質であることを特
徴とする半導体記憶装置。 - 【請求項３】半導体基板上にゲート酸化膜を形成する工
程と、前記ゲート酸化膜上にゲート電極を形成する工程
と、前記ゲート電極をマスクとして自己整合的に不純物
拡散層を形成する工程と、前記ゲート電極上面に第１の
絶縁膜を形成する工程と、前記ゲート電極の側面にサイ
ドウォールを形成する工程と、前記半導体基板と前記第
１の絶縁膜と前記サイドウォールの少なくとも一部を覆
う第２の絶縁膜を形成する工程と、前記第２の絶縁膜の
前記不純物拡散層上に窓を形成する工程と、前記第２の
絶縁膜を前記サイドウォールに対して選択エッチングす
ることで前記サイドウォールに対してセルフアラインで
蓄積電極コンタクトを形成する工程と、前記蓄積電極コ
ンタクトに前記不純物拡散層とコンタクトする導電膜を
形成する工程とを含むことを特徴とする半導体記憶装置
の製造方法。 - 【請求項４】半導体基板上にゲート酸化膜を形成する工
程と、前記ゲート酸化膜上にゲート電極を形成する工程
と、前記ゲート電極をマスクとして自己整合的に不純物
拡散層を形成する工程と、前記ゲート電極上面に第１の
絶縁膜を形成する工程と、前記ゲート電極の側面にサイ
ドウォールを形成する工程と、前記半導体基板と前記第
１の絶縁膜と前記サイドウォールの少なくとも一部を覆
う第２の絶縁膜を形成する工程と、前記第２の絶縁膜の
前記不純物拡散層上に窓を形成する工程と、前記第２の
絶縁膜を前記サイドウォールに対して選択エッチングす
ることで前記サイドウォールに対してセルフアラインで
蓄積電極コンタクトを形成する工程と、前記窓の側壁に
第２のサイドウォールを形成する工程と、前記蓄積電極
コンタクトに前記不純物拡散層とコンタクトする導電膜
を形成する工程とを含むことを特徴とする半導体記憶装
置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP3115158A JP3052419B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体記憶装置及びその製造方法 |
| US07/885,825 US5305256A (en) | 1991-05-21 | 1992-05-20 | Semiconductor memory device having stacked capacitor cell |
| KR1019920008491A KR920022528A (ko) | 1991-05-21 | 1992-05-20 | 스택 캐패시터 셀을 자는 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115158A JP3052419B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体記憶装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH04343266A JPH04343266A (ja) | 1992-11-30 |
| JP3052419B2 true JP3052419B2 (ja) | 2000-06-12 |
Family
ID=14655770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115158A Expired - Lifetime JP3052419B2 (ja) | 1991-05-21 | 1991-05-21 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5305256A (ja) |
| JP (1) | JP3052419B2 (ja) |
| KR (1) | KR920022528A (ja) |
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| KR100266020B1 (ko) * | 1997-12-16 | 2000-10-02 | 김영환 | 캐패시터및그의형성방법 |
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| JP2934325B2 (ja) * | 1990-05-02 | 1999-08-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
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- 1991-05-21 JP JP3115158A patent/JP3052419B2/ja not_active Expired - Lifetime
-
1992
- 1992-05-20 KR KR1019920008491A patent/KR920022528A/ko not_active Application Discontinuation
- 1992-05-20 US US07/885,825 patent/US5305256A/en not_active Expired - Fee Related
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