JP3052460B2 - 協調処理型情報処理装置 - Google Patents
協調処理型情報処理装置Info
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- JP3052460B2 JP3052460B2 JP3203840A JP20384091A JP3052460B2 JP 3052460 B2 JP3052460 B2 JP 3052460B2 JP 3203840 A JP3203840 A JP 3203840A JP 20384091 A JP20384091 A JP 20384091A JP 3052460 B2 JP3052460 B2 JP 3052460B2
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- processor
- memory
- flag
- communication
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Description
【０００１】
【産業上の利用分野】本発明は、多数のプロセッサ・エ
レメントから構成し、プロセッサ・エレメント毎に、部
分問題の処理を受け持ち、他のプロセッサ・エレメント
の処理途中の解を参照するか、または処理途中の解を他
のプロセッサ・エレメントへ通知し、特に、プロセッサ
間通信の使用頻度が高い協調処理を高速に実行する協調
処理型情報処理装置に関する。
レメントから構成し、プロセッサ・エレメント毎に、部
分問題の処理を受け持ち、他のプロセッサ・エレメント
の処理途中の解を参照するか、または処理途中の解を他
のプロセッサ・エレメントへ通知し、特に、プロセッサ
間通信の使用頻度が高い協調処理を高速に実行する協調
処理型情報処理装置に関する。
【０００２】
【従来の技術】多数のプロセッサ・エレメントから構成
する多重プロセッサ情報処理装置では、プロセッサ・エ
レメント間の通信は基本操作である。プロセッサ・エレ
メント間の通信を実現する手段として、通信用プロセッ
サを使用し、主プロセッサが他のプロセッサ・エレメン
トとの通信を通信用プロセッサへ要求すると、通信用プ
ロセッサがプロセッサ間通信処理を開始する方式が主流
である。
する多重プロセッサ情報処理装置では、プロセッサ・エ
レメント間の通信は基本操作である。プロセッサ・エレ
メント間の通信を実現する手段として、通信用プロセッ
サを使用し、主プロセッサが他のプロセッサ・エレメン
トとの通信を通信用プロセッサへ要求すると、通信用プ
ロセッサがプロセッサ間通信処理を開始する方式が主流
である。
【０００３】
【発明が解決しようとする課題】従来の通信用プロセッ
サを使用する方式では、主プロセッサが通信用プロセッ
サへプロセッサ間通信処理の実行を要求する。したがっ
て、主プロセッサにとり、プロセッサ間通信はメモリ・
アクセスと異なる操作である。また、メモリ・アクセス
と比較し、プロセッサ間通信は処理速度が遅いので、通
信用プロセッサでプロセッサ間通信を行うことは情報処
理装置全体の処理速度を下げる原因の一つとなってい
る。多数のプロセッサ・エレメントを使用する並列処理
による情報処理の高速化を目的とする多重プロセッサ情
報処理装置では、全体の処理速度をを低下する原因の一
つであるプロセッサ間通信を高速化する必要がある。さ
らに、ソフトウェア開発の問題を考慮する場合、プロセ
ッサ間通信で使用するデータとメモリ・アクセスで使用
するデータは、部分問題に分割前の全体問題では、同一
行列の要素など同一のデータ構造に属ししていることが
多く、主プロセッサが同じ操作により、メモリ・アクセ
スとプロセッサ間通信を使用し、自分の局所メモリ上の
データと他のプロセッサ・エレメントのデータを操作で
きる環境を提供することが望ましい。
サを使用する方式では、主プロセッサが通信用プロセッ
サへプロセッサ間通信処理の実行を要求する。したがっ
て、主プロセッサにとり、プロセッサ間通信はメモリ・
アクセスと異なる操作である。また、メモリ・アクセス
と比較し、プロセッサ間通信は処理速度が遅いので、通
信用プロセッサでプロセッサ間通信を行うことは情報処
理装置全体の処理速度を下げる原因の一つとなってい
る。多数のプロセッサ・エレメントを使用する並列処理
による情報処理の高速化を目的とする多重プロセッサ情
報処理装置では、全体の処理速度をを低下する原因の一
つであるプロセッサ間通信を高速化する必要がある。さ
らに、ソフトウェア開発の問題を考慮する場合、プロセ
ッサ間通信で使用するデータとメモリ・アクセスで使用
するデータは、部分問題に分割前の全体問題では、同一
行列の要素など同一のデータ構造に属ししていることが
多く、主プロセッサが同じ操作により、メモリ・アクセ
スとプロセッサ間通信を使用し、自分の局所メモリ上の
データと他のプロセッサ・エレメントのデータを操作で
きる環境を提供することが望ましい。
【０００４】
【課題を解決するための手段】本発明は、プロセッサ・
エレメントのアドレス変換部が保持するアドレス変換情
報に、外部アドレス・フラグを付加し、プロセッサ間通
信で使用する他のプロセッサ・エレメント内の論理メモ
リ番地をアドレス変換部に登録可能とし、主プロセッサ
がメモリ・アクセスを行う毎に、プロセッサ間通信発生
検出回路が外部アドレス・フラグを検査し、メモリ・ア
クセスか、プロセッサ間通信かの判断を行うことによ
り、主プロセッサが同一の操作により、メモリ・アクセ
スとプロセッサ間通信の両方の処理を実行可能とするこ
とと、さらに、前記プロセッサ間通信発生検出回路が前
記外部アドレス・フラグを検査し、プロセッサ間通信処
理を起動することにより、プロセッサ間通信起動時の主
プロセッサの負荷を軽減し、プロセッサ間通信を高速化
することとを特徴とするプロセッサ・エレメントから構
成する協調処理型情報処理装置を提供する。
エレメントのアドレス変換部が保持するアドレス変換情
報に、外部アドレス・フラグを付加し、プロセッサ間通
信で使用する他のプロセッサ・エレメント内の論理メモ
リ番地をアドレス変換部に登録可能とし、主プロセッサ
がメモリ・アクセスを行う毎に、プロセッサ間通信発生
検出回路が外部アドレス・フラグを検査し、メモリ・ア
クセスか、プロセッサ間通信かの判断を行うことによ
り、主プロセッサが同一の操作により、メモリ・アクセ
スとプロセッサ間通信の両方の処理を実行可能とするこ
とと、さらに、前記プロセッサ間通信発生検出回路が前
記外部アドレス・フラグを検査し、プロセッサ間通信処
理を起動することにより、プロセッサ間通信起動時の主
プロセッサの負荷を軽減し、プロセッサ間通信を高速化
することとを特徴とするプロセッサ・エレメントから構
成する協調処理型情報処理装置を提供する。
【０００５】
【作用】プロセッサ・エレメントのアドレス変換部が保
持するアドレス変換情報に、外部アドレス・フラグを付
加することにより、アドレス変換部の他のプロセッサ・
エレメントに属する論理メモリ番地の登録を可能とす
る。プロセッサ間通信に使用する他のプロセッサ・エレ
メント内の論理メモリ番地を前記アドレス変換部に登録
する場合、主プロセッサは論理メモリ番地と相手先プロ
セッサ・エレメント識別番号などの情報を前記アドレス
変換部に登録し、さらに、登録したアドレス変換情報の
外部アドレス・フラグを能動状態にする。
持するアドレス変換情報に、外部アドレス・フラグを付
加することにより、アドレス変換部の他のプロセッサ・
エレメントに属する論理メモリ番地の登録を可能とす
る。プロセッサ間通信に使用する他のプロセッサ・エレ
メント内の論理メモリ番地を前記アドレス変換部に登録
する場合、主プロセッサは論理メモリ番地と相手先プロ
セッサ・エレメント識別番号などの情報を前記アドレス
変換部に登録し、さらに、登録したアドレス変換情報の
外部アドレス・フラグを能動状態にする。
【０００６】主プロセッサがメモリ・アクセスを行う毎
に、前記アドレス変換部は論理／物理アドレス変換と同
時に、使用したアドレス変換情報の外部アドレス・フラ
グを出力する。プロセッサ間通信発生検出回路は外部ア
ドレス・フラグを検査し、主プロセッサによるメモリ・
アクセスが自分の局所メモリに対する操作か、他のプロ
セッサ・エレメント内の論理メモリ番地に対する操作か
を判断する。後者の場合、主プロセッサがメモリ・アク
セス操作の時に出力する読み出し／書き込み操作を指定
する信号により、プロセッサ間通信発生検出回路が、送
信要求信号または、受信要求信号をプロセッサ間通信制
御回路へ送る。その結果、プロセッサ間通信制御回路は
プロセッサ間通信処理を開始する。
に、前記アドレス変換部は論理／物理アドレス変換と同
時に、使用したアドレス変換情報の外部アドレス・フラ
グを出力する。プロセッサ間通信発生検出回路は外部ア
ドレス・フラグを検査し、主プロセッサによるメモリ・
アクセスが自分の局所メモリに対する操作か、他のプロ
セッサ・エレメント内の論理メモリ番地に対する操作か
を判断する。後者の場合、主プロセッサがメモリ・アク
セス操作の時に出力する読み出し／書き込み操作を指定
する信号により、プロセッサ間通信発生検出回路が、送
信要求信号または、受信要求信号をプロセッサ間通信制
御回路へ送る。その結果、プロセッサ間通信制御回路は
プロセッサ間通信処理を開始する。
【０００７】データ送信の場合、プロセッサ間通信制御
回路は、主プロセッサが出力している送信データを送信
データバッファに格納し、プロセッサ間データ送信を開
始する。
回路は、主プロセッサが出力している送信データを送信
データバッファに格納し、プロセッサ間データ送信を開
始する。
【０００８】データ受信の場合、プロセッサ間通信発生
検出回路は、主プロセッサへ受信処理発生トラップを送
り、受信データが到着するまで、主プロセッサの処理を
待機させる。同時に、プロセッサ間通信制御回路に受信
要求信号を送り、プロセッサ間データ受信処理の起動を
要求する。相手側プロセッサ・エレメント内のプロセッ
サ間通信制御回路は、データ受信要求を受けると、相手
側プロセッサ・エレメントの局所メモリを読み出し、要
求されているデータをプロセッサ間データ送信処理によ
り、要求側受信データバッファに書き込む。プロセッサ
間通信制御回路は、受信データバッファにデータが書き
込まれるのを確認すると、主プロセッサに、受信データ
到着割り込みを送る。主プロセッサは、割り込みを受け
ると、受信データバッファから受信データを読み出し、
処理を再開する。
検出回路は、主プロセッサへ受信処理発生トラップを送
り、受信データが到着するまで、主プロセッサの処理を
待機させる。同時に、プロセッサ間通信制御回路に受信
要求信号を送り、プロセッサ間データ受信処理の起動を
要求する。相手側プロセッサ・エレメント内のプロセッ
サ間通信制御回路は、データ受信要求を受けると、相手
側プロセッサ・エレメントの局所メモリを読み出し、要
求されているデータをプロセッサ間データ送信処理によ
り、要求側受信データバッファに書き込む。プロセッサ
間通信制御回路は、受信データバッファにデータが書き
込まれるのを確認すると、主プロセッサに、受信データ
到着割り込みを送る。主プロセッサは、割り込みを受け
ると、受信データバッファから受信データを読み出し、
処理を再開する。
【０００９】主プロセッサは、データをメモリへ書き込
む、または、読み出す操作を実行するのみで、プロセッ
サ間通信を起動でき、メモリ・アクセス操作とプロセッ
サ間通信操作の区別をする必要がない。さらに、メモリ
・アクセス操作でプロセッサ間通信を起動することによ
り、主プロセッサが通信プロセッサへプロセッサ間通信
を依頼する時のコマンド、相手先プロセッサ・エレメン
トの情報、送信データなどを渡す操作が不要となり、プ
ロセッサ間通信を起動する処理を高速化できる。
む、または、読み出す操作を実行するのみで、プロセッ
サ間通信を起動でき、メモリ・アクセス操作とプロセッ
サ間通信操作の区別をする必要がない。さらに、メモリ
・アクセス操作でプロセッサ間通信を起動することによ
り、主プロセッサが通信プロセッサへプロセッサ間通信
を依頼する時のコマンド、相手先プロセッサ・エレメン
トの情報、送信データなどを渡す操作が不要となり、プ
ロセッサ間通信を起動する処理を高速化できる。
【００１０】さらに、請求項２の発明では、キャッシュ
メモリの制御情報に外部アドレス用キャッシュブロック
・フラグを付加し、他のプロセッサ・エレメント内の論
理メモリ番地のデータをキャッシングする領域をキャッ
シュメモリ上に確保することを可能とする。プロセッサ
間通信に使用する他のプロセッサ・エレメント内の論理
メモリ番地をアドレス変換部に登録する手順は、請求項
１の発明と同じである。
メモリの制御情報に外部アドレス用キャッシュブロック
・フラグを付加し、他のプロセッサ・エレメント内の論
理メモリ番地のデータをキャッシングする領域をキャッ
シュメモリ上に確保することを可能とする。プロセッサ
間通信に使用する他のプロセッサ・エレメント内の論理
メモリ番地をアドレス変換部に登録する手順は、請求項
１の発明と同じである。
【００１１】主プロセッサがメモリ・アクセスを行った
時、アドレス変換部が使用したアドレス変換情報の外部
アドレス・フラグが能動状態の場合、プロセッサ間通信
発生検出回路がプロセッサ間通信制御回路にプロセッサ
間通信処理の実行を要求する。同時に、プロセッサ間通
信用キャッシュブロック割当て回路がキャッシュメモリ
のヒット／ミス信号を検査し、キャッシュ・ミスの場
合、他のプロセッサ・エレメント内の論理メモリ番地の
データをキャッシングする為の領域をキャッシュメモリ
上に確保する。プロセッサ間データ受信の場合、相手側
のプロセッサ間通信制御回路が要求側の受信データバッ
ファへ要求したデータを書き込むと、要求側のプロセッ
サ間通信制御回路が受信データバッファのデータをキャ
ッシュメモリ上の領域に書き込み、受信データ到着割り
込みを主プロセッサへ送る。主プロセッサは、割り込み
を受けると、キャッシュメモリから受信データを読み出
し、処理を再開する。受信データをキャッシュメモリか
ら読み出し可能にすることにより、受信データ読み出し
処理を高速化できる。
時、アドレス変換部が使用したアドレス変換情報の外部
アドレス・フラグが能動状態の場合、プロセッサ間通信
発生検出回路がプロセッサ間通信制御回路にプロセッサ
間通信処理の実行を要求する。同時に、プロセッサ間通
信用キャッシュブロック割当て回路がキャッシュメモリ
のヒット／ミス信号を検査し、キャッシュ・ミスの場
合、他のプロセッサ・エレメント内の論理メモリ番地の
データをキャッシングする為の領域をキャッシュメモリ
上に確保する。プロセッサ間データ受信の場合、相手側
のプロセッサ間通信制御回路が要求側の受信データバッ
ファへ要求したデータを書き込むと、要求側のプロセッ
サ間通信制御回路が受信データバッファのデータをキャ
ッシュメモリ上の領域に書き込み、受信データ到着割り
込みを主プロセッサへ送る。主プロセッサは、割り込み
を受けると、キャッシュメモリから受信データを読み出
し、処理を再開する。受信データをキャッシュメモリか
ら読み出し可能にすることにより、受信データ読み出し
処理を高速化できる。
【００１２】請求項３の発明では、キャッシュメモリの
制御情報にキャッシュブロック固定フラグを付加し、キ
ャッシュメモリ上に確保した他のプロセッサ・エレメン
ト内の論理メモリ番地のデータをキャッシングする領域
を、主プロセッサがキャッシュブロック固定フラグを非
能動状態にするまで、確保し続けることを可能とする。
プロセッサ間通信における動作手順は、請求項２の発明
と同じである。
制御情報にキャッシュブロック固定フラグを付加し、キ
ャッシュメモリ上に確保した他のプロセッサ・エレメン
ト内の論理メモリ番地のデータをキャッシングする領域
を、主プロセッサがキャッシュブロック固定フラグを非
能動状態にするまで、確保し続けることを可能とする。
プロセッサ間通信における動作手順は、請求項２の発明
と同じである。
【００１３】請求項２の発明の場合、キャッシュメモリ
上に確保するプロセッサ間通信用キャッシュブロック
は、通常のメモリ・アクセスの影響により、キャッシュ
メモリの外に追い出される可能性がある。この為、通信
の度にキャッシュメモリ上にプロセッサ間通信用ブロッ
クを確保するか、ソフトウェア的に、キャッシュメモリ
の外に追い出されないことを保証する必要がある。キャ
ッシュブロック固定フラグの導入により、プロセッサ間
通信用キャッシュブロック割当て回路がプロセッサ間通
信用の領域をキャッシュメモリ上に確保する時に、キャ
ッシュブロック固定フラグを能動状態にすることによ
り、主プロセッサがキャッシュブロック固定フラグを非
能動状態にするまで、プロセッサ間通信用の領域をキャ
ッシュメモリ上に維持し続ける。この結果、キャッシュ
ブロック固定フラグを非能動状態にする時期を調整する
ことにより、通信の度にキャッシュメモリ上に領域を確
保する方式と、一度領域を確保すると、キャッシュメモ
リの外に追い出されないことを保証する方式を使い分け
ることが可能となる。
上に確保するプロセッサ間通信用キャッシュブロック
は、通常のメモリ・アクセスの影響により、キャッシュ
メモリの外に追い出される可能性がある。この為、通信
の度にキャッシュメモリ上にプロセッサ間通信用ブロッ
クを確保するか、ソフトウェア的に、キャッシュメモリ
の外に追い出されないことを保証する必要がある。キャ
ッシュブロック固定フラグの導入により、プロセッサ間
通信用キャッシュブロック割当て回路がプロセッサ間通
信用の領域をキャッシュメモリ上に確保する時に、キャ
ッシュブロック固定フラグを能動状態にすることによ
り、主プロセッサがキャッシュブロック固定フラグを非
能動状態にするまで、プロセッサ間通信用の領域をキャ
ッシュメモリ上に維持し続ける。この結果、キャッシュ
ブロック固定フラグを非能動状態にする時期を調整する
ことにより、通信の度にキャッシュメモリ上に領域を確
保する方式と、一度領域を確保すると、キャッシュメモ
リの外に追い出されないことを保証する方式を使い分け
ることが可能となる。
【００１４】
【実施例】図１は、請求項１に記載した協調処理型情報
処理装置の一実施例のブロック図である。プロセッサ１
がメモリ・アクセスを行うと、アドレス変換部２が論理
／物理アドレス変換を行う。その時に使用したアドレス
変換情報の外部アドレス・フラグは、外部アドレス・フ
ラグ・メモリ３から出力される。プロセッサ間通信発生
検出回路４は外部アドレス・フラグ３を検査し、プロセ
ッサ間通信か、キャッシュメモリ８と局所メモリ９を使
用する通常のメモリ・アクセスかを判定する。外部アド
レス・フラグが能動状態の場合、プロセッサ１が出力し
ている読み出し／書き込み指定信号により、送信、また
は、受信要求をプロセッサ間通信制御回路５へ送る。送
信の場合、プロセッサが出力している送信データが送信
データ・バッファ６へ書き込まれる。受信の場合、相手
側のプロセッサ間通信制御回路が受信データ・バッファ
７へ受信データを書き込む。
処理装置の一実施例のブロック図である。プロセッサ１
がメモリ・アクセスを行うと、アドレス変換部２が論理
／物理アドレス変換を行う。その時に使用したアドレス
変換情報の外部アドレス・フラグは、外部アドレス・フ
ラグ・メモリ３から出力される。プロセッサ間通信発生
検出回路４は外部アドレス・フラグ３を検査し、プロセ
ッサ間通信か、キャッシュメモリ８と局所メモリ９を使
用する通常のメモリ・アクセスかを判定する。外部アド
レス・フラグが能動状態の場合、プロセッサ１が出力し
ている読み出し／書き込み指定信号により、送信、また
は、受信要求をプロセッサ間通信制御回路５へ送る。送
信の場合、プロセッサが出力している送信データが送信
データ・バッファ６へ書き込まれる。受信の場合、相手
側のプロセッサ間通信制御回路が受信データ・バッファ
７へ受信データを書き込む。
【００１５】図２は、請求項２に記載した協調処理型情
報処理装置の一実施例のブロック図である。プロセッサ
１、アドレス変換部２、外部アドレス・フラグ・メモリ
３、プロセッサ間通信発生検出回路４、プロセッサ間通
信制御回路５、送信データ・バッファ６、受信データ・
バッファ７、キャッシュメモリ８、局所メモリ９は図１
と同じである。外部アドレス・フラグが能動状態の場
合、プロセッサ間通信用キャッシュブロック割当て回路
１０がキャッシュメモリ８のヒット／ミス信号を検査
し、キャッシュミスの場合、キャッシュメモリの制御情
報に付加した外部アドレス用キャッシュブロック・フラ
グを能動状態にする為、外部アドレス・フラグ・メモリ
１１を書き換える。
報処理装置の一実施例のブロック図である。プロセッサ
１、アドレス変換部２、外部アドレス・フラグ・メモリ
３、プロセッサ間通信発生検出回路４、プロセッサ間通
信制御回路５、送信データ・バッファ６、受信データ・
バッファ７、キャッシュメモリ８、局所メモリ９は図１
と同じである。外部アドレス・フラグが能動状態の場
合、プロセッサ間通信用キャッシュブロック割当て回路
１０がキャッシュメモリ８のヒット／ミス信号を検査
し、キャッシュミスの場合、キャッシュメモリの制御情
報に付加した外部アドレス用キャッシュブロック・フラ
グを能動状態にする為、外部アドレス・フラグ・メモリ
１１を書き換える。
【００１６】図３は、請求項３に記載した協調処理型情
報処理装置の一実施例のブロック図である。プロセッサ
１、アドレス変換部２、外部アドレス・フラグ・メモリ
３、プロセッサ間通信発生検出回路４、プロセッサ間通
信制御回路５、送信データ・バッファ６、受信データ・
バッファ７、キャッシュメモリ８、局所メモリ９、プロ
セッサ間通信用キャッシュブロック割当て回路１０、外
部アドレス・フラグ・メモリ１１は図２と同じである。
外部アドレス・フラグが能動状態の場合、プロセッサ間
通信用キャッシュブロック割当て回路１０が、キャッシ
ュメモリ８のヒット／ミス信号を検査し、キャッシュミ
スの場合、キャッシュメモリの制御情報に付加した外部
アドレス用キャッシュブロック・フラグとキャッシュブ
ロック固定フラグを能動状態とする為、外部アドレス用
キャッシュブロック・フラグ・メモリ１１とキャッシュ
ブロック固定フラグ・メモリ１２を書き換える。
報処理装置の一実施例のブロック図である。プロセッサ
１、アドレス変換部２、外部アドレス・フラグ・メモリ
３、プロセッサ間通信発生検出回路４、プロセッサ間通
信制御回路５、送信データ・バッファ６、受信データ・
バッファ７、キャッシュメモリ８、局所メモリ９、プロ
セッサ間通信用キャッシュブロック割当て回路１０、外
部アドレス・フラグ・メモリ１１は図２と同じである。
外部アドレス・フラグが能動状態の場合、プロセッサ間
通信用キャッシュブロック割当て回路１０が、キャッシ
ュメモリ８のヒット／ミス信号を検査し、キャッシュミ
スの場合、キャッシュメモリの制御情報に付加した外部
アドレス用キャッシュブロック・フラグとキャッシュブ
ロック固定フラグを能動状態とする為、外部アドレス用
キャッシュブロック・フラグ・メモリ１１とキャッシュ
ブロック固定フラグ・メモリ１２を書き換える。
【００１７】
【発明の効果】以上説明したように本発明の協調処理型
情報処理装置は、多数のプロセッサ・エレメントから構
成され、論理／物理アドレス変換を行うアドレス変換部
が保持するアドレス変換情報に外部アドレス・フラグを
付加することにより、プロセッサ間通信で使用する他の
プロセッサ・エレメント内の論理メモリ番地をアドレス
変換部に登録可能とし、主プロセッサがメモリ・アクセ
スを行う毎に、プロセッサ間通信発生検出回路が前記外
部アドレス・フラグを検査し、メモリ・アクセスか、プ
ロセッサ間通信かを判断することにより、主プロセッサ
は同一操作により、メモリ・アクセスとプロセッサ間通
信の両方の処理の実行を可能とし、さらに、前記プロセ
ッサ間通信発生検出回路が前記外部アドレス・フラグを
検査し、プロセッサ間通信処理を起動することにより、
プロセッサ間通信を起動する時の主プロセッサの負荷を
減少し、プロセッサ間通信を高速化する。
情報処理装置は、多数のプロセッサ・エレメントから構
成され、論理／物理アドレス変換を行うアドレス変換部
が保持するアドレス変換情報に外部アドレス・フラグを
付加することにより、プロセッサ間通信で使用する他の
プロセッサ・エレメント内の論理メモリ番地をアドレス
変換部に登録可能とし、主プロセッサがメモリ・アクセ
スを行う毎に、プロセッサ間通信発生検出回路が前記外
部アドレス・フラグを検査し、メモリ・アクセスか、プ
ロセッサ間通信かを判断することにより、主プロセッサ
は同一操作により、メモリ・アクセスとプロセッサ間通
信の両方の処理の実行を可能とし、さらに、前記プロセ
ッサ間通信発生検出回路が前記外部アドレス・フラグを
検査し、プロセッサ間通信処理を起動することにより、
プロセッサ間通信を起動する時の主プロセッサの負荷を
減少し、プロセッサ間通信を高速化する。
【００１８】さらに、キャッシュメモリ制御部が保持す
るキャッシュメモリ制御情報に外部アドレス用キャッシ
ュブロック・フラグとキャッシュブロック固定フラグを
付加することにより、他のプロセッサ・エレメント内の
論理メモリ番地のデータをキャッシング可能とし、主プ
ロセッサが他のプロセッサ・エレメントから受信したデ
ータを読み出す処理を高速化することにより、プロセッ
サ間通信を高速化し、多重プロセッサ情報処理装置を使
用した並列処理の中でも、プロセッサ間通信の使用頻度
が高い協調処理の高速実行を可能とする。
るキャッシュメモリ制御情報に外部アドレス用キャッシ
ュブロック・フラグとキャッシュブロック固定フラグを
付加することにより、他のプロセッサ・エレメント内の
論理メモリ番地のデータをキャッシング可能とし、主プ
ロセッサが他のプロセッサ・エレメントから受信したデ
ータを読み出す処理を高速化することにより、プロセッ
サ間通信を高速化し、多重プロセッサ情報処理装置を使
用した並列処理の中でも、プロセッサ間通信の使用頻度
が高い協調処理の高速実行を可能とする。
【図１】請求項１に記載した協調処理型情報処理装置の
プロセッサ・エレメントの一実施例のブロック図であ
る。
プロセッサ・エレメントの一実施例のブロック図であ
る。
【図２】請求項２に記載した協調処理型情報処理装置の
プロセッサ・エレメントの一実施例のブロック図であ
る。
プロセッサ・エレメントの一実施例のブロック図であ
る。
【図３】請求項３に記載した協調処理型情報処理装置の
プロセッサ・エレメントの一実施例のブロック図であ
る。
プロセッサ・エレメントの一実施例のブロック図であ
る。
１ 主プロセッサ ２ アドレス変換部 ３ 外部アドレス・フラグ・メモリ ４ プロセッサ間通信発生検出回路 ５ プロセッサ間通信制御回路 ６ 送信データ・バッファ ７ 受信データ・バッファ ８ キャッシュメモリ ９ 局所メモリ １０ プロセッサ間通信用キャッシュブロック割当て
回路 １１ 外部アドレス用キャッシュブロック・フラグ・
メモリ １２ キャッシュブロック固定フラグ・メモリ
回路 １１ 外部アドレス用キャッシュブロック・フラグ・
メモリ １２ キャッシュブロック固定フラグ・メモリ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 15/177 682 G06F 15/177 676 G06F 13/00 353 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (3)
- 【請求項１】 多数のプロセッサ・エレメントと、プロ
セッサ・エレメント間を接続するプロセッサ間通信ネッ
トワークとから構成され、 各プロセッサ・エレメントが、プロセッサと、キャッシ
ュメモリと、局所メモリと、論理／物理アドレス変換を
行うアドレス変換部と、前記アドレス変換部が保持する
アドレス変換情報に付加する外部アドレス・フラグを格
納する外部アドレス・フラグ・メモリと、前記外部アド
レス・フラグ・メモリの出力と前記プロセッサがメモリ
・アクセス時に出力する読み出し／書き込み操作を指定
する信号から、他のプロセッサ・エレメントとの通信が
必要なメモリ・アクセスを検出するプロセッサ間通信発
生検出回路と、他のプロセッサ・エレメントとの通信処
理を制御するプロセッサ間通信制御回路と、他のプロセ
ッサ・エレメントへ送信するデータを保持する送信デー
タ・バッファと、他のプロセッサ・エレメントから送ら
れて来たデータを保持する受信データ・バッファとから
成り、 前記プロセッサが前記外部アドレス・フラグを能動状態
にする為に、前記外部アドレス・フラグ・メモリを書き
換えることにより、前記アドレス変換部に他のプロセッ
サ・エレメントの論理メモリ番地を登録することと、 前記プロセッサがメモリアクセスを行う毎に、前記アド
レス変換部による論理／物理アドレス変換と並行して、
前記プロセッサ間通信発生検出回路が前記外部アドレス
・フラグ・メモリが出力する外部アドレス・フラグを検
査し、前記外部アドレス・フラグが能動状態の場合、前
記プロセッサが出力している読み出し／書き込み操作を
指定する信号により、前記プロセッサ間通信制御部に送
信、または受信の要求信号を送ることにより、前記プロ
セッサ間通信制御部がプロセッサ間通信を開始すること
とを特徴とするプロセッサ・エレメントを構成要素とす
る協調処理型情報処理装置。 - 【請求項２】 請求項１に記載の協調処理型情報処理装
置の構成要素であるプロセッサ・エレメントの構成要素
と、キャッシュメモリ制御部が保持するキャッシュメモ
リ制御情報に付加した外部アドレス用キャッシュブロッ
ク・フラグを格納する外部アドレス用キャッシュブロッ
ク・フラグ・メモリと、外部アドレス・フラグとキャッ
シュメモリのヒット／ミス信号から前記外部アドレス用
キャッシュブロック・フラグを操作するプロセッサ間通
信用キャッシュブロック割当て回路から成り、前記プロ
セッサがメモリ・アクセスを行う毎に、前記プロセッサ
間通信検出回路と共に、前記プロセッサ間通信用キャッ
シュブロック割当て回路が前記外部アドレス・フラグ・
メモリが出力する外部アドレス・フラグを検査し、外部
アドレス・フラグが能動状態で、かつ、キャッシュメモ
リがミス状態の場合、前記外部アドレス用キャッシュブ
ロック・フラグ・メモリを書き換えることにより、他の
プロセッサ・エレメントとの通信用論理メモリ番地のバ
ッファ領域をキャッシュメモリ上に確保し、プロセッサ
間通信の送信データ、または受信データの保持に使用す
ることを特徴とするプロセッサ・エレメントを構成要素
とする協調処理型情報処理装置。 - 【請求項３】 請求項２に記載の協調処理型情報処理装
置の構成要素であるプロセッサ・エレメントの構成要素
と、キャッシュメモリの制御部が保持するキャッシュメ
モリ制御情報に付加したキャッシュブロック固定フラグ
を格納するキャッシュブロック固定フラグ・メモリから
成り、前記プロセッサがメモリアクセスを行う毎に、前
記プロセッサ間通信用キャッシュブロック割当て回路が
前記外部アドレス・フラグを検査し、前記外部アドレス
・フラグが能動状態で、かつ、キャッシュメモリがミス
状態の場合、前記外部アドレス用キャッシュブロック・
フラグ・メモリと前記キャッシュブロック固定フラグ・
メモリを書き換え、他のプロセッサ・エレメントとの通
信用論理メモリ番地をキャッシュメモリ上に確保し、前
記プロセッサが前記キャッシュブロック固定フラグ・メ
モリを書き換え、キャッシュブロック・ロック・フラグ
を非能動状態とするまで、プロセッサ間通信用論理メモ
リ番地のキャッシュブロックへの割当てを維持すること
を特徴とするプロセッサ・エレメントを構成要素とする
協調処理型情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203840A JP3052460B2 (ja) | 1991-07-18 | 1991-07-18 | 協調処理型情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3203840A JP3052460B2 (ja) | 1991-07-18 | 1991-07-18 | 協調処理型情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0528115A JPH0528115A (ja) | 1993-02-05 |
| JP3052460B2 true JP3052460B2 (ja) | 2000-06-12 |
Family
ID=16480574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3203840A Expired - Fee Related JP3052460B2 (ja) | 1991-07-18 | 1991-07-18 | 協調処理型情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052460B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100376545B1 (ko) * | 1998-12-16 | 2003-06-12 | 엘지전자 주식회사 | 교환기에서프로세서간아이피씨데이터송수신방법 |
| BRPI0924540A2 (pt) | 2009-06-16 | 2015-06-23 | Intel Corp | Aplicações de câmera em um dispositivo portátil |
-
1991
- 1991-07-18 JP JP3203840A patent/JP3052460B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0528115A (ja) | 1993-02-05 |
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