JP2911694B2 - 半導体基板及びその製造方法 - Google Patents
半導体基板及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体基板及びその製
造方法に関し、より詳しくは、インバータ、小型電力変
換装置等に使用されるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の
製造に適した半導体基板及びその製造方法に関する。
造方法に関し、より詳しくは、インバータ、小型電力変
換装置等に使用されるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ
Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の
製造に適した半導体基板及びその製造方法に関する。
【０００２】
【発明の背景技術】ＩＧＢＴは、パワーＭＯＳＦＥＴの
高速スイッチング特性とバイポーラトランジスタの高電
力特性とを併せ備え、パワー半導体素子として例えばイ
ンバータや小電力変換装置等に使用されている。
高速スイッチング特性とバイポーラトランジスタの高電
力特性とを併せ備え、パワー半導体素子として例えばイ
ンバータや小電力変換装置等に使用されている。
【０００３】ＩＧＢＴは、一般に、ｐ+単結晶シリコン
基板上にｎ+バッファ層及びｎ-層が形成されてなる半導
体基板のｎ-層にベース層やソース層等を形成して製造
される。このうち、ｎ+バッファ層の不純物濃度はＩＧ
ＢＴの動作特性に大きく影響し、ＩＧＢＴの高速動作を
可能にするためにはｎ+バッファ層の不純物濃度を精密
に制御する必要がある。
基板上にｎ+バッファ層及びｎ-層が形成されてなる半導
体基板のｎ-層にベース層やソース層等を形成して製造
される。このうち、ｎ+バッファ層の不純物濃度はＩＧ
ＢＴの動作特性に大きく影響し、ＩＧＢＴの高速動作を
可能にするためにはｎ+バッファ層の不純物濃度を精密
に制御する必要がある。
【０００４】ＩＧＢＴ用の半導体基板は、例えば高濃度
のホウ素をｐ型不純物として含むｐ+単結晶シリコン基
板の一主表面上に、基板の不純物濃度よりも低濃度のｎ
型不純物を含むｎ+バッファ層及びさらに低濃度のｎ型
不純物を含むｎ-層を順次エピタキシャル成長させて形
成する。このように、ｐ+単結晶シリコン基板の不純物
濃度はｎ+バッファ層やｎ-層の不純物濃度よりもはるか
に高いので、エピタキシャル成長を行う際には、基板の
裏面からホウ素が気化してエピタキシャル成長層に入り
込むいわゆるオートドープが起こる。このため、基板の
裏面にＣＶＤ酸化膜を形成し、ホウ素の気化を阻止した
状態でエピタキシャル成長が行われる。
のホウ素をｐ型不純物として含むｐ+単結晶シリコン基
板の一主表面上に、基板の不純物濃度よりも低濃度のｎ
型不純物を含むｎ+バッファ層及びさらに低濃度のｎ型
不純物を含むｎ-層を順次エピタキシャル成長させて形
成する。このように、ｐ+単結晶シリコン基板の不純物
濃度はｎ+バッファ層やｎ-層の不純物濃度よりもはるか
に高いので、エピタキシャル成長を行う際には、基板の
裏面からホウ素が気化してエピタキシャル成長層に入り
込むいわゆるオートドープが起こる。このため、基板の
裏面にＣＶＤ酸化膜を形成し、ホウ素の気化を阻止した
状態でエピタキシャル成長が行われる。
【０００５】しかし、上記のようにＣＶＤ酸化膜を基板
の裏面に形成しても、基板の不純物濃度は極めて高いの
で、基板からのオートドープを完全に防ぐことはでき
ず、ｎ+バッファ層の不純物濃度を精密に制御すること
ができない。その結果、ｎ+バッファ層やｎ-層の抵抗率
が変動し、さらにはｎ-層がｐ型に反転することもあり
得るので、良好な電気特性を有する半導体装置の製造が
困難となる。
の裏面に形成しても、基板の不純物濃度は極めて高いの
で、基板からのオートドープを完全に防ぐことはでき
ず、ｎ+バッファ層の不純物濃度を精密に制御すること
ができない。その結果、ｎ+バッファ層やｎ-層の抵抗率
が変動し、さらにはｎ-層がｐ型に反転することもあり
得るので、良好な電気特性を有する半導体装置の製造が
困難となる。
【０００６】また、エピタキシャル成長時に基板周縁部
及び側端面のＣＶＤ酸化膜上にノジュールと呼ばれる多
結晶の突起状異常成長が起こり、基板の取り扱い時にこ
のノジュールが破損分離してエピタキシャル成長層を傷
つけることがある。
及び側端面のＣＶＤ酸化膜上にノジュールと呼ばれる多
結晶の突起状異常成長が起こり、基板の取り扱い時にこ
のノジュールが破損分離してエピタキシャル成長層を傷
つけることがある。
【０００７】さらに、ｎ-層にはＩＧＢＴのベース層や
ソース層が形成されることから、ｎ-層は高品質のエピ
タキシャル成長層である必要がある。従って、成長速度
をあまり速くすることができず、工程時間が長くなると
いう問題があった。
ソース層が形成されることから、ｎ-層は高品質のエピ
タキシャル成長層である必要がある。従って、成長速度
をあまり速くすることができず、工程時間が長くなると
いう問題があった。
【０００８】そこで本発明者らは、特願平３−７４７３
２においてＩＧＢＴ用の半導体基板の新たな製造方法を
提案した。この方法は、低濃度のｎ型不純物を含むｎ-
単結晶シリコン基板上にそれよりも高濃度のｎ型不純物
を含むｎ+バッファ層及びさらに高濃度のｐ型不純物を
含むｐ+層を順次形成し、最後に基板の裏面を研削・研
磨加工するものである。ここで、ｐ+層を所定の厚さま
で成長させて基板の総厚を確保することにより、その後
のデバイス工程におけるハンドリングに十分耐えられる
ようにしている。この方法においては、ベース層やソー
ス層は基板裏面側に形成される。
２においてＩＧＢＴ用の半導体基板の新たな製造方法を
提案した。この方法は、低濃度のｎ型不純物を含むｎ-
単結晶シリコン基板上にそれよりも高濃度のｎ型不純物
を含むｎ+バッファ層及びさらに高濃度のｐ型不純物を
含むｐ+層を順次形成し、最後に基板の裏面を研削・研
磨加工するものである。ここで、ｐ+層を所定の厚さま
で成長させて基板の総厚を確保することにより、その後
のデバイス工程におけるハンドリングに十分耐えられる
ようにしている。この方法においては、ベース層やソー
ス層は基板裏面側に形成される。
【０００９】具体的には図４に示すように、ｎ-単結晶
シリコン基板２１（リン濃度１０14ｃｍ-3以下、抵抗率
３０Ωｃｍ以上）に拡散法（例えばＰ０Ｃｌ3を用い
る）又はエピタキシャル成長法（例えばＰＨ3を用い
る）によってｎ+バッファ層２２を形成させ、次いでそ
の上に高濃度のｐ+層２３（ホウ素濃度１０18ｃｍ-3以
上、抵抗率０．１Ωｃｍ以下）をエピタキシャル成長さ
せてＩＧＢＴ用の半導体基板２０を製造する。
シリコン基板２１（リン濃度１０14ｃｍ-3以下、抵抗率
３０Ωｃｍ以上）に拡散法（例えばＰ０Ｃｌ3を用い
る）又はエピタキシャル成長法（例えばＰＨ3を用い
る）によってｎ+バッファ層２２を形成させ、次いでそ
の上に高濃度のｐ+層２３（ホウ素濃度１０18ｃｍ-3以
上、抵抗率０．１Ωｃｍ以下）をエピタキシャル成長さ
せてＩＧＢＴ用の半導体基板２０を製造する。
【００１０】この方法では、基板の不純物濃度よりも高
濃度の不純物を含むエピタキシャル成長層を順次形成す
るので、エピタキシャル成長時における基板からのオー
トドープの影響を無視することができ、ｎ+バッファ層
の不純物濃度を精密に制御することができる。また、ｐ
+層はベース層やソース層のような高品質シリコン層に
形成されるべき拡散層が形成されないので、特に高品質
を要求されることがなく、多結晶とならない範囲で高速
成長させることができる。さらに、オートドープを防止
するための酸化膜を基板の裏面及び側面に設ける必要が
なくなり、その分だけ工程数が短くなるばかりでなく、
ポリシリコンの異常成長によるノジュールの発生もなく
なる等、種々の効果がある方法である。
濃度の不純物を含むエピタキシャル成長層を順次形成す
るので、エピタキシャル成長時における基板からのオー
トドープの影響を無視することができ、ｎ+バッファ層
の不純物濃度を精密に制御することができる。また、ｐ
+層はベース層やソース層のような高品質シリコン層に
形成されるべき拡散層が形成されないので、特に高品質
を要求されることがなく、多結晶とならない範囲で高速
成長させることができる。さらに、オートドープを防止
するための酸化膜を基板の裏面及び側面に設ける必要が
なくなり、その分だけ工程数が短くなるばかりでなく、
ポリシリコンの異常成長によるノジュールの発生もなく
なる等、種々の効果がある方法である。
【００１１】
【発明が解決しようとする課題】上記の方法では、基板
の総厚を確保するためにｐ+層を数百μｍとかなり厚く
堆積させる必要がある。例えば、直径が５インチ以上の
大口径基板を用いる場合、基板の総厚は４００μｍ以上
必要とされ、そのためにはｐ+層の厚さは少なくとも２
００μｍ以上堆積する必要がある。
の総厚を確保するためにｐ+層を数百μｍとかなり厚く
堆積させる必要がある。例えば、直径が５インチ以上の
大口径基板を用いる場合、基板の総厚は４００μｍ以上
必要とされ、そのためにはｐ+層の厚さは少なくとも２
００μｍ以上堆積する必要がある。
【００１２】しかし、ホウ素のような原子半径がシリコ
ンよりも小さいドーパントを高濃度ｐ+層に用いると、
ｐ+層を厚く成長させた場合には、このホウ素とシリコ
ンの格子間距離の差異により基板のｐ+層を堆積する面
側が凹状に反ってしまうことがある。例えば研削・研磨
加工後の基板の総厚が４００μｍ以上必要とする場合に
は、ｐ+層を少なくとも２００μｍ以上堆積しなければ
ならないが、この場合には１５０μｍ以上の反りが生じ
る。
ンよりも小さいドーパントを高濃度ｐ+層に用いると、
ｐ+層を厚く成長させた場合には、このホウ素とシリコ
ンの格子間距離の差異により基板のｐ+層を堆積する面
側が凹状に反ってしまうことがある。例えば研削・研磨
加工後の基板の総厚が４００μｍ以上必要とする場合に
は、ｐ+層を少なくとも２００μｍ以上堆積しなければ
ならないが、この場合には１５０μｍ以上の反りが生じ
る。
【００１３】このような反りを持った基板を使用してそ
の後のデバイス製造プロセスを行うと、プロセス不良を
起こし易くなる。例えば、フォトリソ工程で基板にレジ
ストを塗布する際に基板がチャックに吸着しなかった
り、辛うじて吸着されたとしても後にパターンくずれ等
の問題を生じることとなる。
の後のデバイス製造プロセスを行うと、プロセス不良を
起こし易くなる。例えば、フォトリソ工程で基板にレジ
ストを塗布する際に基板がチャックに吸着しなかった
り、辛うじて吸着されたとしても後にパターンくずれ等
の問題を生じることとなる。
【００１４】そこで本発明は、各層の不純物濃度を精密
に制御することができるとともに基板の反りが生じない
半導体基板及びその製造方法を提供することを目的とす
る。
に制御することができるとともに基板の反りが生じない
半導体基板及びその製造方法を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】本発明は、特許請求の範
囲の請求項１に記載したように、低濃度の不純物を含む
第１導電型の単結晶シリコン基板と、該単結晶シリコン
基板の一主表面上に形成され、前記単結晶シリコン基板
の不純物濃度よりも高濃度の不純物を含む第１導電型の
第１シリコン層と、該第１シリコン層上に形成され、前
記第１シリコン層の不純物濃度よりも高濃度で原子半径
がシリコンよりも小さい不純物を含む第２導電型の第２
シリコン層と、該第２シリコン層上に形成され、不純物
を全く含まないか又は前記第２シリコン層の不純物濃度
の０．０１６倍以下の不純物を含む第２導電型の第３シ
リコン層とを有することを特徴とする半導体基板を提供
する。
囲の請求項１に記載したように、低濃度の不純物を含む
第１導電型の単結晶シリコン基板と、該単結晶シリコン
基板の一主表面上に形成され、前記単結晶シリコン基板
の不純物濃度よりも高濃度の不純物を含む第１導電型の
第１シリコン層と、該第１シリコン層上に形成され、前
記第１シリコン層の不純物濃度よりも高濃度で原子半径
がシリコンよりも小さい不純物を含む第２導電型の第２
シリコン層と、該第２シリコン層上に形成され、不純物
を全く含まないか又は前記第２シリコン層の不純物濃度
の０．０１６倍以下の不純物を含む第２導電型の第３シ
リコン層とを有することを特徴とする半導体基板を提供
する。
【００１６】また本発明は、請求項２に記載したよう
に、前記第２シリコン層に含まれる不純物はホウ素であ
る請求項１に記載の半導体基板を提供する。
に、前記第２シリコン層に含まれる不純物はホウ素であ
る請求項１に記載の半導体基板を提供する。
【００１７】また本発明は、請求項３に記載したよう
に、前記単結晶シリコン基板の不純物濃度は１０14ｃｍ
-3以下（抵抗率３０Ωｃｍ以上）、前記第１シリコン層
の不純物濃度は１０16〜１０19ｃｍ-3（抵抗率０．００
６〜０．５Ωｃｍ）、前記第２シリコン層の不純物濃度
は１０18ｃｍ-3以上（抵抗率０．０６Ωｃｍ以下）及び
前記第３シリコン層の不純物濃度は１．６×１０16ｃｍ
-3以下（抵抗率１Ωｃｍ以上）である請求項１又は請求
項２に記載の半導体基板を提供する。
に、前記単結晶シリコン基板の不純物濃度は１０14ｃｍ
-3以下（抵抗率３０Ωｃｍ以上）、前記第１シリコン層
の不純物濃度は１０16〜１０19ｃｍ-3（抵抗率０．００
６〜０．５Ωｃｍ）、前記第２シリコン層の不純物濃度
は１０18ｃｍ-3以上（抵抗率０．０６Ωｃｍ以下）及び
前記第３シリコン層の不純物濃度は１．６×１０16ｃｍ
-3以下（抵抗率１Ωｃｍ以上）である請求項１又は請求
項２に記載の半導体基板を提供する。
【００１８】また本発明は、請求項４に記載したよう
に、前記第２シリコン層の膜厚は１０〜１２０μｍ、前
記第３シリコン層の膜厚は３０〜２００μｍである請求
項１ないし請求項３のいずれか１項に記載の半導体基板
を提供する。
に、前記第２シリコン層の膜厚は１０〜１２０μｍ、前
記第３シリコン層の膜厚は３０〜２００μｍである請求
項１ないし請求項３のいずれか１項に記載の半導体基板
を提供する。
【００１９】また本発明は、請求項５に記載したよう
に、低濃度の不純物を含む第１導電型の単結晶シリコン
基板の一主表面上に前記単結晶シリコン基板の不純物濃
度よりも高濃度の不純物を含む第１導電型の第１シリコ
ン層を形成する工程と、該第１シリコン層上に前記第１
シリコン層の不純物濃度よりも高濃度で原子半径がシリ
コンよりも小さい不純物を含む第２導電型の第２シリコ
ン層を形成する工程と、該第２シリコン層上に不純物を
全く含まないか又は前記第２シリコン層の不純物濃度の
０．０１６倍以下の不純物を含む第２導電型の第３シリ
コン層を形成する工程と、前記単結晶シリコン基板の前
記一主表面とは反対側の他方の主表面を所定の厚さまで
研削及び／又は研磨加工する工程とを有することを特徴
とする半導体基板の製造方法を提供する。
に、低濃度の不純物を含む第１導電型の単結晶シリコン
基板の一主表面上に前記単結晶シリコン基板の不純物濃
度よりも高濃度の不純物を含む第１導電型の第１シリコ
ン層を形成する工程と、該第１シリコン層上に前記第１
シリコン層の不純物濃度よりも高濃度で原子半径がシリ
コンよりも小さい不純物を含む第２導電型の第２シリコ
ン層を形成する工程と、該第２シリコン層上に不純物を
全く含まないか又は前記第２シリコン層の不純物濃度の
０．０１６倍以下の不純物を含む第２導電型の第３シリ
コン層を形成する工程と、前記単結晶シリコン基板の前
記一主表面とは反対側の他方の主表面を所定の厚さまで
研削及び／又は研磨加工する工程とを有することを特徴
とする半導体基板の製造方法を提供する。
【００２０】また本発明は、請求項６に記載したよう
に、前記第１シリコン層は拡散法又は気相成長法により
形成し、第２及び第３シリコン層は気相成長法により形
成するものである請求項５に記載の半導体基板の製造方
法を提供する。
に、前記第１シリコン層は拡散法又は気相成長法により
形成し、第２及び第３シリコン層は気相成長法により形
成するものである請求項５に記載の半導体基板の製造方
法を提供する。
【００２１】また本発明は、請求項７に記載したよう
に、前記第２シリコン層に含まれる不純物はホウ素であ
る請求項５又は請求項６に記載の半導体基板の製造方法
を提供する。
に、前記第２シリコン層に含まれる不純物はホウ素であ
る請求項５又は請求項６に記載の半導体基板の製造方法
を提供する。
【００２２】また本発明は、請求項８に記載したよう
に、前記単結晶シリコン基板の不純物濃度は１０14ｃｍ
-3以下（抵抗率３０Ωｃｍ以上）、前記第１シリコン層
の不純物濃度は１０16〜１０19ｃｍ-3（抵抗率０．００
６〜０．５Ωｃｍ）、前記第２シリコン層の不純物濃度
は１０18ｃｍ-3以上（抵抗率０．０６Ωｃｍ以下）及び
第３シリコン層の不純物濃度は１．６×１０16ｃｍ-3以
下（抵抗率１Ωｃｍ以上）である請求項５ないし請求項
７のいずれか１項に記載の半導体基板の製造方法を提供
する。
に、前記単結晶シリコン基板の不純物濃度は１０14ｃｍ
-3以下（抵抗率３０Ωｃｍ以上）、前記第１シリコン層
の不純物濃度は１０16〜１０19ｃｍ-3（抵抗率０．００
６〜０．５Ωｃｍ）、前記第２シリコン層の不純物濃度
は１０18ｃｍ-3以上（抵抗率０．０６Ωｃｍ以下）及び
第３シリコン層の不純物濃度は１．６×１０16ｃｍ-3以
下（抵抗率１Ωｃｍ以上）である請求項５ないし請求項
７のいずれか１項に記載の半導体基板の製造方法を提供
する。
【００２３】また本発明は、請求項９に記載したよう
に、前記第２シリコン層の膜厚は１０〜１２０μｍ、前
記第３シリコン層の膜厚は３０〜２００μｍである請求
項５ないし請求項８のいずれか１項に記載の半導体基板
の製造方法を提供する。
に、前記第２シリコン層の膜厚は１０〜１２０μｍ、前
記第３シリコン層の膜厚は３０〜２００μｍである請求
項５ないし請求項８のいずれか１項に記載の半導体基板
の製造方法を提供する。
【００２４】
【作用】本発明においては、不純物濃度の高いｐ+層の
上にさらに不純物を全く含まない又はｐ+層の不純物濃
度よりも十分に低濃度の不純物を含むｐ-層を十分厚く
成長させ、このｐ-層の厚みによって基板の総厚を確保
するようにしたので、不純物濃度の高いｐ+層を厚く堆
積させる必要がなくなる。しかも、高濃度ｐ+層の上に
低濃度のｐ-層を堆積することにより、基板の堆積側表
層部の原子半径は大きくなる。従って、従来のように原
子半径の小さい不純物を多量に含むｐ+層をｎ型単結晶
シリコン基板の上に厚く堆積させることによる基板の反
りは生じず、その後のデバイス製造プロセスにおける加
工上の不具合を低減することができる。
上にさらに不純物を全く含まない又はｐ+層の不純物濃
度よりも十分に低濃度の不純物を含むｐ-層を十分厚く
成長させ、このｐ-層の厚みによって基板の総厚を確保
するようにしたので、不純物濃度の高いｐ+層を厚く堆
積させる必要がなくなる。しかも、高濃度ｐ+層の上に
低濃度のｐ-層を堆積することにより、基板の堆積側表
層部の原子半径は大きくなる。従って、従来のように原
子半径の小さい不純物を多量に含むｐ+層をｎ型単結晶
シリコン基板の上に厚く堆積させることによる基板の反
りは生じず、その後のデバイス製造プロセスにおける加
工上の不具合を低減することができる。
【００２５】なお、不純物濃度の低いｐ-層はデバイス
完成時には不要な層であるが、従来の基板プロセスにお
いてもデバイス形成プロセス完了後に基板の裏面をバッ
クラップ方式により４５〜２１５μｍ程度研削除去する
ことから、本発明においてもデバイス形成プロセス完了
後にｐ-層を研削除去してｐ+層を露出させることによ
り、最終的に従来の半導体基板を用いた場合と同一構造
のデバイスを得ることができる。すなわち、ｐ-層は最
終的には除去される除去層（削り代分）として形成され
るものである。
完成時には不要な層であるが、従来の基板プロセスにお
いてもデバイス形成プロセス完了後に基板の裏面をバッ
クラップ方式により４５〜２１５μｍ程度研削除去する
ことから、本発明においてもデバイス形成プロセス完了
後にｐ-層を研削除去してｐ+層を露出させることによ
り、最終的に従来の半導体基板を用いた場合と同一構造
のデバイスを得ることができる。すなわち、ｐ-層は最
終的には除去される除去層（削り代分）として形成され
るものである。
【００２６】
【実施例】以下、本発明の実施例について図を参照して
説明する。図１は、本発明の半導体基板の断面構造の一
例を示す。この半導体基板１０は、ｎ-単結晶シリコン
基板１１上にｎ+バッファ層１２を形成し、最後にｐ+層
１３及びｐ-層１４を積層してなるものである。なお、
図１ではｎ-単結晶シリコン基板１１面が上側を向くよ
うに示してあるが、これは、その後のデバイス形成工程
でｎ型単結晶シリコン基板１１面側にＩＧＢＴのソース
層やベース層が形成されるものであることを表してい
る。
説明する。図１は、本発明の半導体基板の断面構造の一
例を示す。この半導体基板１０は、ｎ-単結晶シリコン
基板１１上にｎ+バッファ層１２を形成し、最後にｐ+層
１３及びｐ-層１４を積層してなるものである。なお、
図１ではｎ-単結晶シリコン基板１１面が上側を向くよ
うに示してあるが、これは、その後のデバイス形成工程
でｎ型単結晶シリコン基板１１面側にＩＧＢＴのソース
層やベース層が形成されるものであることを表してい
る。
【００２７】次に、本発明の半導体基板の基本的な製造
工程を図２（ａ）〜（ｅ）を参照して説明する。まず、
公知の方法にて鏡面加工された厚さ４００〜７５０μ
ｍ、直径１００〜１５０ｍｍ、リン濃度１０14ｃｍ-3以
下（抵抗率３０Ωｃｍ以上）のｎ-単結晶シリコン基板
１１（図２（ａ））の一主表面上に、拡散法又は気相成
長法にて厚さ３〜２５μｍ、リン濃度１０16〜１０19ｃ
ｍ-3（抵抗率０．５５〜０．００６Ωｃｍ）のｎ+バッ
ファ層１２を形成する（図２（ｂ））。
工程を図２（ａ）〜（ｅ）を参照して説明する。まず、
公知の方法にて鏡面加工された厚さ４００〜７５０μ
ｍ、直径１００〜１５０ｍｍ、リン濃度１０14ｃｍ-3以
下（抵抗率３０Ωｃｍ以上）のｎ-単結晶シリコン基板
１１（図２（ａ））の一主表面上に、拡散法又は気相成
長法にて厚さ３〜２５μｍ、リン濃度１０16〜１０19ｃ
ｍ-3（抵抗率０．５５〜０．００６Ωｃｍ）のｎ+バッ
ファ層１２を形成する（図２（ｂ））。
【００２８】なお、ｎ+バッファ層１２を気相成長法で
形成する場合には、ｎ+バッファ層１２が単結晶シリコ
ン層となるような成長速度でエピタキシャル成長させ
る。この場合、ｎ+バッファ層１２のリン濃度はｎ-単結
晶シリコン基板１１のリン濃度よりも相当高いのでオー
トドープの影響が全くなく、ｎ+バッファ層１２のリン
濃度を精密に制御することができる。
形成する場合には、ｎ+バッファ層１２が単結晶シリコ
ン層となるような成長速度でエピタキシャル成長させ
る。この場合、ｎ+バッファ層１２のリン濃度はｎ-単結
晶シリコン基板１１のリン濃度よりも相当高いのでオー
トドープの影響が全くなく、ｎ+バッファ層１２のリン
濃度を精密に制御することができる。
【００２９】次に、ｎ+バッファ層１２上に気相成長法
にて厚さ１０〜１００μｍ、ホウ素濃度１０18ｃｍ-3以
上（抵抗率０．０６Ωｃｍ以下）のｐ+層１３を形成す
る（図２（ｃ））。ｐ+層１３は高品質を要求されない
ため、単結晶シリコン層となる範囲で可能な限り高速成
長させることができる。また、ｎ+層１２のリン濃度は
ｐ+層１３のホウ素濃度よりも十分低いため、やはりオ
ートドープの影響を無視することができる。
にて厚さ１０〜１００μｍ、ホウ素濃度１０18ｃｍ-3以
上（抵抗率０．０６Ωｃｍ以下）のｐ+層１３を形成す
る（図２（ｃ））。ｐ+層１３は高品質を要求されない
ため、単結晶シリコン層となる範囲で可能な限り高速成
長させることができる。また、ｎ+層１２のリン濃度は
ｐ+層１３のホウ素濃度よりも十分低いため、やはりオ
ートドープの影響を無視することができる。
【００３０】次に、ｐ+層１３上に気相成長法によって
通常の抵抗率１Ωｃｍ以上で厚さが３０〜２００μｍの
ｐ-層１４を形成する（図２（ｄ））。このｐ-層１４も
高品質を要求されないので高速成長させることができ
る。また、最終的に除去される層なので、基板からのオ
ートドープが生じても不都合はない。
通常の抵抗率１Ωｃｍ以上で厚さが３０〜２００μｍの
ｐ-層１４を形成する（図２（ｄ））。このｐ-層１４も
高品質を要求されないので高速成長させることができ
る。また、最終的に除去される層なので、基板からのオ
ートドープが生じても不都合はない。
【００３１】最後に、図２（ｄ）で得られた基板のｐ-
層１４を表面が平滑になるまで破線のように研磨した
後、ｎ-単結晶シリコン基板１１面を厚さが５０〜２５
０μｍになるまで破線のように通常の研削・研磨加工を
することにより、本発明の半導体基板１０を得ることが
できる（図２（ｅ））。ここで、ｎ-単結晶シリコン基
板１１面を上側に向けた場合が図１に示した半導体基板
１０に相当する。
層１４を表面が平滑になるまで破線のように研磨した
後、ｎ-単結晶シリコン基板１１面を厚さが５０〜２５
０μｍになるまで破線のように通常の研削・研磨加工を
することにより、本発明の半導体基板１０を得ることが
できる（図２（ｅ））。ここで、ｎ-単結晶シリコン基
板１１面を上側に向けた場合が図１に示した半導体基板
１０に相当する。
【００３２】次に、さらに具体的な実施例について説明
する。 ［実施例１］基板ウエーハとして、ＦＺ法で作製された
面方位〈１００〉、リン濃度３×１０13ｃｍ-3、抵抗率
１５０Ωｃｍ、直径１２５ｍｍ、初期厚さ５５０μｍの
ｎ型単結晶シリコン基板を用い、縦型エピタキシャル・
リアクターのサセプタ上に並べた。
する。 ［実施例１］基板ウエーハとして、ＦＺ法で作製された
面方位〈１００〉、リン濃度３×１０13ｃｍ-3、抵抗率
１５０Ωｃｍ、直径１２５ｍｍ、初期厚さ５５０μｍの
ｎ型単結晶シリコン基板を用い、縦型エピタキシャル・
リアクターのサセプタ上に並べた。
【００３３】次に、水素雰囲気中で上記シリコン基板を
１１５０℃まで加熱し、その後トリクロロシラン５リッ
トル／ｍｉｎ及び水素８０リットル／ｍｉｎに加えて水
素希釈のホスフィン０．２リットル／ｍｉｎを供給し、
２．０±０．１μｍ／ｍｉｎの成長速度で５分間堆積さ
せ、層厚１０±１μｍのｎ+バッファ層を形成した。ホ
スフィンの添加量は、堆積されるシリコン層のリン濃度
が８．７×１０16ｃｍ-3、抵抗率が０．１±０．０１Ω
ｃｍになるように調整した。
１１５０℃まで加熱し、その後トリクロロシラン５リッ
トル／ｍｉｎ及び水素８０リットル／ｍｉｎに加えて水
素希釈のホスフィン０．２リットル／ｍｉｎを供給し、
２．０±０．１μｍ／ｍｉｎの成長速度で５分間堆積さ
せ、層厚１０±１μｍのｎ+バッファ層を形成した。ホ
スフィンの添加量は、堆積されるシリコン層のリン濃度
が８．７×１０16ｃｍ-3、抵抗率が０．１±０．０１Ω
ｃｍになるように調整した。
【００３４】次に、基板の温度を１１５０℃に保ったま
ま、水素雰囲気中で１０分間保持した後、トリクロロシ
ラン１０リットル／ｍｉｎ及び水素８０リットル／ｍｉ
ｎに加えて水素希釈のジボランガス０．５リットル／ｍ
ｉｎを供給し、４．０±０．２μｍ／ｍｉｎの成長速度
で２５分間堆積させ、１００±１０μｍのｐ+層を形成
した。ジボランガスの添加量は、堆積されるシリコン層
のホウ素濃度が２．２×１０19ｃｍ-3、抵抗率が０．０
０５±０．００１Ωｃｍになるように調整した。
ま、水素雰囲気中で１０分間保持した後、トリクロロシ
ラン１０リットル／ｍｉｎ及び水素８０リットル／ｍｉ
ｎに加えて水素希釈のジボランガス０．５リットル／ｍ
ｉｎを供給し、４．０±０．２μｍ／ｍｉｎの成長速度
で２５分間堆積させ、１００±１０μｍのｐ+層を形成
した。ジボランガスの添加量は、堆積されるシリコン層
のホウ素濃度が２．２×１０19ｃｍ-3、抵抗率が０．０
０５±０．００１Ωｃｍになるように調整した。
【００３５】次に、トリクロロシラン１０リットル／ｍ
ｉｎ及び水素８０リットル／ｍｉｎを供給し、４．０±
０．２μｍ／ｍｉｎの成長速度で４０分間堆積させ、１
００±１０μｍのｐ-層を形成した。
ｉｎ及び水素８０リットル／ｍｉｎを供給し、４．０±
０．２μｍ／ｍｉｎの成長速度で４０分間堆積させ、１
００±１０μｍのｐ-層を形成した。
【００３６】次に、縦型エピタキシャル・リアクターか
ら取り出した後、ｐ-層の表面を１０μｍ研磨して平滑
にし、さらにｎ型単結晶シリコン基板を厚さ１９０μｍ
まで研削・研磨することにより、基板の総厚が４１０μ
ｍのＩＧＢＴ用半導体基板を得た。そして、得られた半
導体基板の反りを測定した（図３参照）。
ら取り出した後、ｐ-層の表面を１０μｍ研磨して平滑
にし、さらにｎ型単結晶シリコン基板を厚さ１９０μｍ
まで研削・研磨することにより、基板の総厚が４１０μ
ｍのＩＧＢＴ用半導体基板を得た。そして、得られた半
導体基板の反りを測定した（図３参照）。
【００３７】［実施例２］実施例１と同一のｎ型単結晶
シリコン基板を用い、同一の縦型エピタキシャル・リア
クターのサセプタ上に並べ、同一の処理によってｎ+バ
ッファ層を形成した後、基板の温度を１１５０℃に保っ
たまま、水素雰囲気中で１０分間保持した後、トリクロ
ロシラン１０リットル／ｍｉｎ及び水素８０リットル／
ｍｉｎに加えて水素希釈のジボランガス０．５リットル
／ｍｉｎを供給し、４．０±０．２μｍ／ｍｉｎの成長
速度で２５分間堆積させ、１００±１０μｍのｐ+層を
形成した。ジボランガスの添加量は、堆積されるシリコ
ン層のホウ素濃度が２．２×１０19ｃｍ-3、抵抗率が
０．００５±０．００１Ωｃｍになるように調整した。
シリコン基板を用い、同一の縦型エピタキシャル・リア
クターのサセプタ上に並べ、同一の処理によってｎ+バ
ッファ層を形成した後、基板の温度を１１５０℃に保っ
たまま、水素雰囲気中で１０分間保持した後、トリクロ
ロシラン１０リットル／ｍｉｎ及び水素８０リットル／
ｍｉｎに加えて水素希釈のジボランガス０．５リットル
／ｍｉｎを供給し、４．０±０．２μｍ／ｍｉｎの成長
速度で２５分間堆積させ、１００±１０μｍのｐ+層を
形成した。ジボランガスの添加量は、堆積されるシリコ
ン層のホウ素濃度が２．２×１０19ｃｍ-3、抵抗率が
０．００５±０．００１Ωｃｍになるように調整した。
【００３８】次に、トリクロロシラン１０リットル／ｍ
ｉｎ及び水素８０リットル／ｍｉｎに加えて水素希釈の
ジボランガス０．０５リットル／ｍｉｎを供給し、４．
０±０．２μｍ／ｍｉｎの成長速度で３８分間堆積さ
せ、１００±１０μｍのｐ-層を形成した。ジボランガ
スの添加量は、堆積されるシリコン層のホウ素濃度が
２．７×１０15ｃｍ-3、抵抗率が５±１Ωｃｍになるよ
うに調整した。
ｉｎ及び水素８０リットル／ｍｉｎに加えて水素希釈の
ジボランガス０．０５リットル／ｍｉｎを供給し、４．
０±０．２μｍ／ｍｉｎの成長速度で３８分間堆積さ
せ、１００±１０μｍのｐ-層を形成した。ジボランガ
スの添加量は、堆積されるシリコン層のホウ素濃度が
２．７×１０15ｃｍ-3、抵抗率が５±１Ωｃｍになるよ
うに調整した。
【００３９】次に、縦型エピタキシャル・リアクターか
ら取り出した後、実施例１と同一条件で研削研磨し、得
られた半導体基板の反りを測定した（図３参照）。
ら取り出した後、実施例１と同一条件で研削研磨し、得
られた半導体基板の反りを測定した（図３参照）。
【００４０】［比較例］実施例１及び２で用いたのと同
一のｎ型単結晶シリコン基板を用い、同一の縦型エピタ
キシャル・リアクターのサセプタ上に並べ、同一の処理
によってｎ+バッファ層を形成した後、基板の温度を１
１５０℃に保ったまま、水素雰囲気中で１０分間保持し
た後、トリクロロシラン１０リットル／ｍｉｎ及び水素
８０リットル／ｍｉｎに加えて水素希釈のジボランガス
０．５リットル／ｍｉｎを供給し、４．０±０．２μｍ
／ｍｉｎの成長速度で５２分間堆積させ、２１０±１０
μｍのｐ+層を形成した。ジボランガスの添加量は、堆
積されるシリコン層のホウ素濃度が２．２×１０19ｃｍ
-3、抵抗率が０．００５±０．００１Ωｃｍになるよう
に調整した。
一のｎ型単結晶シリコン基板を用い、同一の縦型エピタ
キシャル・リアクターのサセプタ上に並べ、同一の処理
によってｎ+バッファ層を形成した後、基板の温度を１
１５０℃に保ったまま、水素雰囲気中で１０分間保持し
た後、トリクロロシラン１０リットル／ｍｉｎ及び水素
８０リットル／ｍｉｎに加えて水素希釈のジボランガス
０．５リットル／ｍｉｎを供給し、４．０±０．２μｍ
／ｍｉｎの成長速度で５２分間堆積させ、２１０±１０
μｍのｐ+層を形成した。ジボランガスの添加量は、堆
積されるシリコン層のホウ素濃度が２．２×１０19ｃｍ
-3、抵抗率が０．００５±０．００１Ωｃｍになるよう
に調整した。
【００４１】次に、縦型エピタキシャル・リアクターか
ら取り出した後、実施例１及び２と同一条件で研削研磨
し、得られた半導体基板の反りを測定した（図３参
照）。
ら取り出した後、実施例１及び２と同一条件で研削研磨
し、得られた半導体基板の反りを測定した（図３参
照）。
【００４２】実施例１、２及び比較例におけるｐ+層及
びｐ-層の成長条件を表１にまとめた。
びｐ-層の成長条件を表１にまとめた。
【００４３】
【表１】 ＴＣＳ Ｈ2 Ｂ2Ｈ6 堆積時間 ρ (l/min) (l/min) (l/min) (min) (Ωｃｍ) 実施例１ ｐ+層 １０ ８０ ０．５ ２５ ０．００５ ｐ-層 １０ ８０ − ４０ ［通常値］ 実施例２ ｐ+層 １０ ８０ ０．５ ２５ ０．００５ ｐ-層 １０ ８０ ０．０５ ３８ ［通常値］ 比較例 ｐ+層 １０ ８０ ０．５ ５２ ０．００５ ＴＣＳ：トリクロロシラン Ｂ2Ｈ6：ジボラン
【００４４】図３から分かるように、実施例１及び２の
半導体基板はいずれも反りが５０μｍ以下であったのに
対し、比較例の半導体基板は反りが１５０μｍ程度に達
した。
半導体基板はいずれも反りが５０μｍ以下であったのに
対し、比較例の半導体基板は反りが１５０μｍ程度に達
した。
【００４５】
【発明の効果】以上の説明で明らかなように本発明によ
れば、各層の不純物濃度が精密に制御され且つ反りの小
さいＩＧＢＴ用の半導体基板を得ることができる。この
結果、デバイス形成工程でのトラブルが無くなり、これ
に伴い生産性のアップ、コストの低減が図れ、さらにＩ
ＧＢＴの用途に適した半導体基板を提供することが可能
となる。
れば、各層の不純物濃度が精密に制御され且つ反りの小
さいＩＧＢＴ用の半導体基板を得ることができる。この
結果、デバイス形成工程でのトラブルが無くなり、これ
に伴い生産性のアップ、コストの低減が図れ、さらにＩ
ＧＢＴの用途に適した半導体基板を提供することが可能
となる。
【図面の簡単な説明】
【図１】本発明の半導体基板の断面構造の一例を示す断
面図である。
面図である。
【図２】本発明の半導体基板の製造工程を示す工程図で
ある。
ある。
【図３】実施例及び比較例のＩＧＢＴ用半導体基板の反
りの程度を示すグラフである。
りの程度を示すグラフである。
【図４】従来の半導体基板の断面構造を示す断面図であ
る。
る。
１０，２０ 半導体基板 １１，２１ ｎ-単結晶シリコン基板 １２，２２ ｎ+バッファ層 １３，２３ ｐ+層 １４ ｐ-層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/205
Claims (9)
- 【請求項１】 低濃度の不純物を含む第１導電型の単結
晶シリコン基板と、該単結晶シリコン基板の一主表面上
に形成され、前記単結晶シリコン基板の不純物濃度より
も高濃度の不純物を含む第１導電型の第１シリコン層
と、該第１シリコン層上に形成され、前記第１シリコン
層の不純物濃度よりも高濃度で原子半径がシリコンより
も小さい不純物を含む第２導電型の第２シリコン層と、
該第２シリコン層上に形成され、不純物を全く含まない
か又は前記第２シリコン層の不純物濃度の０．０１６倍
以下の不純物を含む第２導電型の第３シリコン層とを有
することを特徴とする半導体基板。 - 【請求項２】 前記第２シリコン層に含まれる不純物は
ホウ素である請求項１に記載の半導体基板。 - 【請求項３】 前記単結晶シリコン基板の不純物濃度は
１０14ｃｍ-3以下（抵抗率３０Ωｃｍ以上）、前記第１
シリコン層の不純物濃度は１０16〜１０19ｃｍ-3（抵抗
率０．００６〜０．５Ωｃｍ）、前記第２シリコン層の
不純物濃度は１０18ｃｍ-3以上（抵抗率０．０６Ωｃｍ
以下）及び前記第３シリコン層の不純物濃度は１．６×
１０16ｃｍ-3以下（抵抗率１Ωｃｍ以上）である請求項
１又は請求項２に記載の半導体基板。 - 【請求項４】 前記第２シリコン層の膜厚は１０〜１２
０μｍ、前記第３シリコン層の膜厚は３０〜２００μｍ
である請求項１ないし請求項３のいずれか１項に記載の
半導体基板。 - 【請求項５】 低濃度の不純物を含む第１導電型の単結
晶シリコン基板の一主表面上に前記単結晶シリコン基板
の不純物濃度よりも高濃度の不純物を含む第１導電型の
第１シリコン層を形成する工程と、該第１シリコン層上
に前記第１シリコン層の不純物濃度よりも高濃度で原子
半径がシリコンよりも小さい不純物を含む第２導電型の
第２シリコン層を形成する工程と、該第２シリコン層上
に不純物を全く含まないか又は前記第２シリコン層の不
純物濃度の０．０１６倍以下の不純物を含む第２導電型
の第３シリコン層を形成する工程と、前記単結晶シリコ
ン基板の前記一主表面とは反対側の他方の主表面を所定
の厚さまで研削及び／又は研磨加工する工程とを有する
ことを特徴とする半導体基板の製造方法。 - 【請求項６】 前記第１シリコン層は拡散法又は気相成
長法により形成し、第２及び第３シリコン層は気相成長
法により形成するものである請求項５に記載の半導体基
板の製造方法。 - 【請求項７】 前記第２シリコン層に含まれる不純物は
ホウ素である請求項５又は請求項６に記載の半導体基板
の製造方法。 - 【請求項８】 前記単結晶シリコン基板の不純物濃度は
１０14ｃｍ-3以下（抵抗率３０Ωｃｍ以上）、前記第１
シリコン層の不純物濃度は１０16〜１０19ｃｍ-3（抵抗
率０．００６〜０．５Ωｃｍ）、前記第２シリコン層の
不純物濃度は１０18ｃｍ-3以上（抵抗率０．０６Ωｃｍ
以下）及び第３シリコン層の不純物濃度は１．６×１０
16ｃｍ-3以下（抵抗率１Ωｃｍ以上）である請求項５な
いし請求項７のいずれか１項に記載の半導体基板の製造
方法。 - 【請求項９】 前記第２シリコン層の膜厚は１０〜１２
０μｍ、前記第３シリコン層の膜厚は３０〜２００μｍ
である請求項５ないし請求項８のいずれか１項に記載の
半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31406092A JP2911694B2 (ja) | 1992-10-29 | 1992-10-29 | 半導体基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31406092A JP2911694B2 (ja) | 1992-10-29 | 1992-10-29 | 半導体基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151864A JPH06151864A (ja) | 1994-05-31 |
| JP2911694B2 true JP2911694B2 (ja) | 1999-06-23 |
Family
ID=18048746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31406092A Expired - Fee Related JP2911694B2 (ja) | 1992-10-29 | 1992-10-29 | 半導体基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2911694B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE19829614B4 (de) * | 1998-07-02 | 2004-09-23 | Semikron Elektronik Gmbh | Verfahren zur Herstellung eines Leistungshalbleiterbauelementes |
| TWI305927B (en) * | 2001-03-29 | 2009-02-01 | Toshiba Kk | Semiconductor device and method of making the same |
| JP4676708B2 (ja) * | 2004-03-09 | 2011-04-27 | 新電元工業株式会社 | 半導体装置の製造方法 |
| US7494888B2 (en) * | 2004-06-23 | 2009-02-24 | Agere Systems Inc. | Device and method using isotopically enriched silicon |
| JP4746927B2 (ja) * | 2005-07-01 | 2011-08-10 | 新電元工業株式会社 | 半導体装置の製造方法 |
| KR100793607B1 (ko) | 2006-06-27 | 2008-01-10 | 매그나칩 반도체 유한회사 | 에피텍셜 실리콘 웨이퍼 및 그 제조방법 |
| CN102054690B (zh) * | 2010-11-22 | 2012-10-17 | 复旦大学 | 一种用于制造大功率器件的半导体衬底的制造方法 |
| JP6844130B2 (ja) * | 2015-08-18 | 2021-03-17 | 富士電機株式会社 | 半導体装置及びその製造方法 |
-
1992
- 1992-10-29 JP JP31406092A patent/JP2911694B2/ja not_active Expired - Fee Related
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| JPH06151864A (ja) | 1994-05-31 |
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