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JP2907802B2 - ボトムリードフレーム及びそれを用いたボトムリード半導体パッケージ - Google Patents

ボトムリードフレーム及びそれを用いたボトムリード半導体パッケージ

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JP2907802B2 JP9347690A JP34769097A JP2907802B2 JP 2907802 B2 JP2907802 B2 JP 2907802B2 JP 9347690 A JP9347690 A JP 9347690A JP 34769097 A JP34769097 A JP 34769097A JP 2907802 B2 JP2907802 B2 JP 2907802B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ボトムリードフレ
ーム及びそれを用いたボトムリード半導体パッケージに
関し、詳しくは、ボトムリードフレーム外部と電気的に
連結される外部リード群を同一平面上に形成したボトム
リードフレーム及び該ボトムリードフレームを用い該外
部リード群をパッケージ本体の底面に露出するように配
した小面積多ピン化可能なボトムリード半導体パッケー
ジに関する。
【０００２】
【従来の技術】一般に、半導体パッケージは、ＳＯＰ(s
mall outline package) 、ＳＯＪ(small outline J-lea
ded package)、及びＱＦＰ(quad flat package) に夫々
分類され、これら半導体パッケージの共通点は外部との
電気的な連結通路になる外部リードがパッケージ本体の
側面外方に突出形成されていた。
【０００３】従って、このような半導体パッケージは、
基板に実装する際、パッケージ本体の側面外方に突成さ
れた外部リードにより基板の大きさに対するパッケージ
の占有面積比が増大するという欠点があり、且つ、作業
時及び運搬時に該外部リードが撓むことがあって、不良
品が発生するという問題点があった。
【０００４】このような問題点を解決したボトムリード
半導体パッケージ（bottom lead semiconductor packag
e:ＢＬＰ）が開発され、米国特許第５，４２８，２４８
号（１９９５．６．２７）に提示されている。
【０００５】即ち、このような従来のボトムリード半導
体パッケージにおいては、図８に示すように、下面が基
板（図示せず）に接続する複数のボトムリード１１及び
各該ボトムリードの外端から外方斜め上方に屈曲形成さ
れた内部リード１２を備えた複数のリードフレーム１３
と、該ボトムリード群１１の上面に接着剤１４により接
着された半導体チップ１５と、該半導体チップのチップ
パッド（図示せず）と各該内部リード１２とを夫々電気
的に連結する複数の導電性ワイヤ１６と、を備え、該ワ
イヤ、該半導体チップ並びに該リードフレームのボトム
リード１１及び内部リード１２を包含する所定部位をモ
ールディング樹脂によりモールディングしてパッケージ
本体を形成していた。ここで、該ボトムリードの下面が
該半導体パッケージ本体の下面に露出するようにモール
ディングされ、該露出させたボトムリードの下面には鉛
１８を用いてメッキしていた。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来のボトムリード半導体パッケージにおいては、基板に
対するパッケージの占有面積比が減少し、外部リードの
損傷が防止されるなどの特徴を有しているが、その構造
上小面積多ピン化（又は多リード化という）を図ること
がむずかしかった。
【０００７】かかる現状に鑑み、本発明は、小面積で多
ピン化を図り得るボトムリードフレーム及びそれを用い
たボトムリード半導体パッケージを提供することを目的
とするものである。
【０００８】
【課題を解決するための手段】本発明の発明者等は、鋭
意検討した結果、パケージ内のリードの配置に工夫をこ
らすことによってこの目的を達成し得ることを見いだし
本発明を完成させるに至ったものである。すなわち、本
発明のボトムリードフレームは、所定面積の空白域（３
０）を挟んでその両側に、所定の間隔を置いて配された
複数の第１ボトムリード（２１ａ）と、該第１ボトムリ
ード群の各外端から夫々該第１ボトムリードより離れる
ように一旦斜め上方に延伸し、次いで該第１ボトムリー
ドより更に離れるように水平に延伸する複数の第１内部
リード（２１ｂ）とを備えた複数の第１リード（２１）
と、該第１ボトムリード群の左右外方領域に、隣接する
該第１内部リードの間に夫々配された複数の第２ボトム
リード（２３ａ）と、該第２ボトムリード群の各外端か
ら夫々該第２ボトムリードより離れるように一旦斜め上
方に延伸し、次いで該第２ボトムリードより更に離れる
ように水平に延伸する複数の第２内部リード（２３ｂ）
とを備えた複数の第２リード（２３）であって、該第２
ボトムリード群が該第１ボトムリード群と同一平面上に
形成されたものである第２リード（２３）群と、左右の
該第１内部リード群と該第２内部リード群の外端を夫々
連結・支持する長方形棒状のリード支持バー（２５）
と、を備えたことを特徴とする。
【０００９】また、本発明のボトムリード半導体パッケ
ージは、前記のボトムリードフレームと、前記の第１内
部リード群（２１ｂ）及び／又は前記の第２内部リード
群（２３ｂ）の水平延伸部の上面に絶縁性接着剤（４
０）により接着された半導体チップ（５０）と、該半導
体チップと各該第１内部リード及び各該第２内部リード
とを夫々電気的に連結する導電性ワイヤ（６０）と、該
第１ボトムリード群と該第２ボトムリード群の下面のみ
を外部に露出し、その他の構成要素をすべて密封して成
形したモールディング部（７０）と、を備えたことを特
徴とする。
【００１０】ここで、前記のボトムリードフレームは、
前記の各第１及び第２ボトムリード（２１ａ、２３ａ）
の線幅を、前記の各第１及び第２前記内部リード（２１
ｂ、２３ｂ）の線幅よりも相対的に広く形成しておくこ
とが好ましい。基板とリードとの接触面積を広くとれる
し、一方、パッケージ内のリードの配設密度を大きくで
きるからである。前記の各第２内部リード（２３ｂ）の
水平延伸部を前記の各第１内部リード（２１ｂ）の水平
延伸部よりボトムリードフレームの厚み方向において上
方に形成してもよいし、また各該第２内部リードの水平
延伸部と各該第１内部リードの水平延伸部とを同一平面
上に形成してもよい。前者の配設態様では、パッケージ
の高さを減らしつつワイヤボンディング工程における短
絡現象の発生可能性を小さくできるという利点があり、
一方、後者の態様では、パッケージ底面の面積当たりの
ボトムリード面積を大きくできる、すなわちボトムリー
ドをより高密度に配設できるという利点がある。尚、パ
ッケージにおいて半導体チップ（５０）は、第１と第２
の各内部リード群の水平延伸部の配設レベルをリードフ
レームの厚み方向において違えた前者の態様では前記の
第１内部リード群（２１ｂ）の水平延伸部の上面に、両
内部リード群の水平延伸部の配設レベルを同一とした後
者の態様では両内部リード群の水平延伸部の上面に、接
着固定すればよい。
【００１１】
【発明の実施の形態】以下、本発明の一実施態様を引用
しつつ本発明を詳細に説明する。本発明のボトムリード
フレームは、図１及び図２に示すように、中央部に所定
の空白部３０を確保し、該空白部の左右両側に第１ボト
ムリード２１ａと第１内部リード２１ｂを有した帯状の
第１リード２１を夫々所定の間隔をあけて複数個配設し
てある。ここで、各該第１ボトムリードは同一平面上に
置かれ、そして各該第１内部リードは各該第１ボトムリ
ードの外端からその外方斜め上方に折り曲げられリード
フレームの厚み方向の所定の位置にて外方へ水平に延伸
している。尚、該第１内部リード群もその水平延伸部は
リードフレームの厚み方向の所定の平面上に整然と配設
されている。
【００１２】一方、隣接する第１リード２１の間には第
２リード２３が配設される。但し、各第２ボトムリード
２３ａは該第１ボトムリード２１ａの外方領域に、隣接
する該第１内部リードの下方であって該第１ボトムリー
ド群が配設されている平面に整然と配設される。尚、該
第２リード群もまた該第１内部リード群と同様に、各該
第２ボトムリードの外端からその外方斜め上方への折り
曲げとリードフレームの厚み方向の所定の位置での外方
への水平延伸形態を採った第２内部リード２３ｂを有し
ている（各該第２内部リード水平延伸部もまたリードフ
レームの厚み方向の所定の平面上に整然と配設されてい
る）。ここで、図示では該第２内部リード群の水平延伸
部が各該第１内部リード群の水平延伸部よりも高い位置
に置かれている（図１及び２参照）が、勿論、両内部リ
ード群の水平延伸部を同一平面内に配設してもよい（図
３及び４参照）。
【００１３】また、前記の第１内部リード群２１ｂと第
２内部リード群２３ｂの水平延伸部の外側は長方形棒状
のリード支持バー２５に夫々個々に連結されるので、両
リード群は該リード支持バーに支持されることになる。
【００１４】更に、各第１ボトムリード２１ａと第２ボ
トムリード２３ａの線幅は、各第１内部リード２１ｂと
第２内部リード２３ｂの線幅よりも、相対的に夫々幅広
に形成され、しかも、各該第１内部リード２３ａと各該
第２内部リード２１ａとはリードフレームの厚み方向に
おいてお互いが干渉しないように配設される。従って、
外部（例えば、印刷回路基板）と電気的に連結される第
１、第２ボトムリード２１ａ、２３ａの下部面積を、使
用者の要求に従い多様な形態に形成でき、しかも容易に
多ピン（又は多リードとする）構造を採り得るようにな
っている。
【００１５】このように第１及び第２ボトムリード２１
ａ，２３ａの線幅と第１及び第２内部リード２１ｂ、２
３ｂの線幅を違いに形成することは、内部リードのワイ
ヤボンディング面積が電気的に外部と連結を行うための
ボトムリードのソルダリングの面積よりも相対的に小さ
くてよいという点から着想したものである。
【００１６】本発明のボトムリード半導体パッケージ
は、図５及び図６（リード支持バー２５は省略）に示す
ように、前記のボトムリードフレームの第１内部リード
群２１ｂの水平延伸部の上面に半導体チップ５０が載置
され、そして絶縁性接着剤４０により接着・固定される
と共に、該半導体チップと前記の各第１内部リード２１
ｂと第２内部リード２３ｂ間とを所定数の導電性ワイヤ
６０で夫々電気的に連結されたものである。
【００１７】最終的に、内部の電気的な連結を完了した
パッケージは、前記の半導体チップ５０、第１リード群
２１、第２リード群２３及び導電性ワイヤ群６０を包含
した所定部位をエポキシ樹脂等で密封され（結果とし
て、エポキシモールディング部７０が形成される）、本
発明のボトムリード半導体パッケージとなる。尚、第１
ボトムリード群２１ａと第２ボトムリード群２３ａの下
面は外部との電気的な連結を行い得るよう外部に露出さ
せられている。
【００１８】ここで、図示では、前記の半導体チップ５
０は、前記の第１内部リード群２１ｂの水平延伸部の上
面に接着されている（図５参照）が、本発明のボトムリ
ード半導体パッケージはこれに限定されず、例えば、該
半導体チップの大きさに合わせ前記の第１ボトムリード
群２１ａの上面に接着・固定してもよい（図示せず）
し、また両内部リード群２１ｂ，２３ｂの水平延伸部を
面一にする態様においては該水平延伸部上に接着・固定
することもできる（図７参照）。
【００１９】
【発明の効果】上記の通り、本発明のボトムリードフレ
ーム及びそれを用いたボトムリード半導体パッケージに
おいては、複数の第１ボトムリードと第２ボトムリード
が相互に干渉することなく同一平面上に整然と配設さ
れ、しかも複数の第１内部リードと第２内部リードとの
ボトムリードフレームの厚み方向の干渉もなく形成され
ているボトムリードフレームを用い、そしてモールディ
ング部形成後、半導体パッケージの下面に該第１ボトム
リード群と第２ボトムリード群の各下面が外部に露出し
た半導体パッケージとされるため、ボトムリード半導体
パッケージの多ピン化を容易に図り得るという効果があ
る。
【図面の簡単な説明】
【図１】本発明に係るボトムリードフレームの一実施態
様を示した平面図である。
【図２】図１の縦断面図である。
【図３】本発明に係るボトムリードフレームの他の実施
態様を示した平面図である。
【図４】図３の縦断面図である。
【図５】本発明に係るボトムリード半導体パッケージの
一実施態様を示した縦断面図である。
【図６】図５の一部底面図である。
【図７】本発明に係るボトムリード半導体パッケージの
他の実施態様を示した縦断面図である。
【図８】従来のボトムリード半導体パッケージの縦断面
図である。
【符号の説明】
２１ａ：第１ボトムリード ２１ｂ：第１内部リード ２１：第１リード ２３ａ：第２ボトムリード ２３ｂ：第２内部リード ２３：第２リード ２５：リード支持バー ４０：絶縁性接着剤 ５０：半導体チップ ６０：導電性ワイヤ ７０：モールディング部

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 所定面積の空白域（３０）を挟んでその
    両側に、所定の間隔を置いて配された複数の第１ボトム
    リード（２１ａ）と、該第１ボトムリード群の各外端か
    ら夫々該第１ボトムリードより離れるように一旦斜め上
    方に延伸し、次いで該第１ボトムリードより更に離れる
    ように水平に延伸する複数の第１内部リード（２１ｂ）
    とを備えた複数の第１リード（２１）と、 該第１ボトムリード群の左右外方領域に、隣接する該第
    １内部リードの間に夫々配された複数の第２ボトムリー
    ド（２３ａ）と、該第２ボトムリード群の各外端から夫
    々該第２ボトムリードより離れるように一旦斜め上方に
    延伸し、次いで該第２ボトムリードより更に離れるよう
    に水平に延伸する複数の第２内部リード（２３ｂ）とを
    備えた複数の第２リード（２３）であって、該第２ボト
    ムリード群が該第１ボトムリード群と同一平面上に形成
    されたものである第２リード（２３）群と、 左右の該第１内部リード群と該第２内部リード群の外端
    を夫々連結・支持する長方形棒状のリード支持バー（２
    ５）と、 を備えたボトムリードフレームであって、 該各第１及び第２ボトムリード（２１ａ、２３ａ）の線
    幅が、該各第１及び第２内部リード（２１ｂ、２３ｂ）
    の線幅よりも相対的に広く形成されたものである ことを
    特徴とするボトムリードフレーム。
  2. 【請求項２】 前記の各第２内部リード（２３ｂ）の水
    平延伸部が、前記の各第１内部リード（２１ｂ）の水平
    延伸部よりもボトムリードフレームの厚み方向において
    上方に形成されたものである請求項１記載のボトムリー
    ドフレーム。
  3. 【請求項３】 前記の各第２内部リード（２３ｂ）の水
    平延伸部と前記の各第１内部リード（２１ｂ）の水平延
    伸部とが同一平面上に形成されたものである請求項１記
    載のボトムリードフレーム。
  4. 【請求項４】 所定面積の空白域（３０）を挟んでその
    両側に、所定の間隔を置いて配された複数の第１ボトム
    リード（２１ａ）と、該第１ボトムリード群の各外端か
    ら夫々該第１ボトムリードより離れるように一旦斜め上
    方に延伸し、次いで該第１ボトムリードより更に離れる
    ように水平に延伸する複数の第１内部リード（２１ｂ）
    とを備えた複数の第１リード（２１）と、 該第１ボトムリード群の左右外方領域に、隣接する該第
    １内部リードの間に夫々配された複数の第２ボトムリー
    ド（２３ａ）と、該第２ボトムリード群の各外端から夫
    々該第２ボトムリードより離れるように一旦斜め上方に
    延伸し、次いで該第２ボトムリードより更に離れるよう
    に水平に延伸する複数の第２内部リード（２３ｂ）とを
    備えた複数の第２リード（２３）であって、該第２ボト
    ムリード群が該第２ボトムリード群と同一平面上に形成
    されたものである第２リード（２３）群と、 該第１内部リード群と該第２内部リード群の外端を夫々
    連結・支持する長方形棒状のリード支持バー（２５）
    と、 該第１内部リード群及び／又は該第２内部リード群の水
    平延伸部の上面に絶縁性接着剤（４０）により接着され
    た半導体チップ（５０）と、 該半導体チップと各該第１内部リード及び各該第２内部
    リードとを夫々電気的に連結する導電性ワイヤ（６０）
    と、 該第１ボトムリード群と該第２ボトムリード群の下面の
    みを外部に露出し、その他の構成要素をすべて密封して
    成形したモールディング部（７０）と、 を備えたことを特徴とするボトムリード半導体パッケー
    ジ。
  5. 【請求項５】 前記の各第１及び第２ボトムリード（２
    １ａ、２３ａ）の線幅が、前記の各第１及び第２内部リ
    ード（２１ｂ、２３ｂ）の線幅よりも相対的に広く形成
    されたものである請求項４記載のボトムリード半導体パ
    ッケージ。
  6. 【請求項６】 前記の各第２内部リード（２３ｂ）の水
    平延伸部が、前記の各第１内部リード（２１ｂ）の水平
    延伸部よりもボトムリードフレームの厚み方向において
    上方に形成されたものである請求項４又は５記載のボト
    ムリード半導体パッケージ。
  7. 【請求項７】 前記の各第２内部リード（２３ｂ）の水
    平延伸部と前記の各第１内部リード（２１ｂ）の水平延
    伸部とが同一平面上に形成されたものである請求項４又
    は５記載のボトムリード半導体パッケージ。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6265761B1 (en) * 1999-05-07 2001-07-24 Maxim Integrated Products, Inc. Semiconductor devices with improved lead frame structures
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
KR100421774B1 (ko) * 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
US7042068B2 (en) 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6472731B2 (en) * 2000-12-04 2002-10-29 Semiconductor Components Industries Llc Solder clad lead frame for assembly of semiconductor devices and method
JP4637380B2 (ja) * 2001-02-08 2011-02-23 ルネサスエレクトロニクス株式会社 半導体装置
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
US6597059B1 (en) 2001-04-04 2003-07-22 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package
US6559526B2 (en) * 2001-04-26 2003-05-06 Macronix International Co., Ltd. Multiple-step inner lead of leadframe
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
JP2005057067A (ja) * 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
KR100585100B1 (ko) 2003-08-23 2006-05-30 삼성전자주식회사 적층 가능한 리드 프레임을 갖는 얇은 반도체 패키지 및그 제조방법
US7202112B2 (en) * 2004-10-22 2007-04-10 Tessera, Inc. Micro lead frame packages and methods of manufacturing the same
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
DE102006000724A1 (de) * 2006-01-03 2007-07-12 Infineon Technologies Ag Halbleiterbauteil mit Durchgangskontakten und mit Kühlkörper sowie Verfahren zur Herstellung des Halbleiterbauteils
US7385299B2 (en) * 2006-02-25 2008-06-10 Stats Chippac Ltd. Stackable integrated circuit package system with multiple interconnect interface
JP2007250702A (ja) * 2006-03-15 2007-09-27 Elpida Memory Inc 半導体装置及びその製造方法並びに配線基板
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7936055B2 (en) * 2006-08-23 2011-05-03 Stats Chippac Ltd. Integrated circuit package system with interlock
US8421198B2 (en) * 2007-09-18 2013-04-16 Stats Chippac Ltd. Integrated circuit package system with external interconnects at high density
GB0721927D0 (en) * 2007-11-08 2007-12-19 Cambridge Silicon Radio Ltd Chip packaging
US8022539B2 (en) * 2008-11-17 2011-09-20 Stats Chippac Ltd. Integrated circuit packaging system with increased connectivity and method of manufacture thereof
US20100171201A1 (en) * 2009-01-06 2010-07-08 Wyant M Todd Chip on lead with small power pad design
EP2306516A1 (en) * 2009-09-30 2011-04-06 Tyco Electronics Nederland B.V. Semiconductor device, method for fabricating a semiconductor device and lead frame, comprising a bent contact section
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
JP5574667B2 (ja) * 2009-10-21 2014-08-20 キヤノン株式会社 パッケージ、半導体装置、それらの製造方法及び機器
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US20140145320A1 (en) * 2012-11-29 2014-05-29 Cambridge Silicon Radio Limited Die package
CN107919339B (zh) * 2016-10-11 2022-08-09 恩智浦美国有限公司 具有高密度引线阵列的半导体装置及引线框架
JP7166874B2 (ja) * 2018-10-25 2022-11-08 古河電気工業株式会社 光モジュール実装基板および容器実装基板

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0793400B2 (ja) * 1990-03-06 1995-10-09 株式会社東芝 半導体装置
KR940006164B1 (ko) * 1991-05-11 1994-07-08 금성일렉트론 주식회사 반도체 패키지 및 그 제조방법
KR0128251Y1 (ko) * 1992-08-21 1998-10-15 문정환 리드 노출형 반도체 조립장치
US5824950A (en) * 1994-03-11 1998-10-20 The Panda Project Low profile semiconductor die carrier
JP2546195B2 (ja) * 1994-10-06 1996-10-23 日本電気株式会社 樹脂封止型半導体装置
KR0179803B1 (ko) * 1995-12-29 1999-03-20 문정환 리드노출형 반도체 패키지
KR100204753B1 (ko) * 1996-03-08 1999-06-15 윤종용 엘오씨 유형의 적층 칩 패키지
KR100232214B1 (ko) * 1996-06-19 1999-12-01 김영환 패키지 양면 실장형 피.씨.비 카드 및 그 제조방법

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