JP2982129B2 - マイクロプログラム制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプログラム制御装置に関し、特
に、制御記憶より１アクセス単位で読出した命令制御ワ
ードにより複数の実行サイクルのマイクロ命令の処理の
制御を行うマイクロプログラム制御装置に関するもので
ある。

〔従来の技術〕

マイクロプログラム制御方式の処理装置においては、
制御記憶に格納されているマイクロ命令を１命令ずつ読
出し、このマイクロ命令に基づいて処理装置内の各命令
実行ユニットを動作させることを繰返している。処理装
置の動作速度は、この繰返し動作時間となるため、動作
速度を高めるため、繰返し動作を高速に行う。

このため、マイクロプログラム制御方式の処理装置に
おいては、マイクロ命令の読出しと、命令処理の実行を
独立に動作させるようにして、あるマイクロ命令の実行
中に次に実行すべきマイクロ命令の読出しを行うこと
で、見かけ上のマイクロ命令の読出し時間をゼロとする
読出し制御が行われている。しかし、制御記憶に用いる
メモリのアクセスタイムが、命令実行ユニットの動作時
間より遅い場合、１つのマイクロ命令の実行終了から次
のマイクロ命令の実行開始までの間、マイクロ命令の読
出し時間が表面上に現われ、実行サイクル時間が余分に
必要となり、命令処理の処理速度が遅くなるという問題
がある。

この問題を解決する一手法として、制御記憶より複数
実行サイクル分のマイクロ命令を同時に読出すようにし
たマイクロプログラム制御方式の手法が知られている。
この手法によれば、１マイクロ命令の実行サイクルに比
べてマイクロ命令の読出しサイクルが長い場合であって
も、複数マイクロ命令の実行サイクルで１回の制御記憶
アクセスが可能であれば、マイクロ命令の実行上、無効
サイクルの発生を防ぐことができる。ただし、同時に読
出すマイクロ命令数は、マシンサイクル，制御記憶のア
クセスタイム等に応じて決められる。

第４図は、このような複数実行サイクル分のマイクロ
命令を同時に読出すマイクロプログラム制御方式の一例
を説明するタイムチャートである。第４図のタイムチャ
ートは、２つのマイクロ命令を１アクセス単位で読出し
て命令処理の実行を行う場合の例を示している。第４図
を参照して、このような連続する実行単位である２マイ
クロ命令を同時に読出し、マイクロ命令の処理実行を行
う場合の例の説明を続けると、ここでは、マシンサイク
ル1,2において連続した実行単位であるマイクロ命令Ａ
およびマイクロ命令Ｂの組を制御記憶より読出し、３マ
シンサイクル目でマイクロ命令Ａの実行を、次の４マシ
ンサイクル目でマイクロ命令Ｂの実行を行う。この時、
マイクロ命令Ａおよびマイクロ命令Ｂの実行とオーバー
ラップして、次の連続する２つのマイクロ命令Ｃおよび
マイクロ命令Ｄの読出しを行う。そして、４マシンサイ
クル目のマイクロ命令Ｂが終了した時の次の５マシンサ
イクル目には、既に読出されているマイクロ命令Ｃを実
行し、続いてマイクロ命令Ｄの実行を行う。また、この
時、マイクロ命令Ｃおよびマイクロ命令Ｄの実行とオー
バーラップして、次の連続する２つのマイクロ命令Ｅお
よびマイクロ命令Ｆの読出しを行う。このようにして、
各々のマイクロ命令を連続して実行することができ、命
令実行サイクル上の無効サイクルをなくすことができ
る。このような手法では、１回のアクセスで２実行サイ
クル分のマイクロ命令を制御記憶より同時に読出す必要
があるため、命令制御ワードのビット幅が大きくなり、
制御記憶の記憶容量や、制御記憶データレジスタの容量
等が増大するという問題が生じる。

このような問題に対しては、例えば、マイクロ命令の
特定フィールドに２重の意味を持たせて、他のフィール
ドの指示データにより２重の意味を持つフィールドのど
ちらか一方の意味を用いるようにして、フィールド数を
減少させたマイクロプログラム制御方式が提案されてい
る。特開昭57−161940号公報に記載されている中央処理
装置が、このようなマイクロプログラム制御方式の一例
である。このマイクロプログラム制御方式の中央処理装
置においては、マイクロ命令の制御ワードに分岐制御フ
ィールドと、演算制御／分岐アドレスフィールドを設
け、分岐制御フィールド指示データにより、分岐が行わ
れる場合には演算制御／分岐アドレスフィールドの情報
を分岐アドレスとして使用し、分岐以外の場合には、演
算制御情報として使用するようにしている。これによ
り、マイクロ命令の制御ワードを有効利用し、制御記憶
のビット幅を縮少させている。

〔発明が解決しようとする課題〕

ところで、上述のようなマイクロプログラム制御方式
においては、マイクロ命令の制御ワードに分岐制御フィ
ールドと、演算制御／分岐アドレスフィールドが設けら
れ、分岐制御フィールド指示データにより、分岐を行う
場合には演算制御／分岐アドレスフィールドの情報を分
岐アドレスとして使用し、分岐以外の場合には演算制御
情報として使用する。このため、マイクロ命令の制御ワ
ードを有効利用でき、制御記憶のビット幅を減少させる
ことができる。

しかしながら、ここでは、１つのアクセス単位のマイ
クロ命令の制御ワードの演算制御／分岐アドレスフィー
ルド上の情報を分岐アドレス情報または演算制御情報に
兼用するため、マイクロ命令の実行制御で分岐を行う場
合には演算制御を行うことができず、また、同様に演算
制御を行う場合には分岐する実行制御を行うことができ
ず、マイクロ命令を実行する上での実行効率が低下する
という問題があった。

本発明は、上記問題点を解決するためになされたもの
である。

本発明の目的は、マイクロプログラム制御装置におい
て、マイクロ命令の実行制御の実行効率の低下を最小限
におさえ、かつマイクロ命令の制御ワードのビット幅を
減少させることにある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔課題を解決するための手段〕

上記目的を達成するため、本発明においては、制御記
憶に格納されたマイクロ命令の制御ワードを読出して、
マイクロ命令の制御を行うマイクロプログラム制御方式
により処理を行う処理装置において、フィールド制御部
と複数の制御フィールド部を設けた制御ワードを制御記
憶より１アクセス単位で読出し、制御ワードにより複数
の実行サイクルを制御する制御回路と、各実行サイクル
毎に動作可能な複数の実行ユニットとを備え、制御ワー
ドのフィールド制御部の内容に基づいて、各制御フィー
ルド部で作用させる実行ユニットを選択すると共に、各
実行ユニットの実行サイクル指示を行うことを特徴とす
る。

詳しくは、制御記憶より１アクセス単位で読出した制
御ワードにより２マシンサイクルの実行サイクルを制御
する制御回路と、各実行サイクル毎に動作可能な複数の
実行ユニットを備え、制御ワードに１個のフィールド制
御部と、複数の制御フィールド部を設け、制御フィール
ド部は、第１実行サイクルで動作する１つ以上の制御フ
ィールドと、第２実行サイクルで動作する１つ以上の制
御フィールドに分割され、第２実行サイクルで動作する
制御フィールドのうち、あらかじめ決められた特定フィ
ールドは、フィールド制御部により分岐が指示されてい
る場合は第１実行サイクルにおいて分岐制御情報，分岐
アドレス情報として使用する制御を行い、分岐が指示さ
れていない場合は、第２実行サイクルでの制御フィール
ドとして使用する制御を行うことを特徴とする。

また、フィールド制御部により分岐が指示されている
場合で、かつ分岐が不成立の場合は第２実行サイクル用
の制御フィールドのうち特定フィールドを除く残りの制
御フィールドに従う制御を第２実行サイクルで行うこと
を特徴とする。

〔作用〕

前記手段によれば、制御記憶より１アクセス単位で読
出した制御ワードにより複数の実行サイクルを制御する
制御回路と、各実行サイクル毎に動作可能な複数の実行
ユニットとを備えられる。マイクロ命令の制御ワードに
は、フィールド制御部と、複数の制御フィールド部が設
けられる。制御フィールド部は、例えば、第１の実行サ
イクルで動作する１つ以上の制御フィールドと、第２の
実行サイクルで動作する１つ以上の制御フィールドに分
割され、フィールド制御部の内容に基づいて、各制御フ
ィールド部で作用される実行ユニットが選択されると共
に、各実行ユニットの実行サイクル指示が行われる。

これにより、マイクロ命令の実行制御においては、フ
ィールド制御部の内容に基づいて、各制御フィールド部
で作用させる実行ユニットを任意に選択して、実行ユニ
ットの実行サイクル指示を行うので、マイクロ命令の実
行制御を効率よく行うことができる。また、制御フィー
ルド部をフィールド制御部に内容により選択して用いる
ことができるので、マイクロ命令の制御ワードのビット
幅を減少させることができる。

例えば、制御フィールド部は、第２の実行サイクルで
動作する制御フィールドのうち、あらかじめ決められた
特定フィールドが、フィールド制御部の指示により分岐
を行う場合は分岐制御情報，分岐アドレス情報として使
用する制御を行い、分岐を行わない場合は、第２実行サ
イクルでは制御フィールドとして使用する制御を行う。

すなわち、好適な実施態様では、制御記憶より１アク
セス単位で読出した制御ワードにより２マシンサイクル
の実行サイクルを制御する制御回路と、各実行サイクル
毎に動作可能な複数の実行ユニットが備えられる。制御
ワードに１個のフィールド制御部と、複数の制御フィー
ルド部を設けられる。制御フィールド部は、第１の実行
サイクルで動作する１つ以上の制御フィールドと、第２
の実行サイクルで動作する１つ以上の制御フィールドに
分割される。そして、第２の実行サイクルで動作する制
御フィールドのうち、あらかじめ決められた特定フィー
ルドは、フィールド制御部の指示により分岐を行う場合
は分岐制御情報，分岐アドレス情報として使用するよう
に制御される。また、分岐が行われない場合は、第２の
実行サイクルでの制御フィールドとして使用するよう制
御される。

このように、マイクロ命令が分岐を伴わない場合、制
御記憶より読出された制御フィールドはそれぞれ第１の
実行サイクル、第２の実行サイクルで実行ユニットによ
り動作され、次アドレスとしては現在の制御記憶アドレ
スの次の値が選択される。実行制御としては逐次処理に
より各々の実行ユニットを選択して処理を行う制御で、
処理が進行する。

分岐を伴う場合、第１の実行サイクルは第１実行サイ
クル用の制御フィールドの情報に従って動作すると共
に、フィールド制御部の指示により第２実行サイクル用
の制御フィールドの定められた特定のフィールドで示さ
れる分岐制御情報と分岐アドレス情報により分岐制御が
行われる。分岐が成立した場合、分岐アドレス情報によ
り示されるアドレスより制御記憶が読出されて、処理が
続行される実行制御が行われる。また、分岐が不成立の
場合、第２の実行サイクル用の制御フィールドのうち分
岐制御情報と分岐アドレス情報に用いられなかった残り
のフィールドが第２の実行サイクルで実行ユニットによ
り動作される。

このような実行制御の動作が行われるため、分岐不成
立時には第２の実行サイクルで制御フィールドの制御が
生ずるが、分岐成立時には制御フィールドの制限が生じ
ないので、マイクロ命令の実行制御の実行効率を低下さ
せることなく分岐することができる。これにより、分岐
を含むマイクロ命令の実行効率の低下を最小限におさえ
て制御ワードのビット幅を減少することが可能となる。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明
する。

第１図は、本発明の一実施例にかかるマイクロプログ
ラム制御装置による処理装置のブロック図である。第１
図において、１は制御記憶部、２は制御記憶データレジ
スタ、３はフィールド制御回路部、４は実行サイクル制
御部、５〜７はセレクタである。８〜10は各フィールド
のマイクロ命令を実行する実行ユニット、11〜12は切替
器、13は分岐制御部である。また、14はセレクタ、15は
制御記憶アドレスレジスタ、16はインクリメンタであ
る。

制御記憶部１の１アクセス単位である１つの制御ワー
ドは、制御記憶データレジスタ２において各々のフィー
ルドが分割されて用いられる。すなわち、フィールド制
御部である１個のＸフィールドと、制御フィールド部で
ある６個の制御フィールド、すなわち、第１実行サイク
ル用マイクロ命令のC0フィールド,F0フィールド，およ
びL0フィールドと、第２実行サイクル用マイクロ命令の
C1フィールド,F1フィールド，およびL1フィールドに分
割され用いられる。制御記憶部１から１アクセス単位で
読出され、制御記憶データレジスタ２にラッチされた制
御ワードは、実行サイクルが第１実行サイクル時には、
実行サイクル制御部４の指示により、制御記憶データレ
ジスタ２のC0フィールド,F0フィールド,L0フィールドが
それぞれセレクタ5,6,7で選択され、各フィールドの実
行ユニット8,9,10に送られる。同様にして、第２実行サ
イクル時には、実行サイクル制御部４の指示でそれぞれ
セレクタ5,6,7により、C1フィールド,F1フィールド,L1
フィールドが選択され、実行ユニット8,9,10に送られ
る。

マイクロ命令が分岐を含まず逐次処理される場合は、
制御記憶アドレスレジスタ15に格納される制御記憶アド
レスは、インクリメンタ16により逐次増加され、この制
御記憶アドレスレジスタ15の制御記憶アドレスに従って
次の制御ワードが制御記憶部１より読み出される。

マイクロ命令が分岐を含む場合は、制御記憶データレ
ジスタ２のＸフィールド情報によりフィールド制御回路
３が動作し、このフィールド制御回路部３の指示により
F1フィールドの情報は分岐制御情報（Ｔフィールド）と
して切替器11を通じて分岐制御部13に取り込まれる。分
岐が成立した場合には、L1フィールドの情報が分岐アド
レス（Ｂフィールド）として切替器12,セレクタ14を介
して制御記憶アドレスレジスタ15に取込まれる。これに
より、次の制御ワードの読出しアドレスデータがＢフィ
ールドの分岐アドレスとなり、このアドレスデータで制
御記憶部１の制御ワードが読出され、分岐が行われる。
分岐が不成立の場合には、Ｂフィールドの分岐アドレス
は制御記憶アドレスレジスタ15に取込まれず、セレクタ
14を介してインクリメンタ16から増加した次のアドレス
データが制御記憶アドレスレジスタ15に取込まれる。こ
の場合には、次に第２実行サイクルが動作し、第２実行
サイクル用制御フィールドのうちのC1フィールドのみが
実行ユニット８へ送出される。

第２図は、分岐制御を伴うマイクロ命令の実行制御を
説明するための制御ワードの一例を示す図である。ま
た、第3a図および第3b図は、分岐制御を伴うマイクロ命
令の実行制御を説明するためのタイムチャートである。

マイクロ命令の制御ワードが、第２図に示すように、
制御記憶部１のアドレスN0〜N2,N5〜N6,B0〜B1に、記憶
されており、これらの制御ワードにより、マイクロ命令
処理の実行制御を行う場合を例にして説明する。

第3a図を参照する。マシンサイクル1,2において、制
御記憶アドレスレジスタ15のアドレスデータN0により、
制御記憶部１からの読出し動作が行われ、読出された制
御ワードC0F0L0C1F1L1の実行制御が、マシンサイクル3,
4において行われる。マシンサイクル３においては、実
行サイクル制御部４が論理“0"信号を出力し、マシンサ
イクル３が第１実行サイクルであることを指示し、セレ
クタ5,6,7を制御して第１実行サイクルの制御フィール
ドC0F0L0の実行を実行ユニット8,9,10で行う。次のマシ
ンサイクル４では、実行サイクル制御部４が論理“1"信
号を出力し、マシンサイクル４が第２実行サイクルであ
ることを指示するため、セレクタ5,6,7の制御により第
２実行サイクルの各制御フィールドC1F1L1の実行を実行
ユニット8,9,10で行う。マシンサイクル3,4において
は、この時、制御記憶アドレスレジスタ15のアドレスデ
ータがアドレスN1に更新され、このアドレスデータN1に
より、次の制御ワードの制御記憶部１からの読出し動作
が行われる。この読出し動作で読出された第２の制御ワ
ードC2F2L2C3T0B0の実行制御は、次のマシンサイクル5,
6で行われる。

第２の制御ワードC2F2L2C3T0B0は分岐を含むものであ
ることが、フィールド制御を指示するＸフィールドの論
理“1"により指示されているので、マシンサイクル5,6
においては、フィールド制御回路部３が論理“1"信号を
出力し、分岐を含む第２の制御ワードC2F2L2C3T0B0の実
行制御を行う。

マシンサイクル５においては、実行サイクル制御部４
が論理“0"信号を出力し、マシンサイクル５が第１実行
サイクルであることを指示している。この場合、セレク
タ5,6,7が制御され、第１実行サイクルの制御フィール
ドC2F2L2の実行制御が実行ユニット8,9,10により行われ
る。一方、この時、マシンサイクル５が第１実行サイク
ルであることを指示しているが、フィールド制御回路部
３が論理“1"信号を出力しており、第２実行サイクルの
制御フィールドT0の情報が、分岐制御を行う情報とし
て、切替器11を介して分岐制御部13に加えられる。そし
て、このマシンサイクル５で分岐制御部13の動作が行わ
れる。この場合、分岐は不成立であるので、制御記憶ア
ドレスレジスタ15はアドレスN2に更新され、このアドレ
スデータN2により、次の制御ワードの制御記憶部１から
の読出し動作が行われることになる。次のマシンサイク
ル６では、実行サイクル制御部４が論理“1"信号を出力
し、マシンサイクル６が第２実行サイクルであることを
指示し、セレクタ5,6,7を制御するが、この場合、セレ
クタ6,7には第２実行サイクルの制御フィールドの情報
が加えられておらず、実行ユニット８のみが、制御フィ
ールドC3の実行を行う。マシンサイクル６の終了時に
は、この時、上述のように既に制御記憶アドレスレジス
タ15がアドレスN2に更新されて、このアドレスデータN2
により、次の制御ワードC4F4L4C5F5L5がの制御記憶部１
から読出されており、図示しないが、次のマシンサイク
ル7,8において、マシンサイクル3,4と同様な実行制御の
動作が行われることになる。

次に、分岐を含む制御ワードによるマイクロ命令の実
行制御で、分岐が成立する場合を、第3b図を参照して説
明する。

マシンサイクル10,11において、制御記憶アドレスレ
ジスタ15のアドレスデータN5により、制御記憶部１から
の読出し動作が行われ、読出された制御ワードC6F6L6C7
T1B0の実行制御が、マシンサイクル12,13において行わ
れる。マシンサイクル12においては、実行サイクル制御
部４が論理“0"信号を出力し、マシンサイクル12が第１
実行サイクルであることを指示している。この場合、セ
レクタ5,6,7が制御され、第１実行サイクルの制御フィ
ールドC6F6L6の実行制御が実行ユニット8,9,10により行
われる。この時、マシンサイクル12が第１実行サイクル
であることを指示しているが、フィールド制御回路部３
が論理“1"信号を出力しており、第２実行サイクルの制
御フィールドT1の情報が、分岐制御を行う情報として、
切替器11を介して分岐制御部13に加えられる。そして、
マシンサイクル12で分岐制御部13の動作が行われて、こ
の場合、分岐は成立と判定されると、分岐制御部13の動
作により切替器12,セレクタ14を介して、制御記憶アド
レスレジスタ15には、第２実行サイクルの制御フィール
ド（L1）からの情報のアドレスデータが読込まれ、アド
レスB0に更新される。このアドレスデータB0により、次
の制御ワードの制御記憶部１からの読出し動作が行われ
ることになる。この場合、次のマシンサイクル13では、
実行サイクル制御部４が論理“1"信号を出力し、マシン
サイクル６が第２実行サイクルであることを指示する
が、この第２実行サイクルで行う制御フィールドの実行
制御は分岐制御であって、既に処理が終了しているの
で、セレクタ５を介して第２実行サイクルの制御フィー
ルドC7が実行ユニット８に加えられるが、この制御フィ
ールドC7の実行は無効とされる。

マシンサイクル13の終了時には、この時、上述のよう
に既に制御記憶アドレスレジスタ15が分岐先アドレスの
アドレスB0に更新されて、このアドレスデータB0によ
り、次の制御ワードC10F10L10C11F11L11がの制御記憶部
１から読出されており、次のマシンサイクル14,15にお
いて、マシンサイクル3,4と同様な実行制御の動作が行
われることになる。

このように、本実施例のマイクロプログラム制御装置
では、マイクロ命令の実行制御で分岐を行う場合にも演
算制御を行うことができ、また、演算制御を行う場合に
も分岐する実行制御を行うことができるので、マイクロ
命令を実行する上での実行効率が低下することはない。
また、フィールド制御回路部３の制御により、F1フィー
ルドを分岐制御のＴフィールドとして用い、L1フィール
ドを分岐アドレス情報のＢフィールドとして兼用して用
いる構成としているので、制御ワードの幅を減少させる
ことができる。

以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、マイクロ命
令の実行制御を行う場合に、分岐を含むマイクロ命令の
実行制御の実行効率の低下を最小限におさえ、かつ制御
記憶ワードのビット幅を減少することができるので、シ
ステムを経済的に構築できるという効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかるマイクロプログラ
ム制御装置による処理装置のブロック図、 第２図は、分岐制御を伴うマイクロ命令の実行制御を説
明するための制御ワードの一例を示す図、 第3a図および第3b図は、分岐制御を伴うマイクロ命令の
実行制御を説明するためのタイムチャート、 第４図は、従来の複数実行サイクル分のマイクロ命令を
同時に読出すマイクロプログラム制御方式の一例を説明
するタイムチャートである。 図中、１……制御記憶部、２……制御記憶データレジス
タ、３……フィールド制御回路部、４……実行サイクル
制御部、５〜7,14……セレクタ、８〜10……実行ユニッ
ト、11〜12……切替器、13……分岐制御部、15……制御
記憶アドレスレジスタ、16……インクリメンタ。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 9/26 320 G06F 9/28 320

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】制御記憶より１アクセス単位で読出した制
   御ワードにより２マシンサイクルの実行サイクルを制御
   する制御回路と、前記２マシンサイクルの各実行サイク
   ル毎に前記制御ワードの情報で指示された動作を実行す
   る複数の実行ユニットを備えたマイクロプログラム制御
   装置であって、 前記制御ワードを、１個のフィールド制御部と、第１実
   行サイクルで使用する１つ以上の制御フィールドと第２
   実行サイクルで使用する１つ以上の制御フィールドに分
   割された複数の制御フィールド部とで構成し、かつ前記
   制御記憶より読出した制御ワード中の前記フィールド制
   御部により分岐が指示されている場合は、前記第２実行
   サイクルで使用する制御フィールドのうち、あらかじめ
   決められた特定フィールドを第１実行サイクルにおいて
   分岐制御情報，分岐アドレス情報として使用する制御行
   い、分岐が指示されていない場合は、第２実行サイクル
   での制御フィールドとして使用する制御を行うフィール
   ド制御回路を備えたことを特徴とするマイクロプログラ
   ム制御装置。
2. 【請求項２】前記フィールド制御回路は、前記フィール
   ド制御部により分岐が指示されている場合で、かつ分岐
   が不成立の場合は第２実行サイクル用の制御フィールド
   のうち特定フィールドを除く残りの制御フィールドに従
   う制御を第２実行サイクルで実行することを特徴とする
   請求項１記載のマイクロプログラム制御装置。