JP2952051B2

JP2952051B2 - Ａｔｍにおけるセル同期演算回路

Info

Publication number: JP2952051B2
Application number: JP76291A
Authority: JP
Inventors: 啓治角田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-01-08
Filing date: 1991-01-08
Publication date: 1999-09-20
Anticipated expiration: 2014-09-20
Also published as: JPH04363927A

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は、情報に何らかの冗長を
付加してセルの形にして送受信を行うＡＴＭにおける、
セル同期演算回路に関する。

【０００３】

【従来の技術】近年ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ
ＴｒａｎｓｆｅｒＭｏｄｅ）技術による広帯域通信
についての種々の検討がなされており、ＣＣＩＴＴ等で
もその方式の統一に向けた各種の議論がなされている。
ＡＴＭによる通信は、セルと呼ばれる固定長のパケット
を伝送して通信するものである。このセルを用いた通信
方式に関してＣＣＩＴＴにおいて規格の統一に向けた議
論がなされており、以下ではＣＣＩＴＴにおける勧告の
内容について述べる。

【０００４】セル長は５３バイトであり、そのうちヘッ
ダ部分が５バイト、ペイロード部分が４８バイトであ
る。この５バイト、すなわち４０ビットのセルヘッダの
うち、初めの３２ビットはセルの種別やＶＰＩ（Ｖｉｒ
ｔｕａｌＰａｔｈＩｄｅｎｔｉｆｉｅｒ），ＶＣＩ
（ＶｉｒｔｕａｌＣｈａｎｎｅｌＩｄｅｎｔｉｆｉ
ｅｒ）といったあて先情報等を表すパラメータが書かれ
ている。残りの８ビットはその３２ビットに対する冗長
部分であり、ＨＥＣ（ＨｅａｄｅｒＥｒｒｏｒＣｏｎ
ｔｒｏｌ）と呼ばれる。このＨＥＣ部分は、その以前の
３２ビットに依存した値をとるという性質を利用して、
後述する様に各ノードの受信側および受信端末部におけ
るセル同期やセルヘッダの誤り訂正／検出に用いられ
る。

【０００５】ここで、上記セルヘッダにおけるＶＰＩや
ＶＣＩは送信端末から受信端末まで同じ値をとるとは限
らず、途中のノードでしばしば書き換えられる。従っ
て、ＨＥＣ部分は各送信装置および各交換ノードの出力
装置側で、該当する値を計算により求めて付加する必要
がある。

【０００６】ＨＥＣ部分の生成法は、巡回符号の特性に
基づいたものである。まずセルヘッダの５バイト目にあ
たるＨＥＣ８ビットをすべて０とし、セルヘッダ４０ビ
ットを多項式表現として、Ｍ（Ｘ）で表す。例えばセル
ヘッダが０，１の２進数表現で（００００１００１０
０００００１０００１００００１０００００１１０
００００００００）と表されたとすると、Ｍ（Ｘ）はＭ（Ｘ）＝Ｘ³⁵＋Ｘ³²＋Ｘ²⁵＋Ｘ²¹＋Ｘ¹⁶＋Ｘ¹⁰＋Ｘ⁹ （１）となる。ここで生成多項式をＧ（Ｘ）とし、上記Ｍ
（Ｘ）をＧ（Ｘ）で割った剰余をＲ（Ｘ）とすると、例
えば上記のＭ（Ｘ）については、Ｒ（Ｘ）＝Ｍ（Ｘ）ｍｏｄＧ（Ｘ）＝Ｘ⁷＋Ｘ⁶＋Ｘ⁴＋Ｘ³＋１（２）Ｇ（Ｘ）＝Ｘ⁸＋Ｘ²＋Ｘ＋１となる。このＲ（Ｘ）を０，１の２進表示になおすと
（１，１，０，１，１，０，０，１）であり、これに
（０，１，０，１，０，１，０，１）というあらかじめ
定まった固定パターンをビット毎の演算でモジュロ２で
足し算したものをＨＥＣ部分の値として、ヘッダの５バ
イト目に挿入する。すなわち、上記の例でＨＥＣ部分の
値は（１，１，０，１，１，０，０，０）（＋）（０，１，０，１，０，１，０，１）＝（１，０，０，０，１，１，０，１）（３）となり、従ってセルヘッダは２進表示で（００００１０
０１００００００１０００１００００１０００００
１１０１０００１１０１）となる。ただし、（＋）は
モジュロ２でのビット毎の加算を表す。

【０００７】ところでＡＴＭ技術を用いた通信において
は送信側と受信側での同期がとれていないため、セルが
いつ到着するかが分からない。従って何らかの方法でセ
ルの先頭を見つける必要がある。また一旦セル同期をと
ることができたとしても、ビットずれ等の事情により先
頭の位置の位相が変わったりする可能性があるため、引
き続き監視しておく必要がある。ＣＣＩＴＴの勧告によ
れば、上記のＨＥＣ部分を用いた方法によりセル同期を
とる方法が示されている。

【０００８】まず、上述のようにして生成されたセルヘ
ッダは次のような性質を持っている。上述のアルゴリズ
ムにより生成されたセルヘッダ４０ビットを先程の様に
多項式表現したものをＨ（Ｘ）とする。いまＨ（Ｘ）か
ら２進表示で（０，１，０，１，０，１，０，１）を多
項式表現したものを引く。その結果Ｃ（Ｘ）はＣ（Ｘ）＝Ｈ（Ｘ）−（Ｘ⁶＋Ｘ⁴＋Ｘ²＋１）＝Ｍ（Ｘ）＋Ｒ（Ｘ）（４）であり、実はＣ（Ｘ）はＧ（Ｘ）を生成多項式とする短
縮巡回符号の符号語になるので、Ｃ（Ｘ）はＧ（Ｘ）で
割り切れる。

【０００９】このことを利用してセル同期をとる。すな
わちここがセル同期であると思われるところの４０ビッ
トに対してまず３４，３６，３８，４０ビット目を反転
し、その後その４０ビットをＧ（Ｘ）で割って割り切れ
たならば、そこでセルのヘッダ部分であると判断し、セ
ルヘッダの先頭をセルの先頭であるとみなす。

【００１０】ところで、セル同期にはＨＵＮＴ状態、Ｐ
ＲＥＳＹＮＣ状態、ＳＹＮＣＨ状態の３状態があり、こ
れらについて説明する。

【００１１】まずセル同期が全くとれていない状態をＨ
ＵＮＴ状態という。このときにはビット毎にセルの先頭
位置を探索する。すなわち、任意の４０ビットに対して
上述のビット反転を行った後、Ｇ（Ｘ）による除算を行
い、余りが０になるところを探す。

【００１２】このようにして一度正しく割りきれる部分
が見つかると、そこを仮のセルヘッダとみなして、ＰＲ
ＥＳＹＮＣ状態になる。ＰＲＥＳＹＮＣ状態では仮定さ
れるヘッダ部分は決まっているので、１セル毎にそのヘ
ッダ部分の除算を行う。そしてもしＤＥＬＴＡ回連続し
て正しく割り切れれば、そこがほぼ間違いなくセルヘッ
ダ部分とみなして、ＳＹＮＣＨ状態になる。しかしなが
らそれまでにもし１回でも誤りのあるセルヘッダが得ら
れると、再びＨＵＮＴ状態に戻る。

【００１３】ＳＹＮＣＨ状態でもセルヘッダ部分の計算
方法は全く同じである。ただしこの状態の場合には、セ
ルヘッダに対する除算がＡＬＰＨＡ回連続して割りきれ
なかった場合にＨＵＮＴ状態に戻る。それ以外ではこの
状態を続ける。

【００１４】上述したようにセルヘッダが正しいとき、
それを多項式表現でＨ（Ｘ）とすると対応するＣ（Ｘ）
は符号語である。この符号は、Ｇ（Ｘ）を生成多項式と
しているため、最小ハミング距離が４である。すなわち
各符号語は他の符号語と少なくとも４ビットの０，１の
違いを有している。なぜならばＧ（Ｘ）は、Ｇ（Ｘ）＝Ｘ⁸＋Ｘ²＋Ｘ＋１＝（Ｘ＋１）（Ｘ⁷＋Ｘ⁶＋Ｘ⁵＋Ｘ⁴＋Ｘ³＋Ｘ²＋１）（５）の様に、Ｘ＋１と７次の原始多項式の積に因数分解され
るからである。従って、これを用いるとセルヘッダの１
ビット誤り訂正／２ビット誤り検出、もしくは３ビット
の誤り検出が可能である。

【００１５】ＳＹＮＣＨ状態においては、セル同期に用
いるものと同一の演算によって１セル毎に検索をし、割
り切れるかの判定に加えて、割りきれなかった場合には
ヘッダに誤りがあるとみなして、誤りの訂正あるいは検
出を行う。その方法は誤り訂正モード、誤り検出モード
のいずれかのモード指定による。

【００１６】誤り訂正モードでは、誤ったヘッダと判断
された場合、そのときのヘッダの誤りが１ビットならば
それを訂正する。もし２ビット以上の誤りであるとわか
ればそのセルを廃棄する。それに対し誤り検出モードで
は、セルヘッダが正しくないことが分かった時点で、そ
のセルを廃棄する。

【００１７】ＰＲＥＳＹＮＣ状態からＳＹＮＣＨ状態に
移ったときは誤り訂正モードから始まる。このモードで
正しいヘッダが得られている限りはそのままのモードに
とどまる。もし、誤ったヘッダが得られたら、誤ったビ
ット数に応じてヘッダの訂正あるいは検出を行った後、
誤り検出モードに遷移する。誤り検出モードでは、もし
一度正しいセルヘッダが得られれば誤り訂正モードに遷
移する。ヘッダに誤りがあると、それを検出したとして
表示する。

【００１８】次に、セルの伝送形態については、外部フ
レームのあるものとないものがあり、外部フレームのな
いものはセルベース、外部フレーム付きのものはＳＤＨ
（ＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔａｌＨｉｅｒ
ａｃｈｙ）ベースと呼ばれる。ＳＤＨベースの場合はそ
のフレームからの情報により、バイト周期を得ることが
できる。すなわち受信側において、入力されるデータ系
列を８ビット毎に区切ったとすると、セルの先頭が８ビ
ット中の何ビット目にあるかという情報を得ることがで
きる。従ってこの場合、上記のセル同期もバイト毎にそ
の特定ビットを開始点として検査すればよいことにな
る。

【００１９】またＳＤＨベースの場合には、送信側にお
いて４８バイトのペイロード部分のみに対してスクラン
ブルをかける。これは故意にあるいは偶然に情報部分に
０または１が連続して続いたとすると、ビット同期をと
るのが非常に困難となるためである。これに対して受信
側ではＰＲＥＳＹＮＣ状態およびＳＹＮＣＨ状態におい
て、セルヘッダとペイロード部分との切り分けができる
ので、４８バイトのペイロード部分のみに対してディス
クランブルをかける。これは自己同期式のスクランブラ
・ディスクランブラであり、生成多項式はＦ（Ｘ）＝Ｘ⁴³＋１（６）である。このスクランブルおよびディスクランブルに用
いるデータとしてヘッダ部分を含むか否かは明文化され
ていないが、通常はヘッダ部分を除いて行うと解釈され
る。ＨＵＮＴ状態ではペイロード部分が明確でないた
め、このディスクランブラを行わない。なお、セルベー
スの場合には別のスクランブル方式が提案されている。

【００２０】ところで以上に述べてきたものが、規格統
一のためのＣＣＩＴＴの勧告である。このＣＣＩＴＴの
勧告に対する具体的な回路の実現方法として、セル同期
回路の提案としては例えば豊島、龍野、“ヘッダ誤り制
御によるセル同期回路構成法の検討”（信学技報ＣＳ８
９−７０）、龍野、戸倉、“ヘッダ誤り制御によるセル
同期方式の一検討”（信学技報ＤＳＰ８９−５１）など
がある。これらの提案によると、セルベースにおいては
少なくとも１ビット毎に、またＳＤＨベースでパラレル
入力の場合には１バイト毎にセルの同期検索ができるこ
とが示されている。またこのセル同期機能とヘッダ誤り
制御機能をあわせもつことが可能であることが述べられ
ているが、その具体的な回路としての実現法に関しては
述べられていない。

【００２１】実際にＨＵＮＴ状態でセル同期をとる際に
は、入力されたデータのヘッダ長に相当する５バイト部
分を調べて、そこの５バイト目がセルの先頭であるか検
索するが、このとき、その検査部分以前に入力された４
３ビット分のデータを常に蓄積しておく必要がある。こ
れは、その５バイト部分がセルの先頭であるとみなされ
た場合、前述したようにその直後からＰＲＥＳＹＮＣ状
態となって、ペイロード部分のディスクランブルにヘッ
ダ部分を除いた４３ビット前からのデータが用いられる
ためである。また、その検査した５バイトがセルの先頭
でないと判断された場合には、シフトして次の５バイト
部分の検査に移るが、このときシフトされて検査に用い
られなくなったデータは、新たな４３ビットデータの一
部となる。従って、検査されている５バイト分のデータ
も検査の間蓄積しておく必要がある。すなわちセル同期
とペイロードのディスクランブルの機能を実現するため
には、合計８３ビット分のデータ蓄積部が必要となる。

【００２２】次に、ＨＵＮＴ状態でセル同期をとる際
に、１ビットあるいは１バイト毎に検索をしようとする
ときには、毎回４０ビットをあらためて検査回路に入力
するのは処理のオーバヘッドが大きくなり非常に時間が
かかってしまう。従ってある４０ビットの検査から次の
４０ビットの検査に移る場合には、新たな１ビットある
いは１バイトを入力すると同時に、以前の先頭部分の１
ビットあるいは１バイトを用いて、検査回路中のそれら
の古いデータによる値を打ち消すような構成をとること
によって対処する。そうすると、新たに検査するときに
打ち消すための５バイト前の１ビットあるいは１バイト
のデータを蓄積しておく必要がある。

【００２３】さらに、ＳＹＮＣＨ状態で誤り訂正モード
の時に、入力されたセルヘッダに対しそのヘッダ誤りの
有無をチェックし、１ビット誤りの場合には訂正パター
ンを生成し、ヘッダ部分に排他的論理和で足し込むのが
一般的であり、このためヘッダをヘッダ誤り検査回路に
入力してからその訂正パターンが出力されるまで、セル
ヘッダを蓄積しておく回路が必要となる。

【００２４】以上のような蓄積回路の必要性に関して、
上記の資料では述べられていなかったが、従来技術とし
てはこの場合、これらの回路が別々に設けられるものと
解釈できる。従ってこれらの蓄積回路のため、回路規模
が大きくなるという問題があった。

【００２５】また、送信側の回路におけるＨＥＣ生成法
に関しては、田中、柳、高瀬、古谷、高崎、“並列型Ｈ
ＥＣ計算回路の検討”（１９９０年信学全大Ｂ−５７
５）により、シリアル入力、パラレル入力の両方に対し
て、除算回路を用いた生成法が図６に示されている。こ
の従来技術は、実施例にも比較のために用いている。し
かしながら、この従来方法においては除算回路のみを用
いており、セルヘッダ４０ビットにおいて最後の８ビッ
トをあらかじめすべて１に設定しておかねばならず、ま
た４０ビットすべてを入力した後にＨＥＣ部分が生成さ
れるため、最後のデータが入力されてから生成されたＨ
ＥＣ部分が出てくるまでに８ビット分の遅延が生じてし
まい、時間が余計にかかるだけでなく、８ビット分の遅
延回路が増加してしまうという問題があった。

【００２６】

【発明が解決しようとする課題】以上説明したように、
ＣＣＩＴＴに対応した従来の送信側のＨＥＣ生成回路に
おいては、除算回路のみを用いたために８ビット分の入
出力の遅延とその分の遅延回路がついてしまうという問
題があった。

【００２７】また、受信側においては、セル同期機能と
ディスクランブル機能を同時に実現するためのセルヘッ
ダ部分のデータ蓄積回路と、ヘッダ誤り訂正を行うため
にその訂正パターンを生成する間必要な訂正されるべき
セルヘッダ部の蓄積回路と、セル同期のための検査回路
への入力データをシリアル入力に対して少なくとも１ビ
ット毎、８ビットパラレル入力に対しては少なくとも１
バイト毎に更新する際に、検査回路より取り除かれるべ
き最古の１ビット以上あるいは１バイト以上のデータを
蓄えておく回路が必要になると考えられるが、その実現
方法は確立されておらず、セル同期回路および誤り制御
回路の実現法として、これらの蓄積回路を考慮したもの
はなく、従ってこれらの回路を別々に設けることが前提
とされていた。

【００２８】本発明は以上の点を鑑みてなされたもの
で、その目的は、入力したセルヘッダに対し、遅延を最
小にすることおよび回路規模の縮小化をはかることので
きるＡＴＭ送信側のＨＥＣ生成回路を提供することであ
る。

【００２９】また本発明の他の目的は、セルの同期機能
およびディスクランブル機能の達成において、データ蓄
積部の回路規模を小さくすることのできるＡＴＭ受信回
路系を提供することである。

【００３０】［発明の構成］

【００３１】

【課題を解決するための手段】本発明の特徴は、ＡＴＭ
送信回路系において、少なくとも、入力セルヘッダに対
し第１の多項式を用いた乗算と第２の多項式を用いた除
算とを、同時に行い、該除算回路の剰余部分を用いてセ
ルヘッダに対する冗長ビットを生成するＨＥＣ生成回路
を有するセルヘッダ生成回路を具備することである。

【００３２】本発明の他の特徴は、ＡＴＭ受信回路系に
おいて、セル同期のために検査されるセルのデータを蓄
えておく機能と、前記セル同期のための検査回路に入力
されるデータの更新の際に該検査回路より取り除くべき
データを蓄えておく機能と、該冗長ビットを用いてセル
の全体あるいは一部分の誤り訂正を行う際に、該訂正デ
ータの訂正パターンが生成されるまで、該冗長ビットに
よって保護されたセルのデータを蓄えておく機能とを、
同時に有するシフトレジスタ回路を具備することであ
る。

【００３３】

【作用】本発明に従うＡＴＭの送信側においては、セル
ヘッダに対する冗長ビットを生成する際に、元のデータ
をある多項式で乗算したものの出力を直接該当する除算
回路の多項式で割った剰余を用いることによって、元の
データを入力した直後に冗長ビットを発生させることが
可能となり、これをパケットのセルヘッダに直ちに付加
することにより、データ信号が入力してから出力するま
での回路内の遅延を最小に抑えることができる。またそ
れにより遅延のある場合に必要となる遅延回路が不要と
なり、回路規模の削減ができる。

【００３４】また本発明に従うＡＴＭの受信側において
は、セルのペイロード部分に対してかけられるディスク
ランブルとセル同期を同時に実現するために必要となる
セルヘッダ部分のデータ蓄積機能と、セル同期のための
検査回路への入力データをシリアル入力の場合は少なく
とも１ビット毎に、また８ビットパラレル入力の場合は
少なくとも１バイト毎に更新する際に、上記検査回路よ
り取り除くべき１ビット以上あるいは１バイト以上のデ
ータを蓄えておく機能と、冗長ビットを用いてセルの全
体あるいは一部分に誤りがないか検査し、誤りが見つか
った場合には誤り訂正を行う際に、該訂正データを上記
誤り訂正パターンが生成されるまで蓄えておく機能とを
同時に有するシフトレジスタ回路を用いることにより、
回路規模を縮小することができる。

【００３５】

【実施例】以下の実施例を図面に従って説明する。

【００３６】図１は本発明に従うＡＴＭ送信回路系にお
けるセル生成演算回路の一実施例を示したブロック図で
ある。

【００３７】入力信号としてはセルクロック１０１と、
セル長データ信号１０２があり、セルクロック１０１は
セルデータのセルの先頭と何らかの関係を保って入力さ
れる。例えばセル長データ信号１０２の先頭ビットが入
力されると同時にセルクロック１０１が立ち上がり、決
まったクロック数の間それを保持し、その後立ち下がる
等の入力パターンとなっている。またここで入力される
セル長データ信号１０２とは、この回路の前段にてヘッ
ダ部分の書き換え、あるいは書き込みがあり、従ってセ
ルの長さは保たれているものの、そのヘッダの５バイト
目は正しいＨＥＣの値をとっているとは限らないような
入力信号を想定している。

【００３８】セルカウンタ１０は、セルクロック１０１
の立ち上がりあるいは立ち下がりを検出してリセットす
る。またちょうど１セル長分をカウントすると自動的に
元に戻るようになっている。従って通常時はカウンタ１
０からの出力値を見れば現在セルのどの部分が入力ある
いは出力されているかが分かるようになっている。それ
でカウンタ値の出力信号１０３を受け取った制御回路１
１は、これらの値をみて適宜必要な制御信号を出力す
る。またセルクロック１０１は一度入力しておけばタイ
ミングが変わらない限り以前のタイミングを保持するの
で必ずしも毎回入力する必要はない。さらに前段の回路
にて何らかの異常があり、データ長が一時的に変化して
しまうこと等があったとしても、異常状態から回復した
後の最初の正しいセルクロック信号の入力により、正し
い状態に復元できる。

【００３９】ＨＥＣ生成回路１２では、制御信号１０４
に従ってセルデータ入力からそのヘッダ部分の先頭４バ
イトをとりだして５バイト目のＨＥＣを生成する。従っ
てＨＥＣ生成回路１２からの出力信号１０９は、規格通
りのセルヘッダ５バイトとペイロード４８バイトをもつ
完全なセルの形をとった信号になっている。この回路の
詳細については後述する。

【００４０】セレクタ１３と、シフトレジスタ回路
（Ａ）１５と、シフトレジスタ回路（Ｂ）１６とはあわ
せて前述した数式（６）に示したＦ（Ｘ）による自己同
期型スクランブルを行う。後述する他のスクランブルと
区別するため、このスクランブルをスクランブル（Ｐ）
と呼ぶことにする。シフトレジスタ回路（Ａ）１５は、
４３ビット長のレジスタを有しており、セレクタ１３か
らの出力信号１１０がそのままレジスタに入力される。
シフトレジスタ回路（Ｂ）１６は４０ビット長のレジス
タを有しており、シフトレジスタ回路（Ａ）１５からの
出力信号１０６がそのままレジスタに入力される。

【００４１】ＨＥＣ生成回路１２から出力されたセルデ
ータ信号１０９は、３つに分かれ、１つ目はそのままセ
レクタ１３へ、２つ目はシフトレジスタ回路（Ａ）１５
からの出力信号１０６と排他的論理和をとられ、信号１
０８としてセレクタ１３に達し、３つ目はシフトレジス
タ回路（Ｂ）１６からの出力信号１１２と排他的論理和
をとられ、信号１０７としてセレクタ１３に達する。セ
レクタ１３では、制御回路１１からの信号１０５によっ
て、ヘッダ部分が通過するときは信号１０９を、ヘッダ
通過後４３ビットクロック分は信号１０７を、それ以外
は信号１０８をそれぞれ選択して出力信号１１０として
出力する。

【００４２】この選択動作の詳細を図２（Ａ），図２
（Ｂ），図２（Ｃ）に示す。前述したようにＦ（Ｘ）に
よるスクランブル（Ｐ）はセルのペイロード部分のみに
かけるものであり、従って信号１０９にセルの先頭ビッ
トが到着すると、図２（Ａ）のようにセレクタが信号１
０９を出力１１０に接続する。すなわち何も操作せずに
通す。このヘッダ部分はシフトレジスタ回路（Ａ）１５
に順に入力されシフトする。

【００４３】４０ビットのセルヘッダがセレクタ１３を
通過すると、信号１０９は最初のペイロードビットにな
る。従ってここはスクランブル（Ｐ）をかける必要があ
り、Ｆ（Ｘ）によるスクランブルでは４３ビット前のス
クランブル（Ｐ）されたペイロードビットの排他的論理
和をとる必要があるが、このときシフトレジスタ回路
（Ａ）１５には４０ビット分のヘッダがあり、これはス
クランブル（Ｐ）のデータとしては使用されない。必要
な４３ビット前のペイロード信号はシフトレジスタ回路
（Ｂ）１６から出力される信号１１２のビットである。
従って、図２（Ｂ）に示される様に信号１１２と信号１
０９との排他的論理和をとった信号１０７が選択されて
信号１１０として出力される。このようにして各シフト
レジスタ回路の中身は順にシフトしていくが、セルヘッ
ダ４０ビットがこの両シフトレジスタ回路内にある間は
常に両シフトレジスタ回路内のペイロードビット１９の
合計が４３になるため、その間ずっと信号１０７が選択
される。

【００４４】セルヘッダ４０ビットがすべてシフトレジ
スタ回路（Ｂ）１６にはいると、シフトレジスタ回路
（Ａ）１５内の４３ビットはすべてペイロード部分のス
クランブルされたデータとなるので、それ以降はシフト
レジスタ回路（Ａ）１５からの出力信号１０６と信号１
０９との排他的論理和をとった信号１０８が新たにスク
ランブルされたデータとなり、従ってこの信号が選択さ
れて信号１１０として出力される。これは信号１０９と
して次のセルの先頭部分の信号が到着するまで続く。以
上のことが順に繰り返される。

【００４５】図３にペイロードのスクランブル（Ｐ）に
関する別の実施例を示す。１０９Ａは図２における信号
１０９と同様に完全な形をしたセル信号を示す。１５Ａ
は４３ビット長のシフトレジスタ回路を示し、イネーブ
ル端子１５Ｂがついていて、ここに入力される信号の
Ｈ，Ｌによって、外部からの信号を入力してシフトする
か、あるいは現在のデータを保持するかが決められる。
シフトレジスタ回路１５Ａの出力１１２Ａ信号は、信号
１０９Ａとの排他的論理和をとって、信号１０８Ａとし
てセレクタ１３Ａに達する。セレクタ１３Ａへの制御信
号である信号１０５Ａの値によって、信号１０９Ａと信
号１０８Ａのいずれかを選択して信号１１０Ａとして出
力する。信号１１０Ａは４３ビットシフトレジスタ回路
１５Ａへの入力信号となっている。信号１０５Ａはまた
シフトレジスタ回路１５Ａのイネーブル端子への制御信
号も兼ねている。

【００４６】信号１０９Ａとしてセルヘッダ部分が通過
するとき、セレクタ１３Ａは、信号１０９Ａを選択して
信号１１０Ａへ出力する。このときシフトレジスタ回路
１５Ａにはイネーブル信号が入っていて、レジスタに入
力される信号は無視され、レジスタの内容が保持され
る。信号１０９Ａとしてセルのペイロード部分が通過す
るとき、セレクタ１３Ａは、信号１０８Ａを選択して信
号１１０Ａへ出力する。このときシフトレジスタ回路１
５Ａにはイネーブル信号が入っていず、信号が順にレジ
スタに入力され、信号１０８ＡはＦ（Ｘ）によるスクラ
ンブル（Ｐ）をかけた信号となっている。

【００４７】図３においてイネーブル端子１５Ｂを除い
たものは、従来技術の項で述べた、スクランブル（Ｐ）
用のデータとしてヘッダを含んだものとなる。すなわち
４３ビットシフトレジスタ回路１５Ａには正しいＨＥＣ
部分の付加されたセルヘッダとスクランブル（Ｐ）され
たペイロードが順に入力され、このデータを用いてペイ
ロード部分がスクランブルされる。

【００４８】図１に戻って、１１０の出力信号は、その
まま出力するほかに、セルスクランブル回路１４を通っ
て出力信号１１１として出すこともできる。セルスクラ
ンブル回路１４は、セルの全体に対してかける自己同期
型のスクランブラである。その目的とするところはこの
信号を光信号として伝送する場合、受信側で電気信号に
変換するときにＨまたはＬが長く連続することにより、
ビットクロックの抽出ができなくなることを防止するこ
とである。このスクランブルを前述のペイロード部分の
みのスクランブルと区別してスクランブル（Ｑ）と呼ぶ
ことにする。このスクランブル（Ｑ）回路の詳細な構成
例を図４および図５に示す。なお、以後の説明中に述べ
られるＤフリップフロップにおいて、これらを区別する
ために図面上左から順に１番目、２番目、３番目、の様
に表記することとする。

【００４９】図４は、上述の目的を実現するための最も
構成の簡単な方法である。２０はＤフリップフロップを
示し、この例では７個順に並んでいる。この７個のＤフ
リップフロップ２０の中身はそれぞれ出力信号１１１の
１から７ビット遅れの値である。１１３は上記の７個の
フリップフロップの中身がすべてＨまたはＬであるとき
のみＨとなる様な信号を示し、この信号１１３がＨであ
るということはすなわち最新７ビットの信号１１１の出
力がＬまたはＨの連続であったことを示している。１１
０はペイロード部分のみスクランブルされたセルデータ
を示し、これは信号１１３との排他的論理和をとられた
のち、信号１１１として外部に出力される。すなわちこ
の図４において信号１１０と信号１１１は、通常は信号
１１０はそのまま信号１１１として出力されるが、信号
１１１に７ビット連続したＨまたはＬの信号があると、
その次の信号１１１は信号１１０の反転となる様な関係
となっている。

【００５０】図５はスクランブル（Ｑ）の多項式として
以下のＥ１（Ｘ）を使用する場合を例として示してあ
る。

【００５１】Ｅ１（Ｘ）＝Ｘ⁷＋Ｘ＋１（７）Ｄフリップフロップ２０は７個あり、図４と同様、中身
はそれぞれ出力信号１１１の１から７ビット遅れの値で
ある。信号１１４はこの７個のＤフリップフロップ２０
の中身がすべてＬのときにＨとなる信号であり、また信
号１１５は図５中で７個ならんだＤフリップフロップ２
０の両端のものの値を排他的論理和したものである。信
号１１０は図４と全く同一の入力信号であり、信号１１
４および信号１１５とそれぞれ排他的論理和をとって、
信号１１１として出力される。

【００５２】図４と図５の実施例における相違点は、信
号１１３が信号出力１１１の最新７ビットのＨまたはＬ
の連続によってＨとなったのに対し、信号１１４はＬ信
号のみの連続によってＨになることである。これは、信
号１１０の入力パターンによってどちらの構成にするか
を考えるべきであるもので、もし信号１１１におけるＨ
信号の連続の割合がＬ信号の連続の割合に比べて非常に
小さい場合、信号１１３を用いるよりも信号１１４を用
いる方がかえってＬ信号およびＨ信号の連続が少なくな
る。同様に信号１１１にＨ信号が連続した場合のみに信
号１１０との排他的論理和をとる手法もある。

【００５３】また図５においてはさらにデータのスクラ
ンブルを行って、ＨとＬの信号がうまく混ざる様にして
いる。この実施例では７次の多項式を用いているが、最
適な多項式の次数については光信号を電気信号に変換す
るＯ／Ｅ変換機等の性能によって変えられるべきである
ので、ここでは特に述べない。

【００５４】以上、図１から図５に関しては、シリアル
入力の場合についての説明を加えたが、この同じ構成で
パラレル入力の場合にも適用可能である。またこの回路
は前述のようにセルクロック入力によってすべての動作
が引き起こされるため、リセット信号を必要としない構
成になっている。さらに信号１０２は１ビットクロック
の遅延もなく、信号１１０あるいは信号１１１として出
力することが可能となっている。

【００５５】図６および図７は前述したＨＥＣ生成回路
の構成例を示したものである。図６は従来の方法によ
り、除算回路のみを用いて構成した従来例、図７は本発
明の方式であり、除算回路と乗算回路とを組み合わせて
構成した例である。

【００５６】すなわち、ここで、図６の従来例において
は、スイッチ２２Ａを介してフィードバックされ、後述
の如く排他的論理和される回路部分２１が除算回路に相
当し、図７の実施例においては後述する如くにフィード
バックされ、排他的論理和される回路部分２４が除算回
路に相当し、フォワードされ、排他的論理和される回路
部分２５が乗算回路に相当する。

【００５７】図６の従来例において２０１は図１におけ
る１０２と同様のセル長データ入力を示し、固定のセル
長であって、セルヘッダの５バイト目のＨＥＣ部分はす
べてＬ信号として入力されるものとする。信号２０１は
二手に分かれて一方は８ビット長のシフトレジスタ回路
２５に入力され、他方はスイッチ２３Ａに向かう。

【００５８】スイッチ２３Ａは入力された信号２０１の
うちセルの先頭５バイトの部分のみＯＮとなり、それ以
外の部分ではＯＦＦとなって、信号を通さない。スイッ
チ２３ＡがＯＦＦの間、８個あるＤフリップフロップ２
０はリセットされている。スイッチ２３ＡがＯＦＦから
ＯＮになるときに各フリップフロップ２０のリセットが
はずされる。またこのとき同時にスイッチ２２ＡもＯＦ
ＦからＯＮに変化する。

【００５９】信号２０３はデータの入力側からみて８番
目のＤフリップフロップ２０の出力信号であり、スイッ
チ２３Ａを通過した信号との排他的論理和をとって１番
目のＤフリップフロップ２０にはいる。またこのとき同
時に１番目と２番目のＤフリップフロップ２０からの出
力が信号２０３との排他的論理和をとられて、それぞれ
２番目と３番目のＤフリップフロップ２０にはいる。こ
の動作の意味するところは、スイッチ２３Ａを通過した
４０ビットのセルヘッダに対し、Ｄフリップフロップ２
０と２入力の排他的論理和から構成される回路を用いて
の除算を行うことである。その関係を式で表すと、ヘッ
ダ４０ビットの先頭をａ［４０］、末尾をａ［１］とし
たときにＧＦ（２）上の多項式表現で、ａ［４０］Ｘ³⁹＋ａ［３９］Ｘ³⁸＋・・・・＋ａ［１］＝（Ｘ⁸＋Ｘ²＋Ｘ＋１）Ｑ（Ｘ）＋Ｒ（Ｘ）（８）Ｒ（Ｘ）＝ｒ［８］Ｘ⁷＋ｒ［７］Ｘ⁶＋ｒ［６］Ｘ⁵＋ｒ［５］Ｘ⁴ ＋ｒ［４］Ｘ³＋ｒ［３］Ｘ²＋ｒ［２］Ｘ＋ｒ［１］ａ［ｉ］（ｉ＝１〜８）＝０ａ［ｉ］（ｉ＝９〜４０）＝０または１ｒ［ｉ］（ｉ＝１〜８）＝０または１となる。信号２０３からは商であるＱ（Ｘ）をビット列
になおした値が順に出力される。またヘッダ４０ビット
がすべてスイッチ２３Ａを通過した直後のＤフリップフ
ロップ２０のｉ番目の中身はｒ［ｉ］であり、これは上
記の式における余りＲ（Ｘ）の各項の値に相当する。

【００６０】スイッチ２３Ａから４０ビットのセルヘッ
ダが通過し終わると、スイッチ２３Ａおよびスイッチ２
２ＡがＯＦＦに切り替わる。従ってその後信号２０３の
値はｒ［８］からｒ［１］までのデータとなる。

【００６１】２０６は２０１信号が８ビットのシフトレ
ジスタによって遅延された信号を示し、また２０２は２
０３信号の反転信号を示す。２６Ａはセレクタを示し、
制御信号２０５に従って、２０３，２０２，２０６の各
信号から１つを選択して、出力信号２０４とする。通常
は信号２０６が選択されているが、２０１がセルの４０
ビット目を入力した次のタイミング、すなわちセレクタ
２６Ａが２０６からセルヘッダの３２ビット目を信号２
０４として出力した直後から、信号２０３と信号２０２
をこの順にビット毎に切り替えて選択し、合計８ビット
クロック分のデータを信号２０４として出力する。その
後再び信号２０６を選択する。これによって信号２０４
から出力されるセルデータの５バイト目は順に（ｒ
［８］，ｒ［７］（＋）１，ｒ［６］，ｒ［５］（＋）
１，ｒ［４］，ｒ［３］（＋）１，ｒ［２］，ｒ［１］
（＋）１）となり、ＨＥＣ部分が付加されたことにな
る。

【００６２】図６の問題点は、入力信号を８ビットシフ
トする必要があり、このために入力した信号が出力する
までに８ビット分の遅延が生じてしまうこと、回路も余
分に必要であること、また入力信号２０１の５バイト目
の値はすべてＬである必要があることであった。これを
解決している本発明の実施例が図７に示されている。

【００６３】入力信号１０２は図１と同一のものであ
り、ヘッダの５バイト目の値は任意である。信号１０２
は２つに分かれて、一方はそのままセレクタ２６への入
力信号となり、他方は８つあるＤフリップフロップ２０
の８番目の出力信号である信号２０７と排他的論理和を
とった後、スイッチ２３への入力となる。

【００６４】スイッチ２３は入力された信号１０２がセ
ルの先頭４バイトの部分であるときのみＯＮとなり、そ
れ以外の部分ではＯＦＦとなって、信号を通さない。ス
イッチ２３がＯＦＦの間に８個あるＤフリップフロップ
２０はリセットされている。スイッチ２３がＯＦＦから
ＯＮになるときに各Ｄフリップフロップ２０のリセット
がはずれさる。

【００６５】スイッチ２３を通過した信号は、そのまま
１番目のＤフリップフロップ２０にはいる。またこのと
き同時に１番目と２番目のＤフリップフロップ２０から
の出力との排他的論理和をとって、それぞれ２番目と３
番目のＤフリップフロップ２０にはいる。この動作を意
味するところは、スイッチ２３を通過した３２ビットの
セルヘッダに対し、Ｄフリップフロップ２０と２入力の
排他的論理和から構成される回路を用いて、Ｘ⁸での乗
算を行った後にＸ⁸＋Ｘ²＋Ｘ＋１の多項式による除算
を行うことである。先ほどの数式（８）において、ａ
［１］からａ［８］がすべてＬであることを考慮する
と、左辺は以下のように変形できる。

【００６６】ａ［４０］Ｘ³⁹＋ａ［３９］Ｘ³⁸＋・・・・＋ａ［１］＝ａ［４０］Ｘ³⁹＋ａ［３９］Ｘ³⁸＋・・・・＋ａ［９］Ｘ⁸ （９）＝Ｘ⁸（ａ［４０］Ｘ³¹＋ａ［３９］Ｘ³⁰＋・・・・＋ａ［９］）ａ［ｉ］（ｉ＝１〜８）＝０ａ［ｉ］（ｉ＝９〜４０）＝０または１従って数式（８）および数式（９）よりＸ⁸（ａ［４０］Ｘ³¹＋ａ［３９］Ｘ³⁰＋・・・・＋ａ［９］）＝（Ｘ⁸＋Ｘ²＋Ｘ＋１）Ｑ（Ｘ）＋Ｒ（Ｘ）（10）Ｒ（Ｘ）＝ｒ［８］Ｘ⁷＋ｒ［７］Ｘ⁶＋ｒ［６］Ｘ⁵＋ｒ［５］Ｘ⁴ ＋ｒ［４］Ｘ³＋ｒ［３］Ｘ²＋ｒ［２］Ｘ＋ｒ［１］ａ［ｉ］（ｉ＝９〜４０）＝０または１ｒ［ｉ］（ｉ＝１〜８）＝０または１となり、信号１０２としてヘッダの先頭３２ビットを入
力した時点で、８つのＤフリップフロップ２０にｒ
［８］からｒ［１］の値がそれぞれ入っている状態にな
る。そこで３２ビットのデータがスイッチ２３を通過し
た時点でスイッチをＯＦＦにする。

【００６７】２０８は２０７信号の反転信号を示す。２
６はセレクタを示し、制御回路１１からの制御信号１０
４に従って、１０２，２０７，２０８の各信号から１つ
を選択して、１０９の出力信号とする。通常は信号１０
２が選択されているが、１０２からセルの３２ビット目
が入力された次のタイミング、すなわちセレクタ２６が
１０２からセルヘッダの３２ビット目を信号１０９とし
て出力した直後から、信号２０７と信号２０８をこの順
にビット毎に切り替えて選択し、合計８ビットクロック
分のデータを信号１０９として出力する。その後再び信
号１０２を選択する。これによって信号１０９から出力
されるセルデータの５バイト目は順に（ｒ［８］，ｒ
［７］（＋）１，ｒ［６］，ｒ［５］（＋）１，ｒ
［４］，ｒ［３］（＋）１，ｒ［２］，ｒ［１］（＋）
１）となり、ＨＥＣ部分が付加されたことになる。

【００６８】この回路において信号１０２は遅延なく、
信号１０９としてセレクタ１３への信号となり、また図
６と比較してシフトレジスタ回路分の回路規模を縮小す
ることができる。さらに図７の回路への入力データとし
てａ［１］からａ［８］の８ビットを使用しないため、
入力信号１０２において該８ビットはいかなる値でも構
わない。

【００６９】図８は図７における乗算・除算回路を８ビ
ットパラレルで計算する場合の回路図である。図８上で
最も上側にあるのをＭＳＢ（ＭｏｓｔＳｉｇｎｉｆｉ
ｃａｎｔＢｉｔ）と呼び、最も下側にあるのをＬＳＢ
（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）と呼
ぶ。ＭＳＢは８ビットパラレル信号の最も上位であり、
セルの先頭は必ずＭＳＢのところである。信号２１０と
して８ビットパラレル入力されるセルヘッダ４バイトの
各信号は１バイト前の各データを用いて排他的論理和を
とられ、その結果各フリップフロップ２０にｒ［８］か
らｒ［１］のデータが結果として入る。これの偶数番目
のビットが反転されてパラレル信号２１１として出力さ
れる。

【００７０】図９は本発明に従うＡＴＭ受信回路系にお
けるセル同期演算回路の一実施例を示したブロック図で
ある。

【００７１】入力信号としてはビットクロック信号３０
２とスクランブルされたセルデータ信号３０１がありビ
ットクロック信号３０２は受信系回路の全パートにむか
う他、クロックモニタ回路３７に入力される。通常受信
側へのデータ伝送は光で行うことを想定しており、従っ
て本回路の前段にある光電変換器においてビットクロッ
クの抽出が正しく行われていることを確認することが、
このモニタ回路３７の目的とするところである。従って
ビットクロック３０２を分周等して、信号３１０として
出力し、クロックが正しく回路に入力されていることを
モニタすることができるようになっている。

【００７２】入力データ信号３０１は、図１における信
号１１０と信号１１１からの２通りの信号入力パターン
が考えられる。信号１１０からの入力である場合には、
セルデータ全体に対するスクランブル（Ｑ）がかけられ
ていないので、セレクタ（Ａ）３４が信号３０１を直接
信号３０４に接続する。また信号１１１からの入力であ
る場合には、セレクタ（Ａ）３４は、信号３０１をセル
ディスクランブル回路３０に通してディスクランブルさ
れた出力データである信号３０３を信号３０４に接続す
る。後述のディスクランブルと区別するため、これをデ
ィスクランブル（ｑ）と表すことにする。

【００７３】セルディスクランブル（ｑ）回路３０は、
図１のセルスクランブル（Ｑ）回路１４と対で使用さ
れ、その回路構造は図４および図５のセルスクランブル
（Ｑ）回路１４の実施例と基本的に同一であるので、こ
こでは省略する。これらのスクランブル（Ｑ）回路１４
および、ディスクランブル（ｑ）回路３０は自己同期型
を変形したものであり、従って伝送路でビット誤りが発
生した場合、その誤りがディスクランブル（ｑ）した時
に拡大することがある。

【００７４】図４の実施例の場合は、伝送路中の誤りに
よって７ビット連続してＨまたはＬの信号として受信し
てしまった、あるいは本来７ビットのＨまたはＬ信号の
連続であったはずのものがビット誤りによってそのよう
に受信されなかった場合に、ディスクランブル回路によ
り誤りが拡大する可能性があるが、それ以外では誤りの
拡大は起こらない。

【００７５】また図５の実施例の場合には、Ｌ信号の連
続の際に図４と同じ様な誤りの拡大がある他に、数式
（７）における多項式Ｅ１（Ｘ）によるディスクランブ
ル（ｑ）の際に誤り拡大が起こる。その拡大の程度はデ
ィスクランブル（ｑ）に用いられる多項式の項数によ
る。例えば、多項式Ｅ１（Ｘ）の場合は３項式なので伝
送中の１ビット誤りは３ビット誤りとなる。

【００７６】このようにディスクランブル（ｑ）によっ
て誤りが拡大してしまうのは仕方のないことであるが、
セルの誤配送を最小限に抑えるために、セルヘッダ部の
誤り増加は極力誤り検出されるべきである。このために
は伝送中の１ビット誤りに対し、その誤りの拡大によっ
てヘッダ部の誤訂正や検出不可能な誤りを引き起こし、
本来とは違うセルヘッダの形になってしまわない様にス
クランブル（Ｑ）の多項式を選ぶ必要がある。同じ次数
の同じ様な多項式においても適切なものとそうでないも
のとがあり、これらについて以下のＥ２（Ｘ）の多項式
を例にとって説明する。

【００７７】Ｅ２（Ｘ）＝Ｘ⁷＋Ｘ⁶＋１（11）セルヘッダのｋビット目に１ビット誤りがあったとする
と、もとの正しいセルヘッダＨ（Ｘ）に対し、多項式Ｅ
２（Ｘ）によるディスクランブル（ｑ）によって誤りの
拡大したヘッダＥＲＲ（Ｘ）は、ＥＲＲ（Ｘ）＝（Ｘ⁷＋Ｘ＋１）Ｘ^33-k＋Ｈ（Ｘ）（12）となっている。ＥＲＲ（Ｘ）から前述の３４，３６，３
８，４０ビット目のビット反転に対応する多項式を引い
た後、ＨＥＣ部分の生成多項式Ｇ（Ｘ）で割った余りＳ
（Ｘ）を求めるとＳ（Ｘ）＝（ＥＲＲ（Ｘ）−（Ｘ⁶＋Ｘ⁴＋Ｘ²＋１））ｍｏｄＧ（Ｘ）＝（Ｈ（Ｘ）−（Ｘ⁶＋Ｘ⁴＋Ｘ²＋１））ｍｏｄＧ（Ｘ）＋（Ｘ⁷＋Ｘ＋１）Ｘ^33-kｍｏｄＧ（Ｘ）＝（Ｘ⁷＋Ｘ＋１）Ｘ^33-kｍｏｄＧ（Ｘ）Ｘ¹²⁶ｍｏｄＧ（Ｘ）＝Ｘ⁷＋Ｘ＋１ ∴Ｓ（Ｘ）＝Ｘ¹²⁶・Ｘ^33-kｍｏｄＧ（Ｘ）＝Ｘ¹²⁷・Ｘ^32-kｍｏｄＧ（Ｘ）＝１・Ｘ^32-kｍｏｄＧ（Ｘ）＝Ｘ^32-kｍｏｄＧ（Ｘ）（13）となり、ｋが３２以下の場合に伝送上のｋビット目のヘ
ッダ誤りは、ディスクランブル（ｑ）の結果別の（３２
−ｋ）ビット目の誤りとみなされて、誤ったヘッダ訂正
を行ってしまう。なおｋが３２より大きい場合は、この
誤り拡大に対する１ビットの訂正パターンが存在しない
ので誤訂正されず、誤りが検出される。このような現象
は、多項式によって起こらないものもあり、例えば多項
式Ｅ１（Ｘ）によるディスクランブル（ｑ）は、Ｅ２
（Ｘ）と単に双対な多項式であるにもかかわらずセル中
の任意の１ビット誤りに対し、セルヘッダの誤訂正を引
き起こすことはない。従ってこのような多項式を選ぶの
がよい。

【００７８】セレクタ（Ａ）３４からの出力信号３０４
は、ヘッダ部分は元のセルヘッダ形で、ペイロード部分
のみＦ（Ｘ）によるスクランブル（Ｐ）がかけられてい
るようなデータである。この信号は２つに分岐し、１つ
はシフトレジスタ回路（Ｃ）３１に、もう１つはセル同
期・ヘッダ誤り制御回路３３に入力される。回路３３の
特徴はセル同期の機能とセルヘッダの誤り訂正／検出の
機能の両方を同一の回路を共有して実現することにあ
る。

【００７９】通常セル同期をとる場合には、４０ビット
の入力が必要であり、従ってこの間データを遅延させる
必要がある。また、セルヘッダの誤り訂正をするために
も少なくとも４０ビットクロック分の遅延回路を必要と
する。しかしながら、セル同期とヘッダ誤り訂正／検出
回路を共有化し、さらにそのために必要な遅延用のシフ
トレジスタ回路を共有化すれば、回路規模を縮小するこ
とができる。さらにセル同期をできるだけ早くとるため
にはＨＵＮＴ状態で１ビット毎の検索をするのがよい
が、これにはセル同期回路の入力信号をちょうど４０ビ
ットクロック分遅延させたデータが必要になる。この遅
延回路としてもセル同期およびヘッダ誤り制御用に共有
したシフトレジスタ回路（Ｃ）３１を流用することがで
きる。

【００８０】図１０にセル同期・ヘッダ誤り制御回路の
一実施例を示す。この回路の動作は前述のＨＵＮＴ、Ｐ
ＲＥＳＹＮＣ、ＳＹＮＣＨの各状態により異なるため、
各状態における動作を順に説明する。

【００８１】３１５はシフトレジスタ回路（Ｃ）３１か
らの信号を示し、信号３０４を単に４０ビットクロック
分遅延させたものである。信号３１６は８個あるＤフリ
ップフロップ２０の値が、図上で右側から順に（Ｌ，
Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ）となるときに常にＨとな
る様な信号である。信号３１６がＨとなるとき、これは
最も新しく入力された４０ビット分の信号がセルヘッダ
の候補であることを意味している。また信号３１７は、
８個あるＤフリップフロップ２０の値が、頭上で右側か
ら順に（Ｌ，Ｈ，Ｈ，Ｌ，Ｌ，Ｌ，Ｈ，Ｌ）となるとき
に常にＨとなる様な信号である。

【００８２】ＨＵＮＴ状態においては、スイッチ４３お
よび４４をＯＮにし、スイッチ４５および４６はＯＦＦ
になっている。信号３０４は８個あるＤフリップフロッ
プ２０の８番目からの出力と排他的論理和をとられて、
１番目のＤフリップフロップ２０に入力される。このと
き、８番目のＤフリップフロップ２０の出力は、１番目
および２番目のＤフリップフロップ２０とも同時に排他
的論理和をとる。以上の動作は図１１に示すような一般
的な除算回路の動作と同じである。

【００８３】ここでさらに信号３１５は、８番目のＤフ
リップフロップ２０と排他的論理和をとられた１番目お
よび５番目、６番目のＤフリップフロップ２０の出力と
それぞれ排他的論理和をとって、次段のＤフリップフロ
ップ２０にはいる。この特殊な除算回路を用いることに
より、ＨＵＮＴ状態で常に信号３０４からの最新の４０
ビットに対する除算の剰余を求めることができる。この
原理を以下に説明する。

【００８４】図１１に示すような一般の除算回路におい
ては、ＧＦ（２）での任意の入力に対し、それを多項式
Ｇ（Ｘ）で割ったときの余りを８個のＤフリップフロッ
プ２０に格納するような構成となっている。ある４０ビ
ット入力が信号３０４Ａとして入力されるものとする。
この信号を多項式表現でＰ（Ｘ）とし、またそれを多項
式Ｇ（Ｘ）で割ったときの余りをＢ（Ｘ）とする。Ｂ
（Ｘ）およびＰ（Ｘ）は以下のように表される。

【００８５】Ｐ（Ｘ）＝ｐ［４０］Ｘ³⁹＋ｐ［３９］Ｘ³⁸＋・・・・＋ｐ［１］Ｂ（Ｘ）＝Ｐ（Ｘ）ｍｏｄ（Ｘ⁸＋Ｘ²＋Ｘ＋１）（14）＝ｂ₈Ｘ⁷＋ｂ₇Ｘ⁶＋ｂ₆Ｘ⁵＋ｂ₅Ｘ⁴ ＋ｂ₄Ｘ³＋ｂ₃Ｘ²＋ｂ₂Ｘ＋ｂ₁ ｐ［ｉ］（ｉ＝１〜４０）＝０または１ｂ₁（ｉ＝１〜８）＝０または１次に新しく１ビット（ｐ［０］）を入力すると、この回
路は４１ビット入力に対する余りＣ（Ｘ）を計算する。

【００８６】Ｃ（Ｘ）＝（Ｘ・Ｐ（Ｘ）＋ｐ［０］）ｍｏｄ（Ｘ⁸＋Ｘ²＋Ｘ＋１）（15）＝ｃ₈Ｘ⁷＋ｃ₇Ｘ⁶＋ｃ₆Ｘ⁵＋ｃ₅Ｘ⁴ ＋ｃ₄Ｘ³＋ｃ₃Ｘ²＋ｃ₂Ｘ＋ｃ₁ ｃ₁（ｉ＝１〜８）＝０または１最新の４０ビット入力に対する余りＤ（Ｘ）とＣ（Ｘ）
との関係は以下のようになる。

【００８７】Ｃ（Ｘ）＝（ｐ［４０］Ｘ⁴⁰＋ｐ［３９］Ｘ³⁹＋・・・・＋ｐ［１］Ｘ＋ｐ［０］）ｍｏｄ（Ｘ⁸＋Ｘ²＋Ｘ＋１）＝（ｐ［３９］Ｘ³⁹＋・・・・＋ｐ［１］Ｘ＋ｐ［０］）ｍｏｄ（Ｘ⁸＋Ｘ²＋Ｘ＋１）（＋）ｐ［４０］Ｘ⁴⁰ｍｏｄ（Ｘ⁸＋Ｘ²＋Ｘ＋１）＝Ｄ（Ｘ）（＋）ｐ［４０］Ｘ⁴⁰ｍｏｄ（Ｘ⁸＋Ｘ²＋Ｘ＋１）（16）＝Ｄ（Ｘ）（＋）（Ｘ⁶＋Ｘ⁵＋Ｘ）ｐ［４０］ ∴Ｄ（Ｘ）＝Ｃ（Ｘ）（＋）（Ｘ⁶＋Ｘ⁵＋Ｘ）ｐ［４０］従って常に最新の４０ビット入力に対する余りを８個の
Ｄフリップフロップ２０の値とするためには、実施例図
１０のように通常の除算回路に加え、４０ビット前に入
力したデータビットを数式（１６）に従って排他的論理
和すればよい。このようにして、１ビットごとに検査で
きるため、信号３０４がエラーのない正しいデータを入
力していれば、約１セル分の入力で少なくとも１回信号
３１６がＨとなる。

【００８８】信号３１６が一度Ｈになると、ＨＵＮＴ状
態からＰＲＥＳＹＮＣ状態になる。このとき一応セルの
先頭が確定するので、その後は１セル毎にセルヘッダで
あると思われる４０ビットを入力して、その余りを８個
のＤフリップフロップによって確認すれば良い。従っ
て、ＰＲＥＳＹＮＣ状態になるとスイッチ４３および４
４をＯＦＦにし、次のセルヘッダと思われる４０ビット
が到着するまでにＤフリップフロップをリセットしてお
く。そして、３０４に次のセルヘッダが到着すると、ス
イッチ４４のみを４０ビット分入力する間だけＯＮにし
て、そのデータに対し同じ除算をおこなう。もしこの
後、ＨＵＮＴ状態に戻った場合には、再びＨＵＮＴ状態
での動作に戻る。

【００８９】ＰＲＥＳＹＮＣ状態からＳＹＮＣＨ状態に
変化した場合も基本的なセル同期の動作はＰＲＥＳＹＮ
Ｃ状態の時と変わらない。しかしながら、ＳＹＮＣＨ状
態の時は誤り制御を行うため、そのための動作が増え
る。すなわち、ＳＹＮＣＨ状態で誤り訂正モードのと
き、スイッチ４４がＯＮとなって入力された４０ビット
に対する除算の余りが（Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，
Ｈ）にならないとき、信号３１６がＨにならないことを
制御回路３８が判定して、そこからの制御信号により、
スイッチ４４がＯＦＦになると同時にスイッチ４５を１
ビットクロック分だけＯＮにする。これにより１，３，
５，７番目のＤフリップフロップ２０がそれぞれ通常動
作の入力に対し反転されて、２，４，６，８番目のＤフ
リップフロップ２０に入力される。次のタイミングでス
イッチ４５がＯＦＦになると同時にスイッチ４６がＯＮ
となる。この状態で４０ビットクロック間除算回路を動
かし、信号３０６を出す。この信号はヘッダ誤りの訂正
パターンであり、信号３０６のｉ番目に出力されるビッ
トがＨであれば、ヘッダのｉ番目のビットが誤っている
ことを意味する。また、４０ビットクロックすべてＬ信
号であれば、これは誤りはあるが訂正できないことを意
味する。この信号３０６は制御回路３８およびシフトレ
ジスタ回路（Ｃ）３１の出力部で用いられる。なお、誤
り検出モードのときは、信号３１６のみで判定できるた
め、上記のような複雑な動作は行わず、ＰＲＥＳＹＮＣ
状態と全く同じ様な動作をする。

【００９０】ここで信号３０６がヘッダ誤り訂正のパタ
ーンとなることの原理を述べる。前述したように、誤り
のないセルヘッダはその５バイト目から（Ｌ，Ｈ，Ｌ，
Ｈ，Ｌ，Ｈ，Ｌ，Ｈ）のパターンをＧＦ（２）上で引い
た４０ビットがＧ（Ｘ）を生成多項式とした短縮巡回符
号となっており、従ってこの４０ビットを多項式表現し
たものはＧ（Ｘ）で割り切れる。この符号は誤り訂正を
する場合には１ビット誤り訂正、２ビット誤り検出が可
能であり、誤り検出のみの場合は３ビットまでの誤り検
出が可能である。

【００９１】いまセルヘッダのｉ番目に１ビットだけエ
ラーがあったとすると、（Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ，
Ｌ，Ｈ）のパターンを除いた後の余りは、以下のＴ
（Ｘ）となる。

【００９２】Ｔ（Ｘ）＝Ｘ^39-1ｍｏｄＧ（Ｘ）（17）これをｉ＋１回除算回路でシフトすると、Ｘⁱ⁺¹・Ｘ^39-1ｍｏｄＧ（Ｘ）＝Ｘ⁴⁰ｍｏｄ（Ｘ⁸＋Ｘ²＋Ｘ＋１）＝Ｘ⁶＋Ｘ⁵＋Ｘ（18）となり、同じ値になる。すなわちＤフリップフロップの
値が（Ｌ，Ｈ，Ｈ，Ｌ，Ｌ，Ｌ，Ｈ，Ｌ）となるときが
ｉ＋１回シフトしたときであれば、ｉ番目に誤りがある
とわかる。信号３０６はこれを利用したものであり、こ
の例ではｉ＋１回シフトしているが、シフト回数はｉ回
以上の適当な値をとればよい。

【００９３】シフトレジスタ回路（Ｃ）３１は、４０ビ
ット長以上であり、信号３０４を単純にそのビットクロ
ック分遅延したものが信号３０５として出力される。上
記の誤り訂正信号３０６の作成の際にｉ＋ｍ回シフトす
ると、その訂正信号出力の遅延のため４０＋ｍビット長
必要となる。この例ではｉ＋１回シフトしているので、
４１ビット長となっている。誤り訂正モードでヘッダ誤
りが訂正できるときのみ、信号３０６からＨの値が高々
１ビット出力され、このとき、信号３０５は信号３０６
と排他的論理和をとられることにより、正しいセルヘッ
ダをもつ信号として信号３０７となる。それ以外の状態
では信号３０５はそのまま信号３０７となる。

【００９４】信号３０７はそのままセレクタ（Ｂ）３５
に向かうほか、シフトレジスタ回路（Ｄ）３２にもはい
る。このシフトレジスタ回路は４３ビット長であり、４
８のイネーブル端子がついていて、制御回路からの制御
を受ける。ＨＵＮＴ状態では信号３０７は順にシフトレ
ジスタ回路（Ｄ）３２にはいるが、ＰＲＥＳＹＮＣ状態
およびＳＹＮＣＨ状態では信号３０７にセルヘッダのデ
ータが流れる間、シフトレジスタ回路の動作を止める。
このようにしてシフトレジスタ回路（Ｄ）３２内には常
に最新の４３ビット分のペイロードが入っていることに
なる。

【００９５】シフトレジスタ回路（Ｄ）３２を出た信号
３０８は信号３０７との排他的論理和をとって信号３０
９として、セレクタ（Ｂ）３５に達する。すなわち信号
３０９は多項式Ｆ（Ｘ）で表されるセルのペイロード部
分のディスクランブルされたデータにあたる。このディ
スクランブルは送信側のスクランブル（Ｐ）と対になっ
たものであり、他と区別するため、ディスクランブル
（ｐ）と表すこととする。セレクタ（Ｂ）３５では、Ｈ
ＵＮＴ状態では常に信号３０７、それ以外の状態ではヘ
ッダ部分に対しては信号３０７、ペイロード部分に対し
ては信号３０９を選択して、信号３１１として出力す
る。信号３１１において、ＳＹＮＣＨ状態ではエラーの
あるセルを除いて基本的に本来のセルの形になってい
る。

【００９６】セルカウンタ３６は、制御回路３８よりＨ
ＵＮＴ状態であるかそれ以外の状態であるかの信号を常
に受け取っている。ＨＵＮＴ状態であるとき、セル同期
・ヘッダ誤り制御回路３３からの信号３１６がＨになる
と、カウンタをリセットする。その後ＰＲＥＳＹＮＣ状
態およびＳＹＮＣＨ状態ではセルの先頭が分かっている
ため外部信号にかかわらず、ちょうど１セル長分を繰り
返しカウントするようになっている。従ってＰＲＥＳＹ
ＮＣ状態およびＳＹＮＣＨ状態ではカウンタからの出力
値を見れば現在のセルのどの部分が入力あるいは出力さ
れているかが分かるようになっている。それでカウンタ
値の出力信号を受け取った制御回路３８は、これらの値
をみて適宜必要な制御信号を出力する。

【００９７】またこのカウンタはＨＵＮＴ時においても
常に動作させる。この回路は外部からのリセット信号を
用いずに設計しているため、このカウンタを異常時の復
帰用の内部リセット信号出力のタイマーとして用いる。
例えば、ＨＵＮＴ状態で通常であれば１セル分の信号入
力で同期がとれるはずであるにもかかわらず、セル同期
がなかなかとれない場合、セルカウンタが何周かしたと
ころでセル同期・ヘッダ誤り制御回路３３にリセットを
かけるなどの使用法がある。

【００９８】状態表示回路４０はＨＵＮＴ、ＰＲＥＳＹ
ＮＣ、ＳＹＮＣＨの各状態とＳＹＮＣＨ状態における誤
り訂正モードおよび誤り検出モードの状態を外部に表示
するものである。従って信号３１４は複数の信号線から
なっている。またこの回路は制御回路３８に対し、常に
現在の状態およびモードを知らせていて、この情報に従
って、制御回路３８は各回路に制御信号を送る。

【００９９】ＨＵＮＴ状態では、セル同期・ヘッダ誤り
制御回路３３からの信号３１６がＨとなった情報を制御
回路３８から受け取って、状態表示回路４０がＰＲＥＳ
ＹＮＣ状態表示を出す。この情報を受け取った制御回路
３８は、ＤＥＬＴＡカウンタ４１を動作させる。ＤＥＬ
ＴＡカウンタ４１はセルカウンタ３６の出力がある値の
時に、信号３１６がＨであると自分のカウンタ値を１つ
あげ、Ｌであるとリセットする。このカウンタの情報を
制御回路３８は状態表示回路４０に渡す。状態表示回路
４０はＤＥＬＴＡカウンタ４１がリセットされるとＨＵ
ＮＴ状態表示にし、またその値が外部から与えられた回
数と一致したことを知ると、ＰＲＥＳＹＮＣ状態からＳ
ＹＮＣＨ状態に表示を変えて制御回路３８に送る。それ
により制御回路３８はＤＥＬＴＡカウンタ４１をリセッ
トし、今度はＡＬＰＨＡカウンタ４２を動作させる。Ａ
ＬＰＨＡカウンタ４２はセルカウンタ３６の出力がある
値の時に、信号３１６がＬであると自分のカウンタ値を
１つあげ、Ｈであるとリセットする。制御回路３８はそ
の情報を状態表示回路４０に渡し、状態表示回路４０は
ＡＬＰＨＡカウンタ４２の値が０であるときには誤り訂
正モードとし、それ以外の時は誤り検出モードを表示す
る。また、カウンタの値が外部から与えられた回数と一
致したことを知ると、ＳＹＮＣＨ状態からＨＵＮＴ状態
に表示を変えて制御回路３８に送る。

【０１００】セルクロック生成回路３９は、ＳＹＮＣＨ
状態のとき、セルの先頭と何らかの関係をもつタイミン
グでセルクロック信号３１２とセル有効表示信号３１３
を出す。セルクロック信号３１２は単に同期の確立した
状態でのセルの区切りを示す信号である。またセル有効
表示信号３１３は、ヘッダ誤りのあることがわかってな
おかつ訂正できないセルに対して例えばＬ表示をする。
このようにして次段の回路でこのセルを削除できるよう
にしている。

【０１０１】この図において、イネーブル端子４８を除
いたものは従来技術の項で述べた、ペイロードディスク
ランブル（ｐ）のディスクランブル用データとして、セ
ルヘッダを含んだ場合の一実施例となる。この場合はシ
フトレジスタ回路（Ｄ）３２内にはヘッダおよびスクラ
ンブル（Ｐ）されたデータがはいり、これを用いてディ
スクランブル（ｐ）されたデータ３０９とそのままのデ
ータ３０７とのいずれかがセレクタ（Ｂ）３５により選
択される。その選択方法は上述のものと同一である。

【０１０２】以上図９に関し、シリアル入力の場合のみ
を述べてきたが、ＣＣＩＴＴの規格による外部フレーム
を用いる場合には、バイト毎の位相情報がもらえるた
め、セル同期におけるヘッダ部分の検索は１バイト毎に
行えばよく、従って８ビットパラレル入力される場合
に、同様の回路構成で対応できる。

【０１０３】図１２にこのうち図９の３１，３２，３
３，３５の接続部分に対応する実施例を示す。基本的な
データの流れは図９のものと同一であるので、ここでは
概略の説明にとどめる。なお、前述したように、図上で
原則として最も上側にあるのをＭＳＢ、最も下側にある
のをＬＳＢとし、セルの先頭は必ずＭＳＢのところにあ
る。

【０１０４】入力信号５０１は８ビットパラレルシフト
レジスタ回路（Ａ）５２とセル同期・ヘッダ誤り制御回
路５１に分岐して入り、シフトレジスタ回路（Ａ）５２
では５バイトクロック分シフトして信号５０２としてデ
ータ出力される。信号５０２は回路５１への入力となる
他、回路５１からのヘッダ誤り訂正パターン信号５０３
と排他的論理和をとられて、信号５０５として一方はセ
レクタ５０への入力となり、また他方は８ビットパラレ
ルシフトレジスタ回路（Ｂ）５３への入力となる。ただ
しセルヘッダとみなされる部分はスイッチ５５をＯＦＦ
にして入力されないようにする。そして回路５３および
３ビットパラレルのＤフリップフロップ回路５４からの
出力データと、信号５０５との排他的論理和をとられた
信号５０４がセレクタ５０に達する。セレクタ５０では
ＨＵＮＴ状態およびそれ以外でのセルヘッダ部分の信号
の場合は信号５０５を選択し、それ以外の場合は信号５
０４を選択して出力信号５０６とする。

【０１０５】図１３に図１２のセル同期・ヘッダ誤り制
御回路５１の構成を示す。これも基本的な動作の流れは
図１０と同一である。信号５０２は信号５０１を５バイ
トクロック分遅延させた信号である。これを消去パター
ン生成回路５９に入力し、ＨＵＮＴ状態の時に常に１バ
イト毎に最新５バイトに対する余りを計算できるよう、
過去に入力された信号の消去パターンを生成する。ＨＵ
ＮＴ状態の場合のみスイッチ６０をＯＮにして、このパ
ターンを信号５０１の各ビットと排他的論理和する。

【０１０６】５７は除算パターン生成回路を示し、８ビ
ットパラレルのＤフリップフロップ５６からの出力信号
を、８ビット分シフトしたデータに対し、それをＧ
（Ｘ）で割った余りの８ビットパターンを生成する。こ
れをさきほどの信号５０１と信号５０２の排他的論理和
をとったものにさらに排他的論理和して、８ビットパラ
レルのＤフリップフロップ５６に入力する。このＤフリ
ップフロップ５６の値をＭＳＢの方からみて（Ｌ，Ｈ，
Ｌ，Ｈ，Ｌ，Ｈ，Ｌ，Ｈ）のパターンの時、信号５０７
がＨとなる。この信号５０７は図１０における信号３１
６に対応している。

【０１０７】誤り訂正モードの時にヘッダに誤りのある
ことが分かると、出力信号５６に対し、スイッチ６１を
１バイトクロック分のみＯＮにして、２，４，６，８番
目のビットを反転させる。その後、一方は除算パターン
生成回路にはいり、順に８ビット分シフトしたパターン
を生成する。このときスイッチ６２はＯＦＦされてお
り、信号５０１は入力されない。またもう一方は訂正パ
ターン生成回路５８に入って訂正のパターンを信号５０
３として出力する。

【０１０８】消去パターン生成回路５９の動作は入力信
号をｆ［ｊ］、出力信号をｆｏ［ｊ］（ｊは１から８ま
での整数）とし、それぞれ０，１の２進表示とすると、
以下の式で表される。ただし、ｆ［８］，ｆｏ［８］が
それぞれＭＳＢであるとする。

【０１０９】ｆｏ［８］＝ｆ［２］（＋）ｆ［３］（＋）ｆ［７］（＋）ｆ［８］ｆｏ［７］＝ｆ［１］（＋）ｆ［２］（＋）ｆ［６］（＋）ｆ［７］ｆｏ［６］＝ｆ［１］（＋）ｆ［５］（＋）ｆ［６］ｆｏ［５］＝ｆ［４］（＋）ｆ［５］（＋）ｆ［８］ｆｏ［４］＝ｆ［３］（＋）ｆ［４］（＋）ｆ［７］（19）ｆｏ［３］＝ｆ［２］（＋）ｆ［３］（＋）ｆ［６］（＋）ｆ［８］ｆｏ［２］＝ｆ［１］（＋）ｆ［３］（＋）ｆ［５］（＋）ｆ［８］ｆｏ［１］＝ｆ［３］（＋）ｆ［４］（＋）ｆ［８］次に除算パターン生成回路５７の動作は入力信号をｇ
［ｊ］、出力信号をｇｏ［ｊ］（ｊは［１］から８まで
の整数）とし、それぞれ０，１の２進表示とすると、以
下の式で表される。ただし、ｇ［８］，ｇｏ［８］がそ
れぞれＭＳＢであるとする。また“（＋）”はビット毎
の排他的論理和を表す。

【０１１０】ｇｏ［８］＝ｇ［６］（＋）ｇ［７］（＋）ｇ［８］ｇｏ［７］＝ｇ［５］（＋）ｇ［６］（＋）ｇ［７］ｇｏ［６］＝ｇ［４］（＋）ｇ［５］（＋）ｇ［６］ｇｏ［５］＝ｇ［３］（＋）ｇ［４］（＋）ｇ［５］（20）ｇｏ［４］＝ｇ［２］（＋）ｇ［３］（＋）ｇ［４］（＋）ｇ［８］ｇｏ［３］＝ｇ［１］（＋）ｇ［２］（＋）ｇ［３］（＋）ｇ［７］ｇｏ［２］＝ｇ［１］（＋）ｇ［２］（＋）ｇ［７］ｇｏ［１］＝ｇ［１］（＋）ｇ［７］（＋）ｇ［８］最後に訂正パターン生成回路５８の動作は入力信号ｈ
［ｊ］、入力信号の反転信号をｈｂ［ｊ］、出力信号を
ｈｏ［ｊ］（ｊは１から８までの整数）とし、それぞれ
０，１の２進表示とすると、以下の式で表される。ただ
し、ｈ［８］，ｈｂ［８］，ｈｏ［８］がそれぞれＭＳ
Ｂであるとする。また、“・”はＡＮＤ論理を表す。

【０１１１】ｈｏ［８］＝（ｈ［４］・ｈ［６］・ｈ［７］）・（ｈｂ［１］・ｈｂ［２］・ｈｂ［３］・ｈｂ［５］・ｈｂ［８］）ｈｏ［７］＝（ｈ［３］・ｈ［５］・ｈ［６］）・（ｈｂ［１］・ｈｂ［２］・ｈｂ［４］・ｈｂ［７］・ｈｂ［８］）ｈｏ［６］＝（ｈ［２］・ｈ［４］・ｈ［５］・ｈ［８］）・（ｈｂ［１］・ｈｂ［３］・ｈｂ［６］・ｈｂ［７］）ｈｏ［５］＝（ｈ［１］・ｈ［３］・ｈ［４］・ｈ［７］・ｈ［８］）・（ｈｂ［２］・ｈｂ［５］・ｈｂ［６］）（21）ｈｏ［４］＝（ｈ［２］・ｈ［３］・ｈ［６］・ｈ［７］）・（ｈｂ［１］・ｈｂ［４］・ｈｂ［５］・ｈｂ［８］）ｈｏ［３］＝（ｈ［１］・ｈ［２］・ｈ［５］・ｈ［６］）・（ｈｂ［３］・ｈｂ［４］・ｈｂ［７］・ｈｂ［８］）ｈｏ［２］＝（ｈ［１］・ｈ［５］・ｈ［６］・ｈ［７］）・（ｈｂ［２］・ｈｂ［３］・ｈｂ［４］・ｈｂ［８］）ｈｏ［１］＝（ｈ［５］・ｈ［７］・ｈ［８］）・（ｈｂ［１］・ｈｂ［２］・ｈｂ［３］・ｈｂ［４］・ｈｂ［６］）

【０１１２】

【発明の効果】以上説明したように、送信側において
は、セルの全体、または一部分に対する冗長ビットを生
成する際に、元のデータをある多項式で乗算したものの
出力を直接該当する除算回路の多項式で割った剰余を用
いることによって、元のデータを入力した直後に冗長ビ
ットを発生させることが可能となり、これをパケットに
直ちに付加することにより、データ信号が入力してから
出力するまでの回路内の遅延を最小に抑えることができ
る。またそれにより遅延のある場合に必要となる遅延回
路が不要となり、回路規模の削減ができる。

【０１１３】また受信側においては、セルのペイロード
部分に対してかけられるディスクランブルとセル同期を
同時に実現するために必要となるセルヘッダ部分のデー
タ蓄積機能と、セル同期のための検査回路への入力デー
タをシリアル入力の場合は少なくとも１ビット毎に、ま
た８ビットパラレル入力の場合は少なくとも１バイト毎
に更新する際に、上記検査回路より取り除くべき１ビッ
ト以上あるいは１バイト以上のデータを蓄えておく機能
と、上記冗長ビットを用いてセルの全体あるいは一部分
に誤りがないか検査し、誤りが見つかった場合には誤り
訂正を行う際に、該訂正データを上記誤り訂正パターン
が生成されるまで蓄えておく機能とを同時に有するシフ
トレジスタ回路を用いることにより、回路規模を縮小す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるセル生成回路の全体構
成の図である。

【図２】セルのペイロード部分におけるスクランブル動
作の図である。

【図３】セルのペイロード部分におけるスクランブル動
作の別の構成図である。

【図４】セル全体のスクランブル回路の図である。

【図５】セル全体のスクランブル回路の別の一構成図で
ある。

【図６】従来のＨＥＣ生成回路の図である。

【図７】本発明の一実施例であるＨＥＣ生成回路の図で
ある。

【図８】図７の回路と同機能で８ビットパラレルの入出
力にした回路図である。

【図９】本発明の一実施例であるセル同期演算回路の全
体構成の図である。

【図１０】セル同期・ヘッダ誤り制御回路の図である。

【図１１】従来からある通常の除算回路の図である。

【図１２】図９の回路をパラレル入出力にした場合の、
データの流れを示した図である。

【図１３】パラレル入出力の場合のセル同期・ヘッダ誤
り制御回路の図である。

【符号の説明】

１２ＨＥＣ生成回路１４セルスクランブル回路１５シフトレジスタ回路（Ａ）１６シフトレジスタ回路（Ｂ）１８セルヘッダ１９セルペイロード２５８ビットシフトレジスタ３０セルディスクランブル回路３１シフトレジスタ回路（Ｃ）３２シフトレジスタ回路（Ｄ）３３セル同期・ヘッダ誤り制御回路５１セル同期・ヘッダ誤り制御回路５２パラレルシフトレジスタ回路（Ａ）５３パラレルシフトレジスタ回路（Ｂ）５７除算パターン生成回路５８訂正パターン生成回路５９消去パターン生成回路１０１セルクロック１０２セル長データ信号１１０ペイロードスクランブル出力信号１１１セルスクランブル出力信号３０１受信データ３０２ビットクロック３０６誤り訂正パターン信号３１０クロックモニタ信号３１１セルデータ出力３１２セルクロック３１３セル有効表示信号３１４状態表示信号３１５５バイト遅延信号５０２５バイト遅延信号５０３誤り訂正パターン信号５０６セルデータ出力

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 7/08 H04L 12/28

Claims

(57)【特許請求の範囲】

【請求項１】情報をセルと呼ばれるある決まった長さ
のパケットの形にして通信するようなＡＴＭシステムの
受信回路系において、送信回路系の装置において付加さ
れた冗長ビットの性質を利用して、セルの一部分を検査
し該当する冗長ビットを見つけることにより同期をとる
セル同期演算回路であって、少なくとも、前記セル同
期のための検査回路に入力されるデータの更新の際に該
検査回路より取り除くべきデータを蓄えておく機能と、セル同期のために検査されるセルの部分データを蓄えて
おく機能と、該冗長ビットを用いてセルの全体あるいは一部分のデー
タの誤り訂正を行う際に、訂正対象データの訂正パター
ンが生成されるまで、訂正対象データを蓄えておく機能
と、を有するシフトレジスタ回路、を有することを特徴とするセル同期演算回路。