JP2944337B2 - レベル変換回路 - Google Patents
レベル変換回路Info
- Publication number
- JP2944337B2 JP2944337B2 JP4299629A JP29962992A JP2944337B2 JP 2944337 B2 JP2944337 B2 JP 2944337B2 JP 4299629 A JP4299629 A JP 4299629A JP 29962992 A JP29962992 A JP 29962992A JP 2944337 B2 JP2944337 B2 JP 2944337B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- fet
- voltage dividing
- conversion circuit
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000006243 chemical reaction Methods 0.000 title description 20
- 230000001939 inductive effect Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 2
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号を取り
込んでその信号がとる２値に対応した電圧を後段に配置
された回路に適合した値に変換するレベル変換回路に関
する。
込んでその信号がとる２値に対応した電圧を後段に配置
された回路に適合した値に変換するレベル変換回路に関
する。
【０００２】
【従来の技術】ディジタル回路から出力されるディジタ
ル信号をアナログ回路に与えて処理する電子機器では、
一般に、そのディジルタル信号がとる２値に対応した電
圧をアナログ回路の動作点、レベルタイヤグラムその他
の動作条件に適合した値に変換するレベル変換回路が用
いられる。
ル信号をアナログ回路に与えて処理する電子機器では、
一般に、そのディジルタル信号がとる２値に対応した電
圧をアナログ回路の動作点、レベルタイヤグラムその他
の動作条件に適合した値に変換するレベル変換回路が用
いられる。
【０００３】図５は、従来のレベル変換回路の構成例を
示す図である。図において、レベル変換回路５１にはデ
ィジタル信号が与えられ、その出力はアナログ回路であ
る差動増幅器５２を介して負荷５３に接続される。
示す図である。図において、レベル変換回路５１にはデ
ィジタル信号が与えられ、その出力はアナログ回路であ
る差動増幅器５２を介して負荷５３に接続される。
【０００４】レベル変換回路５１では、ディジタル信号
がＦＥＴ５４のゲートに与えられ、そのドレインは接地
される。ＦＥＴ５４のソースは、定電流源５５を介して
第一の直流電源線に接続され、かつ差動増幅器５２の入
力に接続される。
がＦＥＴ５４のゲートに与えられ、そのドレインは接地
される。ＦＥＴ５４のソースは、定電流源５５を介して
第一の直流電源線に接続され、かつ差動増幅器５２の入
力に接続される。
【０００５】差動増幅器５２では、レベル変換回路５１
の出力がＦＥＴ５６1 のゲートに接続され、そのドレイ
ンは抵抗器５７1 および負荷５３の一方の端子に接続さ
れる。ＦＥＴ５６2 のゲートには所定の基準電圧Ｖref
が与えられ、そのドレインは抵抗器５７2 の一方の端子
および負荷５３の他方の端子に接続される。ＦＥＴ５６
1 、５６2 のソースは共に定電流源５８を介して接地さ
れ、抵抗器５７1 、５７2 の他方の端子は第二の直流電
源線に接続される。
の出力がＦＥＴ５６1 のゲートに接続され、そのドレイ
ンは抵抗器５７1 および負荷５３の一方の端子に接続さ
れる。ＦＥＴ５６2 のゲートには所定の基準電圧Ｖref
が与えられ、そのドレインは抵抗器５７2 の一方の端子
および負荷５３の他方の端子に接続される。ＦＥＴ５６
1 、５６2 のソースは共に定電流源５８を介して接地さ
れ、抵抗器５７1 、５７2 の他方の端子は第二の直流電
源線に接続される。
【０００６】このような構成のレベル変換回路では、第
一の直流電源線から供給される直流電圧ＶDD1 が差動増
幅器５２の動作点およびその出力端に得るべき信号の波
形に適合した値に予め設定される。ＦＥＴ５４および定
電流源５５はソースフォロア回路を形成し、入力される
ディジタル信号がとり得る２つの値をそれぞれ０ボルト
とＶDD1 ボルトに変換して出力する。
一の直流電源線から供給される直流電圧ＶDD1 が差動増
幅器５２の動作点およびその出力端に得るべき信号の波
形に適合した値に予め設定される。ＦＥＴ５４および定
電流源５５はソースフォロア回路を形成し、入力される
ディジタル信号がとり得る２つの値をそれぞれ０ボルト
とＶDD1 ボルトに変換して出力する。
【０００７】差動増幅器５２では、ＦＥＴ５６1 、５６
2 は、このようにして変換されたディジタル信号の瞬時
値と上述した基準電圧Ｖref との差分を増幅して負荷５
３に与える。
2 は、このようにして変換されたディジタル信号の瞬時
値と上述した基準電圧Ｖref との差分を増幅して負荷５
３に与える。
【０００８】
【発明が解決しようとする課題】ところで、このような
従来のレベル変換回路では、定電流源５５が供給する電
流の値は、一般に、このような回路を搭載した機器に対
する低消費電力化の要求に対応するために小さな値に設
定されていた。しかし、例えば、入力されるディジタル
信号のビットレートが２０〜１５０Mbpsと高い場合に
は、その信号の周期に対してＦＥＴ５４，５６1 のパラ
メータに含まれる静電容量や浮遊容量によって形成され
る時定数が無視できないほど大きな値となるために、図
６に示すように、差動増幅器５２に与えられる信号の波
形は立ち上がり時間および立ち下がり時間が大きくなっ
て劣化した。また、このような問題点を解決する方法と
しては、上述した電流の値を大きく（レベル変換回路５
１の出力インピーダンスを小さく）設定したり、差動増
幅器５２の入力インピーダンスを小さく設定する方法が
あるが、これらの方法は上述した低消費電力化の要求を
併せて満足することができないために適用できなかっ
た。
従来のレベル変換回路では、定電流源５５が供給する電
流の値は、一般に、このような回路を搭載した機器に対
する低消費電力化の要求に対応するために小さな値に設
定されていた。しかし、例えば、入力されるディジタル
信号のビットレートが２０〜１５０Mbpsと高い場合に
は、その信号の周期に対してＦＥＴ５４，５６1 のパラ
メータに含まれる静電容量や浮遊容量によって形成され
る時定数が無視できないほど大きな値となるために、図
６に示すように、差動増幅器５２に与えられる信号の波
形は立ち上がり時間および立ち下がり時間が大きくなっ
て劣化した。また、このような問題点を解決する方法と
しては、上述した電流の値を大きく（レベル変換回路５
１の出力インピーダンスを小さく）設定したり、差動増
幅器５２の入力インピーダンスを小さく設定する方法が
あるが、これらの方法は上述した低消費電力化の要求を
併せて満足することができないために適用できなかっ
た。
【０００９】本発明は、消費電力を低く抑えつつ高速の
ディジタル信号に忠実に応答できるレベル変換回路を提
供することを目的とする。
ディジタル信号に忠実に応答できるレベル変換回路を提
供することを目的とする。
【００１０】
【課題を解決するための手段】図１は、本発明の原理ブ
ロック図である。本発明は、抵抗素子の組み合わせによ
り予め決められた２つの分圧比の何れか一方で一定の基
準電圧を分圧する分圧手段１１と、２値の入力信号に対
して非誘導性かつ非容量性とみなされるスイッチング素
子を介して２つの分圧比の内、その信号の瞬時値に対応
した一方を分圧手段１１に設定して２値に対応した電圧
を所望の値に変換する分圧比可変手段１３とを備えたこ
とを特徴とする。
ロック図である。本発明は、抵抗素子の組み合わせによ
り予め決められた２つの分圧比の何れか一方で一定の基
準電圧を分圧する分圧手段１１と、２値の入力信号に対
して非誘導性かつ非容量性とみなされるスイッチング素
子を介して２つの分圧比の内、その信号の瞬時値に対応
した一方を分圧手段１１に設定して２値に対応した電圧
を所望の値に変換する分圧比可変手段１３とを備えたこ
とを特徴とする。
【００１１】
【作用】本発明にかかわるレベル変換回路では、分圧比
可変手段１３が入力信号の瞬時値に応じて切り替え設定
する分圧比に応じて分圧手段１１が一定の基準電圧を分
圧することにより、その入力信号がとる２値の電圧レベ
ルが所望の値に変換される。
可変手段１３が入力信号の瞬時値に応じて切り替え設定
する分圧比に応じて分圧手段１１が一定の基準電圧を分
圧することにより、その入力信号がとる２値の電圧レベ
ルが所望の値に変換される。
【００１２】分圧手段１１では上述した分圧比が抵抗素
子の組み合わせによって設定され、かつ分圧比可変手段
１３では入力信号の周波数成分に対して非誘導性かつ非
容量性とみなされるスイッチング素子を介して上述した
分圧比を切り替えるので、その切り替えに伴う過渡応答
は速やかに収束する。また、上述した抵抗素子の抵抗値
については、後段に配置された回路の入力インピーダン
スによる誤差が許容される範囲で大きな値に設定するこ
とができる。
子の組み合わせによって設定され、かつ分圧比可変手段
１３では入力信号の周波数成分に対して非誘導性かつ非
容量性とみなされるスイッチング素子を介して上述した
分圧比を切り替えるので、その切り替えに伴う過渡応答
は速やかに収束する。また、上述した抵抗素子の抵抗値
については、後段に配置された回路の入力インピーダン
スによる誤差が許容される範囲で大きな値に設定するこ
とができる。
【００１３】したがって、消費電力を小さく抑えつつ高
速の入力信号に応答するレベル変換回路が実現される。
速の入力信号に応答するレベル変換回路が実現される。
【００１４】
【実施例】図２は、本発明の一実施例を示す図である。
図において、ＦＥＴ２１およびＦＥＴ２２のゲートに
は、ディジタル信号が与えられる。ＦＥＴ２１のソース
は第一の直流電源線に接続され、ＦＥＴ２２のソースは
接地される。第一の直流電源線は、個別にゲート遮断電
流による定電流源を構成するＦＥＴ２３1、２３2、２４
1、２４2を介して接地される。ＦＥＴ２３ 1 とＦＥＴ２
３2 との接続点はＦＥＴ２１のドレインに接続され、Ｆ
ＥＴ２３2とＦＥＴ２４1 との接続点は差動増幅器５２
の入力に接続され、ＦＥＴ２４1 とＦＥＴ２４2 との接
続点はＦＥＴ２２のドレインに接続される。
図において、ＦＥＴ２１およびＦＥＴ２２のゲートに
は、ディジタル信号が与えられる。ＦＥＴ２１のソース
は第一の直流電源線に接続され、ＦＥＴ２２のソースは
接地される。第一の直流電源線は、個別にゲート遮断電
流による定電流源を構成するＦＥＴ２３1、２３2、２４
1、２４2を介して接地される。ＦＥＴ２３ 1 とＦＥＴ２
３2 との接続点はＦＥＴ２１のドレインに接続され、Ｆ
ＥＴ２３2とＦＥＴ２４1 との接続点は差動増幅器５２
の入力に接続され、ＦＥＴ２４1 とＦＥＴ２４2 との接
続点はＦＥＴ２２のドレインに接続される。
【００１５】なお、図５に示すものと機能および構成が
同じものについては、同じ参照番号を付与して示し、こ
こではその説明を省略する。また、本実施例と図１に示
すブロック図との対応関係については、ＦＥＴ２３ 1、
２３2、２４1、２４2は分圧手段１１に対応し、ＦＥＴ
２１、２２は分圧比可変手段１３に対応する。
同じものについては、同じ参照番号を付与して示し、こ
こではその説明を省略する。また、本実施例と図１に示
すブロック図との対応関係については、ＦＥＴ２３ 1、
２３2、２４1、２４2は分圧手段１１に対応し、ＦＥＴ
２１、２２は分圧比可変手段１３に対応する。
【００１６】以下、本実施例の動作を説明する。ＦＥＴ
２１、２３1 、２３2 にはこれらを通過する電流の方向
に応じてＰチャネルの素子が用いられ、ＦＥＴ２２、２
４1 、２４2 には同様にしてＮチャネルの素子が用いら
れる。したがって、これらのＦＥＴは、上述したゲート
遮断電流におけるソース・ドレイン間の電圧ＶDSS に応
じた分圧回路を形成する。
２１、２３1 、２３2 にはこれらを通過する電流の方向
に応じてＰチャネルの素子が用いられ、ＦＥＴ２２、２
４1 、２４2 には同様にしてＮチャネルの素子が用いら
れる。したがって、これらのＦＥＴは、上述したゲート
遮断電流におけるソース・ドレイン間の電圧ＶDSS に応
じた分圧回路を形成する。
【００１７】一方、レベル変換回路に入力されるディジ
タル信号の論理値がローレベルからハイレベルに変化す
ると、ＦＥＴ２２は速やかにオン状態になり、かつＦＥ
Ｔ２１は速やかにオフ状態になるので、ＦＥＴ２４2 の
ドレイン・ソース間はＦＥＴ２２によってほぼ短絡され
た定常状態となる。すなわち、ＦＥＴ２４1 とＦＥＴ２
４2 との接続点は低インピーダンスのＦＥＴ２２を介し
て接地されるので、差動増幅器５２に与えられる信号の
電圧レベルＶH は、ＦＥＴ２３1 、２３2 、２４1 が形
成する分圧回路で第一の直流電源線から供給される直流
電圧ＶDD1 を分圧した値で与えられ、これらのＦＥＴの
等価抵抗の値Ｒ1 、Ｒ2 、Ｒ3 に対して
タル信号の論理値がローレベルからハイレベルに変化す
ると、ＦＥＴ２２は速やかにオン状態になり、かつＦＥ
Ｔ２１は速やかにオフ状態になるので、ＦＥＴ２４2 の
ドレイン・ソース間はＦＥＴ２２によってほぼ短絡され
た定常状態となる。すなわち、ＦＥＴ２４1 とＦＥＴ２
４2 との接続点は低インピーダンスのＦＥＴ２２を介し
て接地されるので、差動増幅器５２に与えられる信号の
電圧レベルＶH は、ＦＥＴ２３1 、２３2 、２４1 が形
成する分圧回路で第一の直流電源線から供給される直流
電圧ＶDD1 を分圧した値で与えられ、これらのＦＥＴの
等価抵抗の値Ｒ1 、Ｒ2 、Ｒ3 に対して
【００１８】
【数１】
【００１９】式で与えられる。さらに、このような状態
で形成される分圧回路では、その回路を形成するＦＥＴ
２３1 、２３2 、２４1 のゲート遮断電流で規定された
電流が流れるので、無駄な電力の消費が規制される。
で形成される分圧回路では、その回路を形成するＦＥＴ
２３1 、２３2 、２４1 のゲート遮断電流で規定された
電流が流れるので、無駄な電力の消費が規制される。
【００２０】また、ディジタル信号の論理値がハイレベ
ルからローレベルに変化すると、ＦＥＴ２１はオン状態
になり、かつＦＥＴ２２はオフ状態になるので、ＦＥＴ
２３ 1 とＦＥＴ２３2 との接続点は低インピーダンスの
ＦＥＴ２１を介して第一の直流電源線に接続されて速や
かに定常状態となる。したがって、このような状態で
は、差動増幅器５２に与えられる信号の電圧レベルＶL
は、ＦＥＴ２３2、２４1、２４2 が形成する分圧回路で
第一の直流電源線から供給される直流電圧ＶDD1を分圧
した値で与えられ、上述した等価抵抗の値Ｒ2 、Ｒ3 お
よびＦＥＴ２４2の等価抵抗の値Ｒ4 に対して
ルからローレベルに変化すると、ＦＥＴ２１はオン状態
になり、かつＦＥＴ２２はオフ状態になるので、ＦＥＴ
２３ 1 とＦＥＴ２３2 との接続点は低インピーダンスの
ＦＥＴ２１を介して第一の直流電源線に接続されて速や
かに定常状態となる。したがって、このような状態で
は、差動増幅器５２に与えられる信号の電圧レベルＶL
は、ＦＥＴ２３2、２４1、２４2 が形成する分圧回路で
第一の直流電源線から供給される直流電圧ＶDD1を分圧
した値で与えられ、上述した等価抵抗の値Ｒ2 、Ｒ3 お
よびＦＥＴ２４2の等価抵抗の値Ｒ4 に対して
【００２１】
【数２】
【００２２】式で与えられる。さらに、このような状態
で形成される分圧回路では、その回路を形成するＦＥＴ
２３2 、２４1 、２４2 のゲート遮断電流で規定された
電流が流れるので、無駄な電力の消費が規制される。
で形成される分圧回路では、その回路を形成するＦＥＴ
２３2 、２４1 、２４2 のゲート遮断電流で規定された
電流が流れるので、無駄な電力の消費が規制される。
【００２３】したがって、本実施例によれば、消費電力
を小さく抑えると共に、図３に示すように、高速のディ
ジタル信号に忠実に応答するレベル変換回路が実現され
る。図４は、本発明の他の実施例を示す図である。
を小さく抑えると共に、図３に示すように、高速のディ
ジタル信号に忠実に応答するレベル変換回路が実現され
る。図４は、本発明の他の実施例を示す図である。
【００２４】図において、図２に示すものと機能および
構成が同じものについては、同じ参照番号を付与して示
し、ここではその説明を省略する。本実施例と図２に示
す実施例との構成上の相違点は、ＦＥＴ２１、２２によ
って分圧比が切り替えられる分圧回路からＦＥＴ２４1
を取り除き、ＦＥＴ２３2とＦＥＴ２４1 との接続点か
ら差動増幅器５２に出力信号を与えた点にある。
構成が同じものについては、同じ参照番号を付与して示
し、ここではその説明を省略する。本実施例と図２に示
す実施例との構成上の相違点は、ＦＥＴ２１、２２によ
って分圧比が切り替えられる分圧回路からＦＥＴ２４1
を取り除き、ＦＥＴ２３2とＦＥＴ２４1 との接続点か
ら差動増幅器５２に出力信号を与えた点にある。
【００２５】なお、本実施例では、このような構成のレ
ベル変換回路の後段には、レーザダイオード４１の駆動
電流を断続するＦＥＴ４２が接続される。本実施例で
は、ディジタル信号のレベルがローレベルである時にＦ
ＥＴ４２に与えるべき信号の電圧が図２に示す実施例と
比べて小さな値に設定するために、ＦＥＴ２１、２２に
よって分圧比が制御される分圧回路がＦＥＴ２４1 を含
まずに形成される。したがって、ディジルタル信号がハ
イレベルであるときにＦＥＴ４２に与えられる信号の電
圧レベルＶH ′は約０ボルトとなり、反対にローレベル
であるときにＦＥＴ４２に与えられる信号の電圧レベル
ＶL ′は
ベル変換回路の後段には、レーザダイオード４１の駆動
電流を断続するＦＥＴ４２が接続される。本実施例で
は、ディジタル信号のレベルがローレベルである時にＦ
ＥＴ４２に与えるべき信号の電圧が図２に示す実施例と
比べて小さな値に設定するために、ＦＥＴ２１、２２に
よって分圧比が制御される分圧回路がＦＥＴ２４1 を含
まずに形成される。したがって、ディジルタル信号がハ
イレベルであるときにＦＥＴ４２に与えられる信号の電
圧レベルＶH ′は約０ボルトとなり、反対にローレベル
であるときにＦＥＴ４２に与えられる信号の電圧レベル
ＶL ′は
【００２６】
【数３】
【００２７】の式で与えられる。なお、上述した各実施
例では、ディジタル信号がとる２つの値に応じて交互に
オン状態となるＰチャネルおよびＮチャネルのＦＥＴを
組み合わせて分圧比を切り替えているが、本発明は、こ
のような構成に限定されず、分圧器およびその分圧器の
分圧比を切り替えるスイッチング手段がこのようなディ
ジタル信号に対して非誘導性かつ非容量性とみなされる
ならば、分圧器の構成や上述した分圧比の切り替え方法
はどのようなものを用いてもよい。
例では、ディジタル信号がとる２つの値に応じて交互に
オン状態となるＰチャネルおよびＮチャネルのＦＥＴを
組み合わせて分圧比を切り替えているが、本発明は、こ
のような構成に限定されず、分圧器およびその分圧器の
分圧比を切り替えるスイッチング手段がこのようなディ
ジタル信号に対して非誘導性かつ非容量性とみなされる
ならば、分圧器の構成や上述した分圧比の切り替え方法
はどのようなものを用いてもよい。
【００２８】
【発明の効果】以上説明したように本発明では、分圧手
段に抵抗素子の組み合わせにより予め設定された２つの
分圧比を非誘導性かつ非容量性とみなされるスイッチン
グ素子を介して切り替えることにより、その切り替えに
伴う過渡応答の高速な収束をはかりつつ、高速の入力信
号がとる２値の電圧レベルを所望の値に変換する。
段に抵抗素子の組み合わせにより予め設定された２つの
分圧比を非誘導性かつ非容量性とみなされるスイッチン
グ素子を介して切り替えることにより、その切り替えに
伴う過渡応答の高速な収束をはかりつつ、高速の入力信
号がとる２値の電圧レベルを所望の値に変換する。
【００２９】すなわち、上述した抵抗素子の抵抗値を後
段に配置された回路による誤差の許容される範囲内で大
きな値に設定することにより、消費電力を小さく抑えて
高速応答可能なレベル変換回路が実現される。
段に配置された回路による誤差の許容される範囲内で大
きな値に設定することにより、消費電力を小さく抑えて
高速応答可能なレベル変換回路が実現される。
【００３０】したがって、本発明を適用した電子機器で
は、性能が高められる。
は、性能が高められる。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例を示す図である。
【図３】差動増幅器に与えられる信号の波形を示す図で
ある。
ある。
【図４】本発明の他の実施例を示す図である。
【図５】従来のレベル変換回路の構成例を示す図であ
る。
る。
【図６】従来のレベル変換回路から出力される信号の波
形を示す図である。
形を示す図である。
１１ 分圧手段 １３ 分圧比可変手段 ２１，２２，２３，２４，４２，５４，５６ ＦＥＴ ４１ レーザダイオード ５１ レベル変換回路 ５２ 差動増幅器 ５３ 負荷 ５５，５８ 定電流源 ５７ 抵抗器
Claims (1)
- 【請求項１】 抵抗素子の組み合わせにより予め決めら
れた２つの分圧比の何れか一方で一定の基準電圧を分圧
する分圧手段（１１）と、 ２値の入力信号に対して非誘導性かつ非容量性とみなさ
れるスイッチング素子を介して前記２つの分圧比の内、
その信号の瞬時値に対応した一方を前記分圧手段（１
１）に設定して前記２値に対応した電圧を所望の値に変
換する分圧比可変手段（１３）とを備えたことを特徴と
するレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299629A JP2944337B2 (ja) | 1992-11-10 | 1992-11-10 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4299629A JP2944337B2 (ja) | 1992-11-10 | 1992-11-10 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152382A JPH06152382A (ja) | 1994-05-31 |
| JP2944337B2 true JP2944337B2 (ja) | 1999-09-06 |
Family
ID=17875078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4299629A Expired - Fee Related JP2944337B2 (ja) | 1992-11-10 | 1992-11-10 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944337B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992006944A1 (en) * | 1990-10-15 | 1992-04-30 | Shell Internationale Research Maatschappij B.V. | Process for the preparation of naphthoquinones |
-
1992
- 1992-11-10 JP JP4299629A patent/JP2944337B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06152382A (ja) | 1994-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4806804A (en) | Mosfet integrated delay line for digital signals | |
| US4752703A (en) | Current source polarity switching circuit | |
| JP2674504B2 (ja) | Ｄａ変換器用電流スイッチ回路 | |
| JPS635553A (ja) | バツフア回路 | |
| US5075677A (en) | Voltage-switching d/a converter using p- and n-channel MOSFETs | |
| EP0255172B1 (en) | Switching circuit with hysteresis | |
| US5703519A (en) | Drive circuit and method for controlling the cross point levels of a differential CMOS switch drive signal | |
| JP4014383B2 (ja) | 高精度差動型スイッチト電流源 | |
| EP0466145B1 (en) | D/A converter | |
| US5633637A (en) | Digital-to-analog converter circuit | |
| EP0485973B1 (en) | Switching constant current source circuit | |
| US5287070A (en) | Balanced voltage comparator | |
| JP3085803B2 (ja) | 差動電流源回路 | |
| JP3408788B2 (ja) | Ｉ／ｖ変換回路およびｄａコンバータ | |
| JP2944337B2 (ja) | レベル変換回路 | |
| US6583746B2 (en) | A/D converter with high speed input circuit | |
| US5177380A (en) | ECL latch with single-ended and differential inputs | |
| JPH0149026B2 (ja) | ||
| JP2713517B2 (ja) | 差動増幅回路 | |
| KR910001076Y1 (ko) | 팝잡음이 제거되는 직류앰프회로 | |
| JPH0879036A (ja) | スイッチ回路 | |
| JPS62151022A (ja) | 論理回路 | |
| JPS644695B2 (ja) | ||
| JPS631107A (ja) | 演算増幅器 | |
| KR860000432Y1 (ko) | 앰프출력 표시용 메터의 구동장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990601 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090625 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |