JP2832902B2 - ビデオ信号再生装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記録媒体上に記録されたビデオ信号を再生
する装置、特に高速再生する機能を有する装置に関す
る。 〔従来の技術〕 ビデオ・テープ・レコーダ（VTR）等の回転ヘッド型
のビデオ再生装置において所謂高速再生を行う場合、再
生ヘッドは、磁気テープに斜めに形成されている記録ト
ラックを複数に跨がって走査する。この場合、例えばト
ラック間にガードバンドが形成されているものや、隣接
トラック間で記録アジマスを異ならせる傾斜アジマス記
録がなされているものでは、再生ヘッドから得られる変
調ビデオ信号のエンベロープは、周期的に弱い信号部分
を生じる。即ち、トラック間又は再生ヘッドとは逆アジ
マスのトラックを走査する時に、再生ビデオ信号の出力
が極めて小さくなる。 そこで、高速再生時の画質を改善する１つの方法とし
て、記録テープから再生された変調ビデオ信号のレベル
を監視し、そのレベルの大きい部分をメモリに保持し、
レベルの小さい部分では、そのメモリのデータを読み出
して代替使用する方法がある。この方法によりノイズ・
バーの無い画像を得ることが出来る。 〔発明が解決しようとする問題点〕 しかし、これら従来例のように、回転ヘッドから正常
な再生信号が得られない区間ではメモリから読み出した
１フィールド前のほぼ同等な区間の情報で置換すること
によりノイズ・バーの無い再生画面を得る方法では、当
該メモリへの書込から読出に移行する際、及び読出から
書込に移行する際に、その前後の水平同期信号の位相が
相対的にずれることがあり、この位相ずれにより再生画
面にスキューを生じるという問題が生じる。特に、記録
媒体上の隣接トラック間で水平同期信号の記録位置がず
れている、所謂Ｈ並べのされないような記録パターンと
なる磁気記録再生装置、例えば８ミリVTRの標準モード
に上記高速再生方法を適用すると、大きなスキューが生
じてしまう。 本発明はかかる問題点を解消し、スキューの無い高速
再生画面を得ることのできるビデオ信号再生装置を提示
することを目的とする。 〔問題点を解決するための手段〕 本発明に係るビデオ信号再生装置は、回転ヘッドによ
りビデオ信号を再生する装置であって、前記回転ヘッド
により再生されたビデオ信号を記憶可能なメモリと、前
記メモリの読み出しアドレスを発生するアドレス発生手
段と、前記回転ヘッドにより再生され、前記メモリに対
して書き込まれるビデオ信号を出力する第１の状態と前
記メモリから読み出されたビデオ信号を出力する第２の
状態との間で前記装置の状態を切り換える切り換え手段
と、前記切り換え手段による前記第１の状態から第２の
状態への切り換え前に前記メモリに書き込まれるビデオ
信号中の水平同期信号と、前記切り換え後に前記メモリ
から読み出されたビデオ信号中の水平同期信号との位相
差を検出する検出手段と、前記検出手段により検出され
た位相差に応じて前記アドレス発生手段による読み出し
アドレスの進行を停止させる制御手段とを備えることを
特徴とする。 〔作用〕 上記手段により、上記メモリを書き込み状態から読み
出し状態に移行する前後で、メモリに書き込まれるビデ
オ信号の水平同期信号と、メモリから読み出される水平
同期信号との間で位相を合わせることができる。これに
より、スキューの無い高速再生画像を得ることができ
る。 〔実施例〕 以下、図面を参照して本発明の一実施例を説明する。
第１図にその一実施例のブロック図を示す。尚、この実
施例は周知の２ヘッド・ヘリカル走査型VTRに本発明を
適用したものである。 第１図において、入力端子10には、記録速度の偶数倍
の速度で高速再生された再生ヘッド（図示せず）からの
変調ビデオ信号を復調した再生複合カラービデオ信号が
入力される。この再生複合カラービデオ信号は、ロー・
パス・フィルタ（LPF）12を介してA/D変換器14に供給さ
れる。A/D変換器14は入力のアナログ・ビデオ信号をデ
ィジタル・ビデオ信号に変換し、タイミング・シーケン
サ16に供給する。タイミング・シーケンサ16は、設定動
作モードに応じてフィールド・メモリ18との間でこのデ
ィジタル・ビデオ信号のやりとりを行うと共に、ディジ
タル・ビデオ信号を後で詳述するスキュー補正回路20を
介してD/A変換器22に供給する。即ちタイミング・シー
ケンサ16は、入力信号のスルー時とメモリ書込時にはA/
D変換器14からのディジタル・ビデオ信号をフィールド
・メモリ18とスキュー補正回路20を介してD/A変換器22
とに供給し、メモリ読出時には、フィールド・メモリ18
から読み出したディジタル・ビデオ信号をスキュー補正
回路20を介してD/A変換器22に転送する。 D/A変換器22は、ディジタル・ビデオ信号をアナログ
の複合カラービデオ信号に戻し、LPF24を介して出力端
子26に供給する。出力端子26には公知のテレビジョン装
置等が接続する。 バースト・ゲート28は、入力端子10の再生複合カラー
ビデオ信号からカラー・バースト信号を抜き出してクロ
ック再生回路30に供給する。クロック発生回路30は、こ
のカラー・バースト信号に同期し且つクロマ信号のサブ
キャリア周波数の逓倍周波数のクロックを発生し、その
クロックをA/D変換器14、タイミング・シーケンサ16、
スキュー補正回路20及びD/A変換器22に印加する。タイ
ミング・シーケンサ16は、このクロックにより、フィー
ルド・メモリ18の書込及び読出に必要なRAS（ロウ・ア
ドレス・ストローブ）信号、CAS（カラム・アドレス・
ストローブ）信号、WE（ライト・イネーブル）信号、OE
（アウトプット・イネーブル）信号等をフィールド・メ
モリ18に供給し、且つ、アンド回路34を介してアドレス
信号発生回路32にアドレス・クロック信号を供給する。
アドレス信号発生回路32は、フィールド・メモリ18のア
ドレス信号を発生する。 一般に２ヘッドVTRでは回転ヘッドの回転位相を検出
することにより、回転ヘッドの回転周期と同一の周期を
有するヘッド切換信号を形成し、当該ヘッド切換信号に
より再生に供するヘッドを切り換えている。 別の入力端子36にはこのヘッド切換信号が供給され、
逓倍回路38は、このヘッド切換信号の逓倍信号をスキュ
ー補正回路20に供給し、スキュー補正回路20はこの受信
信号に応じて、出力端子20Gからメモリ18の書込／読出
指示信号をタイミング・シーケンサ16に印加する。タイ
ミング・シーケンサ18は、この書込／読出指示信号によ
りフィールド・メモリ20への書込及びそこからの読出を
制御する。また、スキュー補正回路20からアンド回路34
に２値信号が入力され、これにより、タイミング・シー
ケンサ16からアドレス発生回路32へのアドレス・クロッ
ク信号の供給を制御する。 逓倍回路38は所謂位相同期ループ（PLL）からなり、
その出力側には、入力端子36のヘッド切換信号に位相同
期した逓倍信号が出力される。 本発明は、特にスキュー補正回路20及びアドレス・ク
ロック制御用のアンド回路34の作用に特徴を有するもの
であり、このスキュー補正回路20を以下詳細に説明す
る。第２図にスキュー補正回路20の一実施例を示す。 スキュー補正回路20の入力端子20Bには、タイミング
・シーケンサ16からディジタル・ビデオ信号が印加され
る。スキュー補正回路20の同期分離回路40はディジタル
・ビデオ信号中の水平同期信号部分を分離して出力す
る。スキュー補正回路20の入力端子20Cに逓倍回路38か
ら入力される制御信号はＤリップフロップ（Ｄ−FF）42
のデータ入力端子に印加される。Ｄ−FF42のクロック入
力端子には同期分離回路40の出力が印加されており、Ｄ
−FF42は、同期分離回路40の出力に応じてデータ入力端
子の信号状態を保持し出力する。Ｄ−FF42の出力は、単
安定マルチバイブレータ（MM）44、Ｄ−FF46のデータ入
力端子及びリセット入力端子並びにリセット・パルス発
生回路48に接続する。MM44の出力はＤ−FF46のクロック
入力端子に接続する。理由は後述するが、MM44の出力パ
ルスの幅は、同期分離回路40の出力パルス幅よりも長く
なるように設定してある。Ｄ−FF46のＱ出力は出力端子
20に接続する。 リセット・パルス発生回路48は、Ｄ−FF42の出力の立
ち上がり時にＬとなるリセット・パルスを発生する。こ
のリセット・パルスは、アンド回路50の一方の入力に印
加され、アンド回路50の出力は1Hのカウンタ52のリセッ
ト端子に接続する。カウンタ52のクロック入力端子に
は、入力端子20Dを介してクロック発生回路30からクロ
ック信号が印加される。カウンタ52は、計数動作中はＨ
信号を出力し、動作停止中又は1Hの計数後はＬ信号を出
力する。カウンタ52の出力はアンド回路54の一方の入力
に接続し、アンド回路54の他方の入力にはＤ−FF46の出
力が接続する。アンド回路54の出力はアンド回路56の一
方の入力に接続し、アンド回路56の他方の入力には同期
分離回路40の出力が接続する。アンド回路56は、メモリ
18への書込から読出に転じた場合の書込信号に対する読
出信号の位相を検出する回路である。アンド回路56の出
力は、インバータ58及び出力端子20Fを介してアンド回
路34に印加される。 アンド回路56の出力はＤ−FF60のクロック入力端子に
も接続し、そのデータ入力端子には電源V_CCが接続し、
リセット入力端子にはリセット・パルス発生回路48の出
力が接続する。Ｄ−FF60の出力は、オア回路62の一方の
入力に接続し、オア回路62の他方の入力にはカウンタ52
の出力が接続する。オア回路62の出力はアンド回路50の
他方の入力に接続する。 カウンタ52の出力はマルチプレクサ64の制御入力端子
にも接続する。入力端子20Bは、マルチプレクサ64の一
方の入力に直接接続するともに、２水平同期信号周期期
間（2H）分の容量のメモリ66を介してマルチプレクサ64
の別の入力に接続する。マルチプレクサ64は、制御入力
がＨの時にはメモリ66からの信号を出力し、Ｌの期間で
は入力端子20Bからの信号を出力する。マルチプレクサ6
4の出力は出力端子20Eを介してD/A変換器22に印加され
る。 マルチプレクサ64の出力は同期分離回路68にも供給さ
れ、そこで分離される水平同期信号はリセット・パルス
発生回路70に供給される。リセット・パルス発生回路70
の出力はメモリ66のリセット端子に接続し、アドレスの
リセット信号として用いられる。また、メモリ66のクロ
ック端子には、入力端子20Aを介してクロック発生回路3
0からクロック信号が供給されており、メモリ66はこの
クロック信号により、アドレス値を更新すると同時に入
力信号を順次取り込み、それを2H分遅延した信号を順次
出力する。即ち、メモリ66はシフトレジスタ的に動作す
る遅延回路でもある。1/2f_Hの奇数倍の搬送周波数をを
有するクロマ信号の位相に連続にするために、その遅延
量を2Hに設定する。 次に図示実施例の動作を説明する。第３図は、書込信
号に対し読出信号の位相が早い場合のタイミング・チャ
ートを示し、第４図はその逆の場合を示す。第３図
（ａ）はA/D変換器14から出力されるディジタル・ビデ
オ信号を示し、必要によりメモリ18へ書き込まれる信号
である。但し理解を容易にするために、アナログ・ビデ
オ信号であるかの如くに、しかも輝度信号成分のみを示
した。このようなビデオ信号がタイミング・シーケンサ
16からスキュー補正回路20の入力端子20Bに印加される
と、スキュー補正回路20の同期分離回路40は、信号中の
水平同期信号部分だけを抜き出し、第３図（ｄ）に示す
ように、その部分がＨとなる信号を出力する。また、ス
キュー補正回路20の入力端子20Cには、逓倍回路38か
ら、例えば第３図（ｅ）に示すような、メモリ18の書込
及び読出のタイミング制御用の信号が入力されるとす
る。Ｄ−FF42は、同期分離回路40の水平同期信号出力の
立ち上がりに応じて、第３図（ｆ）に示すように、逓倍
回路38からの制御信号を水平同期信号のタイミングに同
調させる。MM44はＤ−FF42の出力信号に応じて、この信
号の立ち上がりから一定期間Ｌとなるような負パルス
（第３図（ｇ））を出力し、その結果Ｄ−FF46は、第３
図（ｈ）に示すように、Ｄ−FF42の出力信号に対して、
その立ち上がり部分でMM44の設定パルス幅だけ遅延した
信号を出力する。 Ｄ−FF46のこの出力信号は、メモリ18の読出／書込切
換信号として、出力端子20Gからタイミング・シーケン
サ16に送られる。タイミング・シーケンサ16は、この信
号がＬの時にはメモリ18にA/D変換器14の出力を書き込
み、Ｈの時にはメモリ18ら記憶信号を読み出してスキュ
ー補正回路20に送る。 リセット・パルス発生回路48は、第３図（ｉ）に示す
ように、DPFF42の出力の立ち上がりに応じてリセット・
パルスを発生し、このリセット・パルスはアンド回路50
を通過し（第３図（ｐ））、カウンタ52をリセットす
る。これにより、カウンタ52はクロック入力端子のクロ
ック信号の計数を開始し、第３図（ｊ）に示すように、
１水平同期信号周期期間の間出力をＨにする。アンド回
路54は、第３図（ｋ）に示すように、カウンタ52の出力
信号に対してMM44の出力パルス幅だけ立ち上がりの遅延
された信号を出力する。 いま、出力端子20Gからタイミング・シーケンサ16に
出力される読出／書込切換信号がＬからＨに変わり、書
込から読出に移行したとする。そして、何らかの原因で
書込信号の位相が早まり、メモリ18からの読出信号が第
３図（ｂ）の位相になっているとする。この状況で、入
力端子20Bには第３図（ｃ）に示す信号が入力される。
メモリ18からの読出信号及び入力端子20Bの信号は、実
際にはディジタル信号であるが、第３図（ｂ）及び
（ｃ）には、理解を容易にするためにアナログ信号で図
示した。 書込信号に対して読出信号の位相が早いと、アンド回
路54の出力がＨとなっている期間に水平同期信号が入
り、同期分離回路40の出力がＨになる。従ってアンド回
路56により、書込信号に対して読出信号の位相が早いか
否かを検出出来る。尚、カウンタ52の計数の開始時の水
平同期信号（第３図（ｄ））の影響を避けるために、Ｄ
−FF42の出力をMM44により遅延させている。従ってMM44
のパルス幅は水平同期信号のパルス幅よりも広くしてお
く。水平同期信号が入力端子20Bに入力されると、同期
分離回路40の出力によりアンド回路56の出力はＨとな
り、それはインバータ58で反転されてＬになり、出力端
子20Fからアンド回路34の一方の入力端子に供給され
る。これによりアンド回路34は閉成し、タイミング・シ
ーケンサ16からのアドレス・クロック信号は、アドレス
発生回路32には入力されなくなる。従って、アンド回路
54の出力がＨとなっている期間にメモリ18から水平同期
信号が読み出されると、そこでメモリ18のアドレス値が
変化しなくなり、その間、水平同期信号の前縁部だけが
繰り返し読み出されることになる。 カウンタ52の出力がＬになると、アンド回路54,56の
出力もＬになり、インバータ58の出力がＨになり、アン
ド回路34は、タイミング・シーケンサ16からのアドレス
・クロック信号をアドレス発生回路32に供給する。これ
により、メモリ18のアドレスが進み、メモリ18の蓄積デ
ータが逐次読み出される。つまり、メモリ18への書込信
号とメモリ18からの読出信号との間の位相差に相当する
期間だけメモリ18のアドレスが停止されることになる Ｄ−FF60はアンド回路56の出力信号の立ち上がりに同
期してＨとなる信号を出力する。また、Ｄ−FF60のリセ
ット入力端子にはリセット・パルス発生回路48の出力信
号が印加されるので、Ｄ−FF60の出力信号は結局第３図
（ｎ）のようになる。即ち、Ｄ−FF60は、入力端子20C
の信号の立ち上がりの直後の水平同期信号に同期してＬ
となり、その後の約１水平同期信号周期中にメモリ18か
ら読み出された水平同期信号に同期してＨとなる。オア
回路62はＤ−FF60の出力がＨになっているため、その出
力は、第３図（ｏ）に示すようにＨのままで変化しな
い。従って、アンド回路50の出力は第３図（ｐ）に示す
ようになり、以後カウンタ52にはリセット・パルスが入
力されなくなるので、この場合カウンタ52は連続動作を
しない。 マルチプレクサ64は、カウンタ52の出力信号がＨとな
っている期間では、メモリ66を経由したビデオ信号を選
択して出力端子20Eに供給する。この結果、メモリ18の
書込から読出に移行する時点の前後ではメモリ66による
遅延信号を用いることになり、再生映像には、書込から
読出への移行に伴うスキューは生じない。その時の出力
端子20Eの信号を第３図（ｑ）に示す。出力端子20Eの信
号は本来ディジタル信号であるが、説明の便宜上第３図
（ｑ）にはアナログ信号として図示した。第３図（ｑ）
から分かるように、出力端子20Eには、位相の連続した
ビデオ信号が出力される。メモリ66による2H前の信号を
用いることにより、クロマ信号の位相も連続したものと
なる。 次に、書込信号に対して読出信号の位相が遅れている
場合の動作を第４図を参照して説明する。第４図の各信
号は第３図の同記号の信号に対応している。この場合ア
ンド回路54の出力（第４図（ｋ））がＨの期間に水平同
期信号が端子20Bに入力しないため、その間アンド回路5
6の出力はＬ、インバータ58の出力はＨとなり、メモリ1
8のアドレス値は順次更新されて読出が行われる。しか
し、カウンタ52が1H期間分計数してその出力がＬになる
時点でＤ−FF60の出力はＬのままなので、オア回路62及
びアンド回路50の出力はＬになり、カウンタ52はリセッ
トされる。このリセットによりカウンタ52は再び動作
し、出力がＨになる。そして、カウンタ52の出力がＨと
なっている1H期間に、メモリ18からの読出信号中に水平
同期信号が存在するので、それ以後は、上述の、書込信
号に対して読出信号の位相が早い場合と同様に動作す
る。 カウンタ52の連続動作により、メモリ66から２水平同
期信号周期期間分の信号が出力端子20Eに供給されるこ
とになる。また、ドロップアウト等の原因で水平同期信
号が入力端子20Bに入力されない場合にも、同様に動作
する。 次にメモリ18の読出から書込に切り換わる場合を説明
する。入力端子20Cに入力される切換タイミング制御用
の信号がＨからＬに変化すると、その直後の水平同期信
号に同期してＤ−FF42の出力がＨからＬに変化する。こ
の時リセット・パルス発生回路48は応動せず出力はＨの
ままであり、従ってカウンタ52は計数動作を開始しな
い。また、Ｄ−FF46へのクロック入力端子の信号は変化
しないが、そのリセット端子にはＤ−FF42の出力が印加
されているので、Ｄ−FF46の出力はＨからＬに変化す
る。これは出力端子20Gを介してタイミング・シーケン
サ16に供給され、メモリ18は読出から書込に変わる。 カウンタ52が動作しないことから、その他の回路も動
作せず、入力端子20Bの信号は、メモリ66を通らずに出
力端子20EからD/A変換器22に供給される。従って、D/A
変換器22には、読出信号中の水平同黄信号に同期してメ
モリ18の読出から書込に切り換えられた信号が入力され
ることになり、スキュー補正は行われない。しかし、メ
モリ18への書込から読出に移行する際に書込信号と読出
信号との間で位相差が無ければ、書込信号と読出信号と
で水平同期信号間の時間はほぼ一定であることから、メ
モリ18の読出から書込に移行する際にも読出信号の水平
同期信号と書込信号の水平同期信号との間で位相差を生
じることはなく、またあっても微少である。このよう
に、動作切換を水平同期信号部分で行うことにより、画
面を見易いものにできる。 尚、上記実施例では、入力端子36にヘッド切換信号を
入力し、逓倍回路38によりその逓倍信号を形成してメモ
リ18の書込及び読出の切換タイミング制御用の信号とし
たが、この種制御信号としては、再生変調ビデオ信号の
レベル検出により形成される信号を用いてもよく、その
場合でも上記実施例と同様の効果を得ることができる。 図示した好ましい実施例では、再生画面中のノイズ・
バーの発生を完全に防止できる。 〔発明の効果〕 以上の説明から容易に理解できるように、本発明によ
れば、スキューの無い高速再生画面を得ることができ、
特に、Ｈ並べのされない記録トラック・パターンを用い
る記録・再生方式に適用した場合に、大きな効果を得る
ことができる。

【図面の簡単な説明】 第１図は本発明に係るビデオ信号再生装置の要部の概略
構成ブロック図、第２図は第１図のスキュー補正回路20
の一例のブロック図、第３図及び第４図は、動作説明用
のタイミング・チャートを示す。 10,36……入力端子、12……LPF、14……A/D変換器、16
……タイミング・シーケンサ、18……フィールド・メモ
リ、20……スキュー補正回路、22……D/A変換器、24…
…LPF、26……出力端子、28……バースト・ゲート、30
……クロック発生回路、32……アドレス発生回路、38…
…逓倍回路、40,68……同期分離回路、42,46,60……Ｄ
−FF、44……MM、48,70……リセット・パルス発生回
路、50,54,56……アンド回路、52……カウンタ、58……
インバータ、62……オア回路、64……マルチプレクサ、
66……メモリ

Claims (1)

1. (57)【特許請求の範囲】 １．回転ヘッドによりビデオ信号を再生する装置であっ
   て、 前記回転ヘッドにより再生されたビデオ信号を記憶可能
   なメモリと、 前記メモリの読み出しアドレスを発生するアドレス発生
   手段と、 前記回転ヘッドにより再生され、前記メモリに対して書
   き込まれるビデオ信号を出力する第１の状態と前記メモ
   リから読み出されたビデオ信号を出力する第２の状態と
   の間で前記装置の状態を切り換える切り換え手段と、 前記切り換え手段による前記第１の状態から第２の状態
   への切り換え前に前記メモリに書き込まれるビデオ信号
   中の水平同期信号と、前記切り換え後に前記メモリから
   読み出されたビデオ信号中の水平同期信号との位相差を
   検出する検出手段と、 前記検出手段により検出された位相差に応じて前記アド
   レス発生手段による読み出しアドレスの進行を停止させ
   る制御手段 とを備えることを特徴とするビデオ信号再生装置。