JP2814918B2

JP2814918B2 - マイクロコンピュータ

Info

Publication number: JP2814918B2
Application number: JP6156201A
Authority: JP
Inventors: 亨市鈴木; 秀昭石原; 信友高木; 明博佐々木
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1994-07-07
Filing date: 1994-07-07
Publication date: 1998-10-27
Anticipated expiration: 2013-10-27
Also published as: JPH0822448A; FR2722897B1; DE19524863B4; DE19524863A1; FR2722897A1; US6195779B1

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信データのエラーチ
ェック等に用いられる巡回冗長検査（ＣＲＣ：cyclic r
edundancy check）のためのＣＲＣコードの生成及びチ
ェックを実行可能なマイクロコンピュータに関する。

【０００２】

【従来の技術】従来より、マイクロコンピュータにおい
て、通信データのＣＲＣコードを生成・チェックする際
には、ＣＲＣコード生成・チェック用の専用の機能ハー
ドウエアを使用するか、もしくは、マイクロコンピュー
タを構成する算術論理回路ユニット（以下、単にＡＬＵ
ともいう。）内に設けられた既存の演算回路を、各演算
回路に対応する既存の命令を組み合せたＣＲＣ生成・チ
ェック用のソフトウエアにて動作させることにより行な
っていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記前
者のようにＣＲＣコード生成・チェック用の専用のハー
ドウエアを使用する場合には、マイクロコンピュータと
しての機能ブロックとは別に、ＣＲＣ専用の機能ブロッ
クを追加しなければならないため、例えば車両用の各種
制御装置を通信線にて接続することにより車載ＬＡＮを
構成するような場合には、各制御装置毎に、これら各機
能ブロックを接続しなければならず、その組付作業が煩
雑になるとか、ＣＲＣ専用の機能ブロックの追加に伴い
コスト高になるといった問題があった。

【０００４】一方、上記後者のように、マイクロコンピ
ュータにおける既存命令の組み合せにより、ＣＲＣコー
ドの生成・チェックを行なうようにした場合には、ＣＲ
Ｃ専用の機能ブロックを設ける必要がないため、装置構
成が簡単となり、例えば上記のように車載用のＬＡＮを
構成する場合にも簡単に組付けることができるようにな
るのであるが、マイクロコンピュータにおける既存命令
の組み合せにてＣＲＣコードの生成・チェックを行なう
には、ＣＲＣコード生成のための複雑な演算処理を行な
わなければならないため、ＣＲＣコードの生成・チェッ
クに時間がかかり、通信速度が低下してしまうといった
問題があった。

【０００５】つまり、ＣＲＣコードの生成・チェックを
行なうには、ＣＲＣコード生成用の複雑な生成多項式に
て、通信データの演算処理を行なわなければならないた
め、マイクロコンピュータの既存命令の組み合せにてソ
フト的にＣＲＣコードの生成・チェックを行なうには非
常に時間がかかり、上記のように制御の応答性が要求さ
れる車両用の制御装置においてデータ通信を行なうよう
な場合には、使用することができなかったのである。

【０００６】本発明は、こうした問題に鑑みなされたも
ので、ＡＬＵ内にＣＲＣコード生成用の演算機能を追加
することにより、ＣＲＣコード生成・チェックを高速で
行なうことができ、しかも簡単な構成で安価に実現可能
なマイクロコンピュータを提供することを目的とする。

【０００７】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１に記載の発明は、算術論理回路ユ
ニット内に、ワード或はバイトデータからなるｎビット
の第１データ、及び、該第１データとは異なる１ビット
の第２データを、ｎ＋１本の入力経路を介して取り込
み、該取り込んだｎ＋１ビットの入力データを、前記第
２データが前記第１データ側に移動する方向にビット単
位でシフトさせるシフト回路と、入力データの排他的論
理和を演算する排他的論理和回路と、を備えたマイクロ
コンピュータにおいて、前記シフト回路にデータを入力
する一部の入力経路に、前記排他的論理和回路を設け、
該排他的論理和回路が、当該入力経路に入力されたデー
タと、前記第１データの内、前記シフト回路のシフト動
作によって外部に吐き出されるデータを前記シフト回路
に入力する入力経路に入力されたデータと、前記第２デ
ータをシフト回路に入力する入力経路に入力されたデー
タと、の排他的論理和を演算して前記シフト回路に入力
するよう構成することにより、前記算術論理回路ユニッ
ト内にＣＲＣコード生成用のＣＲＣ演算回路を形成した
ことを特徴としている。

【０００８】また請求項２に記載の発明は、上記請求項
１に記載のマイクロコンピュータにおいて、前記排他的
論理和回路が設けられた入力経路に、更に、外部からの
選択命令に従い、前記排他的論理和回路から出力された
データと、当該入力経路に入力されたデータとのいずれ
かを選択して、前記シフト回路に入力する選択回路、を
設けたことを特徴としている。

【０００９】また更に、請求項３に記載の発明は、上記
請求項２に記載のマイクロコンピュータにおいて、前記
シフト回路に前記第１及び第２データを入力する入力経
路の全てに、前記排他的論理和回路及び前記選択回路を
設けたことを特徴としている。

【００１０】

【作用及び発明の効果】上記のように、請求項１に記載
のマイクロコンピュータにおいては、算術論理回路ユニ
ット（ＡＬＵ）のシフト回路に対してｎビットの第１デ
ータ及び１ビットの第２データを入力するｎ＋１本の入
力経路の一部に排他的論理和回路を設け、この入力経路
からシフト回路に対して、下記データ(1)〜(3)の排他的
論理和を入力するようにされている。 (1) 当該入力経路に入力されたデータ。 (2) 第１データの内、シフト回路のシフト動作によって
外部に吐き出されるデータ（最上位ビット又は最下位ビ
ットのデータ）をシフト回路に入力する入力経路に入力
されたデータ。 (3) 第２データをシフト回路に入力する入力経路に入力
されたデータ。このため、請求項１に記載のマイクロコンピュータにお
いては、後述実施例に記載のように、シフト回路の各入
力経路に入力するデータを操作してシフト回路を繰り返
し動作させれば、ＣＲＣコードが生成されることにな
り、ＡＬＵ内のシフト回路をＣＲＣコード生成用のＣＲ
Ｃ演算回路として機能させることができる。

【００１１】つまり、本発明では、マイクロコンピュー
タにおける基本命令の一つであるシフト命令を実行する
ためにＡＬＵ内に通常設けられるシフト回路と、同じく
ＡＬＵ内に通常設けられている排他的論理和回路とを組
み合せることにより、ＡＬＵ内に、ＣＲＣコード演算用
のＣＲＣ演算回路を形成している。

【００１２】このため、本発明のマイクロコンピュータ
によれば、ＣＲＣ演算命令により、ＡＬＵ内のＣＲＣ演
算回路が、ＣＲＣコード演算のための演算動作を実行す
ることになり、このＣＲＣ演算回路により、ＣＲＣコー
ドの生成・チェックを高速に実行することができるよう
になる。

【００１３】また上記のように、ＣＲＣ演算回路は、従
来より、マイクロコンピュータにおいてＡＬＵ内に通常
設けられているシフト回路と排他的論理和回路との組み
合せにより形成されるため、従来のマイクロコンピュー
タにおけるＡＬＵの一部を変更するだけで実現でき、Ａ
ＬＵの大型化或はコストアップを招くことなく容易に実
現できる。

【００１４】次に、請求項２に記載のマイクロコンピュ
ータにおいては、ＣＲＣコード生成のために排他的論理
和回路を設けたシフト回路へのデータの入力経路に、更
に選択回路が設けられており、この選択回路が、外部か
らの選択指令に従って、排他的論理和回路から出力され
たデータと、その入力経路に入力されたデータとのいず
れかを選択して、シフト回路に入力する。

【００１５】このため、選択命令によって、選択回路
を、その経路に対応したデータを選択する側に切り換え
れば、シフト回路を、シフト命令によりデータをシフト
させる一般的なシフト回路として動作させることがで
き、逆に、選択命令によって、選択回路を、排他的論理
和回路からの出力データを選択する側に切り換えれば、
シフト回路を、ＣＲＣコード演算用のＣＲＣ演算回路と
して動作させることができる。

【００１６】つまり、本発明によれば、シフト回路をＣ
ＲＣ演算回路として動作させるか通常のシフト回路とし
て動作させるかを、ソフト的に切り換えることができる
ようになる。このため、ＡＬＵ内に通常のシフト回路と
は別にＣＲＣコード演算用のシフト回路を別途設ける必
要はなく、ＡＬＵの構成をより簡素化することができ
る。

【００１７】また次に、請求項３に記載のマイクロコン
ピュータにおいては、シフト回路へのデータの入力経路
の全てに、排他的論理和回路及び選択回路が設けられて
いる。このため、請求項２に記載の装置と同様、シフト
回路を、ＣＲＣ演算回路としても、また通常のシフト回
路としても、動作させることができるだけでなく、シフ
ト回路をＣＲＣ演算回路として動作させる際に、各選択
回路が選択するデータを任意に設定することにより、Ｃ
ＲＣ演算回路によって生成されるＣＲＣコードの種別を
任意に設定することができるようになる。

【００１８】つまり、実施例の項にて詳述するが、本発
明のようにシフト回路へのデータ入力経路に排他的論理
和回路を設けてＣＲＣ演算回路を構成した場合、排他的
論理和回路を設ける経路によって、ＣＲＣコード生成時
の生成多項式が決定されるため、上記のようにデータの
全入力経路に排他的論理和回路及び選択回路を設けて、
選択指令によって各選択回路が選択するデータを個々に
設定できるようにすれば、ＣＲＣコードの生成多項式を
ソフト的に設定することができるようになり、演算命令
によって得られるＣＲＣコードの種別を任意に設定でき
るようになるのである。

【００１９】このため、本発明によれば、ＣＲＣコード
の生成・チェックに用いる生成多項式を、マイクロコン
ピュータの用途、マイクロコンピュータを接続するＬＡ
Ｎ等の通信系の仕様等に応じて設定・変更することがで
き、マイクロコンピュータの用途を拡大できる。

【００２０】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。まず図２は、ワンチップのマイクロプロセッサ
として構成された実施例のマイクロコンピュータの全体
構成を表わすブロック図である。

【００２１】図２に示す如く、本実施例のマイクロコン
ピュータは、ＣＰＵ１０と、ＲＯＭにより構成されたプ
ログラムメモリ１２と、ＲＡＭにより構成されたデータ
メモリ１４と、送受信ブロック１６と、後述するＣＰＵ
切替信号を発生する図示しないタイミングジェネレータ
と、データを送受信する８ビットのデータバス１８と、
アドレス信号を送受信するアドレスバス２０と、リード
信号とライト信号を夫々送受信するコントロールバス２
２，２４とを備えた、所謂８ビットマイコンとして構成
されている。

【００２２】またＣＰＵ１０は、２種類のタスク（Ｌタ
スク，Ａタスク）を時分割で平行にパイプライン処理す
るために、２つのアドレスレジスタ２６，２８と、２つ
の演算レジスタ３０，３２を備え、これらアドレスレジ
スタ２６，２８と演算レジスタ３０，３２を、図示しな
いタイミングジェネレータにより発生したＣＰＵ切替信
号により交互に切り換えることで、見かけ上、２つのＣ
ＰＵを交互に切り換えて動作させるように機能する。

【００２３】なお、本実施例では、一方のアドレスレジ
スタ２６と演算レジスタ３０とがＣＰＵ０用（Ｌタスク
用）のレジスタとなり、他方のアドレスレジスタ２８と
演算レジスタ３２とがＣＰＵ１用（Ａタスク用）のレジ
スタとなる。そして、これらアドレスレジスタ２６，２
８の切替えに応じてプログラムカウンタ３４の値（次に
フェッチする命令のアドレス）が更新され、このプログ
ラムカウンタ３４からＣＰＵ０用（Ｌタスク用）とＣＰ
Ｕ１用（Ａタスク用）のアドレス信号が交互にプログラ
ムメモリ１２に出力される。

【００２４】また、ＣＰＵ１０内には、プログラムメモ
リ１２から読み込まれた命令の属するタスクの種類を判
別して、そのエラーを検出するエラー検出回路３６と、
このエラー検出回路３６を通過した命令をデコード（解
読）する命令デコーダ・命令シーケンサ３８が設けら
れ、この命令デコーダ・命令シーケンサ３８によりデコ
ードした命令の内容に応じて、算術論理回路ユニット
（ＡＬＵ）としての演算器４０で演算レジスタ３０，３
２を用いて演算したり、リード信号又はライト信号をコ
ントロールバス２２，２４に出力するようになってい
る。

【００２５】一方、プログラムメモリ１２内には、ＣＰ
Ｕ０用（Ｌタスク用）のプログラム領域４４と、ＣＰＵ
１用（Ａタスク用）のプログラム領域４６と、テーブル
即値データ領域４６とが設けられている。この場合、Ｃ
ＰＵ０用のプログラム領域４４に格納されたＬタスク
は、プログラム暴走に至る危険性のある分岐命令が禁止
された固定ループ化されたプログラムで構成されてい
る。これにより、Ｌタスクのプログラムの実行時には０
番地から実行を開始し、１番地，２番地，３番地，…と
順々に命令を実行して行き、その後、所定番地まで行く
と、プログラムカウンタ３４がオーバーフローして０番
地に戻り、以降、上述した番地順の命令実行を繰り返す
ようになる。またこのＬタスクは、命令が全て１ワード
命令に固定されている。この理由は、命令のワード数が
固定されていない命令体系（例えば１ワード命令もあれ
ば、２ワード命令もあるという命令体系）では、２ワー
ド命令を読み間違えて１ワード命令と解釈した場合に、
次のワードは本来の命令ではないので、何を実行するか
分からないからである。

【００２６】このＬタスクは、シーケンス制御の処理を
行なうのに適し、そのプログラム中に他のタスクである
Ａタスクの暴走監視用のルーチンと、システムのフェイ
ルセーフを成立させるためのバックアップシーケンス用
のルーチンが含まれている。更に、このＬタスクは、固
定ループ動作によるタイマとしての機能も備え、例え
ば、インクリメント命令又はデクリメント命令を実行さ
せて、そのカウント値が所定の設定値に達したときに、
Ａタスクの処理に割り込みを発生させることで、タイマ
割り込みと等価な定時間処理が可能となっている。

【００２７】一方、Ａタスクは、Ｌタスクで禁止されて
いる分岐命令も許容されており、例えば複雑な解析処理
・数値処理に適している。このＡタスクについても、Ｌ
タスクと同じく、命令が全て１ワード命令に固定されて
いる。このＡタスクとＬタスクは、１ワード内にオペコ
ードとオペランド（アドレス）の両方が割り付けられて
いる。

【００２８】また、プログラムメモリ１２内のＣＰＵ０
・ＣＰＵ１の各命令には、タスクの種類を判別するタス
ク判別ビットが、例えばＭＳＢ（最上位ビット）に設け
られている。本実施例では、タスク判別ビットをパリテ
ィビットとし、Ｌタスクを奇数パリティ、Ａタスクを偶
数パリティとしている。この場合、タスク判別のみでは
なく、命令コードチェックも実現できる。上記エラー検
出回路３６は、これに対応して、プログラムメモリ１２
から読み込まれた命令の属するタスクの種類をパリティ
チェックにより判別して、そのエラーを検出するための
ものであり、ノイズ等の予期せぬ原因により誤って他の
タスクを実行し始めようとしているか否かを検出する。

【００２９】すなわち、エラー検出回路３６は、タスク
判別回路、エラーフラグ回路、ノーオペレーション（Ｎ
ＯＰ）コード回路、ハイアクティブ型・ローアクティブ
型の一対のトランスファゲート等から構成されており、
タスク判別回路において、プログラムメモリ１２から読
み込まれた命令の属するタスクの種類をパリティチェッ
クにより判別し（すなわち奇数パリティであればＬタス
ク、偶数パリティであればＡタスクと判別し）、この判
別結果をＣＰＵ切替信号と比較して、エラーが発生して
いるか否かを判定し、若しエラーが発生していれば、エ
ラーフラグ回路へエラー信号（ハイレベル信号）を出力
して、エラーが発生しているタスクのアドレスレジスタ
をリセットすると共に、エラー信号（ハイレベル信号）
を、一対のトランスファゲートのコントロール端子にも
与えて、ハイアクティブ型のトランスファゲートをオン
させ、ＮＯＰコード回路から命令デコーダ・命令シーケ
ンサへＮＯＰコードの信号を出力すると共に、ローアク
ティブ型のトランスファゲートをオフさせて、命令デコ
ーダ・命令シーケンサ３８への命令の通過を阻止する。
この結果、ノイズ等の予期せぬ原因により誤って他のタ
スクのアドレスに分岐してその命令を実行し始めようと
した場合には、即座に１命令サイクルでＮＯＰとするこ
とができて、メモリデータ，ポートデータ等の破壊を未
然に防止できる。なお、エラー検出回路３６は、エラー
が発生していければ、タスク判別回路の出力をローレベ
ルに維持して、ハイアクティブ型のトランスファゲート
をオフさせ、ＮＯＰコードの通過を阻止すると共に、ロ
ーアクティブ型のトランスファゲートをオンさせて、命
令デコーダ・命令シーケンサ３８への命令の通過を許容
する。

【００３０】このように、本実施例のマイクロコンピュ
ータにおいては、ＣＰＵ１０が、見かけ上、２つのＣＰ
Ｕを交互に切り換えて動作させるように機能する、パイ
プライン処理を実行可能に構成されており、しかも、全
命令を１ワードの固定長として、１ワード内にオペコー
ドとオペランドとの両方を割り付けることにより、命令
を多ワード命令構成にした場合に生じる問題、例えば、
オペコード・オペランドの誤認識によるプログラム暴
走，データメモリ内の重要情報の大量破壊といった問
題、或は、アドレスエラー等により、プログラムアドレ
スがテーブル即値データ領域４６のアドレスに分岐し
て、テーブル即値データ４６をオペコードとして認識し
て実行を開始し、プログラム暴走やデータメモリ内の重
要情報の大量破壊を招く、といった問題を未然に防止で
きるようにされているのであるが、次に本発明にかかわ
る主要部である演算器４０の内部構成について説明す
る。

【００３１】本実施例のマイクロコンピュータは、送受
信ブロック１６により、他のマイクロコンピュータとの
間でデータ通信を実行できるようにされており、演算器
４０には、こうしたデータ通信を行なうに当たって、通
信データの良・否判定のために送信データに付加するＣ
ＲＣコードの生成及び受信データに付加されたＣＲＣコ
ードのチェックを行なうＣＲＣ演算回路が内蔵されてい
る。

【００３２】このＣＲＣ演算回路は、図１に示す如く、
従来よりマイクロコンピュータの基本命令を実行するた
めに演算器４０に備えられている、シフト命令に対応し
てバイトデータをビットデータを含めてシフトさせるシ
フト回路ＳＦＴと、排他的論理和の命令に対応して入力
データの排他的論理和を演算する排他的論理和回路ＥＸ
ＯＲと、選択命令に対応して２つの入力データのうちの
いずれか一方を選択するセレクタＳＬとの組み合せによ
り構成されている。

【００３３】すなわち、シフト回路は、図３に示す如
く、シフト命令に従い、演算レジスタ内のバイトデータ
格納領域に格納されたバイトデータの最下位ビット
「０」（又は最上位ビット「７」）に、演算レジスタ内
のビットデータ格納領域に格納されたビットデータ「Ｒ
Ｒ」を入力することにより、バイトデータ「０」〜
「７」を最上位ビット「７」（又は最下位ビット
「０」）側に１ビットずつシフトさせ、シフトによって
はき出されたバイトデータの最上位ビット「７」（又は
最下位ビット「０」）のデータを、演算後のビットデー
タ「ＲＲ」とするものであるが、本実施例のＣＲＣ演算
回路には、シフト回路ＳＦＴとして、バイトデータを最
上位ビット側にシフトさせるシフト回路（つまり図３に
示すシフト回路）が使用されている。

【００３４】そして、ＣＲＣ演算回路は、このシフト回
路ＳＦＴへの各データの入力経路の一部、具体的には、
シフト回路ＳＦＴに、ビットデータ「ＲＲ」，バイトデ
ータの下から２ビット目（つまり「１」）のデータ，同
じく３ビット目（つまり「２」）のデータ，及び同じく
４ビット目（つまり「３」）のデータを夫々入力する経
路に、各経路に対応したデータ「ＲＲ」，「１」，
「２」又は「３」と、ビットデータ「ＲＲ」と、シフト
回路ＳＦＴのシフト動作の際に外部にはき出されるバイ
トデータの最上位ビット「７」のデータとの排他的論理
和を取る排他的論理和回路ＥＸＯＲａ〜ＥＸＯＲｄ、及
び、各排他的論理和回路ＥＸＯＲａ〜ＥＸＯＲｄの出力
とその経路に対応したデータ「ＲＲ」，「１」，「２」
又は「３」とのいずれかを選択してシフト回路ＳＦＴに
入力するセレクタＳＬａ〜ＳＬｄ、を夫々設け、更に、
シフト回路ＳＦＴの演算動作によってはみ出す最上位ビ
ット「７」のデータの入力経路に、この最上位ビット
「７」のデータとビットデータ「ＲＲ」とのいずれかを
選択してシフト回路ＳＦＴに入力するセレクタＳＬｅを
設けることにより、構成されている。

【００３５】このように構成された本実施例のＣＲＣ演
算回路では、シフト命令が入力されると、各セレクタＳ
Ｌａ〜ＳＬｅが図１に示す右側の入力データ（つまり各
経路に対応したデータ「ＲＲ」，「１」，「２」，
「３」，「７」）を各々選択する側に切り換えられて、
シフト回路ＳＦＴがシフト動作を実行する。この結果、
ＣＲＣ演算回路は、バイトデータ「０」〜「７」をビッ
トデータ「ＲＲ」にて１ビットずつ最上位ビット側にシ
フトさせる図３に示した通常のシフト回路として機能す
ることになる。

【００３６】一方、ＣＲＣ演算回路では、ＣＲＣ演算命
令が入力されると、各セレクタＳＬａ〜ＳＬｅが、図１
に示す左側の入力データ（つまり排他的論理和回路ＥＸ
ＯＲａ〜ＥＸＯＲｄからの出力データ、及びビットデー
タ「ＲＲ」）を各々選択する側に切り換えられて、シフ
ト回路ＳＦＴがシフト動作を実行することにより、演算
後のバイトデータ「０」〜「７」を、夫々、下記(1)〜
(8)式のように設定する。なお、下記の(1)〜(8)式は、
ＣＲＣ演算回路のＣＲＣ演算命令に対するバイトデータ
「０」〜「７」及びビットデータ「ＲＲ」の操作内容を
表わし、符号「＋」は、排他的論理和の演算を表わして
いる。

【００３７】データ「０」←データ「７」＋ビットデータ「ＲＲ」 …(1) データ「１」←データ「０」 …(2) データ「２」←データ「７」＋ビットデータ「ＲＲ」＋データ「１」 …(3) データ「３」←データ「７」＋ビットデータ「ＲＲ」＋データ「２」 …(4) データ「４」←データ「７」＋ビットデータ「ＲＲ」＋データ「３」 …(5) データ「５」←データ「４」 …(6) データ「６」←データ「５」 …(7) データ「７」←データ「６」 …(8) そして、こうしたデータの操作内容は、ＣＲＣコードの
生成多項式「Ｘ⁸ ＋Ｘ ⁴ ＋Ｘ³ ＋Ｘ² ＋１」に相当し、
当該ＣＲＣ演算回路による演算後のバイトデータ「０」
〜「７」はＣＲＣ生成データとなる。つまり、ＣＲＣ演
算回路がＣＲＣ演算命令により上記のように動作した場
合、ＣＲＣ演算回路は、排他的論理和回路ＥＸＯＲａ〜
ＥＸＯＲｂによってシフト演算の際に『データ「７」＋
ビットデータ「ＲＲ」』が付加される演算後のバイトデ
ータのビット位置（本実施例では、「０」，「２」，
「３」，「４」）に対応して、生成多項式を実現するた
めの回路となり、この生成多項式に従いＣＲＣ生成デー
タをつくることがができるようになるのである。なお、
本実施例のＣＲＣ演算回路にて実現される生成多項式
「Ｘ⁸ ＋Ｘ⁴ ＋Ｘ³ ＋Ｘ² ＋１」の内、「Ｘ⁸ 」の項
は、８次の生成多項式を表わしており、排他的論理和回
路ＥＸＯＲの位置とは特に関連はない。

【００３８】次に、本実施例のＣＲＣ演算回路を用い
て、送信データにＣＲＣコードを付与する際のＣＲＣコ
ード生成手順、及び受信データに付与されたＣＲＣコー
ドからデータ通信時のノイズ等によって受信データに異
常が生じたか否かを判定するＣＲＣチェックの手順につ
いて説明する。

【００３９】まず図４は、ＣＲＣコードの生成手順を表
わすフローチャートである。図４に示す如く、ＣＲＣコ
ードを生成する際には、まずステップ１１０にて、ＣＲ
Ｃコードを格納するためのデータメモリ１４のアドレス
を、例えば「＄ＣＲＣ．Ｇ」として設定し、続くステッ
プ１２０にて、このアドレス「＄ＣＲＣ．Ｇ」の記憶領
域に、初期値「ＦＦ」を設定する。なお「ＦＦ」は１６
進表示であり、２進表示では「１１１１１１１１」とな
る。

【００４０】そして続くステップ１３０では、送信デー
タの最上位ビットから順に、１ビットのデータを、演算
レジスタ３０或は３２のビットデータ「ＲＲ」の格納領
域に転送する。例えば、現在、ＣＲＣコードの生成開始
直後であれば、送信データの最上位ビットのデータをビ
ットデータ「ＲＲ」として演算レジスタ３０或は３２に
転送する。

【００４１】こうして、演算レジスタ３０或は３２に送
信データの１ビットをビットデータ「ＲＲ」として転送
すると、今度はステップ１４０に移行して、上記ステッ
プ１１０にてデータメモリ１４内のＣＲＣコードの格納
領域として設定したアドレス「＄ＣＲＣ．Ｇ」内のデー
タをバイトデータとして、ＣＲＣ演算回路にＣＲＣコー
ドの演算動作を実行させるためのＣＲＣ演算命令、例え
ば「ＣＲＣ＄ＣＲＣ．Ｇ」を発生する。

【００４２】そして、続くステップ１５０では、ステッ
プ１３０にてビットデータ「ＲＲ」として演算レジスタ
３０或は３２に転送したデータが、送信データの最下位
ビットのデータであるか否か、換言すればＣＲＣコード
生成時の最終ビットであるか否か、を判断し、ＣＲＣコ
ード生成時の最終ビットでなければ、再度ステップ１３
０に移行して、前回演算レジスタ３０或は３２にビット
データ「ＲＲ」として転送した送信データの１ビット分
より１ビット下位のデータを、新たなビットデータ「Ｒ
Ｒ」として演算レジスタ３０或は３２に転送し、ステッ
プ１４０にてＣＲＣ演算命令を発生する。

【００４３】この結果、ＣＲＣ演算回路では、値「Ｆ
Ｆ」（１６進表示）を初期値（バイトデータ）として、
送信データの最上位ビットから順に、上記生成多項式に
てＣＲＣコードを演算することになる。一方、ステップ
１５０にて、ステップ１３０で演算レジスタ３０或は３
２にビットデータ「ＲＲ」として転送した１ビットのデ
ータが、ＣＲＣコード生成時の最終ビットであったと判
断されると、ステップ１６０に移行する。そして、ステ
ップ１６０では、上記ＣＲＣコードの演算動作によって
得られたＣＲＣコードの生成値の全ビットのデータを、
夫々、データが値１であれば値０に、値０であれば値１
にというように反転し、その反転後の値を、送信データ
に付与するＣＲＣコードとして設定する。

【００４４】このように、ＣＲＣコードの生成は、ＣＲ
Ｃコード（つまりバイトデータ）の初期値として値「Ｆ
Ｆ」（１６進表示）を設定し、ビットデータ「ＲＲ」と
して、送信データの最上位ビットから順に１ビットずつ
転送することにより、ＣＲＣ演算回路にＣＲＣ演算を順
次実行させ、送信データの全ビットに対するＣＲＣ演算
が完了した時点で、得られたＣＲＣコードの生成値を反
転する、といった手順で実行される。このため、送信デ
ータが何バイトでも生成多項式に基づきＣＲＣコードが
演算されることになる。

【００４５】例えば、図５は、送信データと、本実施例
のＣＲＣ演算回路を用いて生成されたＣＲＣコードとを
表わしているが、送信データが、バイトデータＤＡＴＡ
０からＤＡＴＡ２までの３バイトのデータであっても、
バイトデータＤＡＴＡ０からＤＡＴＡ３までの４バイト
のデータであっても、各バイトデータ毎に最上位ビット
から順次ＣＲＣ演算を行なうことにより、ＣＲＣコード
が生成される。

【００４６】なお、図５（ａ）は、データ送信時の送信
データのデータ構造を表わし、データ送信時には、バイ
トデータＤＡＴＡ０からバイトデータＤＡＴＡｎまでの
送信データに、上記ＣＲＣコード生成処理にて生成され
たＣＲＣコード（ＣＲＣ．Ｇ）が付与されたデータが送
信データとして他の装置に送信されることになる。ま
た、図５（ｂ）は、ＣＲＣコードの演算結果を表わし、
例えば送信データが３バイトのデータＤＡＴＡ０〜ＤＡ
ＴＡ２からなり、各データＤＡＴＡ０〜ＤＡＴＡ２が、
夫々、１６進表示で「Ｆ２」，「０１」，「８３」の場
合には、ＣＲＣコードとして「３７」（１６進表示）が
設定されることになる。

【００４７】次に、図６は、受信データのＣＲＣチェッ
ク際のＣＲＣチェック処理の手順を表わすフローチャー
トである。図４に示す如く、ＣＲＣチェックを行なう際
には、まずステップ２１０にて、ＣＲＣチェックのため
のＣＲＣコード（以下、チェックコードという。）を格
納するためのデータメモリ１４のアドレスを、例えば
「＄ＣＲＣ．Ｃ」として設定し、続くステップ２２０に
て、このアドレス「＄ＣＲＣ．Ｃ」の記憶領域に、初期
値「ＦＦ」（１６進表示）を設定する。

【００４８】そして続くステップ２３０では、受信デー
タの最上位ビットから順に、１ビットのデータを、演算
レジスタ３０或は３２のビットデータ「ＲＲ」の格納領
域に転送し、続くステップ２４０にて、上記ステップ２
１０にてデータメモリ１４内のチェックコードの格納領
域として設定したアドレス「＄ＣＲＣ．Ｃ」内のデータ
をバイトデータとして、ＣＲＣ演算回路にＣＲＣコード
の演算動作を実行させるためのＣＲＣ演算命令、例えば
「ＣＲＣ＄ＣＲＣ．Ｃ」を発生する。

【００４９】そして、続くステップ２５０では、ステッ
プ２３０にてビットデータ「ＲＲ」として演算レジスタ
３０或は３２に転送したデータが、受信データの最終ビ
ットであるか否か、つまり、受信データに付与されたＣ
ＲＣコードの最下位ビットであるか否かを判断し、受信
データの最終ビットでなければ、再度ステップ２３０に
移行して、前回演算レジスタ３０或は３２にビットデー
タ「ＲＲ」として転送した受信データの１ビット分より
１ビット下位のデータを、新たなビットデータ「ＲＲ」
として演算レジスタ３０或は３２に転送し、ステップ２
４０にてＣＲＣ演算命令を発生する。

【００５０】この結果、ＣＲＣ演算回路では、値「Ｆ
Ｆ」（１６進表示）を初期値（バイトデータ）として、
受信データの最上位ビットから順に、上記生成多項式に
てチェックコードが演算されることになる。一方、ステ
ップ２５０にて、ステップ２３０で演算レジスタ３０或
は３２にビットデータ「ＲＲ」として転送した１ビット
のデータが、受信データの最終ビットであったと判断さ
れると、ステップ２６０に移行する。そして、ステップ
２６０では、上記演算動作によって得られたチェックコ
ードが、予め設定された所定値（本実施例では、１６進
表示で「Ｃ４」）となったか否かを判断し、チェックコ
ードが所定値「Ｃ４」であれば、ステップ２７０にて受
信データは正常であると判定し、逆にチェックコードが
所定値「Ｃ４」でなければ、ステップ２８０にて受信デ
ータは異常である判定し、当該ＣＲＣチェック処理を終
了する。

【００５１】つまり、図５に示したように、ＣＲＣコー
ドが付与された送信データを受信した場合、データ通信
が正常に行なわれていれば、上記のように生成されるチ
ェックコード（ＣＲＣ．Ｃ）は、図７に示す如く、所定
値「Ｃ４」になることから、このＣＲＣチェック処理で
は、上記のように受信データからチェックコードを生成
して、その値が所定値「Ｃ４」になっているか否かを判
断することにより、受信データの良否を判定しているの
である。

【００５２】なお、チェックコードが「Ｃ４」になるの
は、本実施例では、ＣＲＣコードの生成多項式を「Ｘ⁸
＋Ｘ⁴ ＋Ｘ³ ＋Ｘ² ＋１」としたためであり、生成多項
式が異なる場合には、チェックコードは、その生成多項
式に対応した所定値となる。以上説明したように、本実
施例のマイクロコンピュータにおいては、算術論理回路
ユニット（ＡＬＵ）としての演算器４０内に、ＣＲＣ演
算命令に従い、ＣＲＣコードの生成及びチェックのため
の演算を行なうＣＲＣ演算回路が設けられている。

【００５３】このため、本実施例のマイクロコンピュー
タによれば、従来のようにＣＲＣコードの生成及びチェ
ックを行なうに当たって、ＣＲＣ専用の機能ブロックを
別途設けることなく、ワンチップのマイクロプロセッサ
単体でＣＲＣコードの生成及びチェックを行なうことが
できるようになる。

【００５４】また、本実施例のマイクロコンピュータに
よれば、ＣＲＣコードの生成及びチェックのための生成
多項式を用いた演算を、従来装置のように、マイクロコ
ンピュータの基本命令の組み合せによりソフト的に行な
うのではなく、演算器４０内に設けられたＣＲＣ演算回
路をＣＲＣ演算命令にて動作させるだけで簡単に行なう
ことができるため、単に、ＣＲＣコードの生成及びチェ
ックをワンチップのマイクロプロセッサ単体で実行でき
るだけでなく、ＣＲＣコードの生成及びチェックのため
の演算を高速に行なうことができる。

【００５５】従って、本実施例のマイクロコンピュータ
は、高速なデータ通信が要求される、例えば車載ＬＡＮ
の一つのノードを構成する制御装置としても使用するこ
とができる。また本実施例のＣＲＣ演算回路は、ＣＲＣ
演算命令により、ＣＲＣコードの生成・チェックのため
の演算動作を実行するだけでなく、シフト命令を入力す
れば、セレクタＳＬａ〜ＳＬｅによって、シフト回路Ｓ
ＦＴへのデータの入力経路がＣＲＣ演算時とは異なる方
向に切り換えられ、シフト回路ＳＦＴによりバイトデー
タをビットデータを含めてシフトさせる通常のシフト回
路として動作する。このため、演算器４０内に、ＣＲＣ
演算回路とは別に、通常のシフト回路を設ける必要はな
い。

【００５６】また、ＣＲＣ演算回路は、従来より演算器
（つまりＡＬＵ）に設けられている基本命令に対応した
シフト回路，排他的論理和回路，及びセレクタの組み合
せによって実現されるため、従来のマイクロコンピュー
タにおけるＡＬＵの一部を変更するだけで実現でき、Ａ
ＬＵの大型化或はコストアップを招くことなく容易に実
現できる。

【００５７】ここで、上記実施例においては、ＣＲＣ演
算回路が、生成多項式「Ｘ⁸ ＋Ｘ⁴＋Ｘ³ ＋Ｘ² ＋１」
にてＣＲＣコードの演算を行なうように構成したが、こ
の生成多項式は、排他的論理和回路ＥＸＯＲが設られる
シフト回路ＳＦＴの入力経路の位置によって決定され、
その位置を変更すればそれに応じて変化するため、排他
的論理和回路ＥＸＯＲの位置及び個数は、ＣＲＣコード
の生成・チェックに使用する生成多項式に応じて設定す
ればよい。

【００５８】そして、例えば、シフト回路ＳＦＴへのデ
ータの入力経路の全てに、排他的論理和回路ＥＸＯＲ及
びセレクタＳＬを設け、ＣＲＣ演算回路にてＣＲＣ演算
を実行する際に、排他的論理和回路ＥＸＯＲの出力を選
択するセレクタＳＬをソフト的に設定するようにすれ
ば、ＣＲＣコード演算時に使用する生成多項式をソフト
的に設定できるようになる。

【００５９】また、このようにシフト回路ＳＦＴへのデ
ータの入力経路の全てに、排他的論理和回路ＥＸＯＲ及
びセレクタＳＬを設けた場合、例えば、予め複数のＣＲ
Ｃ演算命令コードを設定すると共に、その命令コードに
応じて排他的論理和回路ＥＸＯＲの出力を選択するセレ
クタＳＬをレジスタ等に格納してくことにより、ＣＲＣ
演算命令発生時に、その命令コードに対応したセレクタ
ＳＬがレジスタ内のデータに従い自動で切り換えられる
ようにしてもよい。あるいは、マイクロコンピュータ製
造用のマスク切り換えによってもよい。

【図面の簡単な説明】

【図１】実施例のＣＲＣ演算回路の構成及びその動作を
説明する説明図である。

【図２】実施例のマイクロコンピュータ全体の構成を表
わすブロック図である。

【図３】従来のシフト回路の構成及びその動作を説明す
る説明図である。

【図４】実施例のＣＲＣ演算回路を用いてＣＲＣコード
を生成する場合の処理手順を表わすフローチャートであ
る。

【図５】図４のフローチャートに沿って生成されるＣＲ
Ｃコードの一例を表わす説明図である。

【図６】実施例のＣＲＣ演算回路を用いてＣＲＣチェッ
クを行なう場合の処理手順を表わすフローチャートであ
る。

【図７】図６のフローチャートに沿って生成されるチェ
ック用のＣＲＣコードの一例を表わす説明図である。

【符号の説明】

４０…演算器（算術論理回路ユニット：ＡＬＵ）ＥＸＯＲａ〜ＥＸＯＲｄ…排他的論理和回路ＳＦＴ…シフト回路ＳＬａ〜ＳＬｅ…セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐々木明博愛知県刈谷市昭和町１丁目１番地日本電装株式会社内 (56)参考文献特開平４−157870（ＪＰ，Ａ) 特開昭57−68944（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/10 330 G06F 15/78 510

Claims

(57)【特許請求の範囲】

【請求項１】算術論理回路ユニット内に、ワード或はバイトデータからなるｎビットの第１デー
タ、及び、該第１データとは異なる１ビットの第２デー
タを、ｎ＋１本の入力経路を介して取り込み、該取り込
んだｎ＋１ビットの入力データを、前記第２データが前
記第１データ側に移動する方向にビット単位でシフトさ
せるシフト回路と、入力データの排他的論理和を演算する排他的論理和回路
と、を備えたマイクロコンピュータにおいて、前記シフト回路にデータを入力する一部の入力経路に、
前記排他的論理和回路を設け、該排他的論理和回路が、当該入力経路に入力されたデータと、前記第１データの内、前記シフト回路のシフト動作によ
って外部に吐き出されるデータを前記シフト回路に入力
する入力経路に入力されたデータと、前記第２データをシフト回路に入力する入力経路に入力
されたデータと、の排他的論理和を演算して前記シフト回路に入力するよ
う構成することにより、前記算術論理回路ユニット内にＣＲＣコード生成用のＣ
ＲＣ演算回路を形成したことを特徴とするマイクロコン
ピュータ。
【請求項２】前記排他的論理和回路が設けられた入力
経路に、更に、外部からの選択命令に従い、前記排他的論理和回路から
出力されたデータと、当該入力経路に入力されたデータ
とのいずれかを選択して、前記シフト回路に入力する選
択回路、を設けたことを特徴とする請求項１に記載のマイクロコ
ンピュータ。
【請求項３】前記シフト回路に前記第１及び第２デー
タを入力する入力経路の全てに、前記排他的論理和回路
及び前記選択回路を設けたことを特徴とする請求項２に
記載のマイクロコンピュータ。