JP2800745B2 - 強誘電体メモリ - Google Patents
強誘電体メモリInfo
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
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Description
【０００１】
【発明の属する技術分野】本発明は強誘電体メモリに関
する。
する。
【０００２】
【従来の技術】従来、この種の半導体メモリとしては、
図７に示すような強誘電体メモリが知られている。図７
は、特開昭50-82973号公報に記載されている構造を示す
図であり、半導体基板５上に形成された電界効果トラン
ジスタのゲート絶縁膜として、通常用いられるＳｉＯ2
膜を、例えばＰＺＴ（Pb(Zr,Ti)O3）薄膜等の強誘電体
２で置き換えたものである。強誘電体は、印加した電界
の履歴に依存して分極値が異なり、かつ強誘電体に印加
する電界を零としても、分極値が残留する（この分極を
「残留分極」という）ため、強誘電体に加えた電界の履
歴に依存して、ゲート電極１に電圧を印加しない場合で
も、強誘電体２／半導体基板５界面の可動電荷密度を変
化させることが可能である。
図７に示すような強誘電体メモリが知られている。図７
は、特開昭50-82973号公報に記載されている構造を示す
図であり、半導体基板５上に形成された電界効果トラン
ジスタのゲート絶縁膜として、通常用いられるＳｉＯ2
膜を、例えばＰＺＴ（Pb(Zr,Ti)O3）薄膜等の強誘電体
２で置き換えたものである。強誘電体は、印加した電界
の履歴に依存して分極値が異なり、かつ強誘電体に印加
する電界を零としても、分極値が残留する（この分極を
「残留分極」という）ため、強誘電体に加えた電界の履
歴に依存して、ゲート電極１に電圧を印加しない場合で
も、強誘電体２／半導体基板５界面の可動電荷密度を変
化させることが可能である。
【０００３】すなわち、図７を参照して、ゲート電極１
に電圧を加えない場合でも、電界効果トランジスタのソ
ース領域３、ドレイン領域２間に電圧を印加したときに
流れる電流の値をゲート電極１に加えた電圧の履歴によ
って変化させることができ、上記特開昭50-82973号公報
には、上記構造により、不揮発性メモリを形成すること
が提案されている。
に電圧を加えない場合でも、電界効果トランジスタのソ
ース領域３、ドレイン領域２間に電圧を印加したときに
流れる電流の値をゲート電極１に加えた電圧の履歴によ
って変化させることができ、上記特開昭50-82973号公報
には、上記構造により、不揮発性メモリを形成すること
が提案されている。
【０００４】しかし、電界効果トランジスタにおいて絶
縁膜と半導体の界面に可動電荷を蓄積してソース・ドレ
イン間に電流を流すためには、絶縁膜／半導体界面の界
面準位密度が小さい良好な界面特性が得られなければな
らず、これを従来からゲート絶縁膜として用いられてい
るシリコン酸化膜、窒化膜以外の絶縁膜で実現すること
は極めて困難であった。
縁膜と半導体の界面に可動電荷を蓄積してソース・ドレ
イン間に電流を流すためには、絶縁膜／半導体界面の界
面準位密度が小さい良好な界面特性が得られなければな
らず、これを従来からゲート絶縁膜として用いられてい
るシリコン酸化膜、窒化膜以外の絶縁膜で実現すること
は極めて困難であった。
【０００５】そこで、特開平6-29549号公報には、図８
に示すように、ＭＯＳ電界効果トランジスタのゲート絶
縁膜（ＳｉＯ2容量）８に強誘電体容量（強誘電体７）
を直列形態に接続した構成が提案されている。
に示すように、ＭＯＳ電界効果トランジスタのゲート絶
縁膜（ＳｉＯ2容量）８に強誘電体容量（強誘電体７）
を直列形態に接続した構成が提案されている。
【０００６】図８を参照して、ゲート電極６に電圧を印
加すると、強誘電体７が印加電圧の履歴に依存した分極
を示すことで、常誘電体８には印加電圧の履歴に依存し
た電界が現れ、ゲート電極６の電圧を零としても、この
電界が残留するため、半導体表面の可動電荷密度を変化
させることができ、不揮発性メモリを構成することがで
きる。
加すると、強誘電体７が印加電圧の履歴に依存した分極
を示すことで、常誘電体８には印加電圧の履歴に依存し
た電界が現れ、ゲート電極６の電圧を零としても、この
電界が残留するため、半導体表面の可動電荷密度を変化
させることができ、不揮発性メモリを構成することがで
きる。
【０００７】図８に示す構造では、半導体表面に接して
いるのはゲート絶縁膜であるＳｉＯ2（常誘電体８）で
あるため、従来行われているように、半導体との界面に
存在する界面準位密度を低減することが可能で、界面の
可動電荷密度を変化させ、ソース領域９とドレイン領域
11の間に流れる電流を変化させることが比較的容易であ
る。
いるのはゲート絶縁膜であるＳｉＯ2（常誘電体８）で
あるため、従来行われているように、半導体との界面に
存在する界面準位密度を低減することが可能で、界面の
可動電荷密度を変化させ、ソース領域９とドレイン領域
11の間に流れる電流を変化させることが比較的容易であ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、図８に
示す従来の構造においては、容量が大きく異なる誘電体
を直列形態に接続としたものに電圧を印加すると、印加
した電圧の大部分は容量の小さい方の誘電体に加わる。
示す従来の構造においては、容量が大きく異なる誘電体
を直列形態に接続としたものに電圧を印加すると、印加
した電圧の大部分は容量の小さい方の誘電体に加わる。
【０００９】図９に、強誘電体容量12（容量値＝Ｃf）
と常誘電体容量13（容量値＝Ｃg＜＜Ｃf）の２つの容量
を直列形態に接続した回路構成を示す。
と常誘電体容量13（容量値＝Ｃg＜＜Ｃf）の２つの容量
を直列形態に接続した回路構成を示す。
【００１０】この直列容量の両端に電圧Ｖを印加する
と、強誘電体容量12に加わる電圧Ｖfは次式（１）で与
えられる。
と、強誘電体容量12に加わる電圧Ｖfは次式（１）で与
えられる。
【００１１】Ｖf＝ＣgＶ／（Ｃf＋Ｃg） …(1)
【００１２】ここで、Ｃf＞＞Ｃgであるため、ＶfはＶf
＝ＣgＶ／Ｃfと近似できる。すなわち、上式（１）か
ら、ＶfはＶより著しく小さくなることが分かる。
＝ＣgＶ／Ｃfと近似できる。すなわち、上式（１）か
ら、ＶfはＶより著しく小さくなることが分かる。
【００１３】一般に強誘電体の比誘電率は、シリコン酸
化膜や窒化膜と比較すると著しく大きい。例えば、強誘
電体ＰＺＴでは比誘電率が600程度とされているのに対
して、シリコン酸化膜ＳｉＯ2では４、シリコン窒化膜
Ｓｉ3Ｎ4では７程度である。
化膜や窒化膜と比較すると著しく大きい。例えば、強誘
電体ＰＺＴでは比誘電率が600程度とされているのに対
して、シリコン酸化膜ＳｉＯ2では４、シリコン窒化膜
Ｓｉ3Ｎ4では７程度である。
【００１４】容量の値Ｃは、誘電体の膜厚をｄ、断面積
をＳ、真空の誘電率をε0、比誘電率をεrとすると、次
式（２）で表わされる。
をＳ、真空の誘電率をε0、比誘電率をεrとすると、次
式（２）で表わされる。
【００１５】Ｃ＝εrε0Ｓ／ｄ …(2)
【００１６】上式（２）から分かるように、もし、図８
に示すように、強誘電体７とＳｉＯ2膜８との容量を直
列接続を形成した場合、両者の容量断面積、膜厚を同一
とすると、ＳｉＯ2の容量は強誘電体容量に比べてかな
り小さくなり、メモリにデータ書き込みのためゲート電
極６に電圧を印加しても、強誘電体７に加わる電圧はゲ
ート電極６に加えた電圧に比べてかなり小さくなる。
に示すように、強誘電体７とＳｉＯ2膜８との容量を直
列接続を形成した場合、両者の容量断面積、膜厚を同一
とすると、ＳｉＯ2の容量は強誘電体容量に比べてかな
り小さくなり、メモリにデータ書き込みのためゲート電
極６に電圧を印加しても、強誘電体７に加わる電圧はゲ
ート電極６に加えた電圧に比べてかなり小さくなる。
【００１７】図８に示す構造により不揮発性メモリを形
成する場合、ゲート電極６の電圧が零の状態で、強誘電
体７に残留する分極により記憶保持をさせる。
成する場合、ゲート電極６の電圧が零の状態で、強誘電
体７に残留する分極により記憶保持をさせる。
【００１８】そして、残留分極値は時間と共に漸減する
傾向があるので、記憶保持の時間をより長くするために
は、このときの強誘電体の分極値は、できるだけ大きい
ことが望まれる。
傾向があるので、記憶保持の時間をより長くするために
は、このときの強誘電体の分極値は、できるだけ大きい
ことが望まれる。
【００１９】しかし、もしデータ書き込みの時、強誘電
体７に加わる電圧が小さくなる（すなわち強誘電体と直
列接続したＳｉＯ2容量が強誘電体容量と比較して小さ
い）と、ゲート電極６に加えた電圧が零のときの強誘電
体７の残留分極の値は小さくなり、その結果、メモリと
しての記憶保持特性が著しく悪化する。
体７に加わる電圧が小さくなる（すなわち強誘電体と直
列接続したＳｉＯ2容量が強誘電体容量と比較して小さ
い）と、ゲート電極６に加えた電圧が零のときの強誘電
体７の残留分極の値は小さくなり、その結果、メモリと
しての記憶保持特性が著しく悪化する。
【００２０】従って、本発明は、上記問題点に鑑みてな
されたものであって、電界効果トランジスタのゲート絶
縁膜に、強誘電体容量を直列接続した強誘電体メモリに
おいて、その記憶保持特性を改善するために、データ書
き込みのためコントロールゲートに加えた電圧のうち強
誘電体に加わる電圧の割合を大きくして強誘電体の残留
分極値を増大させるようにした強誘電体メモリを提供す
ることを目的とする。
されたものであって、電界効果トランジスタのゲート絶
縁膜に、強誘電体容量を直列接続した強誘電体メモリに
おいて、その記憶保持特性を改善するために、データ書
き込みのためコントロールゲートに加えた電圧のうち強
誘電体に加わる電圧の割合を大きくして強誘電体の残留
分極値を増大させるようにした強誘電体メモリを提供す
ることを目的とする。
【００２１】また、本発明は、上記目的を達成すると共
に、さらに電界効果トランジスタのゲート絶縁膜／半導
体界面特性の悪化により生じる電界効果トランジスタ特
性劣化の発生を抑止し、データ読み出し時の速度を低下
させず、且つメモリセル面積の増大を抑制するようにし
た強誘電体メモリを提供することを目的とする。
に、さらに電界効果トランジスタのゲート絶縁膜／半導
体界面特性の悪化により生じる電界効果トランジスタ特
性劣化の発生を抑止し、データ読み出し時の速度を低下
させず、且つメモリセル面積の増大を抑制するようにし
た強誘電体メモリを提供することを目的とする。
【００２２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体基板上に形成された電界効果トラ
ンジスタのゲートに電極の一方が接続された強誘電体容
量と、前記電界効果トランジスタの基板に、電極の一方
が接続された常誘電体容量と、を含み、前記常誘電体容
量の、前記電界効果トランジスタの基板に接続されてい
ない側の電極が、スイッチング素子を介して、前記電界
効果トランジスタのゲートに接続され、前記常誘電体容
量が、前記電界効果トランジスタのゲート絶縁膜容量と
並列に接続されたことを特徴とする強誘電体メモリを提
供する。
め、本発明は、半導体基板上に形成された電界効果トラ
ンジスタのゲートに電極の一方が接続された強誘電体容
量と、前記電界効果トランジスタの基板に、電極の一方
が接続された常誘電体容量と、を含み、前記常誘電体容
量の、前記電界効果トランジスタの基板に接続されてい
ない側の電極が、スイッチング素子を介して、前記電界
効果トランジスタのゲートに接続され、前記常誘電体容
量が、前記電界効果トランジスタのゲート絶縁膜容量と
並列に接続されたことを特徴とする強誘電体メモリを提
供する。
【００２３】本発明の強誘電体メモリは、電界効果トラ
ンジスタのゲートに、強誘電体容量を直列接続した強誘
電体メモリにおいて、ゲート部分の常誘電体容量（ゲー
ト絶縁膜容量、以下ゲート容量と称す）と並列にゲート
部分以外の場所に常誘電体容量（強誘電体容量でも代用
可能）を接続した構造を有する。本発明は、好ましく
は、ゲート容量に並列接続された上記常誘電体容量の電
極のうち、ゲートと接続される側の電極とゲートとの間
にはスイッチング素子を挿入し、ゲートとの接続を任意
に断続させることができる構造を有する。
ンジスタのゲートに、強誘電体容量を直列接続した強誘
電体メモリにおいて、ゲート部分の常誘電体容量（ゲー
ト絶縁膜容量、以下ゲート容量と称す）と並列にゲート
部分以外の場所に常誘電体容量（強誘電体容量でも代用
可能）を接続した構造を有する。本発明は、好ましく
は、ゲート容量に並列接続された上記常誘電体容量の電
極のうち、ゲートと接続される側の電極とゲートとの間
にはスイッチング素子を挿入し、ゲートとの接続を任意
に断続させることができる構造を有する。
【００２４】
【作用】本発明によれば、ゲート容量に並列に常誘電体
容量を接続することで、強誘電体容量に直列接続される
常誘電体容量の値が大きくなり、その結果データ書き込
み時、コントロールゲートに加えた電圧のうち、強誘電
体に加わる電圧の割合が大きくなり、その結果、強誘電
体の残留分極値を増大させ、メモリとして記憶保持特性
が改善される。
容量を接続することで、強誘電体容量に直列接続される
常誘電体容量の値が大きくなり、その結果データ書き込
み時、コントロールゲートに加えた電圧のうち、強誘電
体に加わる電圧の割合が大きくなり、その結果、強誘電
体の残留分極値を増大させ、メモリとして記憶保持特性
が改善される。
【００２５】また、ゲート容量に並列接続された常誘電
体容量を形成する常誘電体は、電界効果トランジスタの
ゲート絶縁膜としては用いられないために、電界効果ト
ランジスタのゲート絶縁膜／半導体界面特性を悪化させ
ることによる電界効果トランジスタ特性の悪化はみられ
ない。
体容量を形成する常誘電体は、電界効果トランジスタの
ゲート絶縁膜としては用いられないために、電界効果ト
ランジスタのゲート絶縁膜／半導体界面特性を悪化させ
ることによる電界効果トランジスタ特性の悪化はみられ
ない。
【００２６】ところで、記憶されたデータを読み出すと
き、コントロールゲート（制御ゲート電極）に電圧を加
える必要があるときは、コントロールゲートに接続され
る容量が大きいと、読み出し動作時間が長くなる。
き、コントロールゲート（制御ゲート電極）に電圧を加
える必要があるときは、コントロールゲートに接続され
る容量が大きいと、読み出し動作時間が長くなる。
【００２７】そこで、本発明においては、データ読み出
し時には、ゲート容量に並列接続された上記常誘電体容
量とゲートとの接続をスイッチング素子によって断つこ
とにより、読み出し動作速度の低下を防ぐことができ
る。
し時には、ゲート容量に並列接続された上記常誘電体容
量とゲートとの接続をスイッチング素子によって断つこ
とにより、読み出し動作速度の低下を防ぐことができ
る。
【００２８】ゲート容量に並列接続された常誘電体容量
はデータの読み出しが終われば、記憶保持のためには不
要となる。
はデータの読み出しが終われば、記憶保持のためには不
要となる。
【００２９】したがって、１個の常誘電体容量を複数の
メモリセル（メモリセルの電界効果トランジスタのゲー
ト電極）に、書き込み動作のときだけ順次接続していく
ことも上記したスイッチング素子によって可能となる。
メモリセル（メモリセルの電界効果トランジスタのゲー
ト電極）に、書き込み動作のときだけ順次接続していく
ことも上記したスイッチング素子によって可能となる。
【００３０】そして、１つの常誘電体容量を、複数のメ
モリセル間で共用する構成とした場合、常誘電体容量の
占有面積を小さく抑えることができる。
モリセル間で共用する構成とした場合、常誘電体容量の
占有面積を小さく抑えることができる。
【００３１】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００３２】図１は、本発明の一実施形態に係るメモリ
セルを回路図で示したものである。図１を参照して、Ｍ
ＯＳ電界効果トランジスタ17のゲート16と直列形態に強
誘電体容量15が接続され、強誘電体容量15はコントロー
ルゲート端子14に接続されている。また、ＭＯＳ電界効
果トランジスタ17のゲート16と並列形態にスイッチング
トランジスタ35を介して常誘電体容量18が接続されてい
る。
セルを回路図で示したものである。図１を参照して、Ｍ
ＯＳ電界効果トランジスタ17のゲート16と直列形態に強
誘電体容量15が接続され、強誘電体容量15はコントロー
ルゲート端子14に接続されている。また、ＭＯＳ電界効
果トランジスタ17のゲート16と並列形態にスイッチング
トランジスタ35を介して常誘電体容量18が接続されてい
る。
【００３３】常誘電体容量18の一側電極はスイッチング
トランジスタ35の一の端子に接続され、他側電極は半導
体基板21に接続されている。
トランジスタ35の一の端子に接続され、他側電極は半導
体基板21に接続されている。
【００３４】図２には、図１に回路図にて示したメモリ
セルの構造の一例の断面が、デバイスを構成する材料の
例と共に示されている。
セルの構造の一例の断面が、デバイスを構成する材料の
例と共に示されている。
【００３５】図２を参照して、ｐ型半導体基板30上に形
成されたＭＯＳ電界効果トランジスタのゲート絶縁膜で
あるＳｉＯ2膜31の上部に、白金を上下電極とするＰＺ
Ｔ薄膜22を用いた強誘電体容量を形成する。また、ｐ型
半導体基板30上に白金を上下電極とする高い比誘電率
（500程度）をもつＢＳＴ（BaSrTiO3）薄膜25を用いた
常誘電体容量を形成する。
成されたＭＯＳ電界効果トランジスタのゲート絶縁膜で
あるＳｉＯ2膜31の上部に、白金を上下電極とするＰＺ
Ｔ薄膜22を用いた強誘電体容量を形成する。また、ｐ型
半導体基板30上に白金を上下電極とする高い比誘電率
（500程度）をもつＢＳＴ（BaSrTiO3）薄膜25を用いた
常誘電体容量を形成する。
【００３６】ＢＳＴ薄膜25の上部側電極とスイッチング
トランジスタのｎ+拡散層37の一方をＷＳｉ2配線23で接
続する。
トランジスタのｎ+拡散層37の一方をＷＳｉ2配線23で接
続する。
【００３７】また、スイッチングトランジスタの拡散層
37の他方とＰＺＴ薄膜22による容量の下部側電極とをＷ
Ｓｉ2配線23で接続する。
37の他方とＰＺＴ薄膜22による容量の下部側電極とをＷ
Ｓｉ2配線23で接続する。
【００３８】ＢＳＴ薄膜25による容量の下部側電極は、
ｐ+拡散層27を介してｐ型半導体基板30に接続されてい
る。
ｐ+拡散層27を介してｐ型半導体基板30に接続されてい
る。
【００３９】ＰＺＴに加える電界変化に対するヒステリ
シス曲線の変化について本発明者らが得た実測データを
図３に示す。図３の横軸は印加電界、縦軸は分極値を示
している。
シス曲線の変化について本発明者らが得た実測データを
図３に示す。図３の横軸は印加電界、縦軸は分極値を示
している。
【００４０】図３から、強誘電体に印加される電界が大
きくなると、最大電界における分極値Ｐmax（最大分極
値）、電界が０のときの残留分極値Ｐrがともに大きく
なることが分かる。
きくなると、最大電界における分極値Ｐmax（最大分極
値）、電界が０のときの残留分極値Ｐrがともに大きく
なることが分かる。
【００４１】強誘電体と常誘電体を直列接続としたとき
の、強誘電体分極特性を解析的に計算するため、強誘電
体印加最大電界を増加させたときの最大分極値Ｐmax、
残留分極値Ｐrの変化の様子を、図４に示すように、近
似して考えることにする。
の、強誘電体分極特性を解析的に計算するため、強誘電
体印加最大電界を増加させたときの最大分極値Ｐmax、
残留分極値Ｐrの変化の様子を、図４に示すように、近
似して考えることにする。
【００４２】すなわち、最大分極値Ｐmaxは強誘電体に
加わる最大電界に正比例し、残留分極値ＰrもＰmaxと同
じ割合で増加するものとみなす。
加わる最大電界に正比例し、残留分極値ＰrもＰmaxと同
じ割合で増加するものとみなす。
【００４３】図５は、本発明者らが実測した、ＰＺＴ
（膜厚300nm）の分極値の印加電圧依存性を示す図であ
る。上記した近似法によれば、図３及び図５から、この
試料の分極特性の印加最大電圧依存性は、図６に示すよ
うなものとして近似することができる。
（膜厚300nm）の分極値の印加電圧依存性を示す図であ
る。上記した近似法によれば、図３及び図５から、この
試料の分極特性の印加最大電圧依存性は、図６に示すよ
うなものとして近似することができる。
【００４４】次に、図２に示したＰＺＴ薄膜22が、図６
に示すような特性をもつものと仮定し、データ書き込み
のためコントロールゲート領域34に電圧Ｖを印加してか
ら０としたとき、ＰＺＴ薄膜22に残留する分極値を求め
る。ただし、簡単のため、ＰＺＴ薄膜22に電圧Ｖを加え
る前のＰＺＴ薄膜22の分極値の初期値は０とする。
に示すような特性をもつものと仮定し、データ書き込み
のためコントロールゲート領域34に電圧Ｖを印加してか
ら０としたとき、ＰＺＴ薄膜22に残留する分極値を求め
る。ただし、簡単のため、ＰＺＴ薄膜22に電圧Ｖを加え
る前のＰＺＴ薄膜22の分極値の初期値は０とする。
【００４５】コントロールゲート領域34に加える電圧の
値をＶ、ＰＺＴ薄膜22に加わる電圧の値をＶf、ゲート
絶縁膜であるＳｉＯ2膜31による容量（以下「ＳｉＯ2容
量」という）とＢＳＴ薄膜25による容量（以下「ＢＳＴ
容量」という）に加わる電圧をＶpとすると、次式
（３）が成り立つ。
値をＶ、ＰＺＴ薄膜22に加わる電圧の値をＶf、ゲート
絶縁膜であるＳｉＯ2膜31による容量（以下「ＳｉＯ2容
量」という）とＢＳＴ薄膜25による容量（以下「ＢＳＴ
容量」という）に加わる電圧をＶpとすると、次式
（３）が成り立つ。
【００４６】Ｖ＝Ｖf＋Ｖp …(3)
【００４７】また、ＰＺＴ薄膜22側の電極に現れる電荷
と、ＳｉＯ2容量、ＢＳＴ容量の電極に現れる電荷の和
は等しいので、ＰＺＴ薄膜22の膜厚をｄf（cm）、ＰＺ
Ｔ薄膜22の分極値をＰ（μＣ／cm2）、真空の誘電率を
ε0（Ｆ／cm）、ゲート容量値をＣg（Ｆ／cm2）、ＢＳ
Ｔ容量値をＣp（Ｆ／cm2）とすると、図６から次式
（４）が成り立つ。ただし、ＰＺＴ薄膜22とＳｉＯ2膜3
1、ＢＳＴ薄膜25の面積は等しいとする。
と、ＳｉＯ2容量、ＢＳＴ容量の電極に現れる電荷の和
は等しいので、ＰＺＴ薄膜22の膜厚をｄf（cm）、ＰＺ
Ｔ薄膜22の分極値をＰ（μＣ／cm2）、真空の誘電率を
ε0（Ｆ／cm）、ゲート容量値をＣg（Ｆ／cm2）、ＢＳ
Ｔ容量値をＣp（Ｆ／cm2）とすると、図６から次式
（４）が成り立つ。ただし、ＰＺＴ薄膜22とＳｉＯ2膜3
1、ＢＳＴ薄膜25の面積は等しいとする。
【００４８】 (Ｃg＋Ｃp)Ｖp＝ε0Ｖf／ｄf＋Ｐ≒Ｐ＝６Ｖf …(4)
【００４９】上式（３）、（４）からＶfを計算する
と、次式（５）となる。
と、次式（５）となる。
【００５０】 Ｖf＝Ｖ／（１＋６／（Ｃg＋Ｃp））＝Ｖmax …(5)
【００５１】このＶfがＰＺＴ薄膜22に加わる最大電圧
となるのでこれをＶmaxとする。
となるのでこれをＶmaxとする。
【００５２】一方、コントロールゲート領域34に電圧Ｖ
を印加したあとに零（０）としたとき、図６から次式
（６）、（７）が成立する。
を印加したあとに零（０）としたとき、図６から次式
（６）、（７）が成立する。
【００５３】 Ｖp＋Ｖf＝０ …(6)
【００５４】 ８Ｖf＋２Ｖmax＝（Ｃg＋Ｃp）Ｖp …(7)
【００５５】上式（５）、（６）、（７）からコントロ
ールゲート領域34に加える電圧を０としたときのＰＺＴ
薄膜22に加わる電圧Ｖfは次式（８）で与えられる。
ールゲート領域34に加える電圧を０としたときのＰＺＴ
薄膜22に加わる電圧Ｖfは次式（８）で与えられる。
【００５６】 Ｖf＝−２Ｖmax／（８＋Ｃg＋Ｃp） …(8)
【００５７】このときの強誘電体７の電極値、すなわち
求めるべきコントロールゲート領域34に加える電圧が零
（０）のときの強誘電体７の残留分極値Ｐrは、図６か
ら次式（９）のように計算される。
求めるべきコントロールゲート領域34に加える電圧が零
（０）のときの強誘電体７の残留分極値Ｐrは、図６か
ら次式（９）のように計算される。
【００５８】 Pr＝2V／(1＋8／(Cg＋Cp))／(1＋6／(Cg＋Cp)) …(9)
【００５９】上式（９）から、（Ｃg＋Ｃp）が小さいと
残留分極値Ｐrが小さくなることが分かる。
残留分極値Ｐrが小さくなることが分かる。
【００６０】図８に示した従来の構造では、ゲート容量
Ｃgに並列に容量Ｃpが存在しないので、残留分極値Ｐr
は小さく、メモリとして記憶保持特性が悪い。
Ｃgに並列に容量Ｃpが存在しないので、残留分極値Ｐr
は小さく、メモリとして記憶保持特性が悪い。
【００６１】これに対して、本実施形態のように、ゲー
ト容量Ｃgと並列に常誘電体ＢＳＴ容量Ｃpを接続する
と、（Ｃp＋Ｃg）を大きくすることができ、上式（５）
によって強誘電体に加わる最大電圧が大きくなり、上式
（９）にしたがって残留分極値Ｐrの値が大きくなり、
このため記憶保持特性が改善される。
ト容量Ｃgと並列に常誘電体ＢＳＴ容量Ｃpを接続する
と、（Ｃp＋Ｃg）を大きくすることができ、上式（５）
によって強誘電体に加わる最大電圧が大きくなり、上式
（９）にしたがって残留分極値Ｐrの値が大きくなり、
このため記憶保持特性が改善される。
【００６２】また、図１に示す本実施形態では、スイッ
チングトランジスタ35が接続されており、メモリセルに
データを書き込んだ後は、スイッチングトランジスタ35
をオフとしても書き込まれたデータは保持される。
チングトランジスタ35が接続されており、メモリセルに
データを書き込んだ後は、スイッチングトランジスタ35
をオフとしても書き込まれたデータは保持される。
【００６３】スイッチングトランジスタ35をオフ状態と
している間、常誘電体容量18は別のセルにデータを書き
込むときに利用することができる。そこで、１つの常誘
電体容量18を複数のメモリセルで共用することにより、
常誘電体容量18の占める面積は小さく抑えることが可能
となり、大規模メモリの製造に有利となる。
している間、常誘電体容量18は別のセルにデータを書き
込むときに利用することができる。そこで、１つの常誘
電体容量18を複数のメモリセルで共用することにより、
常誘電体容量18の占める面積は小さく抑えることが可能
となり、大規模メモリの製造に有利となる。
【００６４】また、コントロールゲート14に電圧を印加
してメモリセルからのデータ読み出しを行う場合には、
スイッチングトランジスタ35をオフとすることで、コン
トロールゲートに接続される容量が小さくなるので、読
み出し動作速度を向上させることができる。
してメモリセルからのデータ読み出しを行う場合には、
スイッチングトランジスタ35をオフとすることで、コン
トロールゲートに接続される容量が小さくなるので、読
み出し動作速度を向上させることができる。
【００６５】ここで、ゲート容量として膜厚20nmのＳｉ
Ｏ2容量を考え、図８に示した従来の構造のように、Ｂ
ＳＴ容量が存在しない場合（すなわちＣp＝０）と、本
発明の上記実施の形態のようにＢＳＴ容量が存在する場
合に、コントロールゲート領域34に電圧を加えたとき、
ＰＺＴ薄膜22に加わる最大電圧を上式（５）によって計
算して本発明の実施形態の作用効果を以下に説明する。
Ｏ2容量を考え、図８に示した従来の構造のように、Ｂ
ＳＴ容量が存在しない場合（すなわちＣp＝０）と、本
発明の上記実施の形態のようにＢＳＴ容量が存在する場
合に、コントロールゲート領域34に電圧を加えたとき、
ＰＺＴ薄膜22に加わる最大電圧を上式（５）によって計
算して本発明の実施形態の作用効果を以下に説明する。
【００６６】ＳｉＯ2の比誘電率を４、真空の誘電率を
ε0とすると単位面積あたりのＳｉＯ2容量Ｃgは次式
（１０）から約0.2μＦ／cm2である。
ε0とすると単位面積あたりのＳｉＯ2容量Ｃgは次式
（１０）から約0.2μＦ／cm2である。
【００６７】 Ｃg＝４ε0／20ｅ-７≒0.2μＦ／cm2 …(10)
【００６８】Ｃpが存在しない場合（すなわちＣp＝０の
とき）、データ書き込みのためコントロールゲート領域
34に５Ｖの電圧を加えたとき、ＰＺＴ薄膜22に加わる電
圧Ｖmaxを上式（５）で計算すると、Ｖmax＝0.16Ｖとな
り、加えた電圧のうちのわずかしかＰＺＴ薄膜22に加わ
らないことが分かる。
とき）、データ書き込みのためコントロールゲート領域
34に５Ｖの電圧を加えたとき、ＰＺＴ薄膜22に加わる電
圧Ｖmaxを上式（５）で計算すると、Ｖmax＝0.16Ｖとな
り、加えた電圧のうちのわずかしかＰＺＴ薄膜22に加わ
らないことが分かる。
【００６９】一方、図２の強誘電体ＰＺＴ薄膜22の面積
と同一面積の常誘電体ＢＳＴ薄膜25が存在した場合、デ
ータ書き込みのため、コントロールゲート領域34に５Ｖ
を加えたとき強誘電体ＰＺＴ薄膜22に加わる電圧を上式
（５）に従って計算する。ただしＳｉＯ2膜31の面積も
ＰＺＴ薄膜22の面積と同一とする。
と同一面積の常誘電体ＢＳＴ薄膜25が存在した場合、デ
ータ書き込みのため、コントロールゲート領域34に５Ｖ
を加えたとき強誘電体ＰＺＴ薄膜22に加わる電圧を上式
（５）に従って計算する。ただしＳｉＯ2膜31の面積も
ＰＺＴ薄膜22の面積と同一とする。
【００７０】ＳｉＯ2容量は、上式（１０）に示したよ
うに、0.2μＦ／cm2（＝Ｃg）である。ＢＳＴ容量は、
ＢＳＴの比誘電率を500、膜厚を図５の特性をもつと仮
定したＰＺＴ薄膜22の膜厚と同一とすると、1.5μＦ／c
m2（＝Ｃp）と計算できる。
うに、0.2μＦ／cm2（＝Ｃg）である。ＢＳＴ容量は、
ＢＳＴの比誘電率を500、膜厚を図５の特性をもつと仮
定したＰＺＴ薄膜22の膜厚と同一とすると、1.5μＦ／c
m2（＝Ｃp）と計算できる。
【００７１】上式（５）式にしたがってゲートに加えた
５Ｖの電圧のうち、強誘電体ＰＺＴ薄膜22による容量
（以下「ＰＺＴ容量」という）に加わる最大電圧を計算
すると、1.1Ｖとなる。
５Ｖの電圧のうち、強誘電体ＰＺＴ薄膜22による容量
（以下「ＰＺＴ容量」という）に加わる最大電圧を計算
すると、1.1Ｖとなる。
【００７２】一方、ＢＳＴ容量が存在しない場合には、
強誘電率ＰＺＴ容量に加わる最大電圧は0.16Ｖであった
ので、本実施形態により、強誘電体に加わる最大電圧の
値は大幅に改善されたといえる。
強誘電率ＰＺＴ容量に加わる最大電圧は0.16Ｖであった
ので、本実施形態により、強誘電体に加わる最大電圧の
値は大幅に改善されたといえる。
【００７３】もし、ゲート容量Ｃgと並列に常誘電体容
量Ｃpを接続せずに、強誘電体に直列接続される容量を
大きくしてデータ書き込みの時に強誘電体に加わる電圧
を大きくするには、ゲート容量Ｃgを大きくしなければ
ならない。このゲート容量を大きくするためには以下の
方法が考えられる。
量Ｃpを接続せずに、強誘電体に直列接続される容量を
大きくしてデータ書き込みの時に強誘電体に加わる電圧
を大きくするには、ゲート容量Ｃgを大きくしなければ
ならない。このゲート容量を大きくするためには以下の
方法が考えられる。
【００７４】(1)強誘電体容量の面積をＳｉＯ2容量の面
積に対してかなり小さくする。
積に対してかなり小さくする。
【００７５】(2)ＳｉＯ2膜厚を強誘電体膜厚に対してか
なり小さくする。
なり小さくする。
【００７６】(3)ＳｉＯ2をより誘電率の大きい常誘電体
材料で置き換える。
材料で置き換える。
【００７７】上記(1)の方法では、強誘電体容量の微細
化に関して加工技術等の点で限界がある。また、ＳｉＯ
2の面積を大きくすると大規模メモリを製造することが
困難となる。
化に関して加工技術等の点で限界がある。また、ＳｉＯ
2の面積を大きくすると大規模メモリを製造することが
困難となる。
【００７８】また、(2)の方法では、ＳｉＯ2の薄膜化に
よりＳｉＯ2膜の均質性、電界印加に対する信頼性の点
で問題がある。
よりＳｉＯ2膜の均質性、電界印加に対する信頼性の点
で問題がある。
【００７９】(3)の方法では、すでに説明したように、
シリコン酸化膜、窒化膜以外の絶縁膜を用いて、電界効
果トランジスタ動作をさせるために十分な常誘電体／半
導体界面特性を実現するのは、従来から困難であった。
シリコン酸化膜、窒化膜以外の絶縁膜を用いて、電界効
果トランジスタ動作をさせるために十分な常誘電体／半
導体界面特性を実現するのは、従来から困難であった。
【００８０】これに対して、本発明の実施形態のよう
に、高い比誘電率（500程度）をもつＢＳＴを用いた容
量では、小さい面積で大きな容量値が得られる。この容
量を図６に示した本実施形態のようにＭＯＳ電界効果ト
ランジスタのゲート絶縁膜と並列に接続すると、強誘電
体ＰＺＴ容量と直列接続される常誘電体容量（ゲート絶
縁膜ＳｉＯ2容量＋常誘電体ＢＳＴ容量）の値を大きく
することが容易にできる。
に、高い比誘電率（500程度）をもつＢＳＴを用いた容
量では、小さい面積で大きな容量値が得られる。この容
量を図６に示した本実施形態のようにＭＯＳ電界効果ト
ランジスタのゲート絶縁膜と並列に接続すると、強誘電
体ＰＺＴ容量と直列接続される常誘電体容量（ゲート絶
縁膜ＳｉＯ2容量＋常誘電体ＢＳＴ容量）の値を大きく
することが容易にできる。
【００８１】強誘電体と常誘電体の直列接続によって形
成した強誘電体メモリでは、常誘電体容量の値を大きく
すると、上式（９）で示したように、直列容量に加える
電圧を零（０）とした場合の強誘電体の残留分極の値を
大きくすることができ、メモリとしての記憶保持特性を
改善することができる。
成した強誘電体メモリでは、常誘電体容量の値を大きく
すると、上式（９）で示したように、直列容量に加える
電圧を零（０）とした場合の強誘電体の残留分極の値を
大きくすることができ、メモリとしての記憶保持特性を
改善することができる。
【００８２】また、ゲート絶縁膜であるＳｉＯ2膜31に
並列接続されるＢＳＴ薄膜25はゲート絶縁膜とはなって
いないため、ソース領域29とドレイン領域33間に電流を
流す上で重要となる、ゲート絶縁膜／半導体界面特性を
悪化させてトランジスタ動作を不可能とすることはな
い。
並列接続されるＢＳＴ薄膜25はゲート絶縁膜とはなって
いないため、ソース領域29とドレイン領域33間に電流を
流す上で重要となる、ゲート絶縁膜／半導体界面特性を
悪化させてトランジスタ動作を不可能とすることはな
い。
【００８３】
【発明の効果】以上説明したように、本発明によれば、
ゲート容量に並列に常誘電体容量を接続する構成とした
ことにより、強誘電体容量に直列形態に接続される常誘
電体容量の値が大きくなり、その結果データ書き込み時
に、コントロールゲートに加えた電圧のうち強誘電体に
加わる電圧の割合が大きくなり、強誘電体の残留分極値
を増大させることが可能とされ、このためメモリとして
記憶保持特性を改善するという効果を有する。
ゲート容量に並列に常誘電体容量を接続する構成とした
ことにより、強誘電体容量に直列形態に接続される常誘
電体容量の値が大きくなり、その結果データ書き込み時
に、コントロールゲートに加えた電圧のうち強誘電体に
加わる電圧の割合が大きくなり、強誘電体の残留分極値
を増大させることが可能とされ、このためメモリとして
記憶保持特性を改善するという効果を有する。
【００８４】また、本発明によれば、ゲート容量に並列
接続された常誘電体容量を形成する常誘電体は、電界効
果トランジスタのゲート絶縁膜としては用いられないた
めに、電界効果トランジスタのゲート絶縁膜／半導体界
面特性を悪化させることによる電界効果トランジスタ特
性の悪化はみられない。
接続された常誘電体容量を形成する常誘電体は、電界効
果トランジスタのゲート絶縁膜としては用いられないた
めに、電界効果トランジスタのゲート絶縁膜／半導体界
面特性を悪化させることによる電界効果トランジスタ特
性の悪化はみられない。
【００８５】さらに、本発明によれば、データ読み出し
時には、ゲート容量に並列接続された常誘電体容量とゲ
ートとをスイッチング素子によって非導通とすることに
より、読み出し動作速度の低下を防ぐことができる。
時には、ゲート容量に並列接続された常誘電体容量とゲ
ートとをスイッチング素子によって非導通とすることに
より、読み出し動作速度の低下を防ぐことができる。
【００８６】ゲート容量に並列接続された常誘電体容量
はデータの読み出しが終われば、記憶保持のためには不
要であるため、１個の常誘電体容量を複数のメモリセル
（メモリセルの電界効果トランジスタのゲート電極）で
共用し、書き込み動作の時だけ、順次接続していく構成
とすることにより、チップ面積の増大を抑止することが
できるという利点を有する。
はデータの読み出しが終われば、記憶保持のためには不
要であるため、１個の常誘電体容量を複数のメモリセル
（メモリセルの電界効果トランジスタのゲート電極）で
共用し、書き込み動作の時だけ、順次接続していく構成
とすることにより、チップ面積の増大を抑止することが
できるという利点を有する。
【図１】本発明の一実施形態の構成を説明する図であ
る。
る。
【図２】本発明の一実施形態の断面構成の一例を示す図
である。
である。
【図３】本発明の一実施形態を説明するための実測デー
タ図である。
タ図である。
【図４】本発明の一実施形態を説明するための図ある。
【図５】本発明の一実施形態を説明するための実測デー
タ図である。
タ図である。
【図６】本発明の実施形態を説明するための図である。
【図７】従来の強誘電体メモリを説明するための図であ
る。
る。
【図８】従来の別の強誘電体メモリを説明するための図
である。
である。
【図９】従来技術の問題点を説明するための回路図であ
る。
る。
１ ゲート電極 ２ 強誘電体 ３ ソース領域 ４ ドレイン領域 ５ 半導体基板 ６ ゲート電極 ７ 強誘電体 ８ 常誘電体 ９ ソース領域 10 半導体基板 11 ドレイン領域 12 強誘電体容量 13 常誘電体容量 14 コントロールゲート 15 強誘電体容量 16 ゲート 17 電界効果トランジスタ 18 常誘電体容量 19 ソース 20 ドレイン 21 半導体基板 22 ＰＺＴ薄膜 23 ＷＳｉ2配線 24、26 白金電極 25 ＢＳＴ薄膜 27 ｐ+拡散層 28 フィールド酸化膜 29 ソース領域 30 ｐ型半導体基板 31 ＳｉＯ2膜 32 容量カバー絶縁膜 33 ドレイン領域 34 コントロールゲート領域 35 スイッチングトランジスタ 36 スイッチングトランジスタゲート電極 37 スイッチングトランジスタ拡散層 38 スイッチングトランジスタゲート絶縁膜
Claims (3)
- 【請求項１】半導体基板上に形成された電界効果トラン
ジスタのゲートに電極の一方が接続された強誘電体容量
と、 前記電界効果トランジスタの基板に、電極の一方が接続
された常誘電体容量と、 を含み、 前記常誘電体容量の、前記電界効果トランジスタの基板
に接続されていない側の電極が、スイッチング素子を介
して、前記電界効果トランジスタのゲートに接続され、 前記常誘電体容量が、前記電界効果トランジスタのゲー
ト絶縁膜容量と並列に接続されたことを特徴とする強誘
電体メモリ。 - 【請求項２】データの書き込み後に、前記スイッチング
素子をオフ状態とすることを特徴とする請求項１記載の
強誘電体メモリ。 - 【請求項３】前記常誘電体容量を複数のメモリセルで共
用するように構成されたことを特徴とする請求項２記載
の強誘電体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317262A JP2800745B2 (ja) | 1995-11-10 | 1995-11-10 | 強誘電体メモリ |
| US08/745,848 US5689456A (en) | 1995-11-10 | 1996-11-12 | Semiconductor non-volatile ferroelectric memory transistor accompanied with capacitor for increasing potential difference applied to ferroelectric layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317262A JP2800745B2 (ja) | 1995-11-10 | 1995-11-10 | 強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09139472A JPH09139472A (ja) | 1997-05-27 |
| JP2800745B2 true JP2800745B2 (ja) | 1998-09-21 |
Family
ID=18086285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7317262A Expired - Fee Related JP2800745B2 (ja) | 1995-11-10 | 1995-11-10 | 強誘電体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5689456A (ja) |
| JP (1) | JP2800745B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100252854B1 (ko) * | 1997-12-26 | 2000-04-15 | 김영환 | 반도체 메모리 장치 및 그 제조방법 |
| TW360977B (en) * | 1998-03-13 | 1999-06-11 | Winbond Electronics Corp | DRAM and circuit structure thereof |
| US6198652B1 (en) * | 1998-04-13 | 2001-03-06 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor integrated memory device |
| DE19851866C1 (de) * | 1998-11-10 | 2000-03-23 | Siemens Ag | Speicherzellenanordnung |
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| JP2001043694A (ja) * | 1999-07-30 | 2001-02-16 | Oki Electric Ind Co Ltd | 半導体記憶素子 |
| US6141238A (en) * | 1999-08-30 | 2000-10-31 | Micron Technology, Inc. | Dynamic random access memory (DRAM) cells with repressed ferroelectric memory methods of reading same, and apparatuses including same |
| US6337805B1 (en) * | 1999-08-30 | 2002-01-08 | Micron Technology, Inc. | Discrete devices including EAPROM transistor and NVRAM memory cell with edge defined ferroelectric capacitance, methods for operating same, and apparatuses including same |
| JP2001118389A (ja) * | 1999-10-21 | 2001-04-27 | Oki Electric Ind Co Ltd | 強誘電体メモリ |
| US6449184B2 (en) * | 2000-06-19 | 2002-09-10 | Matsushita Electric Industrial Co., Ltd. | Method for driving semiconductor memory |
| US6421268B2 (en) * | 2000-07-13 | 2002-07-16 | Matsushita Electric Industrial Co., Ltd. | Method for driving semiconductor memory |
| DE10131625B4 (de) * | 2001-06-29 | 2006-06-14 | Infineon Technologies Ag | Verfahren zum Herstellen eines FeRAM-Speichers |
| US6510073B1 (en) * | 2002-01-31 | 2003-01-21 | Sharp Laboratories Of America, Inc. | Two transistor ferroelectric non-volatile memory |
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