JP2882372B2 - ATM switching system - Google Patents
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Description
【0001】[0001]
【発明の属する技術分野】本発明は、広帯域ISDNに
使用されるATMスイッチングシステムに係わり、特
に、PVCモードで行われるバーストデータの通信サー
ビスに好適なATMスイッチングシステムに関する。[0001] 1. Field of the Invention [0002] The present invention relates to an ATM switching system used for a broadband ISDN, and more particularly to an ATM switching system suitable for a burst data communication service performed in a PVC mode.
【0002】[0002]
【従来の技術】広帯域ISDNにおける通信サービスの
モードとして、SVC(Switchedvirtual connection)
モードとPVC(Permanent virtual connection)モー
ドとがある。2. Description of the Related Art As a communication service mode in a broadband ISDN, a switched virtual connection (SVC) is used.
Mode and a PVC (Permanent virtual connection) mode.
【0003】SVCモードは、呼設定(呼接続)時にA
TMスイッチングシステム内で当該呼へVPI/VCI
(Virtual path identifier / Virtual channel identif
ier)を付与し、ルーティング経路の確立と同時に当該
呼のための帯域を確保するようにしている。このため、
SVCモードでは、ATMスイッチの各出力回線毎の流
入セル量が所定の帯域内に収まっており、各出力回線対
応に設ける出力セルバッファの記憶容量は比較的小容量
で済むが、同一宛先への呼が集中するような場合、セル
を蓄積して交換するバッファの記憶容量がオーバーし
て、一部のセルを廃棄しなければならない状態が起こり
うる。[0003] In the SVC mode, when a call is set (call connection), A
VPI / VCI to the call in the TM switching system
(Virtual path identifier / Virtual channel identif
ier) to secure a band for the call at the same time as the establishment of the routing path. For this reason,
In the SVC mode, the amount of incoming cells for each output line of the ATM switch falls within a predetermined band, and the storage capacity of the output cell buffer provided for each output line can be relatively small, but the output to the same destination is not required. When calls are concentrated, there may be a case where the storage capacity of a buffer for storing and exchanging cells is exceeded and some cells must be discarded.
【0004】これに対して、PVCモードは、特定の通
信端末間に予め固定的にVPI/VCIを割り当ててお
き、端末装置が随時に専用回線的に通信できるようにし
たものである。PVCモードの通信については、ATM
スイッチングシステム内では、上記SVCモードで行っ
ていたVPI/VCI対応の帯域確保を省略しているた
め、同一出力回線に向かうPVCモードの複数のバース
トデータが同時にATスイッチに入力された場合、上記
出力回線と対をなすバッファメモリ中に出力回線の帯域
を越えた過剰のATMセルが流入し、バッファ容量以上
となった過剰セルは廃棄せざるを得ない状態に陥る。[0004] On the other hand, in the PVC mode, VPI / VCI is fixedly assigned in advance between specific communication terminals, so that the terminal device can communicate with a dedicated line at any time. ATM for communication in PVC mode
In the switching system, since the band securing for VPI / VCI performed in the SVC mode is omitted, when a plurality of burst data in the PVC mode destined for the same output line are simultaneously input to the AT switch, the above output is output. Excessive ATM cells exceeding the bandwidth of the output line flow into the buffer memory paired with the line, and the excess cells exceeding the buffer capacity must be discarded.
【0005】このようなセル廃棄を回避するためには、
例えば、同一出力方路の複数のバーストデータ発生に対
処できる十分なバッファ容量を予め用意しておく方式、
あるいは、PVCモード端末からのバーストデータの送
信に先だって、その都度、データ経路上の各システムで
必要な帯域を確保する方式が考えられる。In order to avoid such cell discard,
For example, a method in which a buffer capacity sufficient to cope with the occurrence of a plurality of burst data on the same output route is prepared in advance,
Alternatively, prior to the transmission of burst data from the PVC mode terminal, a method is conceivable in which a band required for each system on the data path is secured each time.
【0006】[0006]
【発明が解決しようとする課題】然るに、端末装置のR
AMやハードディスクから出力されるバーストデータ
は、1Mbit〜1Gbitの量にも及ぶ場合があるた
め、ATMスイッチ内で複数のバーストデータに対処で
きるようなバッファ容量を予め用意する方式では、バッ
ファメモリの容量が膨大なものとなってしまい、メモリ
の利用効率の点からみても実用的でない。However, the terminal device R
Since the burst data output from the AM or the hard disk may reach an amount of 1 Mbit to 1 Gbit, a method of preparing a buffer capacity capable of coping with a plurality of burst data in the ATM switch in advance is not enough. Is enormous, which is not practical in terms of memory utilization efficiency.
【0007】また、PVCモードのバーストデータ送信
の都度、帯域を確保する方式では、帯域確保のための所
要時間が無視できず、端末装置における通信の効率を低
下させるという問題がある。例えば、呼制御や帯域制御
等の制御情報をプロセッサに集め、該プロセッサからの
指令で各種の制御を行うようにしたATMスイッチング
システムを採用して、例えば、10Mbit程度のデー
タを150Mb/s転送により100ms以下で転送で
きる広帯域ISDNを構成した場合、上述した帯域確保
のための所要時間がデータ転送の所要時間を越え、帯域
確保のためのオーバーヘッド時間がバーストデータ通信
のボトルネックとなる場合がある。上記オーバーヘッド
時間はプロセッサの処理能力を上げることによって或る
程度短縮できるが、このようなプロセッサ能力による改
善には限界がある。[0007] Further, in the method of securing a band every time burst data is transmitted in the PVC mode, the time required for securing the band cannot be ignored, and there is a problem that the efficiency of communication in the terminal device is reduced. For example, an ATM switching system in which control information such as call control and band control is collected in a processor and various kinds of control are performed by commands from the processor is employed. For example, data of about 10 Mbit is transferred by 150 Mb / s transfer When a wideband ISDN capable of transferring data in 100 ms or less is configured, the time required for securing the band may exceed the time required for data transfer, and the overhead time for securing the band may be a bottleneck in burst data communication. The overhead time can be reduced to some extent by increasing the processing power of the processor, but there is a limit to the improvement due to such processor power.
【0008】本発明の目的は、バーストデータの通信に
適した改良されたATMスイッチングシステムおよびA
TMセル制御方式を提供することにある。It is an object of the present invention to provide an improved ATM switching system suitable for communicating burst data and an ATM switching system.
It is to provide a TM cell control method.
【0009】本発明の他の目的は、各出力回線当りのバ
ッファメモリ容量が比較的小容量で済み、PVCモード
のバーストデータを効率良く通信できるようにしたAT
MスイッチングシステムおよびATMセル制御方式を提
供することにある。Another object of the present invention is to provide an AT which can use a relatively small buffer memory capacity for each output line and efficiently communicate burst data in PVC mode.
An M switching system and an ATM cell control method are provided.
【0010】より詳細には、本発明は、バーストデータ
の送受信に好適なATMセル転送方式を用いるATMス
イッチングシステムにおいて、輻輳を回避してバースト
データを効率よく通信できるようなATMスイッチング
システムおよびATMセル制御方式を提供することにあ
る。また、バーストデータを構成するセルの一部が廃棄
されることを防止して、ATMスイッチングシステム内
に無効セルが蓄積されたりしないバッファメモリ使用効
率に優れたATMスイッチングシステムおよびATMセ
ル制御方式を提供することにある。そして、セル廃棄に
ともなうバーストデータ送信元へのセル再送要求を減ら
した輻輳制御が容易となるATMスイッチングシステム
およびATMセル制御方式を提供することにある。More specifically, the present invention relates to an ATM switching system using an ATM cell transfer method suitable for transmitting and receiving burst data, and an ATM switching system and an ATM cell capable of efficiently transmitting burst data while avoiding congestion. It is to provide a control method. Further, the present invention provides an ATM switching system and an ATM cell control system which prevent a part of cells constituting burst data from being discarded and which do not accumulate invalid cells in the ATM switching system and which is excellent in buffer memory use efficiency. Is to do. It is another object of the present invention to provide an ATM switching system and an ATM cell control method that facilitate congestion control by reducing cell retransmission requests to a burst data transmission source due to cell discard.
【0011】[0011]
【課題を解決するための手段】上記目的を達成するた
め、本発明のATMスイッチングシステムおよびATM
セル制御方式では、同一出力回線に向かう複数のバース
トデータが時間的に重なってスイッチングシステムに流
入してきた場合に、それぞれのバーストデータの先頭セ
ル到着時に特定された1つまたは複数のバーストデータ
に属するセルのみを通過させ、他のバーストデータに属
したセルは廃棄処理するように制御したことを特徴とす
る。In order to achieve the above object, an ATM switching system and an ATM switching system according to the present invention are provided.
In the cell control method, when a plurality of burst data directed to the same output line overlap with each other and flow into the switching system, they belong to one or a plurality of burst data specified when the first cell of each burst data arrives. It is characterized in that only cells are passed and cells belonging to other burst data are discarded.
【0012】ここで、セルの通過/廃棄の選択は、例え
ば、出力回線の帯域に余裕がある時に先頭セルが到着し
たバーストデータに関しては、それに属したセルを全て
通過させ、帯域に余裕がない時に先頭セルが到着したバ
ーストデータに関しては、それ属したセルを全て廃棄対
象とする。Here, the selection of the passage / discard of the cell is performed, for example, with respect to the burst data in which the head cell arrives when there is a margin in the band of the output line, all the cells belonging to the burst cell are passed, and there is no margin in the band. With respect to the burst data at which the first cell arrives at that time, all the cells belonging to the burst data are discarded.
【0013】更に詳述すると、例えば、出力回線対応に
出力帯域の利用状況、あるいは他のバーストデータによ
る使用の有無を示す状態情報を記憶しておき、各バース
トデータの先頭セルが到着した時点で上記状態情報に基
づいて、もし、当該バーストデータについて伝送を許容
できる状態にあれば、上記先頭セルのヘッダ情報の1部
を通過許容バーストの識別情報として登録すると共に、
上記先頭セルをバッファメモリに一時的に蓄積してお
く。先頭セルの到着時点で、出力回線の帯域が当該バー
ストデータの伝送を許容できない状態にあれば、上記先
頭セルは廃棄してしまう。バーストの先頭以外のセルが
到着した時は、該セルのヘッダが上記登録されたバース
ト識別情報を含むか否かによって、通過セルとするか廃
棄セルとするかの判定を行う。通過許容バーストの識別
情報は、当該バーストの最終セルの処理時点で登録を抹
消する。More specifically, for example, status information indicating the use status of the output band or the use of other burst data is stored in correspondence with the output line, and when the head cell of each burst data arrives, Based on the state information, if the burst data is in a state where transmission is permitted, a part of the header information of the head cell is registered as identification information of a burst permitted to pass, and
The head cell is temporarily stored in the buffer memory. At the time of arrival of the head cell, if the band of the output line is in a state in which transmission of the burst data is not allowed, the head cell is discarded. When a cell other than the head of the burst arrives, it is determined whether the cell is a passing cell or a discarded cell depending on whether or not the header of the cell includes the registered burst identification information. The registration of the identification information of the pass-permissible burst is deleted when the last cell of the burst is processed.
【0014】上記通過許容バーストの識別情報として
は、バーストデータ先頭セルのヘッダ部に含まれるセル
のPVC識別情報、例えば、VCI(Virtual channel i
dentifier)、VPI(Virtual path identifier)、VP
IとVCIを結合した値、VPIの一部、VCIの一
部、またはVPIとVCIを結合した値の一部を利用で
きる。[0014] The identification information of the pass-permitted burst includes PVC identification information of a cell included in the header portion of the head cell of the burst data, for example, VCI (Virtual channel i).
dentifier), VPI (Virtual path identifier), VP
A value obtained by combining I and VCI, a part of VPI, a part of VCI, or a part of a value obtained by combining VPI and VCI can be used.
【0015】本発明によれば、同一方路に向かう複数の
バーストデータが時間的に重なって到着した場合でも、
バーストデータの先頭セル到着時点で当該バーストデー
タの通過許容の可否を決定し、通過を拒否したバースト
データについてはその後に到着するセルの全てを廃棄処
理し、通過を許容したバーストデータについてはその後
の到着セルの全てを通過できるようにしているため、輻
輳によるセル廃棄が全てのバーストに波及することを回
避でき、セル廃棄に起因して再送されるべきバーストデ
ータの数を低減できる。According to the present invention, even when a plurality of burst data destined for the same route arrive at a time overlap,
At the time of arrival of the first cell of the burst data, it is determined whether or not the burst data is allowed to pass, and for the burst data that has refused passage, all cells arriving after that are discarded. Since all the arriving cells can be passed, it is possible to prevent cell discard due to congestion from spreading to all bursts, and reduce the number of burst data to be retransmitted due to cell discard.
【0016】また、本発明によれば、通過を拒否したバ
ーストデータについてはその後に到着するセルの全てを
廃棄処理するようにしているため、各出力回線対応に出
力セルを一時的に蓄積するのに必要なバッファメモリの
容量を小さくできる。Further, according to the present invention, since all the cells arriving afterward are discarded for the burst data rejected, the output cells are temporarily stored for each output line. Buffer memory capacity required for the operation can be reduced.
【0017】[0017]
【発明の実施の形態】図1は、本発明を適用するATM
スイッチングシステムまたはATM交換機の全体構成の
1例を示す。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an ATM to which the present invention is applied.
1 shows an example of the overall configuration of a switching system or an ATM switch.
【0018】図において、L1−i(i=1〜N)は入
力ライン、L6−i(i=1〜N)は出力ラインであ
り、これらのラインは光信号または電気信号の形で固定
長パケット(ATMセル)を転送する。ラインL1−i
とL1−iとが対をなして、例えば、端末装置に接続さ
れる加入者回路(あるいは他のスイッチングシステムに
接続される中継回路)を構成している。1はスイッチ、
2−i(i=1〜N)は各加入者回路毎に設けられた回
線処理回路、3はラインL3とL4を介してスイッチ1
に接続され、制御バスL0を介して各回線処理部とスイ
ッチ1に接続された制御回路である。In the figure, L1-i (i = 1 to N) is an input line, L6-i (i = 1 to N) is an output line, and these lines are fixed length in the form of an optical signal or an electric signal. Transfers a packet (ATM cell). Line L1-i
And L1-i form a pair, for example, forming a subscriber circuit connected to a terminal device (or a relay circuit connected to another switching system). 1 is a switch,
2-i (i = 1 to N) is a line processing circuit provided for each subscriber circuit, and 3 is a switch 1 via lines L3 and L4.
And a control circuit connected to each line processing unit and the switch 1 via the control bus L0.
【0019】入力ラインL1−1〜L1−Nから入力さ
れたセルは、それぞれ回線処理回路2−1〜2−Nにお
いて、システム構成に応じた光/電気変換、伝送フレー
ム終端、セル同期等の処理と、ヘッダ変換およびスイッ
チ1が必要とするルーティング情報の付加が行われる。The cells input from the input lines L1-1 to L1-N are processed by line processing circuits 2-1 to 2-N for optical / electrical conversion, transmission frame termination, cell synchronization, etc. according to the system configuration. Processing, header conversion and addition of routing information required by the switch 1 are performed.
【0020】回線処理回路2−iからラインL2−iを
介してスイッチ1に入力されたセルは、ヘッダに付加さ
れたルーティング情報に従って、ラインL5−1〜L5
−NおよびL4の何れかに振り分けられる。ラインL5
−1〜L5−Nに出力されたセルは、回線処理回路2−
1〜2−Nでセル同期、伝送フレーム終端、電気/光変
換等の処理を受けた後、それぞれ出力ラインL6−1〜
L6−Nへ出力される。The cells input from the line processing circuit 2-i to the switch 1 via the line L2-i are transferred to the lines L5-1 to L5 according to the routing information added to the header.
-N and L4. Line L5
-1 to L5-N are output to the line processing circuit 2-
After processing such as cell synchronization, transmission frame termination, and electrical / optical conversion at 1-2-N, the output lines L6-1 through L6-1, respectively.
Output to L6-N.
【0021】スイッチ1は、呼処理制御用あるいは網管
理用のセル(以下、制御用セルと言う)をラインL4に
振り分け、制御回路3に転送する。制御回路3は、制御
バスL0を介してスイッチ1および回線処理回路2−1
〜2−Nを制御すると共に、上記制御バスL0を介して
これらの要素の情報を収集する。上記制御回路3は、加
入者回路に接続された端末装置、あるいは他のATMス
イッチングシステムに伝送すべき制御情報を含むセル生
成し、ラインL3に出力する。このセルは、スイッチ1
によってラインL5−1〜L5−Nの何れかに振り分け
られ、回線処理回路を通って、宛先の端末装置または他
のATMスイッチングシステムに転送される。The switch 1 distributes a cell for call processing control or network management (hereinafter referred to as a control cell) to a line L4 and transfers it to the control circuit 3. The control circuit 3 controls the switch 1 and the line processing circuit 2-1 via the control bus L0.
... 2-N and collects information on these elements via the control bus L0. The control circuit 3 generates a cell including control information to be transmitted to a terminal device connected to the subscriber's circuit or another ATM switching system, and outputs the cell to the line L3. This cell is switch 1
And is transferred to any of the lines L5-1 to L5-N through the line processing circuit and transferred to the destination terminal device or another ATM switching system.
【0022】図2は、制御回路3の1実施例を示す。FIG. 2 shows an embodiment of the control circuit 3.
【0023】制御回路3は、制御信号処理回路30と、
制御プロセサ31と、メインメモリ32とから構成され
ている。ラインL4から入力された制御セルは、制御信
号処理回路30でメッセージに組立てられた後、制御バ
スL0を介して制御プロセサ31に供給される。制御プ
ロセッサ31は、制御信号処理回路30から受け取った
メッセージの内容を解読し、必要な情報はメインメモリ
32に蓄え、必要に応じてスイッチ1や回線処理回路2
−1〜2−Nを制御するための指令を制御バスL0に出
力する。また、制御プロセサ31が生成した他のATM
スイッチングシステムまたは端末装置宛の制御情報を含
むメッセージは、制御信号処理回路30でセルに分割さ
れ、ラインL3に出力される。The control circuit 3 includes a control signal processing circuit 30 and
It comprises a control processor 31 and a main memory 32. The control cell input from the line L4 is assembled into a message by the control signal processing circuit 30, and then supplied to the control processor 31 via the control bus L0. The control processor 31 decodes the contents of the message received from the control signal processing circuit 30, stores necessary information in the main memory 32, and switches the switch 1 and the line processing circuit 2 as necessary.
A command for controlling -1 to 2-N is output to the control bus L0. Also, other ATMs generated by the control processor 31
The message including the control information addressed to the switching system or the terminal device is divided into cells by the control signal processing circuit 30 and output to the line L3.
【0024】図3は、本発明によるATMスイッチの基
本的な構成と動作を説明するための図である。FIG. 3 is a diagram for explaining the basic configuration and operation of the ATM switch according to the present invention.
【0025】ATMスイッチ1は、多重回路11と、出
力回線(ラインL5−1〜L5−N)対応に設けられた
複数のキューフィルタ12−i(i=1〜N)、PVC
割当回路13−i(i=1〜N)およびFIFOバッフ
ァ14−i(i=1〜N)から構成される。The ATM switch 1 includes a multiplexing circuit 11, a plurality of queue filters 12-i (i = 1 to N) provided for output lines (lines L5-1 to L5-N), and a PVC.
It is composed of an assignment circuit 13-i (i = 1 to N) and a FIFO buffer 14-i (i = 1 to N).
【0026】ラインL2−1〜L2−Nから並列的に入
力されたセルは、多重回路11でシリアルなセル列に変
換された後、上記複数のキューフィルタ12−1〜12
−Nに並列的に供給される。各キューフィルタ12−i
は、入力セルのルーティング情報に基づいて、上記入力
セルが該キューフィルタと対応する出力回線L5−iに
出力すべきセルか否かを判定し、出力対象となるセルだ
けを選択的にPVC割当回路13−iに与える。PVC
割当回路13−iは、後述する出力回線の空き帯域に応
じたバーストセル制御動作を行い、入力セルを選択的に
FIFOバッファ14−iに供給する。上記FIFOバ
ッファ14−iに蓄積されたセルは、出力回線速度に合
わせて出力回線L5−iに読み出される。The cells input in parallel from the lines L2-1 to L2-N are converted into a serial cell string by the multiplexing circuit 11, and then converted into the plurality of queue filters 12-1 to 12-12.
-N in parallel. Each queue filter 12-i
Determines whether the input cell is a cell to be output to the output line L5-i corresponding to the queue filter based on the routing information of the input cell, and selectively assigns only the cells to be output to the PVC. It is given to the circuit 13-i. PVC
The allocating circuit 13-i performs a burst cell control operation according to the vacant band of the output line described later, and selectively supplies the input cell to the FIFO buffer 14-i. The cells stored in the FIFO buffer 14-i are read out to the output line L5-i in accordance with the output line speed.
【0027】上記スイッチ1では、SVC(Swiched Vi
rtual Connection)モードとPVC(Permanent Virtua
l Connection)モードの2種類のサービスに対応するこ
とができる。In the switch 1, the SVC (Switched Visible
rtual Connection) mode and PVC (Permanent Virtua)
l Connection) mode.
【0028】SVCモードは、呼接続時にスイッチ1の
出力回線L5−i上の帯域を確保し、出力回線のもつ帯
域を超えないように呼設定動作するものである。この場
合、仮に、入力ラインL2−1〜L2−Nのうちの複数
のラインから同一の出力方路に集中してセルが入力され
たとしても、これは一時的な現象であって、帯域が出力
ラインL5−1〜L5−Nの回線速度を超えることはな
い。従って、FIFOバッファ14−1〜14−Nの容
量が十分であれば、セルがバッファを溢れる確率を極め
て小さくすることができ、PVC割当回路13−1〜1
3−Nによるセル流量の調節機能は必要でない。In the SVC mode, a band on the output line L5-i of the switch 1 is secured when a call is connected, and a call setting operation is performed so as not to exceed the band of the output line. In this case, even if cells are input from a plurality of input lines L2-1 to L2-N concentrated on the same output path, this is a temporary phenomenon, and the band is It does not exceed the line speed of the output lines L5-1 to L5-N. Accordingly, if the capacity of the FIFO buffers 14-1 to 14-N is sufficient, the probability of cells overflowing the buffer can be extremely reduced, and the PVC allocation circuits 13-1 to 13-1 can be reduced.
The function of adjusting the cell flow rate by 3-N is not required.
【0029】一方、PVCモードは、回線交換よりもデ
ータ送信頻度が高く、比較的長い休止期間をおいて散発
的に発生するバーストデータを転送するのに適した通信
サービスであり、呼制御による時間の浪費、呼制御処理
の頻度増大をさけるため、送受信端末間には常時固定的
に呼を割り当てておくことによって、バーストデータ送
信時の呼制御を制御回路3で行なわなくても済むように
したサービス形態である。PVCモードは、各バースト
データの送信が瞬間的であって、複数のバーストデータ
送信が同一回線上で競合する確率が低いことを前提にし
ており、呼に対応した出力回線の帯域割付けは省略され
ている。On the other hand, the PVC mode is a communication service which has a higher data transmission frequency than circuit switching and is suitable for transferring burst data which occurs sporadically after a relatively long pause period. In order to avoid wasting time and increasing the frequency of call control processing, a call is always fixedly allocated between transmitting and receiving terminals, so that the control circuit 3 does not need to perform call control at the time of burst data transmission. It is a service form. The PVC mode is based on the premise that the transmission of each burst data is instantaneous and the probability that a plurality of burst data transmissions compete on the same line is low, and the bandwidth allocation of the output line corresponding to the call is omitted. ing.
【0030】PVCサービスの問題点は、例えば図3に
示すように、複数の入力ラインL2−1、L2−Nから
時間的に重なって入力されたバーストデータ、すなわち
複数列の連続セルが同一の出力回線,例えばl5−1に
向かう場合に、上記出力回線のFIFOバッファ141
−1に入力されるセルの量が出力帯域を超えてしまうこ
とにある。The problem of the PVC service is that, for example, as shown in FIG. 3, burst data input from a plurality of input lines L2-1 and L2-N overlapped in time, that is, continuous cells in a plurality of columns are the same. When going to an output line, for example, l5-1, the FIFO buffer 141 of the output line is used.
That is, the amount of cells input to -1 exceeds the output band.
【0031】一般に、FIFOバッファ14−1〜14
−Nの容量は、それに入力されるセル量が出力回線の帯
域の範囲内にあることを前提として設計されているた
め、ここに示した複数のバーストデータの同時発生のよ
うに、帯域を超えるセルの流入が一定時間継続した場合
に対処できるとは限らない。出力帯域を超えてセルが流
入すると、FIFOバッファが満杯となり、その後に到
着したセルがバッファから溢れて廃棄される。この場
合、全てのバーストデータで後続セルの1部が廃棄され
てしまうため、競合した複数のバーストデータの全てが
不完全なものとなり、再送を余儀なくされる。In general, FIFO buffers 14-1 to 14-14
Since the capacity of −N is designed on the assumption that the amount of cells input thereto is within the range of the band of the output line, it exceeds the band like the simultaneous occurrence of a plurality of burst data shown here. It is not always possible to cope with the case where the inflow of cells continues for a certain period of time. When cells flow in beyond the output bandwidth, the FIFO buffer becomes full and subsequently arriving cells overflow the buffer and are discarded. In this case, since a part of the succeeding cell is discarded in all the burst data, all of the plurality of conflicting burst data become incomplete and retransmission is forced.
【0032】上記現象に対処して、本発明では、競合し
た複数のバーストデータのうちの少なくとも1つについ
てはセルの廃棄を避け、完全な形でデータ転送できるよ
うに、FIFOバッファへのセル入力を選択的に制御す
るためのPVC割当回路13−i(i=1〜N)を設け
てある。In order to cope with the above-described phenomenon, the present invention avoids discarding cells for at least one of a plurality of competing burst data, and inputs cells to a FIFO buffer so that data can be completely transferred. Is provided with a PVC allocating circuit 13-i (i = 1 to N) for selectively controlling.
【0033】本発明では、上記PVC割当回路13は、
PVCモードのバーストデータの先頭セルが到着した
時、もし出力バッファの帯域に余裕があれば、上記バー
ストデータの識別子(PVC)を通過許容バーストの識
別情報として登録しておき、上記先頭セル、およびその
後に到着する上記登録済の識別情報をもつバーストデー
タセルについては、出力バッファへの格納処理(通過処
理)を行う。もし、先頭セルの到着時に帯域の余裕がな
ければ、PVCを登録することなく先頭セルを廃棄し
(バッファへの格納をしない)、その後に到着する未登
録の識別子をもつバーストデータセルについても廃棄処
理を行う。In the present invention, the PVC assignment circuit 13
When the head cell of the burst data in the PVC mode arrives, if there is room in the bandwidth of the output buffer, the burst data identifier (PVC) is registered as the identification information of the burst allowed, and the head cell, and The burst data cell having the registered identification information that arrives after that is subjected to storage processing (pass processing) in the output buffer. If there is no band margin at the time of arrival of the head cell, the head cell is discarded without registering the PVC (not stored in the buffer), and the burst data cell arriving after that having an unregistered identifier is also discarded. Perform processing.
【0034】本発明の最も簡単な実施例では、同一の出
力回線で複数のバーストデータが競合した場合、各VC
割当回路が、最先のバーストデータのみを通過させ、該
バーストデータが通過し終わるまでは、後着の他のバー
ストデータのセルは全て廃棄処分するようにしている。
この場合、最先のバーストデータの先頭セル到着時に通
過許容バースト識別情報として登録されたPVCは、該
バーストデータの最後のセルが到着した時点で登録を抹
消され、該PVCが登録を抹消されるまでは、他のバー
ストデータのPVC登録は行われないため、通過許容バ
ースト識別情報をもたない後着バーストデータの全ての
セルが廃棄され、PVC抹消後に先頭セルが到着したバ
ーストデータが新たな通過許容バーストとなる。In the simplest embodiment of the present invention, when a plurality of burst data conflict on the same output line, each VC
The allocating circuit passes only the earliest burst data, and until the burst data is completely passed, discards all cells of other burst data that arrive later.
In this case, the PVC registered as the pass-permitted burst identification information when the first cell of the earliest burst data arrives is deregistered when the last cell of the burst data arrives, and the PVC is deregistered. Until the above, PVC registration of other burst data is not performed, so that all cells of the later-arriving burst data having no permissible burst identification information are discarded, and the burst data in which the first cell arrives after the PVC is deleted is replaced with a new It becomes a permissible burst.
【0035】図3の例では、入力ラインL2−1とL2
−Nに同時期に到着した2つのバーストデータのうち、
先頭セルが先に到着したラインL2−1のバーストデー
タが通過権を獲得し、PVC割当回路13−1は、ライ
ンL2−1のバーストデータセルを通し、ラインL2−
Nのバーストデータセルを全て廃棄するよう制御動作す
る。本実施例によれば、先着のラインL2−1のバース
トデータは、競合時に全てのセルがFIFOバッファを
通過できるため、バーストデータが完全な形で転送さ
れ、再送を必要とするバーストデータを後着のラインL
2−Nのデータに局所化することができる。In the example of FIG. 3, the input lines L2-1 and L2
-N Of the two burst data arriving at the same time,
The burst data of the line L2-1 to which the first cell arrives first acquires the pass right, and the PVC allocating circuit 13-1 passes the burst data cell of the line L2-1 to the line L2-
A control operation is performed to discard all N burst data cells. According to this embodiment, since the burst data of the first line L2-1 can pass through the FIFO buffer at the time of contention, the burst data is completely transferred, and the burst data that needs to be retransmitted is sent later. Wearing line L
2-N data can be localized.
【0036】図4は、図3のスイッチに入力されるセル
フォーマットの1例を示す。FIG. 4 shows an example of a cell format input to the switch of FIG.
【0037】入力セルは、ヘッダ部400と情報部41
0とからなり、ヘッダ部400は、セルが空が否かを示
す空/閉フィールド401と、データ(バーストデー
タ)の先頭セルであることを示す開始表示フィールド4
02と、データ(バーストデータ)の終了セルであるこ
とを示す終了表示フィールド403と、ルーティング情
報である出力回線(出力キュー)を示すフィールド40
4と、呼の識別情報であるVPI/VCI(PVC)フ
ィールド405とからなっている。An input cell includes a header section 400 and an information section 41.
The header section 400 includes an empty / closed field 401 indicating whether or not the cell is empty, and a start display field 4 indicating that the cell is the first cell of the data (burst data).
02, an end display field 403 indicating the end cell of the data (burst data), and a field 40 indicating the output line (output queue) which is the routing information.
4 and a VPI / VCI (PVC) field 405 which is call identification information.
【0038】スイッチは、入力セルのヘッダ情報のう
ち、出力キュー番号404によって、このセルがどのキ
ューフィルタ12−1〜12−Nに供給すべきか決定す
る。フィールド402に開始表示(先頭セル)を示す情
報が設定されている場合、PVC割当回路13−1〜1
3−Nは、他のバーストデータがバッファーを使用中で
なければ、そのセルのフィールド405に含まれるPV
Cの値を通過許容バーストデータの識別情報として記憶
(登録)しておく。尚、PVCの値としては、フィール
ド405に設定されているVCIの値、VPIの値、V
PIとVCIとを一体化した値、あるいはこれらの値の
一部を利用する。The switch determines to which queue filter 12-1 to 12-N the cell should be supplied, based on the output queue number 404 in the header information of the input cell. When information indicating the start display (head cell) is set in the field 402, the PVC allocation circuits 13-1 to 13-1
3-N indicates the PV included in the field 405 of the cell if no other burst data is using the buffer.
The value of C is stored (registered) as identification information of the permissible burst data. Note that the PVC value includes the VCI value, the VPI value, and the VPI set in the field 405.
A value obtained by integrating PI and VCI, or a part of these values is used.
【0039】バーストデータを構成するセルのうち、先
頭セル以外のセルが入力された場合は、PVC割当回路
13−1〜13−Nは、フィールド405が、先頭セル
到着時に登録しておいた通過許容バーストデータの識別
情報と同一の識別情報を含んでいるか否かを判定し、登
録された識別情報と一致するセルのみを通過対象とし、
他は廃棄処理する。フィールド403に終了表示(最終
セル表示)を含むセルが到着すると、もし、このセル通
過許容バーストの最終セルであれば、PVC割当回路1
3−1〜13−Nは、通過許容バーストデータの識別情
報の登録を抹消し、その後には先頭セルが到着するの
で、この先頭セルに対して上述した判定を行い他のバー
ストデータが出力バッファを通過可能な状態にする。When cells other than the head cell among the cells constituting the burst data are input, the PVC allocating circuits 13-1 to 13-N indicate that the field 405 indicates that the passing cell registered when the head cell arrived. It is determined whether or not the same identification information as the identification information of the allowable burst data is included, and only cells that match the registered identification information are to be passed,
Others are discarded. When a cell including the end indication (last cell indication) arrives in the field 403, if the cell is the last cell of the cell-permissible burst, the PVC allocation circuit 1
3-1 to 13-N delete the registration of the identification information of the permissible burst data, and thereafter the first cell arrives. Therefore, the above-described determination is performed on the first cell, and the other burst data is output to the output buffer. To be able to pass through.
【0040】図5は、図3におけるPVC割当回路13
−iの1実施例を示す図である。FIG. 5 shows the PVC allocating circuit 13 in FIG.
It is a figure which shows one Example of -i.
【0041】ヘッダ解析回路131は、入力セルの空/
閉フィールド401、開始表示フィールド402、終了
表示フィールド403、およびPVCフィールド405
を分離出力する。The header analysis circuit 131 determines whether the input cell is empty or empty.
Closed field 401, start display field 402, end display field 403, and PVC field 405
Is output separately.
【0042】空/閉表示フィールドが、空セルを示す値
「0」を含む場合は、AND回路13dは信号「0」を
出力し、セレクタ13eに空セルパターンを選択出力さ
せる。未使用/使用レジスタ138は、出力回線がバー
ストデータの伝送に使用中か否かを示す情報(出力回線
の帯域に余裕があるか否かを示す情報)を格納するため
のものであり、PVCレジスタ139は、現在出力回線
を使用中のバーストデータのPVC(通過許容バースト
データの識別情報)を格納するためのものである。If the empty / closed display field contains a value "0" indicating an empty cell, the AND circuit 13d outputs a signal "0" and causes the selector 13e to select and output an empty cell pattern. The unused / used register 138 stores information indicating whether or not the output line is being used for transmitting burst data (information indicating whether or not the output line has sufficient bandwidth). The register 139 is for storing the PVC (identification information of the permissible burst data) of the burst data currently using the output line.
【0043】PVC/SVCレジスタ13aは、このP
VC割付回路の処理するキューが、SVCモード用のも
のかPVCモード用のものかを示す。もし、上記レジス
タがSVCモード用に設定されていれば、PVC/SV
Cレジスタ13aは信号「1」を出力し、OR回路13
cに信号「1」を出力させ、空/閉表示フィールドが有
効セルを示す「1」の時、AND回路13dに信号
「1」を出力させ、セレクタ13eに入力セルをそのま
ま通過させる。この場合、PVC割付回路では、バース
トデータの管理はせず、セルを素通しする。PVC/S
VCレジスタ13aがPVCモード用に設定されていれ
ば、OR回路13cは、AND回路133または135
の出力が「1」でなければ信号「1」を出力しない。従
って、この状態では、AND回路133または135の
出力によってセル出力が制御される。The PVC / SVC register 13a stores this P
Indicates whether the queue allocated by the VC allocation circuit is for the SVC mode or the PVC mode. If the above register is set for SVC mode, PVC / SV
The C register 13a outputs a signal "1", and outputs the signal
When the empty / closed display field is "1" indicating a valid cell, the AND circuit 13d outputs the signal "1", and the selector 13e passes the input cell as it is. In this case, the PVC allocation circuit does not manage the burst data, but passes through the cells. PVC / S
If the VC register 13a is set for the PVC mode, the OR circuit 13c outputs the AND circuit 133 or 135
Is not "1", the signal "1" is not output. Therefore, in this state, the cell output is controlled by the output of the AND circuit 133 or 135.
【0044】上記PVC/SVCレジスタ13aへのモ
ードの設定は、制御回路3が制御バスL0、マイコンイ
ンタフェース回路13bを介して行う。例えば、各出力
回線のPVC/SVCレジスタ13aに、初期状態とし
てSVCモードを設定しておき、特定の出力回線に関し
てPVCモードでのサービス運用が申請された時点で、
該当するPVC/SVCレジスタ13aをPVCモード
に変更する。The setting of the mode in the PVC / SVC register 13a is performed by the control circuit 3 via the control bus L0 and the microcomputer interface circuit 13b. For example, the SVC mode is set as an initial state in the PVC / SVC register 13a of each output line, and when a service operation in the PVC mode is applied for a specific output line,
The corresponding PVC / SVC register 13a is changed to the PVC mode.
【0045】次にPVC/SVCレジスタ13aがPV
Cを示す場合の動作について詳述する。入力セルが先頭
セルを示している場合は、未使用/使用レジスタ138
が未使用中を示す信号「0」を出力し、入力セルの空/
閉表示フィールドが有効セルを示す「1」を示す場合
に、AND回路133が信号「1」を出力する。このと
き、AND回路134が「0」出力(最終セルでない場
合)の条件で、AND回路136は「1」出力し、OR
回路137でレジスタ138のロード入力LDを「1」
にすることにより、未使用/使用レジスタ138を使用
中の状態「1」に設定する。また、このとき、PVCレ
ジスタ139には、ヘッダ解析回路131から出力され
たPVC値が設定される。さらに、AND回路133の
「1」出力は、OR回路13c、AND回路13dを通
して、セレクタ13eに入力セルを選択出力させる。こ
の動作により、バーストデータの先頭セルが到着時にP
VCの登録ができる。Next, the PVC / SVC register 13a stores the PV
The operation in the case of indicating C will be described in detail. If the input cell indicates the first cell, the unused / used register 138
Outputs a signal “0” indicating that it is not in use,
When the closed display field indicates “1” indicating a valid cell, the AND circuit 133 outputs a signal “1”. At this time, the AND circuit 136 outputs “1” under the condition that the AND circuit 134 outputs “0” (when it is not the last cell), and
The circuit 137 sets the load input LD of the register 138 to “1”.
Thus, the unused / used register 138 is set to the in-use state “1”. At this time, the PVC value output from the header analysis circuit 131 is set in the PVC register 139. Further, the “1” output of the AND circuit 133 causes the selector 13 e to selectively output the input cell through the OR circuit 13 c and the AND circuit 13 d. By this operation, when the head cell of the burst data arrives, P
You can register a VC.
【0046】入力セルが開始表示を示しているときに、
未使用/使用レジスタ138がバーストデータ使用中を
示す場合は、未使用/使用レジスタ138出力は「1」
であり、AND回路133は「0」を出力するため、未
使用/使用レジスタ138への値の設定は行われない。
また、この場合、OR回路13cを通しての入力セル選
択出力制御動作は行われない。この動作では、バースト
データの先頭セルが到着時に、もし、先着の他のバース
トデータがバッファを使用中であれば、今回到着したバ
ーストデータのPVC登録はできなくなることを示して
いる。When the input cell indicates the start display,
When the unused / used register 138 indicates that the burst data is being used, the output of the unused / used register 138 is “1”.
Since the AND circuit 133 outputs “0”, the value is not set in the unused / used register 138.
In this case, the input cell selection output control operation through the OR circuit 13c is not performed. This operation indicates that when the first cell of the burst data arrives, if the other first-arrived burst data is using the buffer, the burst data that has arrived this time cannot be registered in the PVC.
【0047】入力セルが最終セルの場合(フィールド4
03が終了表示ありを示している)とき)は、空/閉表
示フィールド401が有効セル有りを示す「1」を示
し、未使用/使用レジスタ138が使用中を示す「1」
を出力し、PVCレジスタ139に登録されたPVCが
ヘッダ解析回路131出力のPVCと一致することを示
す一致検出回路132の「1」出力がある場合に、AN
D回路134が「1」を出力する。このとき、AND回
路136は「0」を出力し、OR回路137は「1」を
出力するため、未使用/使用レジスタ138は、未使用
状態の「0」に設定される。これにより、他の新たなバ
ーストデータが到着した時、該バーストデータによるバ
ッファの使用が可能な状態となる。When the input cell is the last cell (field 4
03 indicates that the end display is present)), the empty / closed display field 401 indicates “1” indicating that a valid cell is present, and the unused / used register 138 indicates “1” indicating that the cell is in use.
Is output, and if there is an “1” output from the match detection circuit 132 indicating that the PVC registered in the PVC register 139 matches the PVC output from the header analysis circuit 131,
The D circuit 134 outputs “1”. At this time, since the AND circuit 136 outputs “0” and the OR circuit 137 outputs “1”, the unused / used register 138 is set to “0” in the unused state. Thus, when another new burst data arrives, the buffer can be used by the burst data.
【0048】入力セルが有効セルであり、未使用/使用
レジスタ138が使用状態を示し、PVCレジスタ13
9の値と入力セルのPVC値が一致する場合には、AN
D回路135が「1」を出力し、OR回路13c、AN
D回路13dを通して、セレクタ13eに入力セルを選
択出力させる。この制御により、使用中のPVCのセル
が到着すれば、セルが通過可能となる。The input cell is a valid cell, the unused / used register 138 indicates the use state, and the PVC register 13
9 is equal to the PVC value of the input cell,
The D circuit 135 outputs "1", and the OR circuit 13c, AN
The selector 13e is caused to select and output an input cell through the D circuit 13d. With this control, when a cell of the PVC in use arrives, the cell can pass.
【0049】図3では、1つの出力回路に同時には1つ
のバーストデータしか通さない場合を示したが、例え
ば、バーストデータの最大帯域が10Mb/sで、出力
回線の帯域が150Mb/sであれば、1つの出力回線
に同時に15個のバーストデータを通すことができる。FIG. 3 shows a case where only one burst data is passed through one output circuit at a time. For example, if the maximum bandwidth of the burst data is 10 Mb / s and the bandwidth of the output line is 150 Mb / s. For example, 15 burst data can be simultaneously passed through one output line.
【0050】図6は、1つの出力回線に複数のバースト
データを通すことが可能なATMスイッチの構成の1例
を示す。FIG. 6 shows an example of the configuration of an ATM switch capable of passing a plurality of burst data through one output line.
【0051】この例では、1つの出力回線、例えば、出
力ラインL15−1に対して、複数のキューフィルタ1
2−11〜12−1mと、複数のPVC割当回路13−
11〜13−1mと、複数のFIFOバッファ14−1
1〜14−1mと、1つのセレクタ15−1と、該セレ
クタに接続された帯域制御テーブル16−1とを設けて
ある。In this example, a plurality of queue filters 1 are provided for one output line, for example, output line L15-1.
2-11 to 12-1m and a plurality of PVC allocating circuits 13-
11 to 13-1m and a plurality of FIFO buffers 14-1
1 to 14-1m, one selector 15-1 and a band control table 16-1 connected to the selector.
【0052】各PVC割当回路は、同時には1つのバー
ストデータしか通さないが、1つの出力回線に複数組の
PVC割当回路が搭載されているため、各出力回線で同
時にm個までのバーストデータを通すことができる。帯
域制御テーブル16−1は、出力タイミングカウンタ1
7から出力されるタイミング信号に対応したキュー番号
(FIFOバッファ番号)を出力し、セレクタ15−1
に、FIFOバッファ14−11〜14−1mのうちか
ら上記キュー番号に対応するFIFOバッファを選択さ
せる。Each PVC allocating circuit passes only one burst data at a time, but since a plurality of sets of PVC allocating circuits are mounted on one output line, up to m burst data can be simultaneously transmitted on each output line. You can pass. The bandwidth control table 16-1 includes the output timing counter 1
7 outputs a queue number (FIFO buffer number) corresponding to the timing signal output from the selector 15-1.
Then, the user selects a FIFO buffer corresponding to the queue number from the FIFO buffers 14-11 to 14-1m.
【0053】この構成では、例えば、特定のPVC割当
回路13−11のみをSVCモードに設定し、他のPV
C割当回路13−12〜13−1mをPVCモードに設
定すると、上記特定のPVC割当回路13−11に接続
されたFIFOバッファ14−11にはSVCモード専
用のセルが供給され、帯域制御テーブル16−1で割り
当てられた帯域でセルが出力され、残りの帯域は、m−
1個のバーストデータの帯域に割り当てることができ
る。したがって、1つの出力回線に違うサービスの呼の
セルを通すことが可能となる。In this configuration, for example, only the specific PVC allocation circuit 13-11 is set to the SVC mode,
When the C allocation circuits 13-12 to 13-1m are set to the PVC mode, cells dedicated to the SVC mode are supplied to the FIFO buffer 14-11 connected to the specific PVC allocation circuit 13-11, and the bandwidth control table 16 The cell is output in the band allocated by −1, and the remaining band is m−
It can be assigned to one burst data band. Therefore, it is possible to pass a cell of a call of a different service through one output line.
【0054】図6の例では、各出力回線に、物理的に分
離した形で複数のキューを設けた構成を示していたが、
多数のキューを個別に独立して設ける構成はバッファメ
モリの分割損が大きく、ハードウェア実現上の不利益と
なる。In the example of FIG. 6, a configuration is shown in which each output line is provided with a plurality of queues in a physically separated form.
The configuration in which a large number of queues are provided independently and individually has a large division loss of the buffer memory, which is disadvantageous in hardware implementation.
【0055】図7〜図9は、上記図6と機能的に等価
な、共通バッファを採用したスイッチ構成の1例を示
す。FIGS. 7 to 9 show an example of a switch configuration employing a common buffer, which is functionally equivalent to FIG.
【0056】図7において、ATMスイッチは、多重回
路11と、共通バッファ18と、分離回路19と、バッ
ファ制御回路10とから構成される。In FIG. 7, the ATM switch comprises a multiplexing circuit 11, a common buffer 18, a separating circuit 19, and a buffer control circuit 10.
【0057】各入力ラインL2−1〜L2−Nから並列
的に入力されたセルは、多重回路11で時分割多重さ
れ、シリアルなセル列となって共通バッファ18に入力
される。バッファ制御回路10は、多重回路11から信
号線L14に出力されたセルのヘッダ部を解析し、セル
をリンクすべきリスト構造のアドレスを求め、これを共
通バッファに書き込みアドレスとして与える。また、上
記バッファ制御回路10は、出力回線L5−1〜L5−
Nへのセル出力に同期した所定のタイミングで、共通バ
ッファ18に読み出しアドレスを与え、共通バッファ1
8からセルを読み出す。分離回路19は、共通バッファ
18から読み出されたセルを出力ラインL5−1〜L5
−Nに周期的に振り分ける。The cells input in parallel from the input lines L2-1 to L2-N are time-division multiplexed by the multiplexing circuit 11, and input to the common buffer 18 as a serial cell string. The buffer control circuit 10 analyzes the header part of the cell output from the multiplexing circuit 11 to the signal line L14, obtains an address of a list structure to which the cell is to be linked, and gives this to the common buffer as a write address. Further, the buffer control circuit 10 includes output lines L5-1 to L5-
At a predetermined timing synchronized with the cell output to the N, a read address is given to the common buffer 18 and the common buffer 1
8 is read out. The separation circuit 19 outputs the cells read from the common buffer 18 to the output lines L5-1 to L5.
-N periodically.
【0058】図8は、図7におけるバッファ制御回路1
0の1実施例を示す図である。FIG. 8 shows the buffer control circuit 1 in FIG.
It is a figure which shows 1 Example of 0.
【0059】入力セルのヘッダ部は、ラインL14を介
してPVC割当回路107に入力される。上記PVC割
当回路107は、通過を許可されたバーストデータの識
別子登録(PVCの割当)処理と、通過不許可バースト
データのセル廃棄処理のための制御動作を行う。また、
上記PVC割当回路107は、出力キュー番号をライン
L100に出力し、書き込みイネーブル信号をラインL
152に出力する。これにより、書き込みアドレスメモ
リ(WARAM)101から、キュー番号に対応する書
き込みアドレスが読み出され、ラインL150に出力さ
れる。The header of the input cell is input to the PVC allocating circuit 107 via the line L14. The PVC allocating circuit 107 performs a control operation for registering an identifier of burst data permitted to pass (PVC allocation) and discarding a cell of burst data not permitted to pass. Also,
The PVC allocating circuit 107 outputs the output queue number to the line L100 and outputs the write enable signal to the line L100.
152. As a result, the write address corresponding to the queue number is read from the write address memory (WARAM) 101 and output to the line L150.
【0060】103は、共通バッファ18(図7)内に
形成される複数のキューにおいて、それぞれのキューで
次にアクセスすべきレコード(セルデータ)を示すポイ
ンタアドレス(書き込みアドレス、または読み出しアド
レス)を記憶するための次アドレスメモリである。Reference numeral 103 denotes a pointer address (write address or read address) indicating a record (cell data) to be accessed next in each of a plurality of queues formed in the common buffer 18 (FIG. 7). This is a next address memory for storing.
【0061】入力セルの書き込みサイクルにおいては、
空アドレスを格納しているアドレスキューであるFIF
O104の先頭から未使用アドレスが出力され、書き込
みアドレスメモリWARAM101と次アドレスメモリ
103にそれぞれデータ(次アドレス)として供給され
る。上記書き込みアドレスメモリWARAM101は、
キュー番号と対応する複数のレコード記憶位置をもって
いる。今、書き込みアドレスメモリWARAM101
は、PVC割当回路によって入力セルのヘッダ部から抽
出されたキュー番号でアドレスされており、上記キュー
番号と対応するメモリ位置から前回記憶しておいた次ア
ドレスが読み出され、これに代わって、上記記憶位置に
上記FIFO104から取り出した空きアドレスが新た
な次アドレスとして記憶される。In the write cycle of the input cell,
FIF, an address queue that stores empty addresses
An unused address is output from the top of O104 and is supplied as data (next address) to the write address memory WARAM 101 and the next address memory 103, respectively. The write address memory WARAM 101 is
It has a plurality of record storage locations corresponding to queue numbers. Now, the write address memory WARAM101
Is addressed by the queue number extracted from the header part of the input cell by the PVC allocating circuit, and the next address stored last time is read from the memory location corresponding to the queue number, and instead, The empty address extracted from the FIFO 104 is stored as a new next address in the storage location.
【0062】上記空きアドレス(次アドレス)を記憶さ
せるための次アドレスメモリ103は、書き込みアドレ
スWAとして、上記書き込みアドレスメモリWARAM
101から出力された前回記憶しておいた次アドレスが
与えられる。上記書き込みアドレスWAは、図7に示し
た共通バッファ18への入力セルの書き込みアドレスと
しても使用されており、結果的に、入力セルと次アドレ
スとが対をなす形で、共通バッファメモリ18と次アド
レスメモリ103にそれぞれ記憶されることになる。The next address memory 103 for storing the free address (next address) stores the write address memory WARAM as the write address WA.
The next address output from 101 and stored last time is given. The write address WA is also used as a write address of an input cell to the common buffer 18 shown in FIG. 7, and as a result, the input cell and the next address are paired with the common buffer memory 18 to form a pair. These are stored in the next address memory 103, respectively.
【0063】従って、今回記憶したセルと同一のキュー
番号をもつセルがその後に到着した場合に、キュー番号
でアドレスして書き込みアドレスメモリWARAM10
1から出力した次アドレスを書き込みアドレスWAとし
て、入力セルを共通バッファ18に書き込むと、この入
力セルの共通バッファ内におけるメモリ位置は、前回の
入力セルと対をなして次アドレスメモリ103に記憶さ
れたアドレスと一致しており、同一キュー番号をもつセ
ルレコードが、次アドレスメモリに記憶された次アドレ
スによって次々とリンクされたリスト構造となってい
る。Therefore, when a cell having the same queue number as the cell stored this time arrives later, it is addressed by the queue number and the write address memory WARAM 10
When an input cell is written into the common buffer 18 with the next address output from 1 as the write address WA, the memory location of this input cell in the common buffer is stored in the next address memory 103 in pairs with the previous input cell. Cell records having the same queue number and the same queue number have a list structure linked one after another by the next address stored in the next address memory.
【0064】共通バッファ18からのセル読み出しサイ
クルでは、出力タイミングカウンタ106から与えられ
たタイミングに応答して、帯域制御テーブル105から
アクセス(読み出し)すべきキュー番号が出力される。In the cycle of reading cells from the common buffer 18, a queue number to be accessed (read) is output from the bandwidth control table 105 in response to the timing given from the output timing counter 106.
【0065】セル有無検出回路108は、例えば、キュ
ー番号と対応した複数のカウンタエリアからなり、共通
バッファへのセルデータ書き込み時に、入力セルのキュ
ー番号と対応するカウンタエリアのカウント値をインク
リメント動作し、共通バッファからのセルデータ読み出
し時に、帯域制御テーブルから与えられたキュー番号と
対応するカウントエリアのカウント値をチェックし、共
通バッファ内の該当キューにセルが存在するか否かを判
定するための回路である。上記セル有無検出回路108
は、ラインL103からセル読み出しすべきキュー番号
を入力すると、そのキューにセルが存在すれば読み出し
イネーブル信号を出力し、カウント値をデクリメント動
作する。The cell presence / absence detection circuit 108 includes, for example, a plurality of counter areas corresponding to queue numbers. When writing cell data to the common buffer, the count value of the counter area corresponding to the queue number of the input cell is incremented. When reading the cell data from the common buffer, the count value of the count area corresponding to the queue number given from the band control table is checked, and it is determined whether or not the cell exists in the corresponding queue in the common buffer. Circuit. Cell presence / absence detection circuit 108
Inputs a queue number to be read from the line L103, outputs a read enable signal if a cell exists in the queue, and decrements the count value.
【0066】102は、キュー番号と対応して次読み出
しアドレスを記憶するための複数の記憶エリアを有し、
読み出しイネーブル信号が「1」のとき、ラインL10
3から指定されたキュー番号に対応する記憶エリアから
次読み出しアドレスを出力する読み出しアドレスメモリ
(RARAM)である。上記メモリ102から出力され
た読み出しアドレスは、ラインL151を介して、次ア
ドレスメモリ103と共通バッファ18に読み出しアド
レスRAとして与えられる。これによって、共通バッフ
ァ18の上記キュー番号と対応するキューから1つのセ
ルデータが読み出され、これと同期して、次アドレスメ
モリ103から次アドレスが読み出される。上記次読み
出しアドレスは、読み出しアドレスメモリ102の上記
キュー番号と対応する記憶エリアに記憶され、次回に同
一キュー番号のキューをアクセスする時の読み出しアド
レスとなる。尚、読み出しアドレスメモリ102からラ
インL151に読み出されたアドレスRAは、用済みと
なるため、未使用アドレスとして空アドレスFIFO1
04に格納される。Reference numeral 102 denotes a plurality of storage areas for storing a next read address corresponding to a queue number.
When the read enable signal is “1”, the line L10
3 is a read address memory (RARAM) for outputting the next read address from the storage area corresponding to the queue number designated from No. 3. The read address output from the memory 102 is supplied to the next address memory 103 and the common buffer 18 as a read address RA via the line L151. As a result, one cell data is read from the queue corresponding to the queue number in the common buffer 18, and the next address is read from the next address memory 103 in synchronization with this. The next read address is stored in a storage area of the read address memory 102 corresponding to the queue number, and serves as a read address when accessing a queue having the same queue number next time. Since the address RA read from the read address memory 102 to the line L151 is used, the empty address FIFO1 is used as an unused address.
04.
【0067】帯域制御テーブル105は、例えば図13
に示すように、スイッチ1の出力回線(出力ポート)数
Nに等しい数のレコードエリアを有し、それぞれのレコ
ードエリアに読み出し許可/禁止情報とキュー番号情報
(RARAMアドレスに対応する)を格納するようにな
っている。上記帯域制御テーブル105に、図8に示し
た出力タイミングカウンタ106で発生させた出力ポー
ト番号をアドレスとして与えると、出力ポート番号と対
応するレコードエリアから読み出し許可/禁止情報とキ
ュー番号情報が読み出される。読み出し許可/禁止情報
が「禁止」を示している場合は、上述した共通バッファ
からのセルの読み出し動作は行われない。上記帯域制御
テーブルの各レコードに内容は、制御装置3によって、
制御バスL0を介して設定される。The bandwidth control table 105 is, for example, as shown in FIG.
As shown in the figure, the number of record areas equal to the number N of output lines (output ports) of the switch 1 is provided, and read permission / prohibition information and queue number information (corresponding to the RARAM address) are stored in each record area. It has become. When the output port number generated by the output timing counter 106 shown in FIG. 8 is given as an address to the bandwidth control table 105, read permission / inhibition information and queue number information are read from the record area corresponding to the output port number. . When the read permission / prohibition information indicates “prohibited”, the operation of reading cells from the common buffer described above is not performed. The content of each record of the bandwidth control table is controlled by the control device 3.
It is set via the control bus L0.
【0068】図13に示した帯域制御テーブルにおい
て、異なる出力ポート番号で指定される2ヵ所以上のレ
コードエリアに同一のキュー番号を設定しておくと、同
一キューからスイッチの複数の出力ポートへセルを出力
することができ、上記キューから通常キューの2倍以上
の速度でセルを出力できるようになる。逆に、帯域制御
テーブル内のレコード数を、例えば出力ポート数Nの4
倍にしておき、出力タイミングカウンタ106で1から
4Nまでのポート番号を発生させ、帯域制御テーブルの
1番目のアドレスにのみキュー番号「1」を書き込んで
おくと、出力ポート1には、4回に1回だけキュー番号
「1」のセルが読み出され、4分の1の帯域でセルを出
力させることができる。このように、帯域制御テーブル
は、その内容の設定如何で、各キューからのセルの読み
出し速度を制御でき、各キュー毎に帯域を制御すること
ができる。In the bandwidth control table shown in FIG. 13, if the same queue number is set in two or more record areas specified by different output port numbers, cells are transferred from the same queue to a plurality of output ports of the switch. Can be output, and cells can be output from the queue at twice or more the speed of the normal queue. Conversely, the number of records in the bandwidth control table is set to, for example, 4
When the output timing counter 106 generates port numbers from 1 to 4N and writes the queue number “1” only to the first address of the bandwidth control table, the output port 1 The cell with the queue number "1" is read out only once, and the cell can be output in a quarter band. In this way, the bandwidth control table can control the cell reading speed from each queue depending on the setting of its contents, and can control the bandwidth for each queue.
【0069】図9は、図8におけるPVC割当回路10
7の1実施例を示す図である。FIG. 9 shows the PVC allocating circuit 10 in FIG.
FIG. 7 is a diagram showing an example of No. 7;
【0070】ヘッダ解析回路131’は、入力セルのヘ
ッダ部から空/閉フィールド、開始表示フィールド、終
了表示フィールド、PVCフィールド、キュー番号フィ
ールドの内容を抽出する。空/閉表示フィールドの信号
が、空セルを示す「0」を出力している場合は、AND
回路13dが「0」を出力し、共通バッファ18への書
き込みを禁止する。The header analysis circuit 131 'extracts the contents of the empty / closed field, start display field, end display field, PVC field, and queue number field from the header of the input cell. When the signal of the empty / closed display field outputs “0” indicating an empty cell, AND
The circuit 13d outputs "0" and inhibits writing to the common buffer 18.
【0071】未使用/使用RAM138’は、キュー番
号毎にバーストデータの使用/未使用の情報を格納する
ためのRAMである。PVC RAM139’は、キュ
ー番号毎に使用中のバーストデータのPVCを格納する
ためのRAMである。また、PVC/SVC RAM1
3a’は、キュー番号毎にSVCモード用かPVCモー
ド用かを指定するためのものである。The unused / used RAM 138 'is a RAM for storing used / unused information of burst data for each queue number. The PVC RAM 139 'is a RAM for storing a PVC of burst data in use for each queue number. Also, PVC / SVC RAM1
3a 'is for designating for each queue number whether it is for the SVC mode or the PVC mode.
【0072】もし、SVCモード用に指定してあれば、
PVC/SVC RAM13a’が「1」を出力し、O
R回路13cに「1」を出力させ、AND回路13dに
空/閉表示が有効セル有りを示す「1」を出力させ、入
力セルを共通バッファ18に書き込ませる。従って、P
VC割付回路107は、バーストデータの管理はせずに
セルの書き込み動作を行う。PVCモード用に指定して
あれば、AND回路133または135の出力が「1」
でなければ、OR回路13cは「1」を出力しない。従
って、この場合は、AND回路133または135の出
力がセル書き込みを制御する。上記PVC/SVC R
AM13a’へのモード設定は、制御回路3から制御バ
スL0、マイコンインタフェース回路13b’を介して
行う。If specified for SVC mode,
The PVC / SVC RAM 13a 'outputs "1"
The R circuit 13c outputs "1", the AND circuit 13d outputs "1" indicating that the empty / closed display indicates a valid cell, and the input cell is written into the common buffer 18. Therefore, P
The VC allocating circuit 107 performs a cell write operation without managing burst data. If specified for the PVC mode, the output of the AND circuit 133 or 135 is "1"
Otherwise, the OR circuit 13c does not output “1”. Therefore, in this case, the output of the AND circuit 133 or 135 controls the cell writing. The above PVC / SVC R
The mode setting for the AM 13a 'is performed from the control circuit 3 via the control bus L0 and the microcomputer interface circuit 13b'.
【0073】次に、PVC/SVC RAM13a’
が、入力セルのキュー番号に対してPVCモードを指定
している場合の動作について述べる。Next, the PVC / SVC RAM 13a '
Describes the operation when the PVC mode is designated for the queue number of the input cell.
【0074】入力セルがバーストデータの先頭セルの場
合(開始表示を示しているとき)は、未使用/使用RA
M138’が未使用中を示す「0」を出力し、空/閉表
示が有効セル有りを示す「1」を示す場合に、AND回
路133が「1」を出力する。このとき、AND回路1
34が「0」出力(終了表示が設定されていない場合の
値)の条件でAND回路136が「1」出力し、OR回
路137でデータロードLDを「1」にする。これによ
り、未使用/使用RAM138’上で、入力セルのキュ
ー番号と対応するレコードエリアに使用中を示す表示
「1」が設定される。また、このとき、PVC RAM
139’内の入力セルのキュー番号と対応するレコード
エリアには、ヘッダ解析回路131’から出力されたP
VC値が設定される。さらに、AND回路133の
「1」出力は、OR回路13cを通して、AND回路1
3dにセル書き込みイネーブルを出力させる。この動作
により、バーストデータの先頭セルが到着時にPVCの
登録ができる。If the input cell is the first cell of the burst data (indicating the start display), the unused / used RA
When M138 'outputs "0" indicating that it is not in use, and when the empty / closed display indicates "1" indicating that there is a valid cell, the AND circuit 133 outputs "1". At this time, the AND circuit 1
The AND circuit 136 outputs “1” under the condition of “0” output (value when the end display is not set), and the OR circuit 137 sets the data load LD to “1”. As a result, on the unused / used RAM 138 ', the display "1" indicating that the cell is in use is set in the record area corresponding to the queue number of the input cell. At this time, the PVC RAM
The record area corresponding to the queue number of the input cell in 139 'is provided with the P output from the header analysis circuit 131'.
The VC value is set. Further, the “1” output of the AND circuit 133 is passed through the OR circuit 13c to the AND circuit 1
3d outputs a cell write enable. With this operation, the PVC can be registered when the head cell of the burst data arrives.
【0075】入力セルが先頭セルであって、未使用/使
用RAM138’がバーストデータ使用中を示す場合に
は、未使用/使用RAM138’出力は「1」であり、
AND回路133は「0」を出力する。従って、未使用
/使用RAM138’への値の設定は行われず、また、
OR回路13cを通して入力セルを共通バッファ18に
書き込む動作も行われない。つまり、バーストデータの
先頭セル到着時に既に他のバーストデータが出力回線を
使用中の場合は、新たに到着したバーストデータのPV
Cは通過許可の識別子登録がなされない。If the input cell is the first cell and the unused / used RAM 138 'indicates that burst data is being used, the output of the unused / used RAM 138' is "1",
The AND circuit 133 outputs “0”. Therefore, no value is set in the unused / used RAM 138 '.
The operation of writing the input cell to the common buffer 18 through the OR circuit 13c is not performed. That is, if another burst data is already using the output line when the first cell of the burst data arrives, the PV of the newly arrived burst data is used.
C is not registered as a pass permission identifier.
【0076】入力セルがバーストの最終セルの場合(終
了表示を示しているとき)は、空/閉表示が有効セル有
りを示す「1」を示し、未使用/使用RAM138’が
使用中を示す「1」を出力し、且つ、一致検出回路13
2の出力が、PVC RAM139’に登録されたPV
Cとヘッダ解析回路131’出力のPVCとが一致する
ことを示す「1」を出力した場合に、AND回路134
が「1」を出力する。このとき、AND回路136は
「0」を出力し、OR回路137は「1」を出力するた
め、未使用/使用RAM138’内の入力セルのキュー
番号と対応するレコードには、未使用状態を示す「0」
が設定される。これにより、他のバーストデータが到着
時に使用可能な状態となる。When the input cell is the last cell of the burst (when the end display is shown), the empty / closed display indicates "1" indicating that a valid cell is present, and the unused / used RAM 138 'indicates that it is in use. "1" is output and the match detection circuit 13
2 is the PV registered in the PVC RAM 139 '.
When "1" indicating that C and the PVC output from the header analysis circuit 131 'match is output, the AND circuit 134
Outputs “1”. At this time, since the AND circuit 136 outputs “0” and the OR circuit 137 outputs “1”, the record corresponding to the queue number of the input cell in the unused / used RAM 138 ′ indicates the unused state. "0" indicating
Is set. As a result, another burst data becomes available upon arrival.
【0077】入力セルが、有効セルであり、未使用/使
用RAM138’が使用状態を示し、PVC RAM1
39’の値と入力セルのPVC値が一致する場合には、
AND回路135が「1」を出力し、OR回路13cを
通して、AND回路13dから書き込みイネーブル信号
を出力させる。この制御により、使用中のPVCのセル
が到着すれば、セルが通過可能となる。The input cell is a valid cell, the unused / used RAM 138 'indicates the use state, and the PVC RAM 1
If the value of 39 'matches the PVC value of the input cell,
The AND circuit 135 outputs “1”, and outputs a write enable signal from the AND circuit 13d through the OR circuit 13c. With this control, when a cell of the PVC in use arrives, the cell can pass.
【0078】図5、および、図9に示したPVC割当回
路は、1つのキューに1つのバーストデータしか通さな
い例を示したが、以下、1つのキューに複数のバースト
データを通す実施例について述べる。Although the PVC allocation circuit shown in FIGS. 5 and 9 has shown an example in which only one burst data is passed through one queue, an embodiment in which a plurality of burst data is passed through one queue will be described below. State.
【0079】図10は、図3または図6のPVC割当回
路に代わる、各キューに複数のバーストデータを設定可
能な実施例構造を示す。FIG. 10 shows an embodiment in which a plurality of burst data can be set in each queue instead of the PVC allocating circuit shown in FIG. 3 or FIG.
【0080】入力セルは、ヘッダ解析回路131で、空
/閉、開始、終了、PVCの各フィールドが分離抽出さ
れ、空/閉表示フィールド信号が空セルを示す「0」を
出力している場合は、AND回路13dが「0」を出力
し、セレクタ13eに空セルパターンを出力させる。C
AM(Content-addressable memory)13fは、バース
トデータのPVCを登録するためのメモリであり、未使
用アドレスFIFO13gは、CAM13fで使用され
ていないアドレスを蓄えるためのものである。アップ/
ダウンカウンタ13hは、登録されたバーストデータの
個数をカウントするカウンタであり、比較回路13i
は、登録されたバーストデータの個数が所定の閾値を超
えたかどうかを判断するためのもので、1つのキューに
通すバーストデータの個数を閾値以下に抑える動作をす
る。In the input cell, the header analysis circuit 131 separates and extracts the fields of empty / closed, start, end, and PVC, and outputs an empty / closed display field signal of "0" indicating an empty cell. Causes the AND circuit 13d to output "0" and cause the selector 13e to output an empty cell pattern. C
An AM (Content-addressable memory) 13f is a memory for registering a PVC of burst data, and an unused address FIFO 13g is for storing addresses not used in the CAM 13f. up/
The down counter 13h is a counter that counts the number of registered burst data, and is a comparator 13i.
Is used to determine whether the number of registered burst data exceeds a predetermined threshold, and performs an operation of suppressing the number of burst data passing through one queue to be equal to or smaller than the threshold.
【0081】PVC/SVCレジスタ13aは、このP
VC割付回路の処理するキューが、SVCモード用かP
VCモード用かを指定するためのもので、もし、SVC
モードを指定している場合は、PVC/SVCレジスタ
13aは「1」を出力し、OR回路13c’に「1」を
出力させ、空/閉表示が有効セル有りを示す「1」の状
態でAND回路13dに「1」を出力させ、セレクタ1
3eに入力セルをそのまま通過させる。従って、PVC
割付回路では、バーストデータの管理はせず、セルを素
通しする。PVC/SVCレジスタ13aがPVCモー
ドを指定している場合は、OR回路13c’は、AND
回路133’または134’の出力が「1」でなければ
出力が「1」とならない。従って、この場合は、AND
回路133’または134’の出力に応じてセル出力が
制御される。尚、PVC/SVCレジスタ13aのモー
ド設定は、制御回路3から、制御バスL0、マイコンイ
ンタフェース回路13bを介して行う。The PVC / SVC register 13a stores the P
Is the queue processed by the VC allocation circuit for SVC mode?
This is for specifying whether it is for VC mode or not.
When the mode is designated, the PVC / SVC register 13a outputs "1" and the OR circuit 13c 'outputs "1", and the empty / closed display indicates "1" indicating that there is a valid cell. The AND circuit 13d outputs “1”, and the selector 1
The input cell is passed through 3e as it is. Therefore, PVC
The allocation circuit does not manage the burst data but passes through the cells. When the PVC / SVC register 13a specifies the PVC mode, the OR circuit 13c '
If the output of the circuit 133 'or 134' is not "1", the output does not become "1". Therefore, in this case, AND
The cell output is controlled according to the output of the circuit 133 'or 134'. The mode of the PVC / SVC register 13a is set from the control circuit 3 via the control bus L0 and the microcomputer interface circuit 13b.
【0082】次に、PVC/SVCレジスタ13aがP
VCモードを指定している場合の制御動作について述べ
る。セル到着時に、ヘッダ解析回路131で抽出された
PVCは、CAM13fにアドレスとして入力され、C
AM13fから入力PVCと対応する通過許可の登録有
無の判定結果が出力される。登録有りの場合には、OR
回路13c’、AND回路13dを通して、セレクタ1
3eに入力セルの選択指令が与えられる。Next, the PVC / SVC register 13a sets P
The control operation when the VC mode is designated will be described. When the cell arrives, the PVC extracted by the header analysis circuit 131 is input to the CAM 13f as an address,
The determination result of the presence or absence of registration of the passage permission corresponding to the input PVC is output from the AM 13f. OR if registered
The selector 1 is passed through the circuit 13c 'and the AND circuit 13d.
An input cell selection command is given to 3e.
【0083】入力セルがバーストデータの先頭セルの場
合(開始表示を示している場合)は、CAM13fが未
使用中を示す「0」を出力し、空/閉表示が有効セル有
りを示す「1」を示し、比較回路13iが「アップ/ダ
ウンカウンタ13hの値が閾値を超えていない」ことを
示す場合に、AND回路133’が「1」を出力する。
このとき、未使用アドレスFIFO13gからアドレス
を発生させ、CAM13f上では、そのアドレスにPV
Cを登録させ、アップ/ダウンカウンタ13hの値をカ
ウントアップする。また、AND回路133’の「1」
出力は、OR回路13c’、AND回路13dを通し
て、セレクタ13eに入力セルを選択出力させる。この
動作により、バーストデータの先頭セルが到着時にPV
Cの登録ができる。If the input cell is the first cell of the burst data (indicating the start display), the CAM 13f outputs "0" indicating that it is not in use, and the empty / closed display indicates "1" indicating that there is a valid cell. And the comparison circuit 13i indicates that “the value of the up / down counter 13h does not exceed the threshold value”, the AND circuit 133 ′ outputs “1”.
At this time, an address is generated from the unused address FIFO 13g, and on the CAM 13f,
C is registered, and the value of the up / down counter 13h is counted up. Also, “1” of the AND circuit 133 ′
The output causes the selector 13e to select and output the input cell through the OR circuit 13c 'and the AND circuit 13d. By this operation, when the head cell of the burst data arrives, the PV
C can be registered.
【0084】入力セルが先頭セルであって、アップ/ダ
ウンカウンタ13hの値が閾値を超えている場合には、
AND回路133’は「0」を出力する。この場合は、
CAM13fにPVCの登録は行われず、また、OR回
路13c’の出力による入力セル選択指令は行われな
い。この動作では、バーストデータの先頭セルが到着し
た時、予め決められた個数の他のバーストデータが既に
出力回路を使用中であれば、今回到着したバーストデー
タの通過は許可されず、PVCの登録動作ができなくな
ることを示している。If the input cell is the first cell and the value of the up / down counter 13h exceeds the threshold,
The AND circuit 133 'outputs "0". in this case,
No PVC is registered in the CAM 13f, and no input cell selection command is output by the output of the OR circuit 13c '. In this operation, when the head cell of the burst data arrives, if a predetermined number of other burst data are already in use of the output circuit, the passage of the currently arrived burst data is not permitted, and the registration of the PVC is not performed. This indicates that operation cannot be performed.
【0085】入力セルが最終セルの場合(終了表示を示
しているとき)は、空/閉表示が有効セル有りを示す
「1」で、CAM13fからPVCが登録済みであるこ
とを示す出力「1」がある場合に、AND回路134’
が「1」を出力する。このとき、CAM13f上の対応
するPVCが抹消され、上記PVCが登録されていたレ
コードのアドレスが、空きアドレスとして未使用アドレ
スFIFO13gに格納され、アップ/ダウンカウンタ
13hの値はカウントダウンされる。これにより、通過
済のバーストデータの登録PVCが抹消され、その後に
到着する新たなバーストデータの登録が可能となる。When the input cell is the last cell (when indicating the end display), the empty / closed display is "1" indicating that a valid cell is present, and the CAM 13f outputs "1" indicating that the PVC has been registered. ", The AND circuit 134 '
Outputs “1”. At this time, the corresponding PVC on the CAM 13f is deleted, the address of the record in which the PVC is registered is stored in the unused address FIFO 13g as a free address, and the value of the up / down counter 13h is counted down. As a result, the registered PVC of the passed burst data is deleted, and new burst data arriving after that can be registered.
【0086】アップ/ダウンカウンタが、通過許可バー
ストデータの識別情報の登録時に、バーストデータの帯
域に応じた加算幅で加算動作を行い、識別情報の登録抹
消時に帯域に応じた減算幅で減算動作を行うようにする
と、帯域が異なる複数のバーストデータに対して、出力
キューの帯域を超えない適切な通過許可制御が可能とな
る。この場合、各バーストデータ毎に帯域情報を得る必
要があるが、これは、例えば、PVC毎の帯域値を示す
テーブルを用意しておく方法や、セルを発生する端末装
置や回線処理回路2−1〜2−Nに、バーストデータ先
頭セルに帯域を示す情報を付加させる方法、等によって
実現できる。An up / down counter performs an addition operation with an addition width corresponding to the band of the burst data when registering the identification information of the pass-permitted burst data, and performs a subtraction operation with a subtraction width corresponding to the band when the registration of the identification information is deleted. Is performed, appropriate pass permission control can be performed on a plurality of burst data having different bands so as not to exceed the band of the output queue. In this case, it is necessary to obtain band information for each burst data. For example, a method of preparing a table indicating a band value for each PVC, a terminal device for generating cells, a line processing circuit 2- It can be realized by a method of adding information indicating the band to the first cell of the burst data to 1 to 2-N, or the like.
【0087】図11は、図1のATMスイッチングシス
テムにおける回線処理回路2−1〜2−Nの1実施例を
示す図である。FIG. 11 is a diagram showing one embodiment of the line processing circuits 2-1 to 2-N in the ATM switching system of FIG.
【0088】例えば、光ファイバからなるラインL1か
ら入力されたセルは、O/E変換器21で電気信号に変
換され、受信側SDH終端回路22で伝送フレームの終
端処理される。伝送側のクロックで送信されたセルは、
受信側セル同期回路23において、ATMスイッチング
システム内で分配されるスイッチ側のクロックに同期化
される。ヘッダ変換回路24は、セルのヘッダを変換
し、ヘッダ部に必要な付加情報を付与し、スイッチ入力
となるラインL2にセルを出力する。スイッチから出力
されたラインL5上のセルは、送信側セル同期回路27
でスイッチ側のクロックに同期している状態から、伝送
側のクロックに同期化する。送信側SDH終端回路26
では、セルを伝送フレーム上に乗せ、E/O変換器25
では、電気信号を光信号に変換する。For example, a cell input from a line L 1 composed of an optical fiber is converted into an electric signal by an O / E converter 21, and a transmission frame termination processing is performed by a reception-side SDH termination circuit 22. Cells transmitted by the transmitting clock are:
In the receiving side cell synchronizing circuit 23, it is synchronized with the clock on the switch side distributed in the ATM switching system. The header conversion circuit 24 converts the header of the cell, adds necessary information to the header portion, and outputs the cell to the line L2 serving as a switch input. The cell on the line L5 output from the switch is connected to the transmission-side cell synchronization circuit 27.
Synchronizes from the clock on the switch side to the clock on the transmission side. Transmission side SDH termination circuit 26
Then, the cell is placed on the transmission frame and the E / O converter 25
Then, an electric signal is converted into an optical signal.
【0089】図12は、図11におけるヘッダ変換回路
24の1実施例を示す図である。FIG. 12 is a diagram showing one embodiment of the header conversion circuit 24 in FIG.
【0090】ヘッダ変換回路24に入力されたセルは、
分離回路241でデータ部とヘッダ部に分離され、さら
に、ヘッダ解析回路242で、VPI/VCI、終了表
示、その他の部分に分離される。The cells input to the header conversion circuit 24 are
The data is separated into a data part and a header part by a separation circuit 241, and further separated by a header analysis circuit 242 into VPI / VCI, end display, and other parts.
【0091】一般に、AAL5(ATM Adaptation Layer
Type 5:コネクションオリエンテッドのデータサービ
ス)では、バーストデータの最終セルであることを示す
終了表示が付与されるので、それを使用する。ヘッダ変
換テーブル243は、ヘッダ解析回路242から出力さ
れたVPI/VCIが入力されると、新たなVPI/V
CIを出力すると共に、空/閉表示、出力キュー番号、
PVC/SVCの種別、およびPVCの値を出力する。
尚、上記ヘッダ変換テーブル243の内容は、制御バス
L0を介して、制御回路3によって書き換えられる。Generally, AAL5 (ATM Adaptation Layer)
In Type 5: connection-oriented data service), an end indicator indicating that it is the last cell of the burst data is added, and this is used. When the VPI / VCI output from the header analysis circuit 242 is input, a new VPI / V
Output CI, empty / close indication, output queue number,
The type of PVC / SVC and the value of PVC are output.
The contents of the header conversion table 243 are rewritten by the control circuit 3 via the control bus L0.
【0092】使用/未使用テーブル245は、各キュー
毎に、バーストデータによる出力回線使用中か否かを示
す情報をPVC対応に保持するためのテーブルである。
空/閉表示信号が有効セルを示す「1」であり、PVC
/SVC種別信号が、PVCモードを示す「0」である
とき、使用/未使用テーブル245から出力される情報
が未使用を示す「1」を出力した場合、この出力は、セ
レクタ24aに開始表示として与えられ、同時に、OR
回路246とAND回路247を通して、到着セルのP
VCとキュー番号に対応する使用/未使用テーブル24
5内のレコードエリに、OR回路248の出力値を書き
込ませる。この場合、OR回路248の出力値は、終了
表示が「1」でない限り、使用中を意味する「0」とな
っているため、上記書き込み動作においては、使用/未
使用テーブル245には使用中を示す情報が設定され
る。尚、バーストデータの先頭セルには、ヘッダ部に開
始表示を示すビットパターンが付与される。The used / unused table 245 is a table for holding, for each queue, information indicating whether or not the output line is being used by burst data in accordance with PVC.
The empty / close indication signal is “1” indicating a valid cell, and the PVC
When the / SVC type signal is “0” indicating the PVC mode and the information output from the used / unused table 245 outputs “1” indicating unused, this output is displayed on the selector 24a. And at the same time, OR
Through circuit 246 and AND circuit 247, the P
Used / unused table 24 corresponding to VC and queue number
5, the output value of the OR circuit 248 is written to the record area. In this case, the output value of the OR circuit 248 is “0” meaning “in use” unless the end indication is “1”. Is set. It should be noted that a bit pattern indicating start indication is added to the header of the head cell of the burst data.
【0093】空/閉表示が有効セルを示す「1」であ
り、PVC/SVC種別が、PVCモードを示す「0」
のとき、ヘッダ解析回路242から最終セルを示す終了
表示が出力されると、OR回路246とAND回路24
7を通して、使用/未使用テーブル245の到着セルの
PVCとキュー番号に対応するレコードにOR回路24
8の出力値が書き込まれる。この時、OR回路248の
出力値は、未使用中を意味する「1」となっており、こ
れによって、使用/未使用テーブル245において登録
情報の抹消が行われる。The empty / closed display is “1” indicating a valid cell, and the PVC / SVC type is “0” indicating a PVC mode.
In this case, when the end display indicating the last cell is output from the header analysis circuit 242, the OR circuit 246 and the AND circuit 24
7, the OR circuit 24 stores a record corresponding to the PVC and queue number of the arrival cell in the used / unused table 245.
8 is written. At this time, the output value of the OR circuit 248 is “1”, which means “not in use”, whereby the registration information in the used / unused table 245 is deleted.
【0094】タイマ244は、何れかのバーストデータ
で所定の時間を超えてキューを占有し、他のバーストデ
ータの通過を不当に妨害した場合に、そのバーストデー
タのセル通過に対して強制的に終了表示を与え、PVC
の登録を抹消するために設けたものである。バーストデ
ータの先頭セルが到着すると、使用/未使用テーブルか
ら開始表示(未使用表示)が出力され、そのVPI/V
CIとキュー番号に対するタイマ244の値がリセット
される。タイマ244は、時間が経過するにつれてタイ
マ値を更新し、これが所定の値を超えると、OR回路2
49に「1」を出力し、OR回路249から終了表示を
意味する制御信号「1」を出力させる。When any of the burst data occupies the queue for more than a predetermined time and unduly interrupts the passage of another burst data, the timer 244 forcibly inhibits the burst data from passing through the cell. Give end indication, PVC
It is provided to cancel the registration of. When the head cell of the burst data arrives, a start indication (unused indication) is output from the used / unused table, and its VPI / V
The values of the timer 244 for the CI and the queue number are reset. The timer 244 updates the timer value as time passes, and when the timer value exceeds a predetermined value, the OR circuit 2
49 is output as “1”, and the OR circuit 249 outputs a control signal “1” indicating end display.
【0095】セレクタ24aは、空/閉表示、開始表
示、終了表示、キュー番号、VPI/VCI、ヘッダの
その他の部分、データを随時選択することにより、スイ
ッチ用のセルフォーマットを構成して出力する。The selector 24a configures and outputs a cell format for a switch by selecting an empty / closed display, a start display, an end display, a queue number, a VPI / VCI, other parts of a header, and data as needed. .
【0096】上述した動作から明らかなように、ここに
示したヘッダ変換回路24は、バーストデータの先頭セ
ルに開始表示を付加すると共に、長時間にわたってキュ
ーを占有するバーストデータに対して強制的にセル転送
動作を終了させる機能に特徴がある。As is apparent from the above-described operation, the header conversion circuit 24 shown here adds a start indication to the first cell of the burst data and forcibly applies burst data occupying the queue for a long time. The feature is in the function of ending the cell transfer operation.
【0097】[0097]
【発明の効果】以上の実施例から明らかなように、本発
明では、バーストデータの先頭セルが到着した時点で、
そのバーストデータを通過させるべきATMスイッチの
出力キュー対応に帯域の余裕の有無を調べ、帯域が確保
できる場合にはバーストデータの通過を許容し、帯域を
確保できない場合には、そのバーストデータのセルを全
て廃棄するように制御している。これによって、ATM
スイッチの特定の出力回線に帯域を超える複数のバース
トデータが時間的に重複して到着した場合でも、通過を
許可しなかったバーストデータのセルは全て廃棄され、
それまでに帯域を確保してあるバーストデータのセルに
ついては、バッファ溢れによるセル廃棄を受けることな
く、確実に転送させることが可能となる。As is clear from the above embodiment, according to the present invention, when the head cell of the burst data arrives,
It checks whether there is enough bandwidth for the output queue of the ATM switch through which the burst data should pass, and if the bandwidth can be secured, the burst data is allowed to pass. If the bandwidth cannot be secured, the cell of the burst data is allowed. Are all discarded. By this, ATM
Even if a plurality of burst data exceeding the band arrives at a specific output line of the switch in time overlapping, all the cells of the burst data that are not permitted to pass are discarded,
Burst data cells for which a band has been secured up to that time can be reliably transferred without receiving cell discard due to buffer overflow.
【図1】本発明を適用するATMスイッチングシステム
の全体構成の1例を示す図。FIG. 1 is a diagram showing an example of an overall configuration of an ATM switching system to which the present invention is applied.
【図2】図1に示したATMスイッチングシステムの制
御回路の1実施例を示す図。FIG. 2 is a diagram showing one embodiment of a control circuit of the ATM switching system shown in FIG. 1;
【図3】PVC割当機能を有するATMスイッチの1実
施例を示す図。FIG. 3 is a diagram showing one embodiment of an ATM switch having a PVC assignment function.
【図4】内部セルのフォーマットの1例を示す図。FIG. 4 is a diagram showing an example of a format of an internal cell.
【図5】図3におけるPVC割当回路の1実施例を示す
図。FIG. 5 is a diagram showing one embodiment of a PVC assignment circuit in FIG. 3;
【図6】PVC割当機能を有するATMスイッチの他の
実施例を示す図。FIG. 6 is a diagram showing another embodiment of an ATM switch having a PVC assignment function.
【図7】PVC割当機能を有するATMスイッチの更に
他の実施例を示す図。FIG. 7 is a diagram showing still another embodiment of an ATM switch having a PVC assignment function.
【図8】図7におけるバッファ制御回路の1実施例を示
す図。FIG. 8 is a diagram showing one embodiment of a buffer control circuit in FIG. 7;
【図9】図8におけるPVC割当回路1実施例を示す
図。FIG. 9 is a diagram showing one embodiment of a PVC allocation circuit in FIG. 8;
【図10】図3または図6におけるPVC割当回路の他
の実施例を示す図。FIG. 10 is a diagram showing another embodiment of the PVC assignment circuit in FIG. 3 or FIG. 6;
【図11】図1における回線処理回路の1実施例を示す
図。FIG. 11 is a diagram showing one embodiment of a line processing circuit in FIG. 1;
【図12】図11におけるヘッダ変換回路の1実施例を
示す図。FIG. 12 is a diagram showing one embodiment of a header conversion circuit in FIG. 11;
【図13】図8における帯域制御テーブルの1実施例を
示す図。FIG. 13 is a diagram showing one embodiment of a band control table in FIG. 8;
1…スイッチ、 2−1〜2−N…
回線処理回路、3…制御回路、 3
0…制御信号処理回路、31…制御プロセサ、
32…メインメモリ、11…多重回路、12−1
〜12−N、12−11〜12−Nm…キューフィル
タ、13−1〜13−N、13−11〜13−Nm…P
VC割当回路、14−1〜14−N、14−11〜14
−Nm…FIFOバッファ、131、131’…ヘッダ
解析回路、 132…一致検出回路、133、134、
135、136、13d、133’、134’…AND
回路、137、13c、13c’…OR回路、138…
未使用/使用レジスタ、 139…PVCレジス
タ、13a…PVC/SVCレジスタ、13b、13
b’…マイコンインタフェース、13e、15−1〜1
5−N…セレクタ、16−1〜16−N、105…帯域
制御テーブル、17、106…出力タイミングカウン
タ、10…バッファ制御回路、 18…共
通バッファ、19…分離回路、
101…書き込みアドレスRAM、102…読み出しア
ドレスRAM、 103…次アドレスメモリ、10
4…空アドレスFIFOバッファ、 107…PVC割
当回路、108…セル有無検出回路、 13
8’…未使用/使用RAM、139’…PVC RA
M、 13a’…PVC/SVC RAM、
13f…CAM、 13g…未使
用アドレスFIFO、13h…アップ/ダウンカウン
タ、 13i…比較回路、21…O/E変換器、
22…受信側SDH終端回路、23…
受信側セル同期回路、 24…ヘッダ変換回
路、25…E/O変換器、 26…送
信側SDH終端回路、27…送信側セル同期回路、
241…分離回路、242…ヘッダ解析回路、
243…ヘッダ変換テーブル、244…
タイマ、 245…未使用/使用
テーブル、246、248、249…OR回路、 2
47…AND回路、24a…セレクタ。1. Switch, 2-1 to 2-N ...
Line processing circuit, 3 ... control circuit, 3
0: control signal processing circuit, 31: control processor,
32: Main memory, 11: Multiplex circuit, 12-1
... 12-N, 12-11 to 12-Nm ... queue filter, 13-1 to 13-N, 13-11 to 13-Nm ... P
VC allocation circuit, 14-1 to 14-N, 14-11 to 14
-Nm: FIFO buffer; 131, 131 ': header analysis circuit; 132: match detection circuit, 133, 134;
135, 136, 13d, 133 ', 134' ... AND
Circuit, 137, 13c, 13c '... OR circuit, 138.
Unused / used register, 139 ... PVC register, 13a ... PVC / SVC register, 13b, 13
b ': microcomputer interface, 13e, 15-1 to 1
5-N selector, 16-1 to 16-N, 105 bandwidth control table, 17, 106 output timing counter, 10 buffer control circuit, 18 common buffer, 19 separation circuit,
101: Write address RAM, 102: Read address RAM, 103: Next address memory, 10
4: Empty address FIFO buffer 107: PVC allocation circuit 108: Cell presence / absence detection circuit 13
8 ': unused / used RAM, 139': PVC RA
M, 13a '... PVC / SVC RAM,
13f CAM, 13g unused address FIFO, 13h up / down counter, 13i comparison circuit, 21 O / E converter,
22: SDH termination circuit on the receiving side, 23:
Reception-side cell synchronization circuit, 24: header conversion circuit, 25: E / O converter, 26: transmission-side SDH termination circuit, 27: transmission-side cell synchronization circuit,
241, a separation circuit, 242, a header analysis circuit,
243 ... header conversion table, 244 ...
Timer, 245: unused / used table, 246, 248, 249: OR circuit, 2
47 ... AND circuit, 24a ... selector.
フロントページの続き (56)参考文献 特開 平3−125248(JP,A) IEEE Network Mag. Vol.6,NO.5(1992−9), J.S.Turner,”Managi ng Bandwidthin ATM Networks with Bur sty Traffic”,p.50−58 電子情報通信学会技術研究報告,SS E92−127(1993−1−22),小崎 尚 彦他,共通バッファ型ATMスイッチの スイッチング制御に関する検討,p.13 −18 (58)調査した分野(Int.Cl.6,DB名) H04L 12/28 Continuation of front page (56) References JP-A-3-125248 (JP, A) IEEE Network Mag. Vol. 6, NO. 5 (1992-9), J. Am. S. Turner, “Managing Bandwidth ATM ATM Networks with Bursty Traffic”, p. 50-58 Technical Report of the Institute of Electronics, Information and Communication Engineers, SSE 92-127 (1993-1-22), Naohiko Ozaki et al., Study on switching control of common buffer ATM switch, p. 13-18 (58) Field surveyed (Int.Cl. 6 , DB name) H04L 12/28
Claims (3)
ェイを有し、前記入力ハイウェイから入力されたセルを
各セルのヘッダ情報に従って前記何れかの出力ハイウェ
イに振り分けるATMスイッチングシステムにおいて、 各出力ハイウェイ対応に少なくとも1つずつのセル出力
キューを形成するバッファメモリ手段と、前記 複数の入力ハイウェイから到着するセルを多重化し
たセル列に変換する多重化手段と、前記バッファメモリ手段から読み出されたセルを上記出
力ハイウェイに振り分ける分離手段と、 前記多重化手段から出力されたセルの前記バッファメモ
リ手段への書き込み動作と該バッファメモリ手段からの
セルの読み出し動作を行う制御手段で、 前記出力キュー対応にバーストデータによる使用の有無
を示す第1のレジスタ手段と、上記出力キュー対応に使
用中のバーストデータの識別情報を記憶する第2のレジ
スタ手段とを有し、 前記バーストデータの先頭セルが到着した時、該セルを
蓄積すべき出力キューと対応した第1のレジスタ手段が
他のバーストデータにより使用中である旨を示す場合
は、該先頭セルを廃棄処理し、未使用である旨を示す場
合は、該第1のレジスタ手段の状態を使用中に書き換
え、対応する第2のレジスタ手段に前記バーストデータ
の識別情報を登録すると共に、前記先頭セルを上記バッ
ファメモリ手段中の該当出力キューに蓄積し、 前記バーストデータの先頭セル以外のセルが到着した
時、該セルを蓄積すべき出力キューと対応した前記第2
のレジスタが記憶するバーストデータ識別情報と該セル
のヘッダ情報との対応関係に応じて、該セルを廃棄処理
または前記バッファメモリ手段中の該当出力キューへの
蓄積処理を行う制御手段とを備えた ことを特徴とするA
TMスイッチングシステム。1. A has a plurality of input highways and a plurality of output highways, in an ATM switching system for distributing said one of the output highways according to the header information of <br/> each cell the cell inputted from said input highway, a buffer memory means for forming at least one at cell output queues to each output highway corresponding, the cells arriving from said plurality of input highways and multiplex
Multiplexing means for converting the data into a cell row , and cells read from the buffer memory means.
Separating means for distributing the cells to the power highway, and the buffer memo of the cells output from the multiplexing means
And write operation from the buffer memory means.
The control means for performing a cell read operation determines whether burst data is used in response to the output queue.
And a first register means for indicating the output queue.
A second register for storing identification information of the burst data in use;
And when the first cell of the burst data arrives, the cell is
The first register means corresponding to the output queue to be stored is
When the other burst data indicates that it is in use
Indicates that the head cell is discarded and indicates that it is not used.
Rewrites the state of the first register means during use.
The burst data is stored in the corresponding second register means.
And the head cell is stored in the
Accumulates in the corresponding output queue in the memory unit, and a cell other than the head cell of the burst data arrives.
The second queue corresponding to the output queue in which the cell is to be stored.
Burst data identification information stored in the register of
The cell is discarded according to the correspondence with the header information of
Or to the corresponding output queue in the buffer memory means.
A characterized by comprising control means for performing accumulation processing.
TM switching system.
バーストデータの最終セルの場合に、上記第1のレジス
タ手段を未使用中に書き換えると共に、上記第2のレジ
スタ手段の識別情報を消去することを特徴とする請求項
1に記載のATMスイッチングシステム。Wherein said control means is erased when the storage treated cell is the last cell of the burst data, rewrites during unused said first register means, the identification information of the second register means The ATM switching system according to claim 1, wherein:
ル以外のセルが到着した時、該セルを蓄積すべき出力キ
ューと対応した第1のレジスタ手段の示す状態、およ
び、第2のレジスタが記憶するバーストデータ識別情報
と該セルのヘッダ情報との対応関係に応じて、該セルを
廃棄処理または上記バッファメモリ手段中の該当出力キ
ューへの蓄積処理を行い、蓄積処理したセルがバースト
データの最終セルの場合に、前記第1のレジスタ手段を
未使用中に書き換えることを特徴とする請求項1に記載
のATMスイッチングシステム。3. The control means according to claim 1, wherein when a cell other than the head cell of the burst data arrives, the state indicated by the first register means corresponding to the output queue in which the cell is to be stored, and the second register is Depending on the correspondence between the stored burst data identification information and the header information of the cell, the cell is discarded or stored in a corresponding output queue in the buffer memory means. 2. The ATM switching system according to claim 1, wherein in the case of the last cell, said first register means is rewritten while not being used.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18720596A JP2882372B2 (en) | 1996-07-17 | 1996-07-17 | ATM switching system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18720596A JP2882372B2 (en) | 1996-07-17 | 1996-07-17 | ATM switching system |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21017993A Division JP3044983B2 (en) | 1993-08-25 | 1993-08-25 | Cell switching method for ATM switching system |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11646198A Division JP3052930B2 (en) | 1998-04-27 | 1998-04-27 | ATM switching system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0927817A JPH0927817A (en) | 1997-01-28 |
JP2882372B2 true JP2882372B2 (en) | 1999-04-12 |
Family
ID=16201937
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18720596A Expired - Fee Related JP2882372B2 (en) | 1996-07-17 | 1996-07-17 | ATM switching system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2882372B2 (en) |
-
1996
- 1996-07-17 JP JP18720596A patent/JP2882372B2/en not_active Expired - Fee Related
Non-Patent Citations (2)
Title |
---|
IEEE Network Mag.Vol.6,NO.5(1992−9),J.S.Turner,"Managing Bandwidthin ATM Networks with Bursty Traffic",p.50−58 |
電子情報通信学会技術研究報告,SSE92−127(1993−1−22),小崎 尚彦他,共通バッファ型ATMスイッチのスイッチング制御に関する検討,p.13−18 |
Also Published As
Publication number | Publication date |
---|---|
JPH0927817A (en) | 1997-01-28 |
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