JP2713508B2 - 多系統数値制御装置 - Google Patents
多系統数値制御装置Info
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- JP2713508B2 JP2713508B2 JP8193091A JP8193091A JP2713508B2 JP 2713508 B2 JP2713508 B2 JP 2713508B2 JP 8193091 A JP8193091 A JP 8193091A JP 8193091 A JP8193091 A JP 8193091A JP 2713508 B2 JP2713508 B2 JP 2713508B2
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Description
【０００１】
【産業上の利用分野】本発明は複数の系統毎にＣＰＵを
有する多系統数値制御装置に関し、特に各系統に分散し
て記憶された情報を、系統毎のＣＰＵ間で伝送してデー
タ処理を実行する多系統数値制御装置に関する。
有する多系統数値制御装置に関し、特に各系統に分散し
て記憶された情報を、系統毎のＣＰＵ間で伝送してデー
タ処理を実行する多系統数値制御装置に関する。
【０００２】
【従来の技術】従来から、各系統毎の処理速度を高める
ため、ＣＰＵ及びメモリを系統別に設けた数値制御装置
が使用され、複数のＣＰＵによる分散処理が実行されて
いる。ここで、系統とは複数のタレットを有したＮＣ旋
盤等の各タレットを独立に制御する数値制御装置のチャ
ネル（パス）を指し、例えば３系統で６軸制御の数値制
御装置では、系統毎に３つのＣＰＵが設けられて、各Ｃ
ＰＵが自己の系統のタレットの２軸を並列に制御するよ
うにしている。その場合に、複数のＣＰＵによる分散処
理の他に、各ＣＰＵの間で各種の情報を伝達する必要も
生じるから、プログラムは各系統毎に実行されるが、そ
の場合でも系統間での統一したインタフェース仕様が必
要になる。
ため、ＣＰＵ及びメモリを系統別に設けた数値制御装置
が使用され、複数のＣＰＵによる分散処理が実行されて
いる。ここで、系統とは複数のタレットを有したＮＣ旋
盤等の各タレットを独立に制御する数値制御装置のチャ
ネル（パス）を指し、例えば３系統で６軸制御の数値制
御装置では、系統毎に３つのＣＰＵが設けられて、各Ｃ
ＰＵが自己の系統のタレットの２軸を並列に制御するよ
うにしている。その場合に、複数のＣＰＵによる分散処
理の他に、各ＣＰＵの間で各種の情報を伝達する必要も
生じるから、プログラムは各系統毎に実行されるが、そ
の場合でも系統間での統一したインタフェース仕様が必
要になる。
【０００３】ところで、独立したＣＰＵ間での情報転送
は、一般に主記憶装置を経由して実行される。したがっ
て、各ＣＰＵは決められたソフトウェア仕様で自己の主
記憶装置を運用するとともに、他のＣＰＵからのアクセ
スを可能にするために、専用の通信領域が主記憶装置に
設定される。
は、一般に主記憶装置を経由して実行される。したがっ
て、各ＣＰＵは決められたソフトウェア仕様で自己の主
記憶装置を運用するとともに、他のＣＰＵからのアクセ
スを可能にするために、専用の通信領域が主記憶装置に
設定される。
【０００４】図５は、系統＃１と系統＃２の主記憶装置
における、従来の記憶領域の設定状態の一例を示してい
る。系統＃１のＣＰＵ１１は、ＣＰＵ１１に対する指令
を独自のソフトウェア仕様に基づいて処理して、その主
記憶領域１２に対して各種情報を格納し、かつアクセス
する。例えば自系統の記憶領域１２Ａに格納されている
情報１２ａについて、ＣＲＴ１への情報表示処理２がＣ
ＰＵ１１に指令されると、ＣＰＵ１１は情報１２ａのア
ドレスにアクセスして、それをＣＲＴ１への表示情報と
して読み出すことができる。
における、従来の記憶領域の設定状態の一例を示してい
る。系統＃１のＣＰＵ１１は、ＣＰＵ１１に対する指令
を独自のソフトウェア仕様に基づいて処理して、その主
記憶領域１２に対して各種情報を格納し、かつアクセス
する。例えば自系統の記憶領域１２Ａに格納されている
情報１２ａについて、ＣＲＴ１への情報表示処理２がＣ
ＰＵ１１に指令されると、ＣＰＵ１１は情報１２ａのア
ドレスにアクセスして、それをＣＲＴ１への表示情報と
して読み出すことができる。
【０００５】しかし、情報表示処理３のように、ＣＰＵ
１１のプログラム指令が他系統の主記憶領域２２の領域
２２Ａに格納されている情報２２ａについての命令であ
れば、情報２２ａはまず、主記憶領域２２の通信領域２
２Ｂに転送され、その上でＣＲＴ１に表示されなくては
ならない。従って、ＣＰＵ１１では他の系統＃２に格納
された情報を使って実行すべき命令があると、その都
度、他の系統＃２の通信領域２２Ｂに、命令に対応する
情報が転送されていることを確認しなくてはならない。
また、系統＃２のＣＰＵ２１にとっても、事前に所定の
情報を通信領域に転送する転送処理４を実行する必要が
あった。また、各ＣＰＵ１１，２１間でデータをやりと
りする通信領域１２Ｂ，２２Ｂには、系統＃１、系統＃
２間の調停情報も格納されており、これらの調停情報に
基づいて情報表示処理２，３の命令に対して、同時に同
一データへのアクセスが生じないように調停処理を行っ
ていた。
１１のプログラム指令が他系統の主記憶領域２２の領域
２２Ａに格納されている情報２２ａについての命令であ
れば、情報２２ａはまず、主記憶領域２２の通信領域２
２Ｂに転送され、その上でＣＲＴ１に表示されなくては
ならない。従って、ＣＰＵ１１では他の系統＃２に格納
された情報を使って実行すべき命令があると、その都
度、他の系統＃２の通信領域２２Ｂに、命令に対応する
情報が転送されていることを確認しなくてはならない。
また、系統＃２のＣＰＵ２１にとっても、事前に所定の
情報を通信領域に転送する転送処理４を実行する必要が
あった。また、各ＣＰＵ１１，２１間でデータをやりと
りする通信領域１２Ｂ，２２Ｂには、系統＃１、系統＃
２間の調停情報も格納されており、これらの調停情報に
基づいて情報表示処理２，３の命令に対して、同時に同
一データへのアクセスが生じないように調停処理を行っ
ていた。
【０００６】
【発明が解決しようとする課題】しかし、一般に数値制
御装置に使用される各ＣＰＵは、それ程大きな演算能力
を有していないため、系統毎に分散処理をすることで加
工速度を高めるようにしている。それにもかかわらず、
ＣＰＵ間での通信処理のためのデータ処理や調停処理な
どが、各ＣＰＵの負担として大きくなれば、数値制御装
置の高性能化を制限してしまう。
御装置に使用される各ＣＰＵは、それ程大きな演算能力
を有していないため、系統毎に分散処理をすることで加
工速度を高めるようにしている。それにもかかわらず、
ＣＰＵ間での通信処理のためのデータ処理や調停処理な
どが、各ＣＰＵの負担として大きくなれば、数値制御装
置の高性能化を制限してしまう。
【０００７】すなわち、従来の多系統数値制御装置では
各系統毎のプログラミングされたソフトウェア処理に際
して、各ＣＰＵは本来の制御処理の他に自己の通信領域
の運用処理を行わなくてはならず、全体として数値制御
装置にとっては冗長な作業が必要になる。また、各ＣＰ
Ｕの主記憶装置内に設定される通信領域が、本来の制御
に使用される記憶領域を圧迫する。更に、各ＣＰＵから
調停制御を必要とするデータにアクセスする場合には、
その都度個々の命令に対して調停処理が実行されなくて
はならないという問題点があった。
各系統毎のプログラミングされたソフトウェア処理に際
して、各ＣＰＵは本来の制御処理の他に自己の通信領域
の運用処理を行わなくてはならず、全体として数値制御
装置にとっては冗長な作業が必要になる。また、各ＣＰ
Ｕの主記憶装置内に設定される通信領域が、本来の制御
に使用される記憶領域を圧迫する。更に、各ＣＰＵから
調停制御を必要とするデータにアクセスする場合には、
その都度個々の命令に対して調停処理が実行されなくて
はならないという問題点があった。
【０００８】本発明はこのような点に鑑みてなされたも
のであり、インタフェース用の通信領域を不要にした多
系統数値制御装置を提供することを目的とする。また、
本発明の他の目的は、通信専用の運用処理によるＣＰＵ
の処理の負担を軽減した多系統数値制御装置を提供する
ことである。更に、本発明の別の目的は、ＣＰＵから他
の系統に対する個々のデータアクセスの度に調停制御を
必要としないで情報転送が可能な多系統数値制御装置を
提供することを目的とする。
のであり、インタフェース用の通信領域を不要にした多
系統数値制御装置を提供することを目的とする。また、
本発明の他の目的は、通信専用の運用処理によるＣＰＵ
の処理の負担を軽減した多系統数値制御装置を提供する
ことである。更に、本発明の別の目的は、ＣＰＵから他
の系統に対する個々のデータアクセスの度に調停制御を
必要としないで情報転送が可能な多系統数値制御装置を
提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明では上記課題を解
決するために、複数の系統毎にＣＰＵを有し、系統毎の
ＣＰＵで分散処理を実行する多系統数値制御装置におい
て、前記各系統毎に同一構造のデータを記憶し、かつ他
の系統のＣＰＵからのアクセスが可能に接続された複数
の記憶手段と、前記複数の記憶手段を対応する記憶領域
毎に特定するための基準アドレスを指令する指令手段
と、各ＣＰＵから自系統以外の記憶手段のアドレスを前
記指令手段に設定する設定手段と、を有することを特徴
とする多系統数値制御装置が、提供される。
決するために、複数の系統毎にＣＰＵを有し、系統毎の
ＣＰＵで分散処理を実行する多系統数値制御装置におい
て、前記各系統毎に同一構造のデータを記憶し、かつ他
の系統のＣＰＵからのアクセスが可能に接続された複数
の記憶手段と、前記複数の記憶手段を対応する記憶領域
毎に特定するための基準アドレスを指令する指令手段
と、各ＣＰＵから自系統以外の記憶手段のアドレスを前
記指令手段に設定する設定手段と、を有することを特徴
とする多系統数値制御装置が、提供される。
【００１０】
【作用】一方の系統のＣＰＵから他の系統のデータにア
クセスするときには、メモリアドレスの内の基準アドレ
スのみを変更して設定する。構造体の中の個々の情報を
指定するためには、基準アドレスからのオフセット値
が、各ＣＰＵが支配する記憶領域に記憶されている同一
構造体のオフセットとしてそのまま使用される。
クセスするときには、メモリアドレスの内の基準アドレ
スのみを変更して設定する。構造体の中の個々の情報を
指定するためには、基準アドレスからのオフセット値
が、各ＣＰＵが支配する記憶領域に記憶されている同一
構造体のオフセットとしてそのまま使用される。
【００１１】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、系統間の表示処理について説明する多
系統数値制御装置の概念説明図である。各系統＃１，２
のＣＰＵ１１，２１は、メモリ制御用のレジスタとして
ポインタ値を格納するベースレジスタを有している。Ｃ
ＰＵ１１，２１にそれぞれ接続される記憶装置内は、主
記憶領域１２，２２と、ベースレジスタに基準アドレス
を指定するためのインデックス領域１３，２３に区分さ
れる。各系統＃１，２のＣＰＵ１１，２１には互いに独
立して、類似する内容のプログラムが指令される。各Ｃ
ＰＵ１１，２１での処理に必要な情報は、自己の主記憶
領域１２，２２に格納されているが、その際にＣＰＵ１
１，２１は、その記憶する情報の種類毎に共通した構造
化された指標を付けた指標型のデータとして格納してい
る。そして同一構造のデータの集合（構造体）を基準ア
ドレスによって特定して、系統間での情報の伝達を行う
ために、各構造体の基準アドレスをそれぞれのインデッ
クス領域１３，２３に記憶している。なお、インデック
ス領域に代えてＣＰＵ内の制御メモリを使用することも
できる。
明する。図１は、系統間の表示処理について説明する多
系統数値制御装置の概念説明図である。各系統＃１，２
のＣＰＵ１１，２１は、メモリ制御用のレジスタとして
ポインタ値を格納するベースレジスタを有している。Ｃ
ＰＵ１１，２１にそれぞれ接続される記憶装置内は、主
記憶領域１２，２２と、ベースレジスタに基準アドレス
を指定するためのインデックス領域１３，２３に区分さ
れる。各系統＃１，２のＣＰＵ１１，２１には互いに独
立して、類似する内容のプログラムが指令される。各Ｃ
ＰＵ１１，２１での処理に必要な情報は、自己の主記憶
領域１２，２２に格納されているが、その際にＣＰＵ１
１，２１は、その記憶する情報の種類毎に共通した構造
化された指標を付けた指標型のデータとして格納してい
る。そして同一構造のデータの集合（構造体）を基準ア
ドレスによって特定して、系統間での情報の伝達を行う
ために、各構造体の基準アドレスをそれぞれのインデッ
クス領域１３，２３に記憶している。なお、インデック
ス領域に代えてＣＰＵ内の制御メモリを使用することも
できる。
【００１２】いま、主記憶領域１２，２２の領域１２
Ｓ，２２Ｓにはそれぞれ同一構造のデータとして、調停
情報を含む構造化された情報が格納され、例えばこれら
の領域１２Ｓ，２２Ｓの先頭の番地がインデックス領域
１３，２３に記憶されていたとする。この調停情報は、
各系統＃１、系統＃２の構造化された情報の一部として
設定され、例えばフラグ設定領域などとして対応する記
憶領域に格納され、他の系統のＣＰＵからのデータアク
セスを調停するものである。ＣＰＵ１１が他の系統＃２
の記憶領域２２Ｓ内に格納されたデータにアクセスする
時には、インデックス領域１３のデータに基づいて、Ｃ
ＰＵ１１内のベースレジスタに設定されるポインタ値の
み変更する。各系統＃１，２の記憶装置に格納されるデ
ータの構造体は互いに同一のものとされ、互いに基準ア
ドレスのみを異ならせた構成となっているＣＰＵ１１の
メモリアドレスは、ベースレジスタのポインタ値と基準
アドレスからのオフセット値によって指定できる。
Ｓ，２２Ｓにはそれぞれ同一構造のデータとして、調停
情報を含む構造化された情報が格納され、例えばこれら
の領域１２Ｓ，２２Ｓの先頭の番地がインデックス領域
１３，２３に記憶されていたとする。この調停情報は、
各系統＃１、系統＃２の構造化された情報の一部として
設定され、例えばフラグ設定領域などとして対応する記
憶領域に格納され、他の系統のＣＰＵからのデータアク
セスを調停するものである。ＣＰＵ１１が他の系統＃２
の記憶領域２２Ｓ内に格納されたデータにアクセスする
時には、インデックス領域１３のデータに基づいて、Ｃ
ＰＵ１１内のベースレジスタに設定されるポインタ値の
み変更する。各系統＃１，２の記憶装置に格納されるデ
ータの構造体は互いに同一のものとされ、互いに基準ア
ドレスのみを異ならせた構成となっているＣＰＵ１１の
メモリアドレスは、ベースレジスタのポインタ値と基準
アドレスからのオフセット値によって指定できる。
【００１３】系統間での情報表示処理には、例えば複数
のタレットの現在位置を表示するような場合があって、
それは次のように実行される。通常の系統内の処理を実
行する際には、各ＣＰＵ１１，２１が自系統の主記憶領
域１２，２２から情報を取り出している。ところで系統
＃１の側のタレットの現在位置データと系統＃２の側の
タレットの現在位置データは、それぞれ構造化された情
報として領域１２Ｓ，２２Ｓ内では相互に対応するオフ
セット値で指示されるアドレスに格納されている。した
がって、ＣＲＴ１に２系統のタレットの現在位置を同時
に表示させる情報表示処理５をＣＰＵ１１で実行するに
は、ＣＰＵ１１はインデックス領域１３の基準アドレス
を順次ベースレジスタに取り込むことで、同じオフセッ
ト値をその基準アドレスに加算して、領域１２Ｓ，２２
Ｓにアクセスできる。
のタレットの現在位置を表示するような場合があって、
それは次のように実行される。通常の系統内の処理を実
行する際には、各ＣＰＵ１１，２１が自系統の主記憶領
域１２，２２から情報を取り出している。ところで系統
＃１の側のタレットの現在位置データと系統＃２の側の
タレットの現在位置データは、それぞれ構造化された情
報として領域１２Ｓ，２２Ｓ内では相互に対応するオフ
セット値で指示されるアドレスに格納されている。した
がって、ＣＲＴ１に２系統のタレットの現在位置を同時
に表示させる情報表示処理５をＣＰＵ１１で実行するに
は、ＣＰＵ１１はインデックス領域１３の基準アドレス
を順次ベースレジスタに取り込むことで、同じオフセッ
ト値をその基準アドレスに加算して、領域１２Ｓ，２２
Ｓにアクセスできる。
【００１４】すなわちベースレジスタのポインタ値を変
更するだけで、系統＃２のタレットの現在位置データの
メモリアドレスを設定することができる。また、これら
系統＃１，２間で互いに領域１２Ｓ，２２Ｓが同一構造
体であるということは、ＣＰＵ１１の負担を軽減するだ
けでなく、系統＃２側での情報転送用の通信領域を確保
する必要がない点も、従来の構成と異なるところであ
る。また、各系統＃１，＃２毎に主記憶領域１２，２２
の対応する領域に格納された調停情報は、複数のＣＰＵ
が同一のデータに同時にアクセスしようとした時の調停
処理を、構造化されたデータ単位で実行する調停機構を
構成することができる。この点も、従来の構成と異なる
ところである。
更するだけで、系統＃２のタレットの現在位置データの
メモリアドレスを設定することができる。また、これら
系統＃１，２間で互いに領域１２Ｓ，２２Ｓが同一構造
体であるということは、ＣＰＵ１１の負担を軽減するだ
けでなく、系統＃２側での情報転送用の通信領域を確保
する必要がない点も、従来の構成と異なるところであ
る。また、各系統＃１，＃２毎に主記憶領域１２，２２
の対応する領域に格納された調停情報は、複数のＣＰＵ
が同一のデータに同時にアクセスしようとした時の調停
処理を、構造化されたデータ単位で実行する調停機構を
構成することができる。この点も、従来の構成と異なる
ところである。
【００１５】図２は本発明の多系統数値制御装置の構成
を示すブロック図である。系統（パス）１０，２０，３
０はそれぞれが独立した数値制御装置と同等の機能をも
つマイクロプロセッサ構成をなし、互いにバス１０１で
結合されている。ＣＲＴ／ＭＤＩユニット１では、任意
のデータ及び図形を表示するとともに、キーボードから
データ入力が可能である。軸制御モジュール３１，４１
はそれぞれ系統＃１，２のサーボモータ等を制御する。
Ｉ／Ｏ回路モジュール５１は外部入出力を制御する。こ
れらはバス１０１とスロット１０１ａ〜１０１ｇを介し
て接続されている。
を示すブロック図である。系統（パス）１０，２０，３
０はそれぞれが独立した数値制御装置と同等の機能をも
つマイクロプロセッサ構成をなし、互いにバス１０１で
結合されている。ＣＲＴ／ＭＤＩユニット１では、任意
のデータ及び図形を表示するとともに、キーボードから
データ入力が可能である。軸制御モジュール３１，４１
はそれぞれ系統＃１，２のサーボモータ等を制御する。
Ｉ／Ｏ回路モジュール５１は外部入出力を制御する。こ
れらはバス１０１とスロット１０１ａ〜１０１ｇを介し
て接続されている。
【００１６】図３は表示処理に関する多系統数値制御装
置における実行手順を示すフローチャートである。図に
おいてＳとそれに続く数値はステップ番号を示す。自系
統のデータ表示を行う場合〔Ｓ１〕、自系統のローカル
メモリである領域から、自系統の制御下にあるタレット
などの現在位置を読み出す。このときは、ＣＰＵは自系
統の構造体の基準アドレスをベースポインタとし〔Ｓ
２〕、この値に現在位置データに関するオフセット値を
加算する〔Ｓ３〕。
置における実行手順を示すフローチャートである。図に
おいてＳとそれに続く数値はステップ番号を示す。自系
統のデータ表示を行う場合〔Ｓ１〕、自系統のローカル
メモリである領域から、自系統の制御下にあるタレット
などの現在位置を読み出す。このときは、ＣＰＵは自系
統の構造体の基準アドレスをベースポインタとし〔Ｓ
２〕、この値に現在位置データに関するオフセット値を
加算する〔Ｓ３〕。
【００１７】他系統の制御下にあるタレットの現在位置
を表示する場合〔Ｓ４〕、他系統のＣＰＵに属するロー
カルメモリから、その現在位置データを読み出す。この
ときは、ＣＰＵは他系統の構造体の基準アドレスをベー
スポインタとし〔Ｓ５〕、その値に現在位置データに関
するオフセット値を加算する〔Ｓ３〕。このようにし
て、加算されたアドレスにしたがっていずれの記憶装置
からであっても、データを取得することができる。な
お、他系統の構造体にアクセスする処理は、図４に示さ
れており、これについては後に説明する。
を表示する場合〔Ｓ４〕、他系統のＣＰＵに属するロー
カルメモリから、その現在位置データを読み出す。この
ときは、ＣＰＵは他系統の構造体の基準アドレスをベー
スポインタとし〔Ｓ５〕、その値に現在位置データに関
するオフセット値を加算する〔Ｓ３〕。このようにし
て、加算されたアドレスにしたがっていずれの記憶装置
からであっても、データを取得することができる。な
お、他系統の構造体にアクセスする処理は、図４に示さ
れており、これについては後に説明する。
【００１８】情報表示のための処理命令は、共通する処
理命令として設定できる〔Ｓ６〕。設定された処理命令
に対して、ベースアドレスのみを変更すれば良く、オフ
セット値を変更する必要はない。すなわち自系統の現在
位置を表示する処理も、他系統の現在位置を表示すると
きも、同一のオフセット値を使用でき、かつ同一の処理
命令を繰り返して実行すれば良い。
理命令として設定できる〔Ｓ６〕。設定された処理命令
に対して、ベースアドレスのみを変更すれば良く、オフ
セット値を変更する必要はない。すなわち自系統の現在
位置を表示する処理も、他系統の現在位置を表示すると
きも、同一のオフセット値を使用でき、かつ同一の処理
命令を繰り返して実行すれば良い。
【００１９】図４は調停処理を含む構造体に対するデー
タアクセスの処理手順を示すフローチャートである。デ
ータアクセス処理は、ベースポインタに自系統又は他系
統の構造体の基準アドレスが設定されたとき開始される
〔Ｓ11〕。このステップは、図３のステップ３またはス
テップ５に相当する。次に、読み出すべき情報が格納さ
れた領域の調停情報をテストして〔Ｓ12〕、それが使用
中であるか否かを判定する〔Ｓ13〕。アクセス可能であ
れば、アクセス開始フラグを調停情報として設定する
〔Ｓ14〕。その後、実際のデータに対するアクセス処理
を実行し〔Ｓ15〕、データを取得した後、アクセス終了
フラグを設定して〔Ｓ16〕、１の系統についてのアクセ
スを終了する。設定された基準アドレスをベースポイン
タとするアクセスが不可能な場合には、アクセス不可時
の処理、例えば処理の中断あるいは一定の待ち時間の後
の再実行処理などを行う〔Ｓ17〕。このように、系統毎
にデータ要素の位置を示すポインタ（指標）をもつ指標
型のデータ構造であれば、同時アクセスに対する調停処
理を含めて、ベースレジスタが指令する基準アドレスか
ら異なるオフセット値をＣＰＵ内で決定して、各ＣＰＵ
が他の系統の記憶手段の任意の記憶領域にアクセスでき
る。
タアクセスの処理手順を示すフローチャートである。デ
ータアクセス処理は、ベースポインタに自系統又は他系
統の構造体の基準アドレスが設定されたとき開始される
〔Ｓ11〕。このステップは、図３のステップ３またはス
テップ５に相当する。次に、読み出すべき情報が格納さ
れた領域の調停情報をテストして〔Ｓ12〕、それが使用
中であるか否かを判定する〔Ｓ13〕。アクセス可能であ
れば、アクセス開始フラグを調停情報として設定する
〔Ｓ14〕。その後、実際のデータに対するアクセス処理
を実行し〔Ｓ15〕、データを取得した後、アクセス終了
フラグを設定して〔Ｓ16〕、１の系統についてのアクセ
スを終了する。設定された基準アドレスをベースポイン
タとするアクセスが不可能な場合には、アクセス不可時
の処理、例えば処理の中断あるいは一定の待ち時間の後
の再実行処理などを行う〔Ｓ17〕。このように、系統毎
にデータ要素の位置を示すポインタ（指標）をもつ指標
型のデータ構造であれば、同時アクセスに対する調停処
理を含めて、ベースレジスタが指令する基準アドレスか
ら異なるオフセット値をＣＰＵ内で決定して、各ＣＰＵ
が他の系統の記憶手段の任意の記憶領域にアクセスでき
る。
【００２０】上記の説明は、異なる系統からの情報表示
を共通の処理命令によってＣＰＵが実行する場合である
が、例えば同期指令をマスタ側とスレーブ側とで別々の
プログラムによって指令する場合のように、系統間のパ
ルス分配が互いに関連して実行される制御などにも、適
用することができる。また、本発明は多系統数値制御装
置以外に、互いに類似する処理を複数のＣＰＵで系統毎
に分散して実行する形式の数値制御装置であれば、それ
ら複数の系統間での通信について広く応用できる。
を共通の処理命令によってＣＰＵが実行する場合である
が、例えば同期指令をマスタ側とスレーブ側とで別々の
プログラムによって指令する場合のように、系統間のパ
ルス分配が互いに関連して実行される制御などにも、適
用することができる。また、本発明は多系統数値制御装
置以外に、互いに類似する処理を複数のＣＰＵで系統毎
に分散して実行する形式の数値制御装置であれば、それ
ら複数の系統間での通信について広く応用できる。
【００２１】
【発明の効果】以上説明したように本発明では、各ＣＰ
Ｕ毎に情報を転送する場合に記憶領域の無駄をなくすこ
とによって、通常のＣＰＵの処理で使用できるメモリ領
域が増大する。また同時に、データアクセスの調停処理
を含めて、系統間の通信のためのＣＰＵの処理負担を低
減することができる。したがって、多系統数値制御装置
による制御の高速化、高機能化が可能になる。
Ｕ毎に情報を転送する場合に記憶領域の無駄をなくすこ
とによって、通常のＣＰＵの処理で使用できるメモリ領
域が増大する。また同時に、データアクセスの調停処理
を含めて、系統間の通信のためのＣＰＵの処理負担を低
減することができる。したがって、多系統数値制御装置
による制御の高速化、高機能化が可能になる。
【図１】本発明の系統間の表示処理について説明する多
系統数値制御装置の概念説明図である。
系統数値制御装置の概念説明図である。
【図２】本発明の多系統数値制御装置の構成を示すブロ
ック図である。
ック図である。
【図３】表示処理に関する多系統数値制御装置における
実行手順を示すフローチャートである。
実行手順を示すフローチャートである。
【図４】調停処理を含む構造体に対するデータアクセス
の処理手順を示すフローチャートである。
の処理手順を示すフローチャートである。
【図５】従来の記憶領域の設定状態の一例を示す図であ
る。
る。
１ ＣＲＴ １１，２１ ＣＰＵ １２，２２ 主記憶領域 １２Ｓ，２２Ｓ 構造化された情報の記憶領域 １３，２３ インデックス領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐久間 真人 山梨県南都留郡忍野村忍草字古馬場3580 番地 ファナック株式会社 商品開発研 究所内 (56)参考文献 特開 昭64−15807（ＪＰ，Ａ) 特開 昭62−293307（ＪＰ，Ａ) 特開 昭60−5303（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 複数の系統毎にＣＰＵを有し、系統毎の
ＣＰＵで分散処理を実行する多系統数値制御装置におい
て、前記各系統毎に同一構造のデータを記憶し、かつ他
の系統のＣＰＵからのアクセスが可能に接続された複数
の記憶手段と、前記複数の記憶手段を対応する記憶領域
毎に特定するための基準アドレスを指令する指令手段
と、各ＣＰＵから自系統以外の記憶手段のアドレスを前
記指令手段に設定する設定手段と、を有することを特徴
とする多系統数値制御装置。 - 【請求項２】 前記各系統のＣＰＵは、基準アドレスを
指標としてオフセット値を設定するオフセット手段を有
し、前記オフセット手段のオフセット値と前記基準アド
レスとの和を前記指令手段に設定することによって、全
ての系統の記憶手段の対応するデータに対して同一のオ
フセット値に基づいてアクセスすることを特徴とする請
求項１記載の多系統数値制御装置。 - 【請求項３】 前記各系統の記憶手段は、他の系統のＣ
ＰＵからのデータアクセスを調停する調停情報を対応す
る記憶領域に格納する調停機構を含み、同一のデータに
対する同時アクセスを調停することを特徴とする請求項
１記載の多系統数値制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8193091A JP2713508B2 (ja) | 1991-03-20 | 1991-03-20 | 多系統数値制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8193091A JP2713508B2 (ja) | 1991-03-20 | 1991-03-20 | 多系統数値制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04293104A JPH04293104A (ja) | 1992-10-16 |
| JP2713508B2 true JP2713508B2 (ja) | 1998-02-16 |
Family
ID=13760191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8193091A Expired - Lifetime JP2713508B2 (ja) | 1991-03-20 | 1991-03-20 | 多系統数値制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713508B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06314110A (ja) * | 1993-04-28 | 1994-11-08 | Fanuc Ltd | 数値制御機能を実行するコンピュータシステム部分と他のコンピュータシステムとの結合方式 |
-
1991
- 1991-03-20 JP JP8193091A patent/JP2713508B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04293104A (ja) | 1992-10-16 |
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