JP2783579B2 - 半導体装置 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、バイポーラトランジスタを用いた半導体
装置に関する。
装置に関する。
（従来の技術） 従来、バイポーラトランジスタは、ベース電流を入力
とし、コレクタ電流を出力とする電流増幅素子として用
いられてきた。例えば、NPNバイポーラトランジスタで
は、正のコレクタ・エミッタ間電圧VCE、ベース・エミ
ッタ間電圧VBE（VCE＞VBE）を与えると、ベース・エミ
ッタ間電圧VBEの種々の値に対してコレクタ電流ICは増
幅された正の値を取り、この時のベース電流も正であ
る。このように、従来のバイポーラトランジスタは画一
的な動作をするためにこのトランジスタの応用範囲は限
られている。
とし、コレクタ電流を出力とする電流増幅素子として用
いられてきた。例えば、NPNバイポーラトランジスタで
は、正のコレクタ・エミッタ間電圧VCE、ベース・エミ
ッタ間電圧VBE（VCE＞VBE）を与えると、ベース・エミ
ッタ間電圧VBEの種々の値に対してコレクタ電流ICは増
幅された正の値を取り、この時のベース電流も正であ
る。このように、従来のバイポーラトランジスタは画一
的な動作をするためにこのトランジスタの応用範囲は限
られている。
そこで、同発明者は特願昭63−17387号、特願昭63−6
9627号、特願昭69636号、特願昭63−158188号ないし特
願昭158190号において、ベース電位に応じて、正のベー
ス電流及び負のベース電流を流すことのできる新規なバ
イポーラトランジスタを用いた半導体装置を提供してい
る。この半導体装置によると、ベース・エミッタ間の順
方向ベース電流をIBEとし、コレクタ・ベース間の逆方
向ベース電流をICBとした時、ベース電位に応じてIBE＜
ICBとなるようにコレクタ・エミッタ間電圧VCEが設定さ
れる。この場合、コレクタ電圧は常に一定に保たれてい
る。
9627号、特願昭69636号、特願昭63−158188号ないし特
願昭158190号において、ベース電位に応じて、正のベー
ス電流及び負のベース電流を流すことのできる新規なバ
イポーラトランジスタを用いた半導体装置を提供してい
る。この半導体装置によると、ベース・エミッタ間の順
方向ベース電流をIBEとし、コレクタ・ベース間の逆方
向ベース電流をICBとした時、ベース電位に応じてIBE＜
ICBとなるようにコレクタ・エミッタ間電圧VCEが設定さ
れる。この場合、コレクタ電圧は常に一定に保たれてい
る。
［発明の構成］ （発明が解決しようとする課題） 上記先願の半導体装置によると、バイポーラトランジ
スタにより構成されたメモリセルにおいて、高電位レベ
ルのデータを読出すときにビット線の容量を充電するた
め、及びワード線の立上がりまたは立下がりの時に発生
するノイズにデータが影響されないようにするためにコ
レクタ電位を大きく設定し、ベースの電流駆動力を高め
る必要がある。しかしながら、データを保持していると
きもコレクタ電位を大きくしているためにコレクタから
エミッタへ貫通電流が流れ、電流消費が大きくなる。
スタにより構成されたメモリセルにおいて、高電位レベ
ルのデータを読出すときにビット線の容量を充電するた
め、及びワード線の立上がりまたは立下がりの時に発生
するノイズにデータが影響されないようにするためにコ
レクタ電位を大きく設定し、ベースの電流駆動力を高め
る必要がある。しかしながら、データを保持していると
きもコレクタ電位を大きくしているためにコレクタから
エミッタへ貫通電流が流れ、電流消費が大きくなる。
従って、この発明の目的は、正及び負のベース電流を
流すことのできるバイポーラトランジスタを用いた半導
体装置において、消費電流を減少させる半導体装置を提
供することにある。
流すことのできるバイポーラトランジスタを用いた半導
体装置において、消費電流を減少させる半導体装置を提
供することにある。
（課題を解決するための手段） この発明によると、ベース・エミッタ間電圧が増大す
るに従ってベース電流の極性が変化するようにコレクタ
・エミッタ間電圧が設定されるバイポーラトランジスタ
と、このバイポーラトランジスタのベースとビット線と
の間に設けられ、ワード線により制御されるスイッチン
グ素子とにより夫々構成されるメモリセルで成るメモリ
アレイと、メモリセルがデータを保持している第１状態
とデータの読出し及び書込みを行なう第２状態との間に
おいて、逆方向ベース電流を保持しながらバイポーラト
ランジスタのコレクタに流れる電流を第１状態のときに
第２状態より低く設定する手段とが設けられた半導体装
置が提供される。
るに従ってベース電流の極性が変化するようにコレクタ
・エミッタ間電圧が設定されるバイポーラトランジスタ
と、このバイポーラトランジスタのベースとビット線と
の間に設けられ、ワード線により制御されるスイッチン
グ素子とにより夫々構成されるメモリセルで成るメモリ
アレイと、メモリセルがデータを保持している第１状態
とデータの読出し及び書込みを行なう第２状態との間に
おいて、逆方向ベース電流を保持しながらバイポーラト
ランジスタのコレクタに流れる電流を第１状態のときに
第２状態より低く設定する手段とが設けられた半導体装
置が提供される。
（作用） データ保持の時に読出し時または書込み時よりもバイ
ポーラトランジスタのコレクタ電流を低減させることに
より、コレクタからエミッタに流れる貫通電流が減少
し、消費電力は減少する。また、書込み及び読出し時に
コレクタに流れる電流を増加させることにより読出し及
び書込み時のセルの読出し及び書込み電流の増加による
ビット線容量の充放電能力が向上され、ワード線の立上
がりや立下がりによるノイズによるデータの破壊を防止
できる。
ポーラトランジスタのコレクタ電流を低減させることに
より、コレクタからエミッタに流れる貫通電流が減少
し、消費電力は減少する。また、書込み及び読出し時に
コレクタに流れる電流を増加させることにより読出し及
び書込み時のセルの読出し及び書込み電流の増加による
ビット線容量の充放電能力が向上され、ワード線の立上
がりや立下がりによるノイズによるデータの破壊を防止
できる。
（実施例） 第２図はこの発明に用いられるバイポーラトランジス
タの構造を示し、これによると、Ｐ−型シリコン基板21
表面にはコレクタ抵抗を下げるためのN+型埋込み層22が
設けられる。更に、P-型シリコン基板21表面にP-型エピ
タキシャルシリコン層23が設けられている。このP-型エ
ピタキシャルシリコン層23には、リンが導入されてＮ型
ウェル24が形成されている。シリコン層23及びＮ型ウエ
ル層24の表面にはフィールド酸化膜25が形成され、フィ
ールド酸化膜25の一方開口を介して、N+型埋込み層22に
達するコレクタ取出し層26が形成される。他の開口介し
て、P-型ベース領域27がＮ型ウエル層24に設けられてい
る。P-型ベース領域27の一部には２μｍ×５μｍのサイ
ズのN+型のエミッタ領域28が形成され、更にエミッタポ
リサイド29が設けられている。またP-型ベース領域27内
にはエミッタポリサイド29に自己整合してP+型層30が形
成され、更にコレクタ取出し層26表面には、重ねてN+型
層31が形成されている。
タの構造を示し、これによると、Ｐ−型シリコン基板21
表面にはコレクタ抵抗を下げるためのN+型埋込み層22が
設けられる。更に、P-型シリコン基板21表面にP-型エピ
タキシャルシリコン層23が設けられている。このP-型エ
ピタキシャルシリコン層23には、リンが導入されてＮ型
ウェル24が形成されている。シリコン層23及びＮ型ウエ
ル層24の表面にはフィールド酸化膜25が形成され、フィ
ールド酸化膜25の一方開口を介して、N+型埋込み層22に
達するコレクタ取出し層26が形成される。他の開口介し
て、P-型ベース領域27がＮ型ウエル層24に設けられてい
る。P-型ベース領域27の一部には２μｍ×５μｍのサイ
ズのN+型のエミッタ領域28が形成され、更にエミッタポ
リサイド29が設けられている。またP-型ベース領域27内
にはエミッタポリサイド29に自己整合してP+型層30が形
成され、更にコレクタ取出し層26表面には、重ねてN+型
層31が形成されている。
上記のように構成された半導体構造は、シリコン酸化
膜32で覆われ、このシリコン酸化膜32に形成されたコン
タクト開口には、Ti/TiN膜33を介してAl−Si34よりなる
コレクタ，ベース，エミッタ電極35,36,37が設けられて
いる。
膜32で覆われ、このシリコン酸化膜32に形成されたコン
タクト開口には、Ti/TiN膜33を介してAl−Si34よりなる
コレクタ，ベース，エミッタ電極35,36,37が設けられて
いる。
上記の半導体装置の製造においては、先ず、P-型シリ
コン基板21に、Sb2O3雰囲気で1250℃,25分、Sbを熱拡散
してN+型埋込み層22が形成される。次いで、SiH2Cl2＋B
2H6雰囲気で1150℃,10分の処理により、P-型エピタキシ
ャルシリコン層23が成長される。この後、リンが加速電
圧160KeV、ドーズ量５×1012cm−２でシリコン層23にイ
オン注入され、更に1100℃のN2雰囲気中で290分間熱処
理される。これによりリンがシリコン層23に拡散され、
Ｎ型ウェル24が形成される。
コン基板21に、Sb2O3雰囲気で1250℃,25分、Sbを熱拡散
してN+型埋込み層22が形成される。次いで、SiH2Cl2＋B
2H6雰囲気で1150℃,10分の処理により、P-型エピタキシ
ャルシリコン層23が成長される。この後、リンが加速電
圧160KeV、ドーズ量５×1012cm−２でシリコン層23にイ
オン注入され、更に1100℃のN2雰囲気中で290分間熱処
理される。これによりリンがシリコン層23に拡散され、
Ｎ型ウェル24が形成される。
次に、上記半導体構造の表面に、フィールド酸化膜25
が形成され、この後、リン（P+）がＮ型ウエル層24にイ
オン注入され、N+型のコレクタ取出し層26が形成され
る。更に、ボロン（B+）が加速電圧30KeV,ドーズ量５×
1013cm−２でＮ型ウエル層24にイオン注入され、P-型ベ
ース領域27が形成される。この後、半導体構造の表面に
薄いシリコン酸化膜が形成され、このシリコン酸化膜に
開口が形成され、この開口を介してベース領域27に500
Åのポリシリコンが被着される。このポリシリコンにヒ
素（As+）が60KeV,ドーズ量５×1015cm−２でイオン注
入され、更にこのポリシリコンの表面にMoSiが被着さ
れ、パターニングされ、これによりエミッタポリサイド
29が形成される。
が形成され、この後、リン（P+）がＮ型ウエル層24にイ
オン注入され、N+型のコレクタ取出し層26が形成され
る。更に、ボロン（B+）が加速電圧30KeV,ドーズ量５×
1013cm−２でＮ型ウエル層24にイオン注入され、P-型ベ
ース領域27が形成される。この後、半導体構造の表面に
薄いシリコン酸化膜が形成され、このシリコン酸化膜に
開口が形成され、この開口を介してベース領域27に500
Åのポリシリコンが被着される。このポリシリコンにヒ
素（As+）が60KeV,ドーズ量５×1015cm−２でイオン注
入され、更にこのポリシリコンの表面にMoSiが被着さ
れ、パターニングされ、これによりエミッタポリサイド
29が形成される。
ボロン（B+）がベース領域27にイオン注入され、P+型
層30が形成される。更に、コレクタ取出し層26にヒ素
（As+）がイオン注入され、N+型層31が形成される。こ
の後、シリコン酸化膜32が上記ステップで形成された半
導体構造の表面に堆積され、シリコン酸化膜32にコンタ
クト開口が設けられ、コンタクト開口の底部にTi/TiN33
が被着される。これにより形成された、半導体構造の表
面にAl−Si層34が堆積され、パターンニングされ、コレ
クタ，エミッタ電極35,36,37が形成される。
層30が形成される。更に、コレクタ取出し層26にヒ素
（As+）がイオン注入され、N+型層31が形成される。こ
の後、シリコン酸化膜32が上記ステップで形成された半
導体構造の表面に堆積され、シリコン酸化膜32にコンタ
クト開口が設けられ、コンタクト開口の底部にTi/TiN33
が被着される。これにより形成された、半導体構造の表
面にAl−Si層34が堆積され、パターンニングされ、コレ
クタ，エミッタ電極35,36,37が形成される。
上述のようにして構成された半導体装置のNPNバイポ
ーラトランジスタの不純物分布が第３図に示されてい
る。
ーラトランジスタの不純物分布が第３図に示されてい
る。
エミッタは不純物濃度1.5×1020cm−３でP-型エピタ
キシャルシリコン層23の表面からの接合深さ0.15μｍ、
ベースは、不純物濃度３×1018cm−３で接合深さ0.3μ
ｍ、コレクタは、ウェル領域においておよそ４×1016cm
−３である。
キシャルシリコン層23の表面からの接合深さ0.15μｍ、
ベースは、不純物濃度３×1018cm−３で接合深さ0.3μ
ｍ、コレクタは、ウェル領域においておよそ４×1016cm
−３である。
上記条件により製造された半導体装置により、第１図
に示すNPNバイポーラトランジスタ回路が形成できる。
この回路において、ベース・エミッタ間電圧をVBE、コ
レクタ・エミッタ間電圧をVCEとした時、第４図に示す
ようにベース・エミッタ間電圧VBEに対してコレクタ電
流IC及びベース電流IBが変化する。
に示すNPNバイポーラトランジスタ回路が形成できる。
この回路において、ベース・エミッタ間電圧をVBE、コ
レクタ・エミッタ間電圧をVCEとした時、第４図に示す
ようにベース・エミッタ間電圧VBEに対してコレクタ電
流IC及びベース電流IBが変化する。
第４図によると、コレクタ・エミッタ電圧VCEが6.25V
に設定された時の電流特性が示され、０VBE＜0.45Vに
おいては、ベース・エミッタ間電圧VBEの電源の正の端
子からベースに流れ込む正のベース電流IBは実線で示す
ような特性を示し、0.45V＜VBE＜0.87Vでは、ベースか
らベース・エミッタ間電圧VBEの電源の正の端子に流れ
出す負のベース電流−IBは破線の特性を示し、0.87V＜V
BEでは、再びVBEの電源の正の端子から流れ込む正のベ
ース電流IBは実線の特性を示す。
に設定された時の電流特性が示され、０VBE＜0.45Vに
おいては、ベース・エミッタ間電圧VBEの電源の正の端
子からベースに流れ込む正のベース電流IBは実線で示す
ような特性を示し、0.45V＜VBE＜0.87Vでは、ベースか
らベース・エミッタ間電圧VBEの電源の正の端子に流れ
出す負のベース電流−IBは破線の特性を示し、0.87V＜V
BEでは、再びVBEの電源の正の端子から流れ込む正のベ
ース電流IBは実線の特性を示す。
第５図には、コレクタ・エミッタ間電圧VCEが5.75Vに
設定された場合のコレクタ電流及びベース電流特性が示
されている。この図から明らかなようにベース電流IBが
負になるベース・エミッタ電圧VBEの範囲は、0.50＜VBE
＜0.66Vである。
設定された場合のコレクタ電流及びベース電流特性が示
されている。この図から明らかなようにベース電流IBが
負になるベース・エミッタ電圧VBEの範囲は、0.50＜VBE
＜0.66Vである。
上述した負のベース電流が流れる状態を第６図を参照
して説明する。
して説明する。
ベースからエミッタに流れる順方向のベース電流IBE
（順方向であるので図中IBFと表わしている）と、ベー
ス・コレクタのPN接合において、インパクトイオン化に
よって発生するキャリアにより形成されるコレクタ・ベ
ース路の逆方向ベース電流ICB（逆方向であるのでIBRと
表わしている）との大小関係によって上記負電流が生じ
る。
（順方向であるので図中IBFと表わしている）と、ベー
ス・コレクタのPN接合において、インパクトイオン化に
よって発生するキャリアにより形成されるコレクタ・ベ
ース路の逆方向ベース電流ICB（逆方向であるのでIBRと
表わしている）との大小関係によって上記負電流が生じ
る。
即ち、|IBE|＞ICB|のときは、第４図における0VVBE
＜0.45V及び0.87V＜VBEの範囲で観測されるようにベー
ス電流は正のベース電流IBとなり、|IBE|＜|ICB|のとき
は、0.45V＜VBE＜0.87Vの範囲で観測されるようにベー
ス電流は負のベース電流−IBとなる。
＜0.45V及び0.87V＜VBEの範囲で観測されるようにベー
ス電流は正のベース電流IBとなり、|IBE|＜|ICB|のとき
は、0.45V＜VBE＜0.87Vの範囲で観測されるようにベー
ス電流は負のベース電流−IBとなる。
エミッタからの注入電子がベース・コレクタ接合の空
乏領域に入ると、これらの電子はコレクタ電圧がなだれ
降伏の方向に大きな電圧とされているためインパクトイ
オン化によって電子−正孔対を発生する。発生した電子
と正孔はベースとコレクタ間の電界によってコレクタと
ベースに夫々ドリフト移動する。ベースにドリフトした
正孔は負のベース電流IBRを形成する。ベースからエミ
ッタへの正のベース電流IBFは固定されたベース・エミ
ッタ電圧VBEで制限される。この結果、IBRがIBFより大
きい時、逆方向ベース電流が観測される。他方、この逆
方向ベース電流が現われる場合において、発生した電子
は、その電子電流がエミッタからの注入電子電流より小
さいため、コレクタ電流の大きさに僅かに加わることに
なる。この状態を式を用いて説明する。
乏領域に入ると、これらの電子はコレクタ電圧がなだれ
降伏の方向に大きな電圧とされているためインパクトイ
オン化によって電子−正孔対を発生する。発生した電子
と正孔はベースとコレクタ間の電界によってコレクタと
ベースに夫々ドリフト移動する。ベースにドリフトした
正孔は負のベース電流IBRを形成する。ベースからエミ
ッタへの正のベース電流IBFは固定されたベース・エミ
ッタ電圧VBEで制限される。この結果、IBRがIBFより大
きい時、逆方向ベース電流が観測される。他方、この逆
方向ベース電流が現われる場合において、発生した電子
は、その電子電流がエミッタからの注入電子電流より小
さいため、コレクタ電流の大きさに僅かに加わることに
なる。この状態を式を用いて説明する。
Ebers−Mollのモデルにおいて、通常のトランジスタ
では、コレクタ電流ICOとベース電流IBPは式（１）およ
び（２）で表わされる。
では、コレクタ電流ICOとベース電流IBPは式（１）およ
び（２）で表わされる。
ここで、IESはエミッタ・ベース接合の逆方向飽和電
流,ICSはコレクタ・ベース接合の逆方向飽和電流、αＦ
はエミッタ・ベース接合を横切って流れた電流のうち、
コレクタに到達した電流の割合、αＲはコレクタ・ベー
ス接合を横切って流れた電流のうちエミッタに到達した
電流の割合を表わす。ｋはボルツマン点数、Ｔは絶対温
度、ｑは電荷量である。コレクタ・ベース電圧VCEが高
く、ベース・コレクタPN接合における、インパクトイオ
ン化が無視できなくなる場合、コレクタ電流ICは次式で
表わされる。
流,ICSはコレクタ・ベース接合の逆方向飽和電流、αＦ
はエミッタ・ベース接合を横切って流れた電流のうち、
コレクタに到達した電流の割合、αＲはコレクタ・ベー
ス接合を横切って流れた電流のうちエミッタに到達した
電流の割合を表わす。ｋはボルツマン点数、Ｔは絶対温
度、ｑは電荷量である。コレクタ・ベース電圧VCEが高
く、ベース・コレクタPN接合における、インパクトイオ
ン化が無視できなくなる場合、コレクタ電流ICは次式で
表わされる。
ここで、ICOはインパクトイオン化を無視した場合の
コレクタ電流、ｎは係数、BVCBOはエミッタ開放時のベ
ース，コレクタ間の耐圧を表わす。
コレクタ電流、ｎは係数、BVCBOはエミッタ開放時のベ
ース，コレクタ間の耐圧を表わす。
第７図に示すようにインパクトイオン化で発生したホ
ールは、電界によってベースに流れ込み、逆方向のベー
ス電流IBRとなる。
ールは、電界によってベースに流れ込み、逆方向のベー
ス電流IBRとなる。
従って、IBRは次式で求められる。
IBR＝（Ｍ−１）ICO ……（５） 即ち、ベース電流IBは次式のように順方向のベース電
流IBFと逆方向のベース電流IBRの差として表わせる。
流IBFと逆方向のベース電流IBRの差として表わせる。
IB＝IBF−IBR＝IBF−（Ｍ−１）ICO ＝｛１−（Ｍ−１）hFE｝IBF ……（６） 尚、エミッタ電流IEはIE＝ICO＋IBEで表わされる。こ
こでhFEは電流利得（hFE＝ICO/IBF）を表わす。
こでhFEは電流利得（hFE＝ICO/IBF）を表わす。
なお、この動作は、NPNバイポーラトランジスタだけ
でなく、PNPバイポーラトランジスタにおいても同様に
説明できる。
でなく、PNPバイポーラトランジスタにおいても同様に
説明できる。
第１図のバイポーラトランジスタ回路の動作を第４図
及び第５図を参照して説明したように、ベースとエミッ
タ間に容量性の負荷が存在すると考えると、ベース電圧
VBEがOVVBE＜0.45Vの場合、負荷に蓄積された電荷は
ベースからエミッタに流れ出すので、負荷の両端の電圧
VBEは下降してOVに近づく。一方、0.45V＜VBE＜0.87Vで
ある場合、逆方向ベース電流によって負荷に電荷が蓄積
されるので、負荷両端の電圧VBEは上昇して0.87Vに近づ
く、一方、VBE＞0.87Vであるときは、正のベース電流が
ベースからエミッタに流れ出すので、負荷両端の電圧V
BEは下降してやはり0.87Vに近づく。以上の様に、VBEは
0Vもしくは0.87Vに保持されるので、自己増幅機能をも
った電圧の保持が可能である。
及び第５図を参照して説明したように、ベースとエミッ
タ間に容量性の負荷が存在すると考えると、ベース電圧
VBEがOVVBE＜0.45Vの場合、負荷に蓄積された電荷は
ベースからエミッタに流れ出すので、負荷の両端の電圧
VBEは下降してOVに近づく。一方、0.45V＜VBE＜0.87Vで
ある場合、逆方向ベース電流によって負荷に電荷が蓄積
されるので、負荷両端の電圧VBEは上昇して0.87Vに近づ
く、一方、VBE＞0.87Vであるときは、正のベース電流が
ベースからエミッタに流れ出すので、負荷両端の電圧V
BEは下降してやはり0.87Vに近づく。以上の様に、VBEは
0Vもしくは0.87Vに保持されるので、自己増幅機能をも
った電圧の保持が可能である。
上記の電圧保持機能を利用した電圧保持回路が第７図
に示されている。
に示されている。
この回路によると、スイッチング素子としてｎチャネ
ルMOSトランジスタQ1が用いられ、このトランジスタの
ドレインもしくはソースはNPNバイポーラトランジスタQ
2のベースに接続される。MOSトランジスタQ1のゲートに
はクロックφＡが入力され、ソースまたはドレインには
クロックφＢが与えられる。この回路においては、容量
性負荷はベース，エミッタ間の接合容量及びコレクタ，
ベース間の接合容量により形成される。
ルMOSトランジスタQ1が用いられ、このトランジスタの
ドレインもしくはソースはNPNバイポーラトランジスタQ
2のベースに接続される。MOSトランジスタQ1のゲートに
はクロックφＡが入力され、ソースまたはドレインには
クロックφＢが与えられる。この回路においては、容量
性負荷はベース，エミッタ間の接合容量及びコレクタ，
ベース間の接合容量により形成される。
第８図は、第９図における、MOSトランジスタQ1の制
御クロックφＡ、入力クロックφＢ、及びMOSトランジ
スタQ1とバイポーラトランジスタQ2の接続ノードに設け
られた出力端子の電圧レベルを示している。また、VHは
0.87V,Vpは0.45V,VLはOVを示す。
御クロックφＡ、入力クロックφＢ、及びMOSトランジ
スタQ1とバイポーラトランジスタQ2の接続ノードに設け
られた出力端子の電圧レベルを示している。また、VHは
0.87V,Vpは0.45V,VLはOVを示す。
第７図において、クロックφＡがハイレベルとなる
と、MOSトランジスタQ1がオンする。この時、φＢ＞VH
（0.87V）がバイポーラトランジスタQ2のベースに入力
され、容量性負荷がVH以上に充電される。その後、クロ
ックφＡが低レベルになり、MOSトランジスタQ1がオフ
となると、ベースに印加された、容量性負荷のVH以上の
充電電圧はトランジスタQ2のベース・エミッタ路を介し
て放電され、即ち正のベース電流がベースに流れ、ベー
ス電圧は0.87Vに維持される。次に、0.45V＜φＢ＜0.87
VであるクロックφＢがベースに印加されると、トラン
ジスタQ2のコレクタ・ベース路を介して負のベース電流
が容量性負荷に流れ込み、出力電圧、即ちベース電圧は
上昇し0.87Vとなる。MOSトランジスタQ1を介してトラン
ジスタQ2のベースにφＢ＜0.45Vが印加されると、正の
ベース電流がベース・エミッタ路を介して流れ出し、ベ
ース電圧は０となる。即ち、φＢ＞0.45Vの場合、境界
電位の0.87Vが保持され、φＢ＜0.45Vの場合、0Vが保持
される。
と、MOSトランジスタQ1がオンする。この時、φＢ＞VH
（0.87V）がバイポーラトランジスタQ2のベースに入力
され、容量性負荷がVH以上に充電される。その後、クロ
ックφＡが低レベルになり、MOSトランジスタQ1がオフ
となると、ベースに印加された、容量性負荷のVH以上の
充電電圧はトランジスタQ2のベース・エミッタ路を介し
て放電され、即ち正のベース電流がベースに流れ、ベー
ス電圧は0.87Vに維持される。次に、0.45V＜φＢ＜0.87
VであるクロックφＢがベースに印加されると、トラン
ジスタQ2のコレクタ・ベース路を介して負のベース電流
が容量性負荷に流れ込み、出力電圧、即ちベース電圧は
上昇し0.87Vとなる。MOSトランジスタQ1を介してトラン
ジスタQ2のベースにφＢ＜0.45Vが印加されると、正の
ベース電流がベース・エミッタ路を介して流れ出し、ベ
ース電圧は０となる。即ち、φＢ＞0.45Vの場合、境界
電位の0.87Vが保持され、φＢ＜0.45Vの場合、0Vが保持
される。
第８図では、MOSトランジスタQ1とバイポーラトラン
ジスタとの接続ノードが出力端としているが、電圧保持
後に、再度MOSトランジスタQ1をオンさせることによっ
てクロックφＢの入力端子を出力端とすることができ
る。
ジスタとの接続ノードが出力端としているが、電圧保持
後に、再度MOSトランジスタQ1をオンさせることによっ
てクロックφＢの入力端子を出力端とすることができ
る。
第９図は、第７図の回路にバイポーラトランジスタQ2
とは別にMOSキャパシタ等の容量素子Ｃを接続した回路
を示している。この回路によると、ベースを介しての充
放電が容量素子Ｃによって積極的に行われる。この場
合、クロックφＢの入力端は出力端としても用いられる
が、トランジスタQ1とQ2のベースの接続部に出力端が設
けられてもよい。
とは別にMOSキャパシタ等の容量素子Ｃを接続した回路
を示している。この回路によると、ベースを介しての充
放電が容量素子Ｃによって積極的に行われる。この場
合、クロックφＢの入力端は出力端としても用いられる
が、トランジスタQ1とQ2のベースの接続部に出力端が設
けられてもよい。
上記のような電圧保持機能を利用してバイポーラトラ
ンジスタを用いてメモリが構成されるが、この場合、電
圧保持時、即ちデータ保持時と充電及び放電時、即ち書
込み及び読出し時とにおいて、バイポーラトランジスタ
に印加するコレクタ電圧が変えられる。この電圧切換え
について以下に説明する。
ンジスタを用いてメモリが構成されるが、この場合、電
圧保持時、即ちデータ保持時と充電及び放電時、即ち書
込み及び読出し時とにおいて、バイポーラトランジスタ
に印加するコレクタ電圧が変えられる。この電圧切換え
について以下に説明する。
第１図の回路において、第４図に示すように電圧VCE
＝6.25Vのとき、ベース・エミッタ間電圧VBEの低レベル
は0Vであり、高レベルは0.87Vである。コレクタ・エミ
ッタ間電圧VCEが0.25Vで、電圧VBEが高レベルに保持さ
れている時、1.5×10-4Aのコレクタ電流ICが常にメモリ
セルに流れる。しかしながら、第５図に示すように電圧
VCE＝5.75Vのとき、高レベルは0.66Vに保持され、コレ
クタ電流ICは５×10-6となる。即ち、電圧VCE＝5.75Vの
とき、コレクタ電流ICはVCE＝6.25Vのときの1/30に減少
する、言替えれば、メモリセルの消費電力が軽減でき
る。しかしながら、VCE＝5.75Vの状態で、データを読出
そうとすると、ワード線の立上がりや立下がりの時に発
生するノイズやビット線の容量充電によってメモリセル
内の高レベルが0.50V以下に低下し、順方向のベース電
流によってベース・エミッタ間電圧VBEが0Vに低下する
確立が多くなる。即ち、ノイズマージンが0.66V〜0.50V
＝0.16Vしか取れない。しかし、VCE＝6.25Vにおいてデ
ータが読出されると、ノイズマージンは0.87V−0.45V＝
0.42Vと大きくなるためにデータ読出し時に高レベルが
低レベルに低下する確立が低くなる。従って、セルデー
タを読出すときには、読出し時コレクタ電位はデータ保
持時のコレクタ電位より大きい値に設定されると、メモ
リの誤動作を防止できる。
＝6.25Vのとき、ベース・エミッタ間電圧VBEの低レベル
は0Vであり、高レベルは0.87Vである。コレクタ・エミ
ッタ間電圧VCEが0.25Vで、電圧VBEが高レベルに保持さ
れている時、1.5×10-4Aのコレクタ電流ICが常にメモリ
セルに流れる。しかしながら、第５図に示すように電圧
VCE＝5.75Vのとき、高レベルは0.66Vに保持され、コレ
クタ電流ICは５×10-6となる。即ち、電圧VCE＝5.75Vの
とき、コレクタ電流ICはVCE＝6.25Vのときの1/30に減少
する、言替えれば、メモリセルの消費電力が軽減でき
る。しかしながら、VCE＝5.75Vの状態で、データを読出
そうとすると、ワード線の立上がりや立下がりの時に発
生するノイズやビット線の容量充電によってメモリセル
内の高レベルが0.50V以下に低下し、順方向のベース電
流によってベース・エミッタ間電圧VBEが0Vに低下する
確立が多くなる。即ち、ノイズマージンが0.66V〜0.50V
＝0.16Vしか取れない。しかし、VCE＝6.25Vにおいてデ
ータが読出されると、ノイズマージンは0.87V−0.45V＝
0.42Vと大きくなるためにデータ読出し時に高レベルが
低レベルに低下する確立が低くなる。従って、セルデー
タを読出すときには、読出し時コレクタ電位はデータ保
持時のコレクタ電位より大きい値に設定されると、メモ
リの誤動作を防止できる。
上記のようなコレクタ・エミッタ間電圧VCEとコレク
タ電流ICとの関係に着目してこの発明においては、デー
タ保持時とデータ読出し時とでVCEの値が切換えられ
る。次に、第10図を参照してこの発明を用いたメモリ装
置を説明する。
タ電流ICとの関係に着目してこの発明においては、デー
タ保持時とデータ読出し時とでVCEの値が切換えられ
る。次に、第10図を参照してこの発明を用いたメモリ装
置を説明する。
同図において、マトリックスに配列されたメモリセル
M/Cは、例えば第７図または第９図のトランジスタ回路
によって構成される。メモリセルM/Cの列アレイに沿っ
てワード線WL1・WL3・・が設けられ、対応するメモリセ
ルM/Cの端子WLに接続される。メモリセルM/Cの行アレイ
に沿ってビット線BL1・BL3・・BL5が設けられ、対応す
るメモリセルM/Cの端子BLに接続される。メモリセルM/C
の端子Vccはスイッチ素子SWに接続される。このスイッ
チ素子SWはクロックCLCの入力及び非入力に応じてコレ
クタラインVccを高レベル（VCH）及び低レベル（VCL）
を選択的に接続する。
M/Cは、例えば第７図または第９図のトランジスタ回路
によって構成される。メモリセルM/Cの列アレイに沿っ
てワード線WL1・WL3・・が設けられ、対応するメモリセ
ルM/Cの端子WLに接続される。メモリセルM/Cの行アレイ
に沿ってビット線BL1・BL3・・BL5が設けられ、対応す
るメモリセルM/Cの端子BLに接続される。メモリセルM/C
の端子Vccはスイッチ素子SWに接続される。このスイッ
チ素子SWはクロックCLCの入力及び非入力に応じてコレ
クタラインVccを高レベル（VCH）及び低レベル（VCL）
を選択的に接続する。
第10図のメモリ装置において、ワード線WL1,WL2,WL3
・・にオン信号が入力されるよりも早くクロックCLCが
スイッチ素子SWに入力されると、メモリセルM/Cのバイ
ポーラトランジスのコレクタ、即ちコレクタラインVcc
が高レベル（VCH、例えば6.25V）電源には接続される。
この後、ワード線がオンされると、セルデータがビット
線BL1,BL2,BL3・・に読出される。クロック信号はワー
ド線がオフにされるまでスイッチ素子SWに入力され、ワ
ード線がオフにされた後にクロック信号は解除される。
このとき、スイッチ素子SWはコレクタラインVccを低レ
ベル（VCL、例えば5.75V）に切換える。
・・にオン信号が入力されるよりも早くクロックCLCが
スイッチ素子SWに入力されると、メモリセルM/Cのバイ
ポーラトランジスのコレクタ、即ちコレクタラインVcc
が高レベル（VCH、例えば6.25V）電源には接続される。
この後、ワード線がオンされると、セルデータがビット
線BL1,BL2,BL3・・に読出される。クロック信号はワー
ド線がオフにされるまでスイッチ素子SWに入力され、ワ
ード線がオフにされた後にクロック信号は解除される。
このとき、スイッチ素子SWはコレクタラインVccを低レ
ベル（VCL、例えば5.75V）に切換える。
第11図に示す他の実施例によると、ワード線WL1,WL2,
WL3・・の各々に対応するメモリセルM/CのVccはコレク
タラインVcc1,Vcc2,Vcc3の対応する１つに共通に接続さ
れる。コレクタラインVcc1,Vcc2,Vcc3・・はスイッチ素
子SW1,SW2,SW3・・を夫々介してＶCH及びＶCLラインに
接続される。この実施例によると、ワード線WL1,WL2,WL
3・・がオンされる前にスイッチ素子SW1,SW2,SW3・・に
入力されるクロックCLC1,CLC2,CLC3・・は独立して発生
し、ワード線がオンするメモリセルM/Cに接続されてい
るスイッチ素子のみにクロックが入力されるようにメモ
リが構成されている。
WL3・・の各々に対応するメモリセルM/CのVccはコレク
タラインVcc1,Vcc2,Vcc3の対応する１つに共通に接続さ
れる。コレクタラインVcc1,Vcc2,Vcc3・・はスイッチ素
子SW1,SW2,SW3・・を夫々介してＶCH及びＶCLラインに
接続される。この実施例によると、ワード線WL1,WL2,WL
3・・がオンされる前にスイッチ素子SW1,SW2,SW3・・に
入力されるクロックCLC1,CLC2,CLC3・・は独立して発生
し、ワード線がオンするメモリセルM/Cに接続されてい
るスイッチ素子のみにクロックが入力されるようにメモ
リが構成されている。
クロック信号（例えば、CLC1）がスイッチ素子（SW
1）に入力されると、コレクタラインVcc1がVCHに接続さ
れ、高レベル（6.25V）に維持される。この後、同スイ
ッチ素子（SW1）に対応するセルアレイのワード線（WL
1）がオンされると、バイポーラトランジスタのコレク
タ電位が高レベル（6.25V）の状態でビット線BL1〜BL5
・・にデータが読出される。そして、ワード線がオフに
なった後にクロック（CLC1）が解除される。クロックの
解除により、ラインVcc1は低レベル（VCL、例えば5.75
V）に切換えられ、メモリセルM/Cは低レベルによるデー
タ保持状態となる。
1）に入力されると、コレクタラインVcc1がVCHに接続さ
れ、高レベル（6.25V）に維持される。この後、同スイ
ッチ素子（SW1）に対応するセルアレイのワード線（WL
1）がオンされると、バイポーラトランジスタのコレク
タ電位が高レベル（6.25V）の状態でビット線BL1〜BL5
・・にデータが読出される。そして、ワード線がオフに
なった後にクロック（CLC1）が解除される。クロックの
解除により、ラインVcc1は低レベル（VCL、例えば5.75
V）に切換えられ、メモリセルM/Cは低レベルによるデー
タ保持状態となる。
第12図を参照して他の実施例を説明する。
この実施例によると、メモリセルM/Cが複数のセルア
レイに配列されている。これらセルアレイは複数のセル
アレイグループに分割される。セルアレイグループのセ
ルアレイのメモリセルM/Cは夫々対応するワード線WL11
〜WL1M・・WLK1〜WLKM及びビット線BL11〜BL1N・・BLK1
〜BLKN並びにコレクタラインVcc1〜VccKに接続される。
レイに配列されている。これらセルアレイは複数のセル
アレイグループに分割される。セルアレイグループのセ
ルアレイのメモリセルM/Cは夫々対応するワード線WL11
〜WL1M・・WLK1〜WLKM及びビット線BL11〜BL1N・・BLK1
〜BLKN並びにコレクタラインVcc1〜VccKに接続される。
セルアレイグループのワード線WL11〜WL11M・・WLK1
〜WLKMは対応するデコーダDE1〜DEKに夫々接続される。
デコーダDE1〜DEKはワード選択アドレス（A1〜Am）ライ
ンに共通に接続されると共にVcc選択アドレス（Am＋１
〜Am＋ｋ）ラインに夫々接続される。アドレス（Am＋１
〜Am＋ｋ）ラインはセルアレイグループに夫々対応する
スイッチ素子SW1〜SWKの制御端子に接続される。これら
スイッチ素子SW1〜SWKは電源ラインVCL及びVCHは共通に
接続され、コレクタラインVcc1〜VccKに夫々接続され
る。
〜WLKMは対応するデコーダDE1〜DEKに夫々接続される。
デコーダDE1〜DEKはワード選択アドレス（A1〜Am）ライ
ンに共通に接続されると共にVcc選択アドレス（Am＋１
〜Am＋ｋ）ラインに夫々接続される。アドレス（Am＋１
〜Am＋ｋ）ラインはセルアレイグループに夫々対応する
スイッチ素子SW1〜SWKの制御端子に接続される。これら
スイッチ素子SW1〜SWKは電源ラインVCL及びVCHは共通に
接続され、コレクタラインVcc1〜VccKに夫々接続され
る。
第12図のメモリ装置の動作を第13図のタイムチャート
を参照して説明する。
を参照して説明する。
チップ選択信号▲▼が“H"から“L"になると、メ
モリチップはアクティブ状態となり、アドレスがチップ
内に取込まれる。取込みアドレスはアドレスバッファ及
び部分デコーダを介してチップ内部のアドレス（A1＋１
〜Am及びAm＋１〜Am＋ｋ）ラインに出力される。この場
合、Vcc選択アドレスAm＋１〜Am＋ｋがワード線選択ア
ドレスよりも先行して出力される。従って、例えばコレ
クタラインVcc1がワード線WL11より先行して、スイッチ
素子SW1によって低レベルVCLから高レベルVCHに切換え
られる。従って、ワード線選択時には、選択されたメモ
リセルのコレクタ・エミッタ間電圧VCEが低レベルVCLか
ら高レベルVCHに上昇し、コレクタ電流Icが大きくな
る。このとき、読出し電流であるベース電流IBも大きく
なるために、読出し時のビット線充電電流が大きくな
り、高速の読出しが行なえる。
モリチップはアクティブ状態となり、アドレスがチップ
内に取込まれる。取込みアドレスはアドレスバッファ及
び部分デコーダを介してチップ内部のアドレス（A1＋１
〜Am及びAm＋１〜Am＋ｋ）ラインに出力される。この場
合、Vcc選択アドレスAm＋１〜Am＋ｋがワード線選択ア
ドレスよりも先行して出力される。従って、例えばコレ
クタラインVcc1がワード線WL11より先行して、スイッチ
素子SW1によって低レベルVCLから高レベルVCHに切換え
られる。従って、ワード線選択時には、選択されたメモ
リセルのコレクタ・エミッタ間電圧VCEが低レベルVCLか
ら高レベルVCHに上昇し、コレクタ電流Icが大きくな
る。このとき、読出し電流であるベース電流IBも大きく
なるために、読出し時のビット線充電電流が大きくな
り、高速の読出しが行なえる。
読出しが終わり、ワード線WL11が低レベル、即ち非選
択となった後にコレクタラインVcc1が高レベルVCHから
低レベルＶCLになる。従って、コレクタ電流ICが小さく
なり、これに伴って読出し電流であるベース電流IBも小
さくなる。即ち、メモリセルの消費電力が少なくなる。
択となった後にコレクタラインVcc1が高レベルVCHから
低レベルＶCLになる。従って、コレクタ電流ICが小さく
なり、これに伴って読出し電流であるベース電流IBも小
さくなる。即ち、メモリセルの消費電力が少なくなる。
上記実施例において、コレクタラインVcc1〜VccKの選
択をワード線WL11〜WLKMの選択よりも先行させて、低レ
ベルVCLから高レベルVCHに変化させ、ワード線非選択よ
りも後行させて、高レベルVCHから低レベルVCLに変化さ
せる時にVcc選択アドレス（Am＋１〜Am＋ｋ）をワード
線選択アドレスA1〜Amよりも先行させて立上げ、同アド
レスより後行させて立下げてもよい。また、ワード線選
択アドレスA1〜Am,Am＋１〜Am＋ｋは同時に立上げて
も、立下げてもよい。この場合、スイッチ素子SW1〜SWK
及びワード線デコーダDE1〜DEKによって両アドレスの出
力タイミングを調整してもよい。更に、低レベルVCL及
び高レベルVCHを得る場合に、高レベルVCHは外部供給電
圧とし、低レベルVCLは高レベルVCHを内部降圧回路によ
って降圧させることによって得てもよい。
択をワード線WL11〜WLKMの選択よりも先行させて、低レ
ベルVCLから高レベルVCHに変化させ、ワード線非選択よ
りも後行させて、高レベルVCHから低レベルVCLに変化さ
せる時にVcc選択アドレス（Am＋１〜Am＋ｋ）をワード
線選択アドレスA1〜Amよりも先行させて立上げ、同アド
レスより後行させて立下げてもよい。また、ワード線選
択アドレスA1〜Am,Am＋１〜Am＋ｋは同時に立上げて
も、立下げてもよい。この場合、スイッチ素子SW1〜SWK
及びワード線デコーダDE1〜DEKによって両アドレスの出
力タイミングを調整してもよい。更に、低レベルVCL及
び高レベルVCHを得る場合に、高レベルVCHは外部供給電
圧とし、低レベルVCLは高レベルVCHを内部降圧回路によ
って降圧させることによって得てもよい。
この反対に、低レベルVCLを外部供給電圧とし、高レ
ベルVCHは低レベルVCLを内部昇圧回路によって昇圧させ
ることによって得てもよい。
ベルVCHは低レベルVCLを内部昇圧回路によって昇圧させ
ることによって得てもよい。
上記実施例では、バイポーラトランジスタのコレクタ
に印加する電圧を保持状態と読取りとで変えることによ
り所期の目的を達成しているが、次に、バイポーラトラ
ンジスタのエミッタ側の抵抗値を変えることにより同じ
目的を達成する実施例を説明する。
に印加する電圧を保持状態と読取りとで変えることによ
り所期の目的を達成しているが、次に、バイポーラトラ
ンジスタのエミッタ側の抵抗値を変えることにより同じ
目的を達成する実施例を説明する。
第14図はバイポーラトランジスタQ1の特性を測定する
回路を示し、第15図はコレクタ電圧が7Vの時のベース・
エミッタ間電圧VBEとベース電流IB及びコレクタ電流Ic
との関係を示している。
回路を示し、第15図はコレクタ電圧が7Vの時のベース・
エミッタ間電圧VBEとベース電流IB及びコレクタ電流Ic
との関係を示している。
同図において、外部電源からベースに流れ込む電流の
向きをIBとし、逆方向の電流−IBとしており、電流−IB
からIBに変わるときのベース・エミッタ間電圧VBEは0V
と1.08Vであり、安定状態を保つ。これらの安定電圧が
バイポーラトランジスタをメモリセルとして用いる時の
“0"及び“1"を示す。
向きをIBとし、逆方向の電流−IBとしており、電流−IB
からIBに変わるときのベース・エミッタ間電圧VBEは0V
と1.08Vであり、安定状態を保つ。これらの安定電圧が
バイポーラトランジスタをメモリセルとして用いる時の
“0"及び“1"を示す。
第16図はバイポーラトランジスタQ1のエミッタに直列
に抵抗素子としてnMOSトランジスタQ2を接続した回路を
示している。この回路に基づいて上記と同様な特性を測
定することにより第17図に示す特性が得られた。この特
性図から明らかなようにnMOSトランジスタQ2がエミッタ
接続され、このトランジスタQ2のベースに5Vの電圧が印
加された場合、ベース・エミッタ間電圧VBEが大きな
値を示す領域において、コレクタ電流及びベース電流が
トランジスタQ2を接続しない場合に比べて減少してい
る。nMOSトランジスタQ2のゲートが0Vにされた場合に
は、nMOSトランジスタQ2のチャンネル抵抗が増加するた
めにゲートに5Vを印加した場合に比べて更にベース電
流及びコレクタ電流が減少する。この状態はバイポー
ラトランジスタがメモリセルとして用いられた時にベー
スが“1"レベルを保持しているときのコレクタ電流を示
している。即ち、nMOSトランジスタQ2のゲート電圧を変
えることによりデータ保持時にはコレクタ電流を減少さ
せることができ、メモリの消費電力の軽減が達成でき
る。
に抵抗素子としてnMOSトランジスタQ2を接続した回路を
示している。この回路に基づいて上記と同様な特性を測
定することにより第17図に示す特性が得られた。この特
性図から明らかなようにnMOSトランジスタQ2がエミッタ
接続され、このトランジスタQ2のベースに5Vの電圧が印
加された場合、ベース・エミッタ間電圧VBEが大きな
値を示す領域において、コレクタ電流及びベース電流が
トランジスタQ2を接続しない場合に比べて減少してい
る。nMOSトランジスタQ2のゲートが0Vにされた場合に
は、nMOSトランジスタQ2のチャンネル抵抗が増加するた
めにゲートに5Vを印加した場合に比べて更にベース電
流及びコレクタ電流が減少する。この状態はバイポー
ラトランジスタがメモリセルとして用いられた時にベー
スが“1"レベルを保持しているときのコレクタ電流を示
している。即ち、nMOSトランジスタQ2のゲート電圧を変
えることによりデータ保持時にはコレクタ電流を減少さ
せることができ、メモリの消費電力の軽減が達成でき
る。
第18図はメモリセルM/Cを示しており、このメモリセ
ルM/Cによると、バイポーラトランジスタQ1のエミッタ
に抵抗素子として機能するnMOSトランジスタQ2が直列に
接続される。バイポーラトランジスタQ1のベースはnMOS
トランジスタQ3を介してビット線（BL）端子に接続され
る。nMOSトランジスタQ3のゲートはワード線（WL）端子
に接続される。
ルM/Cによると、バイポーラトランジスタQ1のエミッタ
に抵抗素子として機能するnMOSトランジスタQ2が直列に
接続される。バイポーラトランジスタQ1のベースはnMOS
トランジスタQ3を介してビット線（BL）端子に接続され
る。nMOSトランジスタQ3のゲートはワード線（WL）端子
に接続される。
第18図のメモリセルの動作を第19図のタイミングチャ
ートに従って説明する。
ートに従って説明する。
データ保持時には、nMOSトランジスタQ2のゲートに信
号CL（＝0V）が入力される。このとき上述したように状
態に対応するコレクタ電流Icがバイポーラトランジス
タQ1に流れ、データが保持される。データ読出し時に
は、バイポーラトランジスタQ1のベースにドレインが接
続されているnMOSトランジスタQ3がオンされる前にnMOS
トランジスタQ2のゲートに5Vのゲート信号CLが供給され
る。これにより、状態に対応する大きいコレクタ電流
IcがバイポーラトランジスタQ1に流れ、これに伴ってベ
ース電流IBが上昇する。従って、ビット線BLの充電能力
が向上する。この後、nMOSトランジスタQ3をオンさせる
ことによりデータがビット線BLに読出される。読出しが
終わると、nMOSトランジスタQ3がオフにされ、その後ゲ
ート信号が0Vに低下される。
号CL（＝0V）が入力される。このとき上述したように状
態に対応するコレクタ電流Icがバイポーラトランジス
タQ1に流れ、データが保持される。データ読出し時に
は、バイポーラトランジスタQ1のベースにドレインが接
続されているnMOSトランジスタQ3がオンされる前にnMOS
トランジスタQ2のゲートに5Vのゲート信号CLが供給され
る。これにより、状態に対応する大きいコレクタ電流
IcがバイポーラトランジスタQ1に流れ、これに伴ってベ
ース電流IBが上昇する。従って、ビット線BLの充電能力
が向上する。この後、nMOSトランジスタQ3をオンさせる
ことによりデータがビット線BLに読出される。読出しが
終わると、nMOSトランジスタQ3がオフにされ、その後ゲ
ート信号が0Vに低下される。
上記のようにデータ保持時にデータ読出し時よりnMOS
トランジスタQ2のチャンネル抵抗を高くすることによ
り、コレクタからエミッタへの貫通電流Icが状態に対
応する電流から状態に対応する電流に減少し、保持時
でのメモリセルの消費電力が減少できる。
トランジスタQ2のチャンネル抵抗を高くすることによ
り、コレクタからエミッタへの貫通電流Icが状態に対
応する電流から状態に対応する電流に減少し、保持時
でのメモリセルの消費電力が減少できる。
第20図を参照して抵抗制御による他の実施例を説明す
る。
る。
この実施例によると、複数のメモリセルM/Cが複数の
メモリアレイに配列され、各メモリアレイのメモリセル
M/Cにワード線WL1,WL2,WL3・・及びビット線BL1,BL2・
・・が接続される。
メモリアレイに配列され、各メモリアレイのメモリセル
M/Cにワード線WL1,WL2,WL3・・及びビット線BL1,BL2・
・・が接続される。
各メモリセルM/Cは第21図に示すようにバイポーラト
ランジスタQ1のエミッタは基準電位（Vss）ラインに接
続され、nMOSトランジスタQ3のソースがビット線BLに接
続され、同トランジスタのゲートがワード線WLに接続さ
れる。
ランジスタQ1のエミッタは基準電位（Vss）ラインに接
続され、nMOSトランジスタQ3のソースがビット線BLに接
続され、同トランジスタのゲートがワード線WLに接続さ
れる。
第20図のメモリセルM/CのVssライン（第21図）はnMOS
トランジスタQ4のドレインに接続され、ソースは基準電
源Vssに接続される。データ保持時に、このnMOSトラン
ジスタQ4のゲートに0Vのゲート信号CLEが入力されるこ
とにより、バイポーラトランジスタQ1に状態で示す小
さいコレクタ電流が流れ、データが低電力消費で保持さ
れる。データ読出しのためにnMOSトランジスタQ4のデー
タに5Vのゲート信号CLEが入力されると、状態で示すV
BE−IB,IC特性になる。このの状態では、よりもVBE
に対するベース電流IBが大きいため、ビット線の充電能
力が向上された状態でデータがビット線に読出される。
トランジスタQ4のドレインに接続され、ソースは基準電
源Vssに接続される。データ保持時に、このnMOSトラン
ジスタQ4のゲートに0Vのゲート信号CLEが入力されるこ
とにより、バイポーラトランジスタQ1に状態で示す小
さいコレクタ電流が流れ、データが低電力消費で保持さ
れる。データ読出しのためにnMOSトランジスタQ4のデー
タに5Vのゲート信号CLEが入力されると、状態で示すV
BE−IB,IC特性になる。このの状態では、よりもVBE
に対するベース電流IBが大きいため、ビット線の充電能
力が向上された状態でデータがビット線に読出される。
第20図の実施例において、セルアレイに含まれるバイ
ポーラトランジスタのエミッタは全て共通に接続されて
も、セルアレイを複数のブロックに分け、セルブロック
毎に共通に接続されてもよい。セルブロックのアレイ毎
にエミッタが共通に接続される場合には、セルブロック
アレイ毎にエミッタに接続されたnMOSトランジスタにゲ
ート信号が供給され、データが読出されるメモリセルを
含むブロックに含まれるバイポーラトランジスタのエミ
ッタに接続されているnMOSトランジスタのゲートにだけ
5Vのゲート信号が入力され、他のnMOSトランジスタのゲ
ート信号は0Vに維持される。
ポーラトランジスタのエミッタは全て共通に接続されて
も、セルアレイを複数のブロックに分け、セルブロック
毎に共通に接続されてもよい。セルブロックのアレイ毎
にエミッタが共通に接続される場合には、セルブロック
アレイ毎にエミッタに接続されたnMOSトランジスタにゲ
ート信号が供給され、データが読出されるメモリセルを
含むブロックに含まれるバイポーラトランジスタのエミ
ッタに接続されているnMOSトランジスタのゲートにだけ
5Vのゲート信号が入力され、他のnMOSトランジスタのゲ
ート信号は0Vに維持される。
第22図を参照して可変エミッタ抵抗の他の実施例を説
明する。
明する。
この実施例によると、セルアレイに含まれるワード線
WL1,WL2・・に接続されたセルアレイ毎にエミッタが共
通に接続され、共通接続エミッタに可変抵抗素子として
機能するnMOSトランジスタQE1,QE2・・のドレインが接
続される。同nMOSトランジスタのソースは電位（Vss）
源に接続される。
WL1,WL2・・に接続されたセルアレイ毎にエミッタが共
通に接続され、共通接続エミッタに可変抵抗素子として
機能するnMOSトランジスタQE1,QE2・・のドレインが接
続される。同nMOSトランジスタのソースは電位（Vss）
源に接続される。
ワード線WL1,WL2・・に夫々接続されるセルに共通に
接続されるnMOSトランジスタQE1,QE2・・のゲートに
は、少くともデータ読出し時には、5Vのゲート信号CLE
1,CLE2・・がセルアレイ毎に別々に入力される。
接続されるnMOSトランジスタQE1,QE2・・のゲートに
は、少くともデータ読出し時には、5Vのゲート信号CLE
1,CLE2・・がセルアレイ毎に別々に入力される。
第23図は複数のセルアレイブロックにより構成される
メモリ装置を示している。このメモリ装置によると、各
セルアレイブロックは所定数のセルアレイにより構成さ
れる。各ブロックのセルアレイのメモリセルM/Cはワー
ド線WL11（WLK1）〜WL1M（WLKM）及びビット線BL11（BL
K1）〜BL1N（BLKN）に接続される。メモリセルM/Cのバ
イポーラトランジスタQ1（第21図）のエミッタに接続さ
れる基準電位ラインVssL（VssLK）は可変抵抗素子とし
て機能するnMOSトランジスタQ4を介して基準電位（Vs
s）源に接続される。nMOSトランジスタQ4のゲートはク
ロックCL1〜CLKによって夫々制御される。
メモリ装置を示している。このメモリ装置によると、各
セルアレイブロックは所定数のセルアレイにより構成さ
れる。各ブロックのセルアレイのメモリセルM/Cはワー
ド線WL11（WLK1）〜WL1M（WLKM）及びビット線BL11（BL
K1）〜BL1N（BLKN）に接続される。メモリセルM/Cのバ
イポーラトランジスタQ1（第21図）のエミッタに接続さ
れる基準電位ラインVssL（VssLK）は可変抵抗素子とし
て機能するnMOSトランジスタQ4を介して基準電位（Vs
s）源に接続される。nMOSトランジスタQ4のゲートはク
ロックCL1〜CLKによって夫々制御される。
第23図のメモリ装置の動作を第24図を参照して説明す
る。
る。
チップセレクト信号▲▼が高（Ｈ）レベルから低
（Ｌ）レベルになると、メモリチップはアクティブ状態
となり、アドレスがチップに取込まれる。アドレス取込
まれると、アドレスバッファ及び部分デコーダを介して
チップ内部のアドレスライン及びクロックラインにアド
レスA1〜Am及びクロックCL1〜CLKが出力される。クロッ
クCL1〜CLKがワード線WL1〜WLKよりも先行して立上が
り、nMOSトランジスタQ4に5Vのゲート信号が入力され
る。この後、例えばワード線WL11が選択されると、バイ
ポーラトランジスタに流れるコレクタ電流が大きくな
り、同時にベース電流が大きくなる。この結果、ビット
線BL11〜BLNの充電能力が増加され、データがビット線
に高速で読出される。
（Ｌ）レベルになると、メモリチップはアクティブ状態
となり、アドレスがチップに取込まれる。アドレス取込
まれると、アドレスバッファ及び部分デコーダを介して
チップ内部のアドレスライン及びクロックラインにアド
レスA1〜Am及びクロックCL1〜CLKが出力される。クロッ
クCL1〜CLKがワード線WL1〜WLKよりも先行して立上が
り、nMOSトランジスタQ4に5Vのゲート信号が入力され
る。この後、例えばワード線WL11が選択されると、バイ
ポーラトランジスタに流れるコレクタ電流が大きくな
り、同時にベース電流が大きくなる。この結果、ビット
線BL11〜BLNの充電能力が増加され、データがビット線
に高速で読出される。
ワード線の選択信号がＬレベルになり、その後にクロ
ックCL1のレベルが低下すると、nMOSトランジスタQ4の
抵抗が増加し、コレクタ電流Icが小さくなり、低消費電
力でデータが保持される。
ックCL1のレベルが低下すると、nMOSトランジスタQ4の
抵抗が増加し、コレクタ電流Icが小さくなり、低消費電
力でデータが保持される。
上記実施例において、可変抵抗素子として用いるnMOS
トランジスタQ2,Q4は閾値が低いトランジスタか、ディ
プレッションモード型トランジスタを用いることができ
る。この場合、クロックCL1〜CLKがＬレベルでも、コレ
クタ電流Icが流れる。クロックCL1〜CLKの振幅を（Vcc
−Vss）の値ではなく、ＨレベルをVccより低くし、Ｌレ
ベルをVssよりも高くし、振幅を小さくした場合でもこ
の発明は有効である。
トランジスタQ2,Q4は閾値が低いトランジスタか、ディ
プレッションモード型トランジスタを用いることができ
る。この場合、クロックCL1〜CLKがＬレベルでも、コレ
クタ電流Icが流れる。クロックCL1〜CLKの振幅を（Vcc
−Vss）の値ではなく、ＨレベルをVccより低くし、Ｌレ
ベルをVssよりも高くし、振幅を小さくした場合でもこ
の発明は有効である。
第18図ないし第24図に基づいて説明した実施例におい
て用いられているnMOSトランジスタはpMOSトランジスタ
に変えてもよく、可変抵抗素子として機能するnMOSトラ
ンジスタは可変抵抗回路に変えてもよい。
て用いられているnMOSトランジスタはpMOSトランジスタ
に変えてもよく、可変抵抗素子として機能するnMOSトラ
ンジスタは可変抵抗回路に変えてもよい。
上記実施例では、データ保持時とデータ読出し時とに
ついて説明したが、この発明はデータ書込みにおいても
利用できる。
ついて説明したが、この発明はデータ書込みにおいても
利用できる。
［発明の効果］ この発明の半導体装置によると、メモリセルとして働
くバイポーラトランジスタのコレクタ電圧またはエミッ
タ抵抗をデータ保持時とデータ読出しまたは書込み時に
おいて変えて、逆方向ベース電流を維持しながらコレク
タ電流を変化させることにより、高速読み書き及び低消
費電力のメモリ装置を作ることができる。
くバイポーラトランジスタのコレクタ電圧またはエミッ
タ抵抗をデータ保持時とデータ読出しまたは書込み時に
おいて変えて、逆方向ベース電流を維持しながらコレク
タ電流を変化させることにより、高速読み書き及び低消
費電力のメモリ装置を作ることができる。
第１図はこの発明の一実施例に従ったバイポーラトラン
ジスタを用いた半導体装置の回路図、第２図はバイポー
ラトランジスタの断面図、第３図は第２図のバイポーラ
トランジスタの不純物プロファイルを示す図、第４図は
VCE＝6.25Vの時のベース・エミッタ間電圧とコレクタ電
流及びベース電流との関係を示す図、第５図はVCE＝5.7
5Vの時のベース・エミッタ間電圧とコレクタ電流及びベ
ース電流との関係を示す図、第６図はこの発明の半導体
装置の動作原理を説明するための図、第７図はメモリセ
ルの回路図、第８図は第７図のメモリセルの動作タイミ
ングチャートを示す図、第９図は他のメモリセルの回路
図、第10図はこの発明を利用したメモリ装置の回路図、
第11図はこの発明を利用した他のメモリ装置の回路図、
第12図は複数のセルアレイブロックにより構成されるメ
モリ装置の回路図、第13図は第12図のメモリ装置の動作
を説明するタイミングチャート図、第14図はバイポーラ
トランジスタの特性を測定する回路の回路図、第15図は
第14図の回路により得られる特性を示す図、第16図はバ
イポーラトランジスタの他の特性を測定する回路の回路
図、第17図は第16図の回路により得られる特性を示す
図、第18図は他の実施例に従った半導体装置に用いられ
るメモリセルの回路図、第19図は第18図のメモリセルの
動作を説明するタイムチャート図、第20図はこの発明を
用いた他のメモリ装置の回路図、第21図は第20図のメモ
リ装置に用いられるメモリセルの回路図、第22図は可変
抵抗素子を用いた他のメモリ装置の回路図、第23図は複
数のセルアレイブロックにより構成されるメモリ装置の
回路図、そして第24図は第23図のメモリ装置の動作を説
明するためのタイミングチャート図である。 Q1……nMOSトランジスタ、Q2……バイポーラトランジス
タ、Q3……nMOSトランジスタ、M/C……メモリセル、SW
……スイッチ素子、WL1,WL2,WL3……ワード線、BL1,BL
2,・・……ビット線。
ジスタを用いた半導体装置の回路図、第２図はバイポー
ラトランジスタの断面図、第３図は第２図のバイポーラ
トランジスタの不純物プロファイルを示す図、第４図は
VCE＝6.25Vの時のベース・エミッタ間電圧とコレクタ電
流及びベース電流との関係を示す図、第５図はVCE＝5.7
5Vの時のベース・エミッタ間電圧とコレクタ電流及びベ
ース電流との関係を示す図、第６図はこの発明の半導体
装置の動作原理を説明するための図、第７図はメモリセ
ルの回路図、第８図は第７図のメモリセルの動作タイミ
ングチャートを示す図、第９図は他のメモリセルの回路
図、第10図はこの発明を利用したメモリ装置の回路図、
第11図はこの発明を利用した他のメモリ装置の回路図、
第12図は複数のセルアレイブロックにより構成されるメ
モリ装置の回路図、第13図は第12図のメモリ装置の動作
を説明するタイミングチャート図、第14図はバイポーラ
トランジスタの特性を測定する回路の回路図、第15図は
第14図の回路により得られる特性を示す図、第16図はバ
イポーラトランジスタの他の特性を測定する回路の回路
図、第17図は第16図の回路により得られる特性を示す
図、第18図は他の実施例に従った半導体装置に用いられ
るメモリセルの回路図、第19図は第18図のメモリセルの
動作を説明するタイムチャート図、第20図はこの発明を
用いた他のメモリ装置の回路図、第21図は第20図のメモ
リ装置に用いられるメモリセルの回路図、第22図は可変
抵抗素子を用いた他のメモリ装置の回路図、第23図は複
数のセルアレイブロックにより構成されるメモリ装置の
回路図、そして第24図は第23図のメモリ装置の動作を説
明するためのタイミングチャート図である。 Q1……nMOSトランジスタ、Q2……バイポーラトランジス
タ、Q3……nMOSトランジスタ、M/C……メモリセル、SW
……スイッチ素子、WL1,WL2,WL3……ワード線、BL1,BL
2,・・……ビット線。
フロントページの続き (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭62−133754（ＪＰ，Ａ) 特開 昭62−133753（ＪＰ，Ａ) 特開 昭63−23357（ＪＰ，Ａ) 特開 平１−194195（ＪＰ，Ａ) 特開 平２−193392（ＪＰ，Ａ) 特開 昭51−27035（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8229 H01L 27/102 G11C 11/411
Claims (6)
- 【請求項１】ベース・エミッタ間電圧が増大するに従っ
てベース電流の極性が変化するようにコレクタ・エミッ
タ間電圧が設定されるバイポーラトランジスタと、この
バイポーラトランジスタのベースとビット線との間に設
けられ、ワード線により制御されるスイッチング素子と
により夫々構成されるメモリセルの配列と、 前記メモリセルがデータを保持している第１状態とデー
タの読出し及び書込みを行なう第２状態との間において
逆方向電流を保持しながら前記バイポーラトランジスタ
のコレクタに流れる電流を変化させる電流可変手段と、 により構成される半導体装置。 - 【請求項２】前記電流可変手段は前記バイポーラトラン
ジスタのコレクタ電位を前記第１状態及び前記第２状態
間において変える手段である請求の範囲第１項記載の半
導体装置。 - 【請求項３】前記電流可変手段は前記バイポーラトラン
ジスタのエミッタに接続される抵抗素子の抵抗値を前記
第１状態及び前記第２状態間において変える手段である
請求の範囲第１項記載の半導体装置。 - 【請求項４】前記電流可変手段は前記バイポーラトラン
ジスタのコレクタ電位及びエミッタに接続される抵抗素
子の抵抗値を前記第１状態及び前記第２状態間において
変える手段である請求の範囲第１項記載の半導体装置。 - 【請求項５】前記メモリセルの配列はアドレスに対応し
て複数のセルブロックアレイに分割され、前記電位変化
手段は前記セルブロックアレイ毎にコレクタ電位及び／
又はエミッタに接続される抵抗素子の抵抗値を変化させ
る請求の範囲第１項ないし第３項のいずれか１に記載の
半導体装置。 - 【請求項６】前記メモリセルの配列はアドレスに対応し
て複数のセルブロックアレイに分割され、前記電位変化
手段は各ワード線に沿って配列されるメモリセルアレイ
毎にコレクタ電位及び／又はエミッタに接続される抵抗
素子の抵抗値を変化させる請求の範囲第１項ないし第３
項のいずれか１に記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1049403A JP2783579B2 (ja) | 1989-03-01 | 1989-03-01 | 半導体装置 |
| KR1019900002868A KR930011463B1 (ko) | 1989-03-01 | 1990-02-28 | 반도체 기억장치 |
| DE4006432A DE4006432A1 (de) | 1989-03-01 | 1990-03-01 | Halbleiterspeichervorrichtung |
| US07/486,842 US5038191A (en) | 1989-03-01 | 1990-03-01 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1049403A JP2783579B2 (ja) | 1989-03-01 | 1989-03-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02228068A JPH02228068A (ja) | 1990-09-11 |
| JP2783579B2 true JP2783579B2 (ja) | 1998-08-06 |
Family
ID=12830080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1049403A Expired - Lifetime JP2783579B2 (ja) | 1989-03-01 | 1989-03-01 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5038191A (ja) |
| JP (1) | JP2783579B2 (ja) |
| KR (1) | KR930011463B1 (ja) |
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