JP2781989B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、微細化された大規模集積(Large Scale In
tegration,LSI)回路の製作に要求される、良好な電流
−電圧特性を持つ浅いソース,ドレイン接合を有する半
導体装置の製造方法に関し、特に電界効果型トランジス
タ,例えば微細化された金属−酸化物−半導体電界効果
トランジスタ(Metal Oxide Semiconductor Field Effe
ct Transistor,MOSFET)の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a large-scale integration (Large Scale In
The present invention relates to a method for manufacturing a semiconductor device having a shallow source / drain junction having good current-voltage characteristics required for fabricating a circuit, and particularly to a field-effect transistor such as a miniaturized metal-oxide. Metal Oxide Semiconductor Field Effe
ct Transistor, MOSFET).
大規模集積回路(LSI)は高性能化、高集積化に向け
てさらに微細化の研究が進められているが、その要とな
る電界効果型トランジスタ,例えば微細なMOSFET(MOS
型電界効果トランジスタ)を実現するためには、MOSFET
のソース,ドレインとして用いられる接合として、深さ
が0.1μm程度以下の浅い接合が必要不可欠である。従
来、シリコン(Si)基板に接合を形成する方法として
は、P+N接合を形成する場合にはN型シリコン基板に対
してB(Boron,砒素)を、N+P接合を形成する場合には
P型シリコン基板に対してAs(Arsenic,砒素)あるいは
P(Phosphorus,燐)をイオン注入し、電気炉中でアニ
ールするという手法が用いられてきた。Research on further miniaturization of large-scale integrated circuits (LSIs) has been pursued for higher performance and higher integration, and field-effect transistors such as fine MOSFETs (MOS)
Field-effect transistors), MOSFETs
It is essential that a shallow junction having a depth of about 0.1 μm or less be used as a junction used as a source and a drain of the semiconductor device. Conventionally, as a method of forming a junction on a silicon (Si) substrate, B (Boron, arsenic) is formed on an N-type silicon substrate when a P + N junction is formed, and when an N + P junction is formed on the N-type silicon substrate. In this method, As (Arsenic, arsenic) or P (Phosphorus, phosphorus) ions are implanted into a P-type silicon substrate, and annealing is performed in an electric furnace.
しかし、アニール時の不純物の拡散のために、浅い接
合を形成するのは困難であった。このため、従来の電気
炉アニールの代わりに、不純物の拡散をあまり起こさせ
ないで活性化できるランプアニールが、浅い接合形成を
可能にする有力な手法として用いられていた。However, it has been difficult to form a shallow junction due to diffusion of impurities during annealing. For this reason, instead of the conventional electric furnace annealing, lamp annealing, which can be activated without causing much diffusion of impurities, has been used as an effective method for forming a shallow junction.
しかし、浅い接合形成に不可欠な低エネルギイオン注
入を行なうと、特にP+N接合形成に用いるBの場合に
は、低指数の結晶軸方向からずらしてイオン注入して
も、チャネリングが起き不純物が深くまで侵入し、接合
を浅くできないという問題があった。However, when low-energy ion implantation, which is indispensable for forming a shallow junction, is performed, especially in the case of B used for forming a P + N junction, channeling occurs even when ions are implanted shifted from the low-index crystal axis direction, and impurities are generated. There is a problem that it cannot penetrate deeply and make the junction shallow.
上記チャネリングを抑えるためには、例えばBのイオ
ン注入の前に電気的特性に影響を与えないイオン、例え
ばSiのイオン注入により、Si基板の表面付近を非晶質化
するという方法が提案されている。In order to suppress the channeling, a method has been proposed in which, for example, ions that do not affect the electrical characteristics before the ion implantation of B, for example, Si ions are implanted, thereby making the vicinity of the surface of the Si substrate amorphous. I have.
この方法によれば、非晶質へのイオン注入であるため
チャネリングを防止でき、浅い接合の形成が可能である
が、非晶質化のためのSiのイオン注入により導入される
結晶欠陥の影響のために、接合ダイオードのリーク電流
が大きくなり、良好な電流−電圧特性を持つ浅い接合を
形成できないという問題点があった。According to this method, channeling can be prevented and a shallow junction can be formed due to the ion implantation into the amorphous. However, the influence of crystal defects introduced by the ion implantation of Si for amorphization. Therefore, there is a problem that the leak current of the junction diode becomes large and a shallow junction having good current-voltage characteristics cannot be formed.
この問題を解決する方法として、同一出願人で、本願
の発明者が発明者の一人となっている、特開昭63−1557
20号公報「半導体装置の製造方法」において記載されて
いるように、アニール時にわずかに不純物を拡散させる
ことにより、良好な特性を持つ浅い接合を形成する方法
を開示した。As a method for solving this problem, Japanese Patent Application Laid-Open No. 63-1557 discloses that the inventor of the present application is one of the inventors of the present invention.
As described in Japanese Patent Publication No. 20 "Method of Manufacturing Semiconductor Device", a method of forming a shallow junction having good characteristics by slightly diffusing impurities during annealing has been disclosed.
しかしながら、この方法では接合の深さが約800〜100
0Å程度の接合を形成できるが、不純物を拡散させると
いう手法を取っていることから、前記数値よりさらに浅
い500Å程度の接合を形成するのは難しい。However, in this method, the junction depth is about 800 to 100
Although a junction of about 0 ° can be formed, it is difficult to form a junction of about 500 °, which is shallower than the above value, because of the method of diffusing impurities.
本発明の目的は、従来の浅いPN接合形成技術の以上の
ような問題点を解決し、リーク電流の抑制された良好な
電流−電圧特性を有する極めて浅い接合を形成する工程
を含むことを特徴とする半導体装置の製造方法を提供す
ることにある。An object of the present invention is to solve the above-described problems of the conventional shallow PN junction forming technology and to include a step of forming an extremely shallow junction having good current-voltage characteristics with suppressed leakage current. To provide a method of manufacturing a semiconductor device.
まず、本発明の骨子である非晶質化による浅い接合形
成技術について述べる。浅いP+N接合形成への応用を例
として、ここでは不純物イオンとしては、例えばBの場
合について述べるが本発明の要旨がこれに限定されるも
のではないことは明らかである。First, a technique for forming a shallow junction by amorphization, which is the gist of the present invention, will be described. Taking the application to the formation of a shallow P + N junction as an example, here, the case of B as the impurity ion will be described, but it is clear that the gist of the present invention is not limited to this.
非晶質化によりチャネリングを完全に防止するために
は、非晶質層(5)の深さをBの注入深さよりも深くす
る必要がある。ところが、非晶質層(5)へのBのイオ
ン注入後のアニール後、もとの非晶質層(5)とシリコ
ン単結晶の界面付近に結晶欠陥(7)が発生し、この結
晶欠陥(7)のためにP+N接合ダイオードのリーク電流
が増大する等のダイオード特性の劣化をもたらすことが
明らかとなっている。In order to completely prevent channeling by amorphization, it is necessary to make the depth of the amorphous layer (5) deeper than the implantation depth of B. However, after annealing after ion implantation of B into the amorphous layer (5), a crystal defect (7) occurs near the interface between the original amorphous layer (5) and the silicon single crystal, and this crystal defect is generated. It has been clarified that (7) causes degradation of diode characteristics such as an increase in leakage current of a P + N junction diode.
種々の実験的検討の結果、上記結晶欠陥(7)が空乏
層中にある時にダイオード特性が劣化し、空乏層中にな
い時には良好なダイオード特性を得ることができること
がわかった。As a result of various experimental studies, it has been found that the diode characteristics are degraded when the crystal defect (7) is in the depletion layer, and good diode characteristics can be obtained when the crystal defects (7) are not in the depletion layer.
先行技術である特開昭63−155720号公報「半導体装置
の製造方法」においては、上記ダイオード特性の劣化の
問題点を解決するために、Bのイオン注入後の熱処理
(アニール)による拡散で、接合位置を結晶欠陥(7)
の位置よりも深くすることにより、良好なダイオード特
性を持つ接合を得ている。In Japanese Patent Application Laid-Open No. 63-155720, "Method of Manufacturing Semiconductor Device", which is a prior art, in order to solve the problem of deterioration of the diode characteristics, diffusion by heat treatment (annealing) after B ion implantation is performed. Crystal defect at joining position (7)
The junction having good diode characteristics is obtained by making the position deeper than the position.
本発明は、非晶質化によりチャネリングを防止し、し
かもBのイオン注入後のアニール時の拡散を起こさせる
ことなく良好なダイオード特性を持つ極めて浅い接合を
形成する工程を含むことを特徴とする半導体装置の製造
方法を提供するものである。The present invention is characterized in that it includes a step of preventing channeling by amorphization and forming an extremely shallow junction having good diode characteristics without causing diffusion during annealing after B ion implantation. A method for manufacturing a semiconductor device is provided.
本発明では拡散を起こさせないために非常に浅い接合
を形成することができるという特徴がある。The present invention is characterized in that a very shallow junction can be formed to prevent diffusion.
先行技術としての特開昭63−155720号公報「半導体装
置の製造方法」の開示内容においては、結晶欠陥(7)
をP+(6)層中、即ち、接合深さより浅い位置に形成す
ることにより良好なダイオード特性を得た。In the disclosure of Japanese Patent Application Laid-Open No. 63-155720 "Method of Manufacturing Semiconductor Device" as a prior art, crystal defects (7)
Was formed in the P + (6) layer, that is, at a position shallower than the junction depth, whereby good diode characteristics were obtained.
これに対して本発明では、電圧を印加させて動作をさ
せる時のP+N接合面からN層中へ、もしくはN+P接合面か
らP層中へ拡がる空乏層の深さ(W2)よりもさらに深い
位置に上記結晶欠陥層(7)を位置させることにより、
良好なダイオード特性を実現しようとするものである。On the other hand, in the present invention, the depth (W 2 ) of the depletion layer extending from the P + N junction surface into the N layer or from the N + P junction surface into the P layer when the voltage is applied to operate the device. By positioning the crystal defect layer (7) at a deeper position than
It is intended to realize good diode characteristics.
ところで一般的なMOSFETの製造方法においては、通
常、ソース、ドレイン形成のためのイオン注入は、ゲー
ト電極(4)をイオン注入時のマスクとして自己整合工
程により行なわれている。従って、非晶質化のためのSi
イオン注入は、ゲート電極(4)の形成後に行なう必要
があるが、この時の非晶質層(5)は、ゲート電極
(4)側壁から横方向にも拡がるので、結晶欠陥層
(7)がゲート電極(4)直下の浅い場所、即ち、チャ
ネルとなるべき場合に位置し、MOSFETの電気的特性に悪
影響を与える可能性がある。By the way, in a general method of manufacturing a MOSFET, ion implantation for forming a source and a drain is usually performed by a self-alignment process using the gate electrode (4) as a mask at the time of ion implantation. Therefore, Si for amorphization
The ion implantation needs to be performed after the formation of the gate electrode (4). At this time, since the amorphous layer (5) spreads laterally from the side wall of the gate electrode (4), the crystal defect layer (7) is formed. Is located in a shallow place immediately below the gate electrode (4), that is, when it is to be a channel, and may adversely affect the electrical characteristics of the MOSFET.
本発明の重要な特徴の1つは、この横方向に拡がる結
晶欠陥層(7)がMOSFETの特性に悪影響を与えないよう
にすることである。そのために本発明では、非晶質層
(5)の深さ(W1)をゲート長と同程度もしくはそれ以
上に深くし、イオン注入されたイオンの横方向の拡がり
により、ゲート電極(4)直下も全て非晶質化すること
により、或いは、ゲート電極(4)の厚さに比べて十分
深い深さを有する非晶質層(5)を形成することにより
上記問題点を解決した。即ち、後者ではゲート電極
(4)を通して、ゲート電極(4)直下も全で非晶質化
することにより上記要求を実現している。One of the important features of the present invention is that the laterally extending crystal defect layer (7) does not adversely affect the characteristics of the MOSFET. Therefore, in the present invention, the depth (W 1 ) of the amorphous layer (5) is made equal to or greater than the gate length, and the gate electrode (4) is expanded by the lateral spread of the ion-implanted ions. The above problem was solved by making all the layers directly below amorphous or by forming an amorphous layer (5) having a depth sufficiently deeper than the thickness of the gate electrode (4). That is, in the latter, the above requirement is realized by completely amorphizing immediately below the gate electrode (4) through the gate electrode (4).
本発明は、ゲート電極(4)をマスクとした自己整合
工程によるソース、ドレイン領域の形成に非晶質化技術
を応用する際、第1のイオン注入により非晶質層(5)
を形成した後、第2のイオン注入により不純物イオンを
注入し接合を形成する工程において、ゲート電極(4)
直下も、横方向から非晶質化される程度に、或いはゲー
ト電極(4)を通して非晶質化される程度に、第1のイ
オン注入により形成される非晶質層(5)の深さ(W1)
を深くし、第2のイオン注入とその後のアニールにより
形成される接合の空乏層の深さ(W2)がもとの非晶質層
(5)と単結晶の界面よりも浅くなるようにすることを
最も主要な特徴としている。According to the present invention, when an amorphization technique is applied to formation of a source / drain region by a self-alignment process using a gate electrode (4) as a mask, an amorphous layer (5) is formed by first ion implantation.
After forming the gate electrode, in the step of implanting impurity ions by the second ion implantation to form a junction, the gate electrode (4) is formed.
Immediately below, the depth of the amorphous layer (5) formed by the first ion implantation to such an extent as to be amorphized from the lateral direction or to be amorphized through the gate electrode (4). (W 1)
So that the depth (W 2 ) of the depletion layer of the junction formed by the second ion implantation and the subsequent annealing is shallower than the interface between the original amorphous layer (5) and the single crystal. Is the most important feature.
従って、本発明の構成は以下に示す通りである。即
ち、電界効果型トランジスタの製造工程において、ゲー
ト電極(4)形成後、半導体の電気特性に影響を与えな
い不活性な第1のイオンをイオン注入しソース領域(6
−1)、ドレイン領域(6−2)となるべき領域及びゲ
ート電極(4)の下側のチャネル領域となるべき領域に
非晶質層(5)を形成する第1の工程と、 電気的に活性な第2のイオンをイオン注入する第2の
工程と、 前記非晶質層(5)の再結晶化及び該第2のイオン注
入により導入された不純物の活性化用熱処理を行なう第
3の工程とを含む半導体装置の製造方法において、 前記第3の工程において、前記非晶質層(5)を再結
晶化した時に発生する結晶欠陥(7)の深さ(W1)を、
前記電界効果型トランジスタのソース領域(6−1)、
ドレイン領域(6−2)おり前記非晶質層(5)を再結
晶化された層中に拡がる空乏層の内、深い方の深さ
(W2)よりも深く形成するべく、かつ前記第1の工程に
おいてイオン注入されたイオンの横方向の拡がりにより
ゲート電極(4)直下のチャネル領域となるべき領域を
全て非晶質化するべく、前記第1の工程におけるイオン
注入の注入エネルギ及び注入量と前記ゲート電極(4)
のゲート長とを選定して形成する工程を含むことを特徴
とする半導体装置の製造方法としての構成を有する。Accordingly, the configuration of the present invention is as described below. That is, in the manufacturing process of the field effect transistor, after forming the gate electrode (4), inactive first ions that do not affect the electrical characteristics of the semiconductor are ion-implanted to form the source region (6).
-1) a first step of forming an amorphous layer (5) in a region to be a drain region (6-2) and a region to be a channel region below the gate electrode (4); A second step of ion-implanting a highly active second ion; and a third step of performing a heat treatment for recrystallization of the amorphous layer (5) and activating impurities introduced by the second ion implantation. In the method of manufacturing a semiconductor device, the depth (W 1 ) of a crystal defect (7) generated when the amorphous layer (5) is recrystallized in the third step is:
A source region (6-1) of the field-effect transistor,
Drain regions (6-2) cage the amorphous layer (5) of recrystallized spread in the layer depletion layer, so as to deeper than deeper depth (W 2), and the second The implantation energy and implantation energy of the ion implantation in the first step are set so that the region to be the channel region immediately below the gate electrode (4) is made amorphous by the lateral spread of the ions implanted in the first step. Amount and the gate electrode (4)
And a step of selecting and forming the gate length of the semiconductor device.
或いはまた、電界効果型トランジスタの製造工程にお
いて、ゲート電極(4)形成後、半導体の電気特性に影
響を与えない不活性な第1のイオンをイオン注入しソー
ス領域(6−1)、ドレイン領域(6−2)となるべき
領域及びゲート電極(4)の下側のチャネル領域となる
べき領域に非晶質層(5)を形成する第1の工程と、 電気的に活性な第2のイオンをイオン注入する第2の
工程と、 前記非晶質層(5)の再結晶化及び該第2のイオン注
入により導入された不純物の活性化用熱処理を行なう第
3の工程とを含む半導体装置の製造方法において、 前記第3の工程において、前記非晶質層(5)を再結
晶化した時に発生する結晶欠陥(7)の深さ(W2)を、
前記電界効果型トランジスタのソース領域(6−1)、
ドレイン領域(6−2)より前記非晶質層(5)を再結
晶化された層中に拡がる空乏層の内、深い方の深さ
(W1)よりも深く形成するべく、かつゲート電極(4)
を通してゲート電極(4)直下のチャネル領域となるべ
き領域も全て非晶質化するべく、前記第1の工程におけ
るイオン注入の注入エネルギ及び注入量と前記ゲート電
極(4)の厚さとを選定して形成する工程を含むことを
特徴とする半導体装置の製造方法としての構成を有す
る。Alternatively, in the manufacturing process of the field effect transistor, after forming the gate electrode (4), inactive first ions that do not affect the electrical characteristics of the semiconductor are ion-implanted to form the source region (6-1) and the drain region. A first step of forming an amorphous layer (5) in a region to be (6-2) and a region to be a channel region below the gate electrode (4); A semiconductor comprising: a second step of implanting ions; and a third step of performing a heat treatment for recrystallization of the amorphous layer (5) and activating impurities introduced by the second ion implantation. In the device manufacturing method, in the third step, the depth (W 2 ) of a crystal defect (7) generated when the amorphous layer (5) is recrystallized is
A source region (6-1) of the field-effect transistor,
The amorphous layer than the drain region (6-2) (5) of recrystallized spread in the layer depletion layer, so as to deeper than deeper depth (W 1), and a gate electrode (4)
The implantation energy and implantation amount of the ion implantation in the first step and the thickness of the gate electrode (4) are selected so that the region which is to be a channel region immediately below the gate electrode (4) through the gate electrode is also made amorphous. The method has a configuration as a method of manufacturing a semiconductor device, including a step of forming the semiconductor device.
第1図(a)〜(e)は、本発明の第1の実施例とし
ての半導体装置の製造方法を説明するための模式的断面
構造図であって、MOS型大規模集積回路(MOSLSI)の製
造に適用した場合の一実施例であって、特にPチャネル
MOSFETの製造工程を示す。第1図中、1はN型Si基板、
2はフィールド酸化膜、3はゲート酸化膜、4は低抵抗
多結晶シリコンゲート電極、5は非晶質層、6はP+層
(ソース、ドレイン)、7は非晶質層形成のためのイオ
ン注入に伴う結晶欠陥、8は層間絶縁膜、9はAl電極で
ある。FIGS. 1A to 1E are schematic sectional structural views for explaining a method of manufacturing a semiconductor device as a first embodiment of the present invention, and show a MOS type large scale integrated circuit (MOS LSI). Of the present invention when applied to the manufacture of
1 shows a manufacturing process of a MOSFET. In FIG. 1, 1 is an N-type Si substrate,
2 is a field oxide film, 3 is a gate oxide film, 4 is a low-resistance polycrystalline silicon gate electrode, 5 is an amorphous layer, 6 is a P + layer (source and drain), and 7 is an amorphous layer. Reference numeral 8 denotes an interlayer insulating film, and reference numeral 9 denotes an Al electrode.
まず、第1図(a)に図示されるように、通常のMOSL
SI製造工程に従って、厚さ5000Åのフィールド酸化膜2
を形成した後、厚さ100Åのゲート酸化膜3を乾燥酸素
雰囲気で形成する。次に、Pの低濃度イオン注入によ
り、チャネル領域の不純物濃度(P濃度)を、例えば、
3×1017cm-3の濃度に調整する。その後、ゲート電極4
として用いる低抵抗多結晶シリコンを、例えば、4000Å
の厚さに堆積し、通常のフォトリソグラフィ或いは電子
ビームリソグラフィを用いて、ゲート電極4を形成す
る。ここでは、電子ビームリソグラフィとドライエッチ
ングにより、ゲート長が0.1μm程度の極めて微細なゲ
ート電極4を形成している。First, as shown in FIG.
5000 mm thick field oxide film 2 according to SI manufacturing process
Is formed, a gate oxide film 3 having a thickness of 100 ° is formed in a dry oxygen atmosphere. Next, the impurity concentration (P concentration) of the channel region is reduced by, for example, ion implantation of P at a low concentration.
Adjust to a concentration of 3 × 10 17 cm −3 . Then, the gate electrode 4
Low-resistance polycrystalline silicon used as
And a gate electrode 4 is formed using ordinary photolithography or electron beam lithography. Here, an extremely fine gate electrode 4 having a gate length of about 0.1 μm is formed by electron beam lithography and dry etching.
次に、第1図(b)に図示するように、ソース、ドレ
インとして用いるP+N接合形成のためのイオン注入に先
立って、Siイオンを所定の加速エネルギと注入量、例え
ば、150KeV、2×1015cm-2の条件でイオン注入し、N型
Si基板1中に非晶質層5を形成する。ここに示した条件
でイオン注入した場合、非晶質層5の深さは3000Åであ
る。ゲート長は0.1μmであるので、Siイオン注入時の
イオンの横方向拡がりにより、ゲート直下のN型Si基板
1も第1図(b)に図示されたように非晶質化されてい
る。Next, as shown in FIG. 1 (b), prior to ion implantation for forming a P + N junction used as a source and a drain, Si ions are implanted at a predetermined acceleration energy and implantation amount, for example, 150 KeV, Ion implantation under conditions of × 10 15 cm -2 , N-type
An amorphous layer 5 is formed in a Si substrate 1. When the ions are implanted under the conditions shown here, the depth of the amorphous layer 5 is 3000 °. Since the gate length is 0.1 μm, the N-type Si substrate 1 immediately below the gate is made amorphous as shown in FIG. 1 (b) due to the lateral spread of the ions at the time of Si ion implantation.
第2図は、本発明の第1の実施例において、非晶質層
5の深さとSiの注入エネルギの関係を図示したものであ
る。第2図に図示されているように、非晶質層5の深さ
はSiの注入エネルギにより制御できることがわかる。ま
た必要に応じて2種類以上の注入エネルギで重ねてイオ
ン注入(多段イオン注入)する場合もある。この場合は
その内の最大の注入エネルギでSi表面からの非晶質層5
の深さが決定される。例えば、Siのイオン注入エネルギ
150KeV、注入量2×1015cm-2では非晶質層5の厚さは30
00Åとなることが第2図から容易にわかるであろう。FIG. 2 illustrates the relationship between the depth of the amorphous layer 5 and the implantation energy of Si in the first embodiment of the present invention. As shown in FIG. 2, it can be seen that the depth of the amorphous layer 5 can be controlled by the implantation energy of Si. In some cases, ion implantation (multi-stage ion implantation) may be performed using two or more implantation energies as necessary. In this case, the amorphous layer 5 from the Si surface with the maximum implantation energy is used.
Is determined. For example, the ion implantation energy of Si
At 150 KeV and a dose of 2 × 10 15 cm −2 , the thickness of the amorphous layer 5 is 30
It will be readily apparent from FIG.
次に第1図(c)に図示するように、ソース、ドレイ
ンとして用いるP+層6のP+N接合形成のために、BF2イオ
ンを所定の低加速エネルギと所定の注入量、例えば、15
KeV、1×1014cm-2の条件でイオン注入する。ここで、B
F2イオンを用いた理由は、低エネルギのBイオンを得る
ためで、15keVのBF2イオン注入は3.4keVのBイオン注入
と同等である。Next, as shown in FIG. 1 (c), the source, for the P + N junction formed of P + layer 6 is used as a drain, a low acceleration energy of BF 2 ions of a predetermined and prescribed injection quantity, for example, Fifteen
Ion implantation is performed under the conditions of KeV and 1 × 10 14 cm −2 . Where B
The reason for using F 2 ions is to obtain low-energy B ions, and 15 keV BF 2 ion implantation is equivalent to 3.4 keV B ion implantation.
しかる後に、第1図(d)に図示するように、熱処
理、例えば、900℃、10秒の条件でランプアニールを行
い、イオン注入により導入されたBの活性化を行なうと
ともに、非晶質層5の再結成化を行なう。これにより非
晶質層5は単結晶となるので、Siイオン注入はP+層6の
抵抗等の電気的特性には影響を与えなくなる。Thereafter, as shown in FIG. 1 (d), heat treatment, for example, lamp annealing is performed at 900 ° C. for 10 seconds to activate B introduced by ion implantation and to form an amorphous layer. 5 is formed. As a result, the amorphous layer 5 becomes a single crystal, so that the Si ion implantation does not affect the electrical characteristics such as the resistance of the P + layer 6.
第3図は、本発明の第1の実施例において、P+層6で
のBの深さ方向の濃度分布を示したものである。第3図
中、 がランプアニール後の分布を表し、 はイオン注入直後の分布を表す。イオン注入したBをア
ニールすると、イオン注入に伴うダメージに基づく増速
拡散のために、ランプアニールのような短時間アニール
でも分布形状が拡がることが知られている。これに対し
て、非晶質層5中では上記の増速拡散が抑えられるの
で、活性化のためのアニールではBはほとんど拡散せ
ず、第3図に図示するように、接合深さ500Åの極めて
浅いPN接合が形成される。この時、もとの非晶質層5と
単結晶の界面付近に非晶質層形成のためのイオン注入に
伴う結晶欠陥7が形成されるが、この結晶欠陥7の影響
については後で詳しく述べる。FIG. 3 shows the concentration distribution of B in the P + layer 6 in the depth direction in the first embodiment of the present invention. In FIG. Represents the distribution after lamp annealing, Represents the distribution immediately after ion implantation. It has been known that when ion-implanted B is annealed, the distribution shape is expanded even by short-time annealing such as lamp annealing due to accelerated diffusion based on damage caused by ion implantation. On the other hand, since the above-mentioned accelerated diffusion is suppressed in the amorphous layer 5, B hardly diffuses in the annealing for activation, and as shown in FIG. An extremely shallow PN junction is formed. At this time, a crystal defect 7 due to ion implantation for forming the amorphous layer is formed near the interface between the original amorphous layer 5 and the single crystal. The influence of the crystal defect 7 will be described later in detail. State.
以上のような製造方法でソース、ドレイン用の浅いP+
N接合を形成した後は、通常のMOSLSIの製造工程に従っ
て、第1図(e)に図示するように、層間絶縁膜8の堆
積後、パターニング処理してソース、ドレイン、及びゲ
ート用の電極層、即ち例えばAl電極9を形成し、Pチャ
ネルMOSFETが製造される。With the above manufacturing method, shallow P + for source and drain
After the N-junction is formed, according to a normal MOS LSI manufacturing process, as shown in FIG. 1E, after depositing an interlayer insulating film 8, patterning is performed to form an electrode layer for source, drain and gate. That is, for example, an Al electrode 9 is formed, and a P-channel MOSFET is manufactured.
第1図(d)、(e)に図示されるように、イオン注
入で非晶質層5を形成した場合には、アニール後、非晶
質層5と単結晶の界面付近に結晶欠陥が発生する。この
結晶欠陥を7で表している。そして、この結晶欠陥7が
半導体の空乏層中にある時は生成再結合中心として働く
ので、PN接合の逆方向のリーク電流の増大等の電気的特
性への悪影響をもたらす。As shown in FIGS. 1 (d) and 1 (e), when the amorphous layer 5 is formed by ion implantation, after annealing, crystal defects are found near the interface between the amorphous layer 5 and the single crystal. Occur. This crystal defect is indicated by 7. When the crystal defect 7 is in the depletion layer of the semiconductor, it acts as a center of generation and recombination, which adversely affects electrical characteristics such as an increase in leakage current in the reverse direction of the PN junction.
本発明においては、この非晶質化に伴う結晶欠陥7が
ソース側、ドレイン側の空乏層中に存在しないようにす
ることにより、リーク電流の増大等の特性劣化が発生し
ないように考慮している。In the present invention, by making the crystal defects 7 accompanying the amorphization not exist in the depletion layers on the source side and the drain side, consideration is given so that deterioration of characteristics such as increase in leak current does not occur. I have.
第4図は、本発明の実施例で説明した半導体装置の製
造方法を用いて形成されたMOSFETの断面構造の拡大図で
あり、6−1はソース用P+層、6−2はドレイン用P
+層、10は空乏層端である。第4図に図示するように、M
OSFETの動作状態ではドレインに印加する電圧でドレイ
ン側の空乏層が伸びるが、この空乏層の深さW2が結晶欠
陥7の深さW1より浅くなるように非晶質化のためのSiイ
オン注入エネルギを選んでいる。即ち、第4図に図示す
る距離W1が距離W2より大きくなるように設定した。即
ち、第4図においてW1は半導体基板結晶表面から非晶質
層5形成のためのイオン注入に伴う結晶欠陥7までの距
離を表し、W2は半導体基板結晶表面からMOSFETの動作状
態で印加された電圧に伴う空乏層の拡がる距離までの寸
法を表している。更に、ゲート長に比べて非晶質層5の
深さW1の方が大きいので、ゲート直下のチャネル領域と
なる部分には非晶質層5形成のためのイオン注入に伴う
結晶欠陥7は存在せず、移動度の低下等のMOSFETの特性
劣化を招くことはない。Figure 4 is an enlarged view of a sectional structure of a MOSFET formed by using a manufacturing method of the semiconductor device described in the embodiment of the present invention, the source for the P + layer 6-1, 6-2 for a drain P
The + layer, 10 is the end of the depletion layer. As shown in FIG.
In the operating state of the OSFET, a depletion layer on the drain side is extended by a voltage applied to the drain. However, Si for amorphization is formed such that the depth W 2 of the depletion layer is smaller than the depth W 1 of the crystal defect 7. The ion implantation energy is selected. That was set such that the distance W 1 illustrated in Figure 4 is larger than the distance W 2. That is, in FIG. 4, W 1 represents the distance from the crystal surface of the semiconductor substrate to the crystal defect 7 accompanying ion implantation for forming the amorphous layer 5, and W 2 is applied from the crystal surface of the semiconductor substrate to the operating state of the MOSFET. It shows the dimension up to the distance at which the depletion layer spreads with the applied voltage. Further, since the direction of the depth W 1 of the amorphous layer 5 as compared with the gate length is large, crystal defects 7 at a portion to be a channel region immediately under the gate due to the ion implantation for the amorphous layer 5 formed It does not exist and does not cause degradation of MOSFET characteristics such as a decrease in mobility.
以上のように、本発明の半導体装置の製造方法によれ
ば、チャネリング及びアニール時の拡散を防止し、しか
も良好な電流−電圧特性を持つ浅いPN接合を有するソー
ス、ドレインにより形成される微細化MOSFETを製造する
ことができる。As described above, according to the method of manufacturing a semiconductor device of the present invention, diffusion during channeling and annealing is prevented, and miniaturization formed by a source and a drain having a shallow PN junction having good current-voltage characteristics is achieved. MOSFETs can be manufactured.
以上の実施例では、非晶質化のためのSiイオン注入に
おいて、注入イオンの横方向の拡がりにより、ゲート直
下を非晶質化するものであり、これは、ゲート長が短い
場合に有効である。In the above embodiment, in the Si ion implantation for amorphization, the portion immediately below the gate is made amorphous by the spread of the implanted ions in the lateral direction, which is effective when the gate length is short. is there.
次にゲート長が長い場合にも有効である他の実施例を
述べる。第5図(a)〜(e)は、本発明の第2の実施
例としての半導体装置の製造方法を説明するための模式
的断面構造図であって、ゲート電極4を通してゲート直
下を非晶質化することを特徴とする半導体装置の製造方
法に関する実施例である。Next, another embodiment which is effective even when the gate length is long will be described. 5 (a) to 5 (e) are schematic sectional structural views for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention. 5 is an embodiment relating to a method of manufacturing a semiconductor device characterized in that it is characterized
第5図(a)に図示するように、厚さ5000Åのフィー
ルド酸化膜2、厚さ100Åのゲート酸化膜3を形成す
る。As shown in FIG. 5A, a field oxide film 2 having a thickness of 5000 ° and a gate oxide film 3 having a thickness of 100 ° are formed.
次に、ゲート電極4として用いる低抵抗多結晶シリコ
ンを2000Åの厚さに堆積し、フォトリソグラフィ或いは
電子ビームリソグラフィを用いてゲート電極4を形成す
る。Next, low-resistance polycrystalline silicon used as the gate electrode 4 is deposited to a thickness of 2000.degree., And the gate electrode 4 is formed using photolithography or electron beam lithography.
次に、第5図(b)に図示するように、ソース、ドレ
インとして用いるP+層6のP+N接合形成のためのイオン
注入に先立って、Siイオンを所定の加速エネルギと注入
量、例えば、200keV、2×1015cm-2の条件でイオン注入
し、N型Si基板1中に非晶質層5を形成する。ここに示
した条件でイオン注入した場合、非晶質層5の深さは40
00Åであるので、第5図(b)に図示するように、Siイ
オンはゲート電極4に突き抜けてSi基板1中に侵入し、
ゲート電極4直下、即ちチャネル領域となるべき部分も
非晶質化されることになる。Next, as shown in FIG. 5 (b), the source, prior to the ion implantation for the P + N junction formed of P + layer 6 is used as a drain, the Si ions with a predetermined acceleration energy injection amount, For example, ions are implanted under the conditions of 200 keV and 2 × 10 15 cm −2 to form the amorphous layer 5 in the N-type Si substrate 1. When the ions are implanted under the conditions shown here, the depth of the amorphous layer 5 is 40
5B, Si ions penetrate into the gate electrode 4 and enter the Si substrate 1, as shown in FIG.
The portion immediately below the gate electrode 4, that is, the portion to be a channel region is also amorphized.
以後の工程は第1図を用いて説明した第1の実施例と
同様であって、第5図(c)、(d)、(e)に図示す
るように、P+層6、層間絶縁膜8、Al電極9を成形し、
PチャネルMOSFETが製造される。Subsequent steps are the same as those of the first embodiment described with reference to FIG. 1, and as shown in FIGS. 5 (c), (d) and (e), the P + layer 6, the interlayer insulation The film 8 and the Al electrode 9 are formed,
A P-channel MOSFET is manufactured.
以上の第2の実施例においても、非晶質化に伴う結晶
欠陥7は、第5図(d)、(e)に図示するように、チ
ャネル領域となる部分も含めて深い位置に形成されるの
で、ドレイン側の空乏層W2は結晶欠陥7の深さW1まで届
かず、良好なダイオード特性を持つ浅いソース、ドレイ
ンを有するMOSFETを製造することができる。Also in the second embodiment described above, the crystal defect 7 accompanying the amorphization is formed at a deep position including a portion to be a channel region as shown in FIGS. 5 (d) and 5 (e). Runode depletion layer W 2 of the drain-side does not reach to a depth W 1 of the crystal defects 7 can be produced shallow source, MOSFET having a drain with good diode characteristics.
この第2の実施例に図示した本発明の半導体装置の製
造方法では、ゲート長に無関係にSiの注入条件を決定で
きるので、様々なLSIにおいて用いられる場合の自由度
が大きいという利点がある。In the method of manufacturing a semiconductor device according to the present invention shown in the second embodiment, Si implantation conditions can be determined irrespective of the gate length. Therefore, there is an advantage that the degree of freedom when used in various LSIs is large.
なお、以上の第1及び第2の実施例としての説明では
非晶質化のためのイオン注入の第1のイオン種としては
Siイオンの場合を述べたが、他にGe、Ar等でもよいこと
は勿論であり、最終的に電気的特性に影響を与えないも
のであれば他のイオンであってもよい。In the above description of the first and second embodiments, the first ion species of the ion implantation for amorphization is
Although the case of Si ions has been described, it is needless to say that Ge, Ar or the like may be used, and other ions may be used as long as they do not ultimately affect the electrical characteristics.
更にまた、今まで説明した非晶質層を形成するための
第1の工程においては、同種のイオンを多段に、しかも
注入エネルギを変えて注入することにより所定の深さに
形成してもよい。また複数のイオン種を用いて多段にイ
オン注入を行なってもよいことは勿論である。このよう
な多段に注入エネルギを変えてイオン注入を行なうこと
によって半導体表面からかなり深い範囲にわたって全領
域に非晶質層5を形成するような用途にも適用すること
ができる。Furthermore, in the above-described first step for forming an amorphous layer, ions of the same kind may be formed at a predetermined depth by implanting ions of the same type in multiple stages and at different implantation energies. . Needless to say, ion implantation may be performed in multiple stages using a plurality of ion species. By performing ion implantation while changing the implantation energy in multiple stages, the present invention can also be applied to applications in which the amorphous layer 5 is formed over the entire region from the semiconductor surface to a considerably deep range.
また、接合形成のための第2のイオン種としてはBF2
の場合を述べたが、勿論P+N接合の場合はB等他のイオ
ンであってもよく、N+P接合の時には、As、P等のイオ
ンを使用すればよい。BF 2 is used as a second ion species for forming a junction.
However, in the case of a P + N junction, other ions such as B may be used. In the case of an N + P junction, ions such as As and P may be used.
更に、熱処理手段としてはランプアニールを用いる場
合を述べたが、他のアニール方法、例えば電気炉アニー
ル、電子ビームアニール、レーザアニール等であっても
よいことはいうまでもない。Furthermore, although the case where lamp annealing is used as the heat treatment means has been described, it goes without saying that other annealing methods, for example, electric furnace annealing, electron beam annealing, laser annealing and the like may be used.
以上説明したように、本発明の半導体装置の製造方法
によれば、ゲード電極直下も含めて深く非晶質化するの
で、イオン注入時のチャネリング及びアニール時の拡散
を抑制することができ、浅い接合を形成できる。As described above, according to the method of manufacturing a semiconductor device of the present invention, since the amorphous state is deeply amorphized even immediately below the gate electrode, channeling at the time of ion implantation and diffusion at the time of annealing can be suppressed. A bond can be formed.
また、もとの非晶質層と単結晶の界面付近にできる結
晶欠陥は空乏層が届かない程度にまで深く形成されるの
で、良好なダイオード特性を有する接合を得ることがで
きるという利点がある。Further, since crystal defects formed near the interface between the original amorphous layer and the single crystal are formed deep enough to prevent the depletion layer from reaching, there is an advantage that a junction having good diode characteristics can be obtained. .
更に、チャネル領域となる部分には結晶欠陥層が存在
しないようにするので、MOSFET特性の劣化がなく、500
Åという極めて浅いソース、ドレイン接合を持つ微細な
MOSFETを製造できる。Further, since the crystal defect layer is not present in a portion to be a channel region, there is no deterioration in MOSFET characteristics, and
を 持 つ Fine, with extremely shallow source and drain junctions
MOSFET can be manufactured.
第1図(a)〜(e)は本発明の第1の実施例としての
半導体装置の製造方法を説明するための模式的断面構造
図であって、(a)はフィールド酸化膜2及びゲート酸
化膜3の形成後、(低抵抗多結晶シリコン)ゲート電極
4を形成する工程図、(b)はSiイオン注入により非晶
質層5を形成する工程図、(c)はBF2イオン注入によ
りP+層6を形成する工程図、(d)は熱処理により非晶
質層5を再結晶化する工程図、(e)は層間絶縁膜8の
形成後、Al電極9の形成工程図である。 第2図は本発明の第1の実施例において非晶質層5の深
さとSiの注入エネルギの関係を示した図、 第3図は本発明の第1の実施例において、P+層6でのB
の深さ方向の濃度分布を示した図、 第4図は本発明の第1の実施例としての半導体装置の製
造方法により形成されたMOSFETの断面構造構造図、 第5図(a)〜(e)は本発明の第2の実施例としての
半導体装置の製造方法を説明するための模式的断面構造
図であって、(a)はフィールド酸化膜2及びゲート酸
化膜3の形成後、(低抵抗多結晶シリコン)ゲート電極
4を形成する工程図、(b)はSiイオン注入により非晶
質層5を形成する工程図、(c)はBF2イオン注入によ
りP+層6を形成する工程図、(d)は熱処理により非晶
質層5を再結晶化する工程図、(e)は層間絶縁膜8の
形成後、Al電極9の形成工程図である。 1……N型Si基板 2……フィールド酸化膜 3……ゲート酸化膜 4……(低抵抗多結晶シリコン)ゲート電極 5……非晶質層 6……(ソース又はドレイン用)P+層 6−1……(ソース用)P+層 6−2……(ドレイン用)P+層 7……(非晶質層形成のためのイオン注入に伴う)結晶
欠陥 8……層間絶縁膜 9……Al電極 10……空乏層端FIGS. 1A to 1E are schematic sectional structural views for explaining a method of manufacturing a semiconductor device as a first embodiment of the present invention, wherein FIG. 1A shows a field oxide film 2 and a gate. After the oxide film 3 is formed, a process chart for forming a (low-resistance polycrystalline silicon) gate electrode 4, (b) is a process chart for forming an amorphous layer 5 by Si ion implantation, and (c) is a BF 2 ion implantation. FIG. 4D is a process diagram of forming the P + layer 6, FIG. 4D is a process diagram of recrystallizing the amorphous layer 5 by heat treatment, and FIG. 4E is a process diagram of forming the Al electrode 9 after forming the interlayer insulating film 8. is there. FIG. 2 shows the relationship between the depth of the amorphous layer 5 and the implantation energy of Si in the first embodiment of the present invention. FIG. 3 shows the P + layer 6 in the first embodiment of the present invention. B at
FIG. 4 is a diagram showing the concentration distribution in the depth direction of FIG. 4, FIG. 4 is a sectional structural view of a MOSFET formed by a method of manufacturing a semiconductor device according to a first embodiment of the present invention, and FIGS. FIG. 7E is a schematic cross-sectional structure diagram for explaining a method of manufacturing a semiconductor device according to a second embodiment of the present invention. FIG. (B) is a process chart for forming an amorphous layer 5 by Si ion implantation, and (c) is a P + layer 6 formed by BF 2 ion implantation. FIG. 4D is a process diagram for recrystallizing the amorphous layer 5 by heat treatment, and FIG. 5E is a process diagram for forming an Al electrode 9 after forming the interlayer insulating film 8. DESCRIPTION OF SYMBOLS 1 ... N-type Si substrate 2 ... Field oxide film 3 ... Gate oxide film 4 ... (Low resistance polycrystalline silicon) Gate electrode 5 ... Amorphous layer 6 ... P + layer (for source or drain) 6-1 P + layer (for source) 6-2 P + layer 7 (for drain) Crystal defects (accompanied by ion implantation for forming an amorphous layer) 8 Interlayer insulating film 9 …… Al electrode 10 …… Depletion layer edge
Claims (2)
て、ゲート電極形成後、半導体の電気特性に影響を与え
ない不活性な第1のイオンをイオン注入しソース領域、
ドレイン領域となるべき領域及びゲート電極の下側のチ
ャネル領域となるべき領域に非晶質層を形成する第1の
工程と、 電気的に活性な第2のイオンをイオン注入する第2の工
程と、 前記非晶質層の再結晶化及び該第2のイオン注入により
導入された不純物の活性化用熱処理を行なう第3の工程
とを含む半導体装置の製造方法において、 前記第3の工程において、前記非晶質層を再結晶化した
時に発生する結晶欠陥の深さを、前記電界効果型トラン
ジスタのソース領域、ドレイン領域より前記非晶質層を
再結晶化された層中に拡がる空乏層の内、深い方の深さ
よりも深く形成するべく、かつ前記第1の工程において
イオン注入されたイオンの横方向の拡がりによりゲート
電極直下のチャネル領域となるべき領域を全て非晶質化
するべく、前記第1の工程におけるイオン注入の注入エ
ネルギ及び注入量と前記ゲート電極のゲート長とを選定
して形成する工程を含むことを特徴とする半導体装置の
製造方法。In a manufacturing process of a field-effect transistor, after a gate electrode is formed, inactive first ions that do not affect electric characteristics of a semiconductor are ion-implanted to form a source region.
A first step of forming an amorphous layer in a region to be a drain region and a region to be a channel region below a gate electrode; and a second step of ion-implanting second electrically active ions. And a third step of performing a heat treatment for activating the impurity introduced by the second ion implantation and recrystallizing the amorphous layer. A depletion layer in which the depth of crystal defects generated when the amorphous layer is recrystallized is expanded from the source region and the drain region of the field effect transistor into the layer where the amorphous layer is recrystallized. Out of the deeper portion, and to amorphize all the regions to be channel regions immediately below the gate electrode due to the lateral spread of the ions implanted in the first step. ,Before The method of manufacturing a semiconductor device characterized by comprising the step of forming by selecting the gate length of the implant energy and implant dose and the gate electrode of the ion implantation in the first step.
て、ゲート電極形成後、半導体の電気特性に影響を与え
ない不活性な第1のイオンをイオン注入しソース領域、
ドレイン領域となるべき領域及びゲート電極の下側のチ
ャネル領域となるべき領域に非晶質層を形成する第1の
工程と、 電気的に活性な第2のイオンをイオン注入する第2の工
程と、 前記非晶質層の再結晶化及び該第2のイオン注入により
導入された不純物の活性化用熱処理を行なう第3の工程
とを含む半導体装置の製造方法において、 前記第3の工程において、前記非晶質層を再結晶化した
時に発生する結晶欠陥の深さを、前記電界効果型トラン
ジスタのソース領域、ドレイン領域より前記非晶質層を
再結晶化された層中に拡がる空乏層の内、深い方の深さ
よりも深く形成するべく、かつゲート電極を通してゲー
ト電極直下のチャネル領域となるべき領域も全て非晶質
化するべく、前記第1の工程におけるイオン注入の注入
エネルギ及び注入量と前記ゲート電極の厚さとを選定し
て形成する工程を含むことを特徴とする半導体装置の製
造方法。2. A method of manufacturing a field effect transistor, comprising the steps of: after forming a gate electrode, ion-implanting inactive first ions which do not affect the electrical characteristics of the semiconductor;
A first step of forming an amorphous layer in a region to be a drain region and a region to be a channel region below a gate electrode; and a second step of ion-implanting second electrically active ions. And a third step of performing a heat treatment for activating the impurity introduced by the second ion implantation and recrystallizing the amorphous layer. A depletion layer in which the depth of crystal defects generated when the amorphous layer is recrystallized is expanded from the source region and the drain region of the field effect transistor into the layer where the amorphous layer is recrystallized. Of the ion implantation in the first step, in order to form a region deeper than the deeper one and to amorphize all the regions to be channel regions directly below the gate electrode through the gate electrode. The method of manufacturing a semiconductor device characterized by comprising the step of forming by selecting the thickness of Iriryou and the gate electrode.
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