JP2621543B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JP2621543B2 JP2621543B2 JP2039955A JP3995590A JP2621543B2 JP 2621543 B2 JP2621543 B2 JP 2621543B2 JP 2039955 A JP2039955 A JP 2039955A JP 3995590 A JP3995590 A JP 3995590A JP 2621543 B2 JP2621543 B2 JP 2621543B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はリフトオフ法を用いた砒化ガリウム（以下Ga
Asと記す）半導体装置の電極形成方法に関する。
Asと記す）半導体装置の電極形成方法に関する。
従来の技術 近年GaAsの上に直接電極を形成したショトキ構造のデ
バイスが、FET,ダイオードをはじめとしてますます多用
されてきている。以下に従来のGaAs半導体の電極形成方
法について説明する。
バイスが、FET,ダイオードをはじめとしてますます多用
されてきている。以下に従来のGaAs半導体の電極形成方
法について説明する。
第４図は従来のGaAs半導体の電極形成方法を示し、第
４図（ａ）は金属蒸着工程後のデバイスの断面図、第４
図（ｂ）はリフトオフ工程後のデバイスの断面図を示
す。
４図（ａ）は金属蒸着工程後のデバイスの断面図、第４
図（ｂ）はリフトオフ工程後のデバイスの断面図を示
す。
第４図（ａ）に示すように、まず、GaAs12上にリフト
オフ法のスペーサとして用いる厚さ5000ÅのSiO2層11を
形成し、この上にレジスト層13を形成する。こののち、
電極を形成したい箇所をホトエッチング法によりレジス
ト層13をマスクとしてSiO2層11に窓あけをする。次に、
GaAs12の上および前記レジスト層13の上に蒸着により厚
さ500ÅのTi層14を形成する。さらに、前記Ti層14の上
に蒸着により厚さ1000ÅのPt層15を形成する。続いて前
記Pt層15の上に蒸着により厚さ3000ÅのAu層16を形成す
る。
オフ法のスペーサとして用いる厚さ5000ÅのSiO2層11を
形成し、この上にレジスト層13を形成する。こののち、
電極を形成したい箇所をホトエッチング法によりレジス
ト層13をマスクとしてSiO2層11に窓あけをする。次に、
GaAs12の上および前記レジスト層13の上に蒸着により厚
さ500ÅのTi層14を形成する。さらに、前記Ti層14の上
に蒸着により厚さ1000ÅのPt層15を形成する。続いて前
記Pt層15の上に蒸着により厚さ3000ÅのAu層16を形成す
る。
こののち、第４図（ｂ）に示すように、レジスト層13
の上に蒸着により形成されたTi層14,Pt層15,Au層16の各
金属層をリフトオフ工程でレジスト層13とともに除去
し、GaAs12上の所望の電極形成箇所にTi層14,Pt層15,Au
層16の各金属層で構成された電極を形成する。
の上に蒸着により形成されたTi層14,Pt層15,Au層16の各
金属層をリフトオフ工程でレジスト層13とともに除去
し、GaAs12上の所望の電極形成箇所にTi層14,Pt層15,Au
層16の各金属層で構成された電極を形成する。
発明が解決しようとする課題 このような従来の電極形成方法では、第４図（ｂ）に
示すように、Au層16がTi層14,Pt層15からなる下層電極
の端面部でGaAs12と直接接触しているため、電極形成後
の熱処理工程によりショトキ特性から一部オーミック特
性にかわり、リーク電流が増加するという課題を有して
いた。これはGaAs12に直接Au16を蒸着し、熱処理により
ショトキ特性からオーミック特性にかわることが「ア
ケミカル アンド ストラクチュラル インベスティゲ
ーション オブ ショットキ アンド オーミック Au
/GaAsコンタクト」（ディ．コールマン等，ジェ・バキ
ューム・サイエンス テクノロジ 1987年 ページ1521
〜1525）｛“Ａ Chemical and structural investi
gation of Shottky and Ohmic Au/GaAs contact
s"（D.Coulman et al J.Vac.Sci.Technol.1987 P15
21〜1525）｝に詳しく述べられている。
示すように、Au層16がTi層14,Pt層15からなる下層電極
の端面部でGaAs12と直接接触しているため、電極形成後
の熱処理工程によりショトキ特性から一部オーミック特
性にかわり、リーク電流が増加するという課題を有して
いた。これはGaAs12に直接Au16を蒸着し、熱処理により
ショトキ特性からオーミック特性にかわることが「ア
ケミカル アンド ストラクチュラル インベスティゲ
ーション オブ ショットキ アンド オーミック Au
/GaAsコンタクト」（ディ．コールマン等，ジェ・バキ
ューム・サイエンス テクノロジ 1987年 ページ1521
〜1525）｛“Ａ Chemical and structural investi
gation of Shottky and Ohmic Au/GaAs contact
s"（D.Coulman et al J.Vac.Sci.Technol.1987 P15
21〜1525）｝に詳しく述べられている。
本発明は上記従来の課題を解決するもので、リーク電
流を理想値に抑え、安定で良好なショトキ耐圧を有する
GaAs半導体の電極形成方法を提供することを目的とす
る。
流を理想値に抑え、安定で良好なショトキ耐圧を有する
GaAs半導体の電極形成方法を提供することを目的とす
る。
課題を解決するための手段 この課題を解決するために本発明は、下層電極端面部
でGaAsとAu層が直接接触することがないよう、Au層以外
の金属で電極を形成する膜の厚さが、スペーサ用として
用いるSiO2膜やプラズマナイトライド膜などの膜厚より
厚くしたものである。
でGaAsとAu層が直接接触することがないよう、Au層以外
の金属で電極を形成する膜の厚さが、スペーサ用として
用いるSiO2膜やプラズマナイトライド膜などの膜厚より
厚くしたものである。
さらにAuが上層電極材料となる際、Auを下層電極の内
側の領域内に形成したものである。
側の領域内に形成したものである。
作用 この形成方法によれば、Au以外の電極構成金属層の厚
さをスペーサ用のSiO2層より厚く形成することにより、
Auを蒸着する前に蒸着された金属膜でGaAs面が覆われる
ため、あるいはレジスト層でGaAs面が覆われているため
Auを蒸着してもGaAs面にAuが直接接触することはなくな
ることとなる。
さをスペーサ用のSiO2層より厚く形成することにより、
Auを蒸着する前に蒸着された金属膜でGaAs面が覆われる
ため、あるいはレジスト層でGaAs面が覆われているため
Auを蒸着してもGaAs面にAuが直接接触することはなくな
ることとなる。
実施例 以下本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の第１の実施例におけるGaAs半導体の
電極形成方法を示し、第１図（ａ）は金属蒸着工程後の
デバイスの断面図、第１図（ｂ）はリフトオフ工程後の
デバイスの断面図を示す。
電極形成方法を示し、第１図（ａ）は金属蒸着工程後の
デバイスの断面図、第１図（ｂ）はリフトオフ工程後の
デバイスの断面図を示す。
第１図（ａ）に示すように、まずGaAs2上にリフトオ
フ法のスペーサとして用いる厚さ1500ÅのSiO2層11を形
成し、この上にレジスト層３を形成する。こののち電極
を形成したい箇所をホトエッチング法によりレジスト層
３をマスクとしてSiO2層１に窓あけを施す。次に、GaAs
2の上および前記レジスト層３の上に蒸着により厚さが5
00Å〜1000ÅのTi層４を形成する。さらに前記Ti層４の
上に蒸着により厚さが1000Å〜2000ÅのPt層５を形成す
る。続いて、前記Pt層５の上に蒸着により厚さ3000Åの
Au層６を形成する。
フ法のスペーサとして用いる厚さ1500ÅのSiO2層11を形
成し、この上にレジスト層３を形成する。こののち電極
を形成したい箇所をホトエッチング法によりレジスト層
３をマスクとしてSiO2層１に窓あけを施す。次に、GaAs
2の上および前記レジスト層３の上に蒸着により厚さが5
00Å〜1000ÅのTi層４を形成する。さらに前記Ti層４の
上に蒸着により厚さが1000Å〜2000ÅのPt層５を形成す
る。続いて、前記Pt層５の上に蒸着により厚さ3000Åの
Au層６を形成する。
ここでSiO2層１の膜厚はTi層４とPt層５の合計の膜厚
より薄く形成されているため、第１図（ａ）で明らかな
ように、Auを蒸着するときのGaAs2面は先に蒸着されたT
i層４およびPt層５で完全に覆われているため、Auが直
接GaAs2上に蒸着されてGaAs2に接触することはなくな
る。
より薄く形成されているため、第１図（ａ）で明らかな
ように、Auを蒸着するときのGaAs2面は先に蒸着されたT
i層４およびPt層５で完全に覆われているため、Auが直
接GaAs2上に蒸着されてGaAs2に接触することはなくな
る。
次に、第１図（ｂ）に示すように、レジスト層３上に
蒸着により形成されたTi層4,Pt層5,Au層６の各金属層を
リフトオフ工程でレジスト層３と共に除去し、GaAs2上
の所望の電極形成箇所にTi層4,Pt層5,Au層６の各金属層
で構成される電極を形成する。
蒸着により形成されたTi層4,Pt層5,Au層６の各金属層を
リフトオフ工程でレジスト層３と共に除去し、GaAs2上
の所望の電極形成箇所にTi層4,Pt層5,Au層６の各金属層
で構成される電極を形成する。
第２図（ａ）および（ｂ）は本発明の第２の実施例を
示し、第２図（ａ）は蒸着工程後のデバイスの断面図、
第２図（ｂ）はリフトオフ工程後のデバイスの断面図を
示す。ここでTi,Auが上層電極材料となる際、Ti層41とA
u層６をTi層４とPt層５からなる下層電極の内側の領域
内に形成するものであるが、電極構成金属の蒸着は先ず
第１段階としてTi層４とPt層５からなる下層電極を形成
し、次に第２段階としてTi層41とAu層６からなる上層電
極を前記下層電極の内側の領域内に形成する２段階に分
けて行なうものである。
示し、第２図（ａ）は蒸着工程後のデバイスの断面図、
第２図（ｂ）はリフトオフ工程後のデバイスの断面図を
示す。ここでTi,Auが上層電極材料となる際、Ti層41とA
u層６をTi層４とPt層５からなる下層電極の内側の領域
内に形成するものであるが、電極構成金属の蒸着は先ず
第１段階としてTi層４とPt層５からなる下層電極を形成
し、次に第２段階としてTi層41とAu層６からなる上層電
極を前記下層電極の内側の領域内に形成する２段階に分
けて行なうものである。
前記第１段階のTi層４とPt層５からなる下層電極の形
成については、本発明の第１の実施例と同様のリフトオ
フ法で実施するので説明を省略するが、SiO2層１の厚さ
は、従来例の5000Åまたは本発明の第１の実施例の1500
Åでもよく、限定されるものではない。
成については、本発明の第１の実施例と同様のリフトオ
フ法で実施するので説明を省略するが、SiO2層１の厚さ
は、従来例の5000Åまたは本発明の第１の実施例の1500
Åでもよく、限定されるものではない。
さらに詳しく説明すると、第２図（ａ）に示すよう
に、GaAs2上に形成されたリフトオフ法のスペーサとし
て用いる厚さ5000ÅのSiO2層１を形成し、この上にレジ
スト層（図示せず）を形成する。こののち電極を形成し
たい箇所をホトエッチング法により前記レジスト層をマ
スクとしてSiO2層１に窓あけをする。次に下層電極とな
るTi層４とPt層５を蒸着する。次に、リフトオフ法によ
り前記レジスト層を除去することにより、余分のTi層４
とPt層５を除去し、下層電極を形成する。こののち、レ
ジスト層31を塗布し、下層電極より狭い窓あけを施す。
続いて、前記レジスト層31上および下層電極の内側の領
域内上に厚さ500ÅのTi層41および厚さ3000ÅのAu層６
を蒸着する。なおマスクずれを考慮してTi層41とAu層６
で形成される上層電極は下層電極の外周縁より１μｍ以
上内側に形成する。
に、GaAs2上に形成されたリフトオフ法のスペーサとし
て用いる厚さ5000ÅのSiO2層１を形成し、この上にレジ
スト層（図示せず）を形成する。こののち電極を形成し
たい箇所をホトエッチング法により前記レジスト層をマ
スクとしてSiO2層１に窓あけをする。次に下層電極とな
るTi層４とPt層５を蒸着する。次に、リフトオフ法によ
り前記レジスト層を除去することにより、余分のTi層４
とPt層５を除去し、下層電極を形成する。こののち、レ
ジスト層31を塗布し、下層電極より狭い窓あけを施す。
続いて、前記レジスト層31上および下層電極の内側の領
域内上に厚さ500ÅのTi層41および厚さ3000ÅのAu層６
を蒸着する。なおマスクずれを考慮してTi層41とAu層６
で形成される上層電極は下層電極の外周縁より１μｍ以
上内側に形成する。
次に第２図（ｂ）に示すように、レジスト層31を除去
し、レジスト層31上に形成されたTi層41およびAu層６を
リフトオフ工程ですべて除去し、Ti層41およびAu層６に
よる上層電極を所望の下層電極の内側領域内に形成す
る。なお、第２図（ａ）に示すように、Ti層41およびAu
層６を蒸着により形成する際、GaAs2面はレジスト層31
で完全に覆われているため、Au層６が直接GaAs2面に接
触することはない。
し、レジスト層31上に形成されたTi層41およびAu層６を
リフトオフ工程ですべて除去し、Ti層41およびAu層６に
よる上層電極を所望の下層電極の内側領域内に形成す
る。なお、第２図（ａ）に示すように、Ti層41およびAu
層６を蒸着により形成する際、GaAs2面はレジスト層31
で完全に覆われているため、Au層６が直接GaAs2面に接
触することはない。
なお第２の実施例では、電極材料として下層電極とし
てTi,Ptを用いたが、金以外のショトキ材料であれば他
の金属でも良い。また上層電極としてTi,Auを用いたがA
uを含めば他の金属との組合せでも良い。
てTi,Ptを用いたが、金以外のショトキ材料であれば他
の金属でも良い。また上層電極としてTi,Auを用いたがA
uを含めば他の金属との組合せでも良い。
第３図は本発明の第１および第２の実施例と従来の電
極形成方法によるものとの電極形成後の200℃の熱処理
によるショトキ耐圧劣化状態を比較したもので、第３図
に示されるように本発明の効果が確認できる。
極形成方法によるものとの電極形成後の200℃の熱処理
によるショトキ耐圧劣化状態を比較したもので、第３図
に示されるように本発明の効果が確認できる。
発明の効果 以上の実施例の説明からも明らかなように本発明によ
れば、Auを含む電極形成方法において、電極端面部でAu
とGaAsが直接接触することを防止できるため、安定で良
好なショトキ構造を有し、耐圧特性において、熱に対す
る安定性の優れた電極を有するGaAs半導体装置を得るこ
とのできる電極形成方法を提供できるという効果が得ら
れる。
れば、Auを含む電極形成方法において、電極端面部でAu
とGaAsが直接接触することを防止できるため、安定で良
好なショトキ構造を有し、耐圧特性において、熱に対す
る安定性の優れた電極を有するGaAs半導体装置を得るこ
とのできる電極形成方法を提供できるという効果が得ら
れる。
第１図は本発明のGaAs半導体装置の電極形成方法の第１
の実施例を示し、第１図（ａ）は金属蒸着工程後のデバ
イスの断面図、第１図（ｂ）はリフトオフ工程後のデバ
イスの断面図、第２図は本発明の第２の実施例を示し、
第２図（ａ）は上層電極蒸着工程後のデバイスの断面
図、第２図（ｂ）はリフトオフ工程後のデバイスの断面
図、第３図は同第1,第２の実施例と従来の電極形成方法
によるものとの電極形成後の熱処理によるショトキ耐圧
劣化状態の比較図、第４図は従来のGaAs半導体装置の電
極形成方法を示し、第４図（ａ）は金属蒸着工程後のデ
バイスの断面図、第４図（ｂ）はリフトオフ工程後のデ
バイスの断面図を示す。 １……SiO2層、２……GaAs、3,31……レジスト層、4,41
……Ti層、５……Pt層、６……Au層。
の実施例を示し、第１図（ａ）は金属蒸着工程後のデバ
イスの断面図、第１図（ｂ）はリフトオフ工程後のデバ
イスの断面図、第２図は本発明の第２の実施例を示し、
第２図（ａ）は上層電極蒸着工程後のデバイスの断面
図、第２図（ｂ）はリフトオフ工程後のデバイスの断面
図、第３図は同第1,第２の実施例と従来の電極形成方法
によるものとの電極形成後の熱処理によるショトキ耐圧
劣化状態の比較図、第４図は従来のGaAs半導体装置の電
極形成方法を示し、第４図（ａ）は金属蒸着工程後のデ
バイスの断面図、第４図（ｂ）はリフトオフ工程後のデ
バイスの断面図を示す。 １……SiO2層、２……GaAs、3,31……レジスト層、4,41
……Ti層、５……Pt層、６……Au層。
Claims (2)
- 【請求項１】化合物半導体上に開口部を有するスペーサ
用絶縁膜及びリフトオフ用膜とを設ける工程と、前記開
口部内の少なくとも前記化合物半導体上に接触する２種
類以上の多層金属膜を前記多層金属膜の下側の１種もし
くは複数種の金属膜の膜厚合計が前記スペーサ用絶縁膜
よりも厚く形成する工程と、前記リフトオフ用膜を除去
する工程とを有する化合物半導体装置の製造方法。 - 【請求項２】上側金属膜が金で下側金属膜の表面領域内
上に形成する請求項１記載の化合物半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2039955A JP2621543B2 (ja) | 1990-02-21 | 1990-02-21 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2039955A JP2621543B2 (ja) | 1990-02-21 | 1990-02-21 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03242927A JPH03242927A (ja) | 1991-10-29 |
| JP2621543B2 true JP2621543B2 (ja) | 1997-06-18 |
Family
ID=12567380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2039955A Expired - Lifetime JP2621543B2 (ja) | 1990-02-21 | 1990-02-21 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621543B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0653241A (ja) * | 1992-08-03 | 1994-02-25 | Nec Corp | 電界効果トランジスタの製造方法 |
| JP2009206357A (ja) * | 2008-02-28 | 2009-09-10 | Asahi Kasei Electronics Co Ltd | 化合物半導体装置及び化合物半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63116472A (ja) * | 1986-11-05 | 1988-05-20 | Mitsubishi Electric Corp | 化合物半導体装置のシヨツトキ−ゲ−ト形成方法 |
| JPH01109772A (ja) * | 1987-10-22 | 1989-04-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1990
- 1990-02-21 JP JP2039955A patent/JP2621543B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03242927A (ja) | 1991-10-29 |
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