Nothing Special   »   [go: up one dir, main page]

JP2690412B2 - 絶縁層の上に成長層を有する半導体装置の製造方法 - Google Patents

絶縁層の上に成長層を有する半導体装置の製造方法

Info

Publication number
JP2690412B2
JP2690412B2 JP3138742A JP13874291A JP2690412B2 JP 2690412 B2 JP2690412 B2 JP 2690412B2 JP 3138742 A JP3138742 A JP 3138742A JP 13874291 A JP13874291 A JP 13874291A JP 2690412 B2 JP2690412 B2 JP 2690412B2
Authority
JP
Japan
Prior art keywords
silicon
layer
seed crystal
growth
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP3138742A
Other languages
English (en)
Other versions
JPH04364022A (ja
Inventor
秀視 高須
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP3138742A priority Critical patent/JP2690412B2/ja
Publication of JPH04364022A publication Critical patent/JPH04364022A/ja
Priority to US08/180,756 priority patent/US5402989A/en
Application granted granted Critical
Publication of JP2690412B2 publication Critical patent/JP2690412B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76248—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using lateral overgrowth techniques, i.e. ELO techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関するものであり、とくに絶縁層の上に半導体成長層
を有する構造の製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路において、一般的には、
シリコン基板の上にエピタキシャル成長層を形成し、こ
のエピタキシャル成長層に回路を形成している。ところ
で、このような構造においては、シリコン基板とエピタ
キシャル成長層がＰＮ接合を形成し、容量を有すること
となる。このＰＮ接合部の容量は、素子の動作速度を低
下させるものである。したがって、高速動作を要求され
る素子の形成には適さない構造であった。
【０００３】この問題を解決するために、近年、シリコ
ン基板上の絶縁層の上にさらにシリコン単結晶層を形成
すること（ＳＯＩ(Semiconductor on Insulator)技術）
が望まれている。すなわち、シリコン単結晶層をシリコ
ン基板から絶縁することにより、シリコン単結晶層に形
成した半導体素子とシリコン基板とのＰＮ接合をなくそ
うとするものである。
【０００４】図６に、ＥＬＯ（Epitaxial Lateral Over
growth)）法による従来のＳＯＩ技術を示す（Lateral E
pitaxial Overgrowth of Silicon on SiO2 : D.D.Rathm
anet. al. : JOURNAL OF ELECTRO-CHEMICAL SOCIETY SO
LID-STATE SCIENCE AND TECHNOLOGY、1982年10月号、23
03頁）。まず、半導体基板２の上面にシリコン酸化膜４
を成長させる。次に、フォトレジストを用いてシリコン
酸化膜４をエッチングし、シードウインドウ６を開ける
（図６Ａ参照）。さらに、このシードウインドウ６から
縦方向へ、シリコンの選択エピタキシャル成長を行い
う。これに引続いて、横方向のエピタキシャル成長を行
い、シリコン酸化膜４の上にエピタキシャル層８を形成
する（図６Ｂ参照）。このようにすれば、エピタキシャ
ル層８とシリコン基板２とのＰＮ接合面がシードウイン
ドウ６の大きさまで小さくできる。したがって、ＰＮ接
合容量を小さくすることができ、素子動作の高速化を図
ることができる。
【０００５】また、ＳＥＮＴＡＸＹ法と呼ばれる方法も
ある（米原隆大他、新しいSOI-Selective Nucleation E
pitaxy、1987年(秋季)第48回応用物理学会学術講演予稿
集、19pーQー15、583頁）。これは、シリコン酸化膜等の
絶縁層に結晶成長のシリコン核を人工的に複数形成し
て、それぞれの核よりエピタキシャル成長を行う方法で
ある。核として、微小面積のシリコン窒化膜を形成して
用いる方法や、ＦＩＢ(Focused Ion Beam)法によって核
形成を行う方法等が検討されている。この方法によれ
ば、エピタキシャル層とシリコン基板とを酸化膜によっ
て絶縁することができ、上記のような接合容量の問題を
解決することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のＳＯＩ技術には、次のような問題があっ
た。
【０００７】図６に示すＥＬＯ法においては、接合部が
小さくなっているとは言うものの、完全に接合部がなく
なっている訳ではない。したがって、さらなる素子の高
速化が阻まれていた。
【０００８】一方、ＳＥＮＴＡＸＹ法によれば、エピタ
キシャル層とシリコン基板が絶縁されたものを得ること
ができ、上記のような問題はない。しかしながら、ＳＥ
ＮＴＡＸＹ法によれば、複数設けられたそれぞれの核よ
り成長するエピタキシャル層の面方位が異なっていた。
エピタキシャル層の面方位が異なると、酸化レート等の
特性が異なることとなって、所望の特性を有する素子を
均一に形成できないという問題を生じていた。
【０００９】この発明は、上記のような問題点を解決し
て、絶縁層によって基板と絶縁されているとともに、面
方位が一様なシリコン成長層を有する半導体装置を提供
することを目的とする。
【００１０】
【課題を解決するための手段】請求項１の半導体装置の
製造方法は、シリコン基板の上に酸化絶縁層を形成する
絶縁層形成ステップ、酸化絶縁層に種結晶成長用の開口
を設ける開口形成ステップ、酸化絶縁層をマスクとし
て、前記開口からわずかにシリコン種結晶層が突出する
まで結晶成長を行う種結晶成長ステップ、シリコン種結
晶層の突出した表面に、当該シリコン種結晶層の酸化速
度に比べて十分に遅いバリア層を形成するバリア形成ス
テップ、バリア層をバリアとして酸化を行い、前記開口
内のシリコン種結晶層を酸化してシリコン種結晶層とシ
リコン基板の接続を断つ選択酸化ステップ、バリア層を
除去してシリコン種結晶層を露出するバリア除去ステッ
プ、シリコン種結晶層に基づいてシリコン成長層を結晶
成長させるシリコン成長ステップ、シリコン成長層に半
導体素子を形成する素子形成ステップ、を備えたことを
特徴としている。
【００１１】請求項２の半導体装置の製造方法は、シリ
コン基板の上に酸化絶縁層を形成する絶縁層形成ステッ
プ、酸化絶縁層に種結晶成長用の開口を設ける開口形成
ステップ、酸化絶縁層をマスクとして、前記開口からわ
ずかにシリコン種結晶層が突出するまで結晶成長を行う
種結晶成長ステップ、酸化を行い、結晶成長に必要な種
結晶層を残しつつ、前記開口内のシリコン種結晶層を酸
化してシリコン種結晶層とシリコン基板の接続を断つ酸
化ステップ、シリコン種結晶層に基づいてシリコン成長
層を結晶成長させるシリコン成長ステップ、シリコン成
長層に半導体素子を形成する素子形成ステップ、を備え
たことを特徴としている。
【００１２】請求項３の半導体装置の製造方法は、開口
形成ステップの後、種結晶成長ステップの前に、開口側
壁の酸化絶縁層に薄いポリシリコン膜または窒化シリコ
ン膜を形成するステップを有することを特徴としてい
る。
【００１３】請求項４の半導体装置の製造方法は、半導
体素子を形成したシリコン成長層の上に、絶縁層形成ス
テップから素子形成ステップを所定回数繰り返して行
い、酸化絶縁層によって分離されたシリコン成長層を所
定層得ることを特徴としている。
【００１４】
【作用】請求項１の製造方法では、種結晶成長ステップ
において、酸化絶縁層の開口からわずかにシリコン種結
晶層が突出するまで結晶成長を行う。これにより、突出
した各シリコン種結晶層は、同じ面方位を有するものと
なる。
【００１５】次に、バリア形成ステップにおいて、シリ
コン種結晶層の突出した表面に、当該シリコン種結晶層
の酸化速度に比べて十分に遅いバリア層を形成する。そ
の後、酸化ステップにおいて、このバリア層をバリアと
して酸化を行い、前記開口内のシリコン種結晶層を酸化
してシリコン種結晶層とシリコン基板の接続を断つよう
にしている。したがって、シリコン基板上の酸化絶縁層
の上に、同じ面方位を有するシリコン種結晶層が形成さ
れる。これを成長させれば、シリコン基板とは絶縁さ
れ、均一な面方位を有するシリコン成長層を得ることが
できる。
【００１６】請求項２の製造方法では、結晶成長に必要
な種結晶層を残しつつ酸化するようにしている。したが
って、バリアを形成する必要がない。
【００１７】請求項３の製造方法においては、第２ステ
ップの後第３ステップの前に、開口側壁の酸化絶縁層に
薄いポリシリコン膜または窒化シリコン膜を形成するよ
うにしている。したがって、結晶成長の際に、開口側壁
に生じる結晶欠陥を抑えることができる。
【００１８】請求項４の半導体の製造方法においては、
半導体素子を形成したシリコン成長層の上に、絶縁層形
成ステップから素子形成ステップを所定回数繰り返して
行い、酸化絶縁層によって分離されたシリコン成長層を
所定層得るようにしている。したがって、３次元構造の
半導体装置を得ることができる。
【００１９】
【実施例】この発明の一実施例による半導体装置の製造
方法を、図１に示す。まず、シリコン基板２を酸素気流
中に置いて高温とし、表面を熱酸化する。これにより、
図１Ａに示すように、シリコン基板２の上部表面に酸化
絶縁層であるシリコン酸化層４(SiO2)が形成される。こ
のシリコン酸化層４は、薄く形成することが好ましい。
例えば、30〜300nm程度の厚さとする。次に、第１図Ｂ
に示すように、シリコン酸化層４の上にフォトレジスト
10を塗布する。フォトレジスト10の上にマスクを置いて
紫外線露光した後、現像して、図１Ｃのように開口部12
を形成する。この状態において、フォトレジスト10をマ
スクとして、シリコン酸化層４のエッチングを行う。次
に、硫酸と過酸化水素の混合液により、フォトレジスト
層10を除去する。これにより、図１Ｄに示すように、種
結晶成長用の開口14が形成される。この開口14の巾は、
２μm以下とする。
【００２０】図１Ｄの状態で、開口14に選択的にシリコ
ン単結晶のエピタキシャル成長を行い、図１Ｅのように
種結晶層16を形成する。この際のエピタキシャル成長に
おいては、横方向への成長を抑えるように制御する。縦
方向には１〜４μm程度の成長を行い、横方向には１μm
以下の成長とする。
【００２１】種結晶層16の成長の際に、シリコン酸化層
４との界面において、積層欠陥が生じるおそれがある。
したがって、上記のように、シリコン酸化層４を薄く形
成して界面面積を小さくすることにより、積層欠陥を防
ぐことができる。また、エピタキシャル成長はできるだ
け低温で行う方が好ましい。例えば、900℃〜1100℃度
の範囲内ぐらいが妥当である。このように、低温でエピ
タキシャル成長を行うことにより、積層欠陥を抑制する
ことができるからである。さらに、（１００）のシリコ
ン基板に、［１００］方向に矩形パターンでシリコン酸
化層４を形成すれば、積層欠陥が抑制できる。また、成
長を行う前に、シリコン酸化層４（開口14）の側壁に、
薄いポリシリコンや窒化シリコン膜を付け、格子整合性
を良くすれば、さらに結晶欠陥を抑えることができる。
上記のようにして形成した種結晶層16のそれぞれは、同
じ面方位を有する。
【００２２】次に、種結晶層16の表面を窒化して、図１
Ｆに示すように、バリア層としてシリコン窒化層18(Si3
N4)を形成する。次に、酸化処理を行う。これにより、
シリコン酸化層４、シリコン基板２が酸化される。この
際に、窒化シリコン層18は酸化をブロックし、種結晶層
16の酸化を防止する。また、シリコン酸化層４は、酸化
されてフィールド酸化層20に成長する。フィールド酸化
層20は、その端部において横方向にも成長する（バーズ
ビーク現象）。また、前述のように、開口14の巾は２μ
m以下と狭くしている。したがって、図２Ａに示すよう
に、フィールド酸化層20は、種結晶層16の下部で互いに
接続する。
【００２３】次に、高温のリン酸等によるエッチングを
行い、窒化シリコン層18を除去する（図２Ｂ参照）。そ
の後、種結晶層16を種結晶として、エピタキシャル成長
を行う。この際のエピタキシャル成長においては、横方
向への成長が大きくなるように制御を行う。成長を続け
ると、各種結晶層16から成長した層が互いに接続する。
このようにして得られるのが、図２Ｃの構造である。
【００２４】シリコン成長層であるエピタキシャル成長
層22は、フィールド酸化層20によって、シリコン基板２
と絶縁されている。したがって、シリコン基板２との間
でＰＮ接合による静電容量を生じることがない。すなわ
ち、各エピタキシャル成長層22に素子（トランジスタ、
ＦＥＴ等）を形成すれば、静電容量による低速化を招か
ず、高速素子を得ることができる。さらに、ＰＮ接合に
よる静電容量がないので、高周波特性が良く、ラッチア
ップ特性を向上させることができる。
【００２５】また、各種結晶層16の面方位は一様であ
る。このため、エピタキシャル成長層22の面方位も一様
となる。したがって、酸化レート等が一様となり、エピ
タキシャル成長層22に素子を形成する際に、素子の特性
の制御が容易である。
【００２６】なお、開口14の形状は、必要とするエピタ
キシャル成長層22に応じて、適宜選択すればよい。例え
ば、図３に示すように穴としてもよく、図４に示すよう
に格子状のものとしてもよい。但し、シリコン酸化層４
のパターニング方向を＜１００＞とすれば、欠陥の発生
を抑制することができるので、この点を考慮すればなお
良い。
【００２７】さらに、図２Ｃのエピタキシャル成長層22
に素子を形成した後、その上にさらに、図１、図２のス
テップを行えば、３次元構造の集積回路を形成すること
ができる。
【００２８】このようにして得られた集積回路の一例
を、図５に示す。エピタキシャル成長層22aの上にフィ
ールド酸化層20bが設けられ、さらにその上にエピタキ
シャル成長層22bが設けられている。したがって、集積
度の高い集積回路を得ることができる。なお、エピタキ
シャル成長層22aに形成された素子から外部に電極を取
り出す場合には、図に示すように、トレンチを設けポリ
シリコン24等によって電極26と接続すればよい。
【００２９】図５においては、エピタキシャル層が２層
設けられているが、同様にして、３層以上形成しても良
い。
【００３０】また、上記実施例では、図１Ｆのステップ
において、種結晶層14の表面を窒化して、窒化シリコン
膜18を形成した。しかし、ＣＶＤ(Chemical Vapor Depo
sition)法等により、窒化膜をデポジットして形成して
も良い。さらに、種結晶層14の厚さが十分にある場合に
は、窒化膜を形成しなくともよい。次の酸化工程におい
て、結晶成長に必要なだけのシリコン結晶が残れば良い
からである。
【００３１】また、窒化シリコン膜18に代えて、シリコ
ンよりも十分に酸化レートの遅い材料を用いても良い。
例えば、炭化シリコン等でも良い。
【００３２】
【発明の効果】請求項１の半導体装置の製造方法におい
ては、酸化絶縁層の開口からわずかにシリコン種結晶層
が突出するまで結晶成長を行って、同じ面方位を有する
シリコン種結晶層を得ている。さらに、シリコン種結晶
層の表面にバリア層を形成した後、酸化を行い、前記開
口内のシリコン種結晶層を酸化してシリコン種結晶層と
シリコン基板の接続を断つようにしている。その後、シ
リコン種結晶層からシリコン成長層を成長させるように
している。したがって、シリコン基板とは絶縁され、均
一な面方位を有するシリコン成長層を得ることができ
る。すなわち、シリコン基板とＰＮ接合を持たないシリ
コン成長層を形成することができ、高速な素子を有する
半導体装置を得ることができる。また、面方位が一様で
あるため、素子形成時における制御が容易である。
【００３３】請求項２の製造方法では、結晶成長に必要
な種結晶層を残しつつ酸化するようにしている。したが
って、バリアを形成する必要がなく、生産性を向上させ
ることができる。
【００３４】請求項３の製造方法においては、開口形成
ステップの後、種結晶成長ステップの前に、開口側壁の
酸化絶縁層に薄いポリシリコン膜または窒化シリコン膜
を形成するようにしている。したがって、結晶成長の際
に、開口側壁に生じる結晶欠陥を抑えることができる。
【００３５】請求項４の半導体の製造方法においては、
半導体素子を形成したシリコン成長層の上に、絶縁層形
成ステップから素子形成ステップを所定回数繰り返して
行い、酸化絶縁層によって分離されたシリコン成長層を
所定層得るようにしている。したがって、３次元構造と
して、集積度の高い半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の一実施例による半導体装置の製造方
法を示す図である。
【図２】この発明の一実施例による半導体装置の製造方
法を示す図である。
【図３】酸化絶縁層４に設ける開口14の一例を示す図で
ある。
【図４】酸化絶縁層４に設ける開口14の他の例を示す図
である。
【図５】この発明の製造方法により３次元構造に形成し
た半導体装置を示す図である。
【図６】従来のＥＬＯ（Epitaxial Lateral Overgrowt
h)）法によるＳＯＩ(Semiconductor on Insulator)技術
を示す図である。
【符号の説明】
２・・・シリコン基板 ４・・・シリコン酸化膜 14・・・開口 16・・・シリコン種結晶層 18・・・シリコン窒化膜 20・・・フィールド酸化層 22・・・エピタキシャル成長層

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】シリコン基板の上に酸化絶縁層を形成する
    絶縁層形成ステップ、酸化絶縁層に種結晶成長用の開口
    を設ける開口形成ステップ、酸化絶縁層をマスクとし
    て、前記開口からわずかにシリコン種結晶層が突出する
    まで結晶成長を行う種結晶成長ステップ、シリコン種結
    晶層の突出した表面に、当該シリコン種結晶層の酸化速
    度に比べて十分に遅いバリア層を形成するバリア形成ス
    テップ、バリア層をバリアとして酸化を行い、前記開口
    内のシリコン種結晶層を酸化してシリコン種結晶層とシ
    リコン基板の接続を断つ選択酸化ステップ、バリア層を
    除去してシリコン種結晶層を露出するバリア除去ステッ
    プ、シリコン種結晶層に基づいてシリコン成長層を結晶
    成長させるシリコン成長ステップ、シリコン成長層に半
    導体素子を形成する素子形成ステップ、を備えたことを
    特徴とする半導体装置の製造方法。
  2. 【請求項２】シリコン基板の上に酸化絶縁層を形成する
    絶縁層形成ステップ、酸化絶縁層に種結晶成長用の開口
    を設ける開口形成ステップ、酸化絶縁層をマスクとし
    て、前記開口からわずかにシリコン種結晶層が突出する
    まで結晶成長を行う種結晶成長ステップ、酸化を行い、
    結晶成長に必要な種結晶層を残しつつ、前記開口内のシ
    リコン種結晶層を酸化してシリコン種結晶層とシリコン
    基板の接続を断つ酸化ステップ、シリコン種結晶層に基
    づいてシリコン成長層を結晶成長させるシリコン成長ス
    テップ、シリコン成長層に半導体素子を形成する素子形
    成ステップ、を備えたことを特徴とする半導体装置の製
    造方法。
  3. 【請求項３】請求項１または２の製造方法において、開
    口形成ステップの後、種結晶成長ステップの前に、開口
    側壁の酸化絶縁層に薄いポリシリコン膜または窒化シリ
    コン膜を形成するステップを有することを特徴とする製
    造方法。
  4. 【請求項４】請求項１または２の製造方法において、半
    導体素子を形成したシリコン成長層の上に、絶縁層形成
    ステップから素子形成ステップを所定回数繰り返して行
    い、酸化絶縁層によって分離されたシリコン成長層を所
    定層得ることを特徴とする製造方法。
JP3138742A 1991-06-11 1991-06-11 絶縁層の上に成長層を有する半導体装置の製造方法 Expired - Lifetime JP2690412B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP3138742A JP2690412B2 (ja) 1991-06-11 1991-06-11 絶縁層の上に成長層を有する半導体装置の製造方法
US08/180,756 US5402989A (en) 1991-06-11 1994-01-10 Method for manufacturing semiconductor device having grown layer on insulating layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3138742A JP2690412B2 (ja) 1991-06-11 1991-06-11 絶縁層の上に成長層を有する半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH04364022A JPH04364022A (ja) 1992-12-16
JP2690412B2 true JP2690412B2 (ja) 1997-12-10

Family

ID=15229116

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3138742A Expired - Lifetime JP2690412B2 (ja) 1991-06-11 1991-06-11 絶縁層の上に成長層を有する半導体装置の製造方法

Country Status (2)

Country Link
US (1) US5402989A (ja)
JP (1) JP2690412B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5635411A (en) * 1991-11-12 1997-06-03 Rohm Co., Ltd. Method of making semiconductor apparatus
US6124179A (en) * 1996-09-05 2000-09-26 Adamic, Jr.; Fred W. Inverted dielectric isolation process
TWI242796B (en) * 2002-09-04 2005-11-01 Canon Kk Substrate and manufacturing method therefor
JP2004103600A (ja) * 2002-09-04 2004-04-02 Canon Inc 基板及びその製造方法
JP2004103855A (ja) * 2002-09-10 2004-04-02 Canon Inc 基板及びその製造方法
JP2004103946A (ja) * 2002-09-11 2004-04-02 Canon Inc 基板及びその製造方法
CN103413776B (zh) * 2013-07-09 2015-07-22 中国科学院物理研究所 一种具有隔离层的复合衬底及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6242511A (ja) * 1985-08-20 1987-02-24 Matsushita Electronics Corp 半導体装置の製造方法
JPS6245042A (ja) * 1985-08-22 1987-02-27 Nec Corp 半導体集積回路の製造方法
JPS63192223A (ja) * 1987-02-05 1988-08-09 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH025517A (ja) * 1988-06-24 1990-01-10 Nec Corp 半導体装置およびその製造方法
JPH02102569A (ja) * 1988-10-12 1990-04-16 Nippon Telegr & Teleph Corp <Ntt> 半導体装置

Also Published As

Publication number Publication date
JPH04364022A (ja) 1992-12-16
US5402989A (en) 1995-04-04

Similar Documents

Publication Publication Date Title
JP3058954B2 (ja) 絶縁層の上に成長層を有する半導体装置の製造方法
US5308445A (en) Method of manufacturing a semiconductor device having a semiconductor growth layer completely insulated from a substrate
US4760036A (en) Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation
JPH05121317A (ja) Ｓｏｉ構造形成方法
JP2785918B2 (ja) 絶縁層の上に成長層を有する半導体装置の製造方法
JP2690412B2 (ja) 絶縁層の上に成長層を有する半導体装置の製造方法
JPH0536601A (ja) 絶縁層の上に成長層を有する半導体装置の製造方法
JP2989051B2 (ja) 炭化シリコンバイポーラ半導体装置およびその製造方法
JPH05206422A (ja) 半導体装置及びその作製方法
JP3153632B2 (ja) Ｓｏｉ構造の製造方法
US5208167A (en) Method for producing SOI substrate
JP3053678B2 (ja) 半導体装置の製造方法
JPH05114563A (ja) Ｓｏｉ構造の製造方法
JP2793460B2 (ja) Ｓｏｉ構造の製造方法
JP3053680B2 (ja) 半導体装置の製造方法
JP3112100B2 (ja) 半導体基材の作製方法
JPS60145625A (ja) 半導体装置の製造方法
JP3143188B2 (ja) エピタキシャル成長方法
JPH03292723A (ja) シリコン単結晶薄膜の作製方法
JPH07183372A (ja) 半導体基板の作成方法
JP3249101B2 (ja) Ｍｏｓ半導体装置
JPH05114562A (ja) Ｓｏｉ構造の製造方法
JPH05243536A (ja) Ｓｏｉ構造の製造方法
JPH0590173A (ja) Ｓｏｉ基板の製法
JPS60109270A (ja) 半導体装置の製造方法