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JP2674788B2 - 半導体パッケージの端子ピン - Google Patents

半導体パッケージの端子ピン

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Publication number
JP2674788B2
JP2674788B2 JP63185804A JP18580488A JP2674788B2 JP 2674788 B2 JP2674788 B2 JP 2674788B2 JP 63185804 A JP63185804 A JP 63185804A JP 18580488 A JP18580488 A JP 18580488A JP 2674788 B2 JP2674788 B2 JP 2674788B2
Authority
JP
Japan
Prior art keywords
solder
plating
pin body
pin
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63185804A
Other languages
English (en)
Other versions
JPH0235762A (ja
Inventor
正樹 谷本
徹 樋口
武司 加納
薫 向井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP63185804A priority Critical patent/JP2674788B2/ja
Publication of JPH0235762A publication Critical patent/JPH0235762A/ja
Application granted granted Critical
Publication of JP2674788B2 publication Critical patent/JP2674788B2/ja
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Expired - Lifetime legal-status Critical Current

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  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】 【産業上の利用分野】
本発明は、ピングリッドアレイなど半導体パッケージ
に用いられる端子ピンに関するものである。
【従来の技術】
ピングリッドアレイなどICチップ等の半導体チップ7
を搭載した半導体パッケージは第2図に示すように形成
されている。すなわち、樹脂積層板などの電気絶縁性を
有する基板8の上面の中央にキャビティ用凹所9を形成
すると共に基板8の上面にキャビティ用凹所9を中心と
した放射状に回路(図示省略)を形成し、基板8に形成
したスルーホール10,10…に各回路と電気的に接続され
たスルーホールメッキを施し、スルーホール10に端子ピ
ンAの基部を挿入して端子ピンAを基板8の下面に突出
させ、そしてキャビティ用凹所9に半導体チップ7を実
装すると共に半導体チップ7と各回路とをボンディング
することによって、基板8の上面に形成した回路を介し
て半導体チップ7を各端子ピンAに電気的に接続させる
ようにして作成される。さらに基板8の上面に封止樹脂
を注入して半導体チップ7を封止して仕上げられる。 そしてこのように形成される半導体パッケージは、端
子ピンAの先部をマザーボード11などのスルーホールや
プラグ等に差し込んで半田付けすることによって、取り
付けがおこなわれるものである。
【発明が解決しようとする課題】
しかしこのものにあって、端子ピンAの母材金属が酸
化されると半田に対する濡れが悪くなり、マザーボード
11に対する端子ピンAの半田付け不良が発生するおそれ
がある。このために端子ピンAの表面を半田メッキで被
覆するなどして端子ピンAの酸化を防止する試みがなさ
れているが、高温高湿下で保管されるなど端子ピンAに
高温高湿が作用すると、端子ピンAに酸化が発生するこ
とを防止することができず、半田濡れ性が低下してしま
うものであった。 本発明は上記の点に鑑みて為されたものであり、高温
高湿が作用しても酸化されることを防止することができ
る半導体パッケージ用端子ピンを提供することを目的と
するものである。
【課題を解決するための手段】
本発明に係る半導体パッケージの端子ピンは、ピン本
体1をリン青銅で形成し、ピン本体1の表面にNiメッキ
2を施すと共にNiメッキ2の表面を半田で被覆して半田
メッキ3を施し、ピン本体1の少なくとも先端部の半田
メッキ3をSn含有率が80重量%以下の半田で形成して成
ることを特徴とするものである。
【作 用】
本発明にあっては、端子ピンAをこのように形成する
ことによって、高温高湿の状態下においてもピン本体1
(特にその先端部)に酸化が発生することを防止するこ
とができる。
【実施例】
以下本発明を実施例によって詳述する。 端子ピンAはその上部に鍔12を設けて円柱状に形成さ
れるものであり、その母材となるピン本体1はリン青銅
によって形成してある。ピン本体1を構成する金属とし
てはコバール(フェルニコ)等も用いられるが、本発明
においてはリン青銅を用いることに限定される。そして
ピン本体1の全表面にNiメッキ2を下地メッキとして施
すと共にさらにNiメッキ2の全表面に半田を被覆して半
田メッキ3を施すことによって端子ピンAを形成するも
のである。下地メッキとしてはCuメッキなどを用いるこ
とも可能であるが、本発明ではNiメッキ2に限定され
る。また、半田メッキ3を構成する半田としては、Sn含
有率が80重量%以下のものを用いるものである。半田は
SnとPbあるいはこれらにさらに微量の金属を含む合金で
あり、Sn含有率を80重量%以下に設定することによって
Pb含有率は20重量%程度以上になる。 このようにピン本体1の材質をリン青銅に形成し、ピ
ン本体1に施したNiメッキ2の上に半田メッキ3を施
し、そして半田メッキ3の半田としてSn含有率が80重量
%以下のものを用いることによって、高温高湿が作用し
てもピン本体1の金属に酸化が生じることを防止するこ
とができるのである。そしてピン本体1に施す半田メッ
キ3の総てをSn含有率が80重量%以下の半田で形成する
ことが望ましいが、ピン本体1の金属が酸化されること
を防止して半田の濡れ性が低下することを防ぐ必要が特
にあるのは、マザーボード11に差し込んで半田付けする
先端部であるので、ピン本体1の先端部(先端から1mm
程度以上の範囲)のみにおいて半田メッキ3の半田をSn
含有率が80重量%以下の半田で形成し、他の部分の半田
はSn含有率が80重量%以上の半田で形成するようにして
もよい。 次に本発明を実施例によって例証する。 実施例1,2 ピン本体1をリン青銅で形成し、ピン本体1の表面に
下地メッキとして厚み5μmのNiメッキ2を施すと共に
この表面にさらに厚み1μmの半田メッキ3を施して端
子ピンAを作成した。このとき、半田メッキ3の半田と
しては第1表に示すSnの含有率(残部はPb)のものを用
いた。 このようにして得た端子ピンAを100℃のスチームを
満たした容器中に8時間放置するスチームエージング処
理し、そしてこの端子ピンAの先部を280℃の半田浴に
4秒間浸漬する試験をおこない、端子ピンAの先部の半
田の濡れの状態を目視で観察した。結果を第1表に示
す。第1表において半田濡れ性の良好なものを「○」、
少し悪いものを「△」、悪いものを「×」で表示した。 比較例1 半田メッキ3の半田として第1表に示すSnの含有率の
ものを用いるようにした他は、上記「実施例1,2」と同
様にした。 比較例2〜4 下地メッキとしてNiメッキ2のかわりに厚み5μmの
Cuメッキを施すようにし、さらに半田メッキ3の半田と
して第1表に示すSnの含有率のものを用いるようにした
他は、上記「実施例1,2」と同様にした。 比較例5〜7 ピン本体1としてコバールで形成したものを用い、さ
らに半田メッキ3の半田として第2表に示すSnの含有率
のものを用いるようにした他は、上記「実施例1,2」と
同様にした。 比較例8〜10 ピン本体1としてコバールで形成したものを用い、下
地メッキとしてNiメッキ2のかわりに厚み5μmのCuメ
ッキを施すようにし、さらに半田メッキ3の半田として
第2表に示すSn含有率のものを用いるようにした他は、
上記「実施例1,2」と同様にした。 第1表及び第2表の結果にみられるように、ピン本体
1をリン青銅で形成し、ピン本体1の表面にNiメッキ2
を施し、Niメッキ2の表面に半田メッキ3を施し、半田
メッキ3をSn含有率が80重量%以下の半田で形成するこ
とによってはじめて、ピン本体1の酸化を防止して半田
濡れ性の低下を防ぐことができることが確認される。
【発明の効果】
上述のように本発明にあっては、ピン本体をリン青銅
で形成し、ピン本体の表面にNiメッキを施すと共にNiメ
ッキの表面を半田で被覆し、ピン本体の少なくとも先端
部を被覆する半田をSn含有率が80重量%以下の半田で形
成するようにしたので、高温高湿の状態下においてもピ
ン本体に酸化が発生することを防止することができ、半
田濡れ性が低下することを防ぐことができるものであ
る。
【図面の簡単な説明】
第1図は本発明に係る端子ピンの一部の拡大断面図、第
2図は端子ピンを用いた半導体パッケージの断面図であ
る。 1はピン本体、2はNiメッキ、3は半田メッキである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加納 武司 大阪府門真市大字門真1048番地 松下電 工株式会社内 (72)発明者 向井 薫 大阪府門真市大字門真1048番地 松下電 工株式会社内 (56)参考文献 特開 昭58−75861(JP,A)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】ピン本体をリン青銅で形成し、ピン本体の
    表面にNiメッキを施すと共にNiメッキの表面を半田で被
    覆し、ピン本体の少なくとも先端部を被覆する半田をSn
    含有率が80重量%以下の半田で形成して成ることを特徴
    とする半導体パッケージの端子ピン。
JP63185804A 1988-07-26 1988-07-26 半導体パッケージの端子ピン Expired - Lifetime JP2674788B2 (ja)

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Publications (2)

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JPH0235762A JPH0235762A (ja) 1990-02-06
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JP2967666B2 (ja) * 1992-12-08 1999-10-25 株式会社村田製作所 チップ型電子部品
US6528873B1 (en) * 1996-01-16 2003-03-04 Texas Instruments Incorporated Ball grid assembly with solder columns
US8864536B2 (en) 2012-05-03 2014-10-21 International Business Machines Corporation Implementing hybrid molded solder-embedded pin contacts and connectors

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JPS5875861A (ja) * 1981-10-30 1983-05-07 Fuji Denka:Kk 回路素子気密パツケ−ジ用リ−ド線及びその製造方法

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