JP2661326B2 - Elastic store circuit - Google Patents
Elastic store circuitInfo
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、非同期で発生する書込/読出要求に対処し
て書込/読出動作を行なうと共に、読出要求があった場
合に即座にデータを出力するエラスティックストア回路
に関し、特にCMOS回路等の低消費電力回路に好適のエラ
スティックストア回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention performs a write / read operation in response to a write / read request generated asynchronously, and immediately executes data when a read request is made. More particularly, the present invention relates to an elastic store circuit suitable for a low power consumption circuit such as a CMOS circuit.
[従来の技術] 従来、この種のエラスティックストア回路は、第5図
に示すように構成されている。[Prior Art] Conventionally, this kind of elastic store circuit is configured as shown in FIG.
即ち、クロック入力端子1を介して入力されるクロッ
ク信号CKは、D型フリップフロップ4、読出アドレスカ
ウンタ5及び書込アドレスカウンタ6の各クロック入力
端子C,CLKに入力されている。また、読出制御信号入力
端子2から入力される読出制御信号RCは、D型フリップ
フロップ4のデータ端子D及び読出アドレスカウンタ5
のカウント制御端子CONTに入力され、書込制御信号入力
端子3から入力される書込制御信号WCは、書込アドレス
カウンタ6のカウント制御端子CONTに入力されている。That is, the clock signal CK input via the clock input terminal 1 is input to each of the clock input terminals C and CLK of the D-type flip-flop 4, the read address counter 5, and the write address counter 6. The read control signal RC input from the read control signal input terminal 2 is transmitted to the data terminal D of the D-type flip-flop 4 and the read address counter 5.
The write control signal WC input from the write control signal input terminal 3 is input to the count control terminal CONT of the write address counter 6.
2つのアドレスカウンタ5,6から夫々出力される読出
アドレスRAD及び書込アドレスWADは、アドレスセレクタ
7の選択入力端子A,Bに夫々入力されている。一方、D
型フリップフロップ4のQ出力であるライトネーブル信
号▲▼がアドレスセレクタ7の選択制御端子Sに供
給されている。アドレスセレクタ7は、選択制御端子S
のレベルが“H"のときに選択入力端子A、つまり読出ア
ドレスRADを選択し、選択制御端子Sのレベルが“L"の
ときに選択入力端子B、つまり書込アドレスWADを選択
する。そして、選択されたアドレスは、アドレスセレク
タ7の出力端子Yから出力され、RAMアドレスADとしてR
AM(ランダム・アクセス・メモリ)8のアドレス入力端
子ADRに与えられている。The read address RAD and the write address WAD output from the two address counters 5 and 6 are input to the selection input terminals A and B of the address selector 7, respectively. On the other hand, D
A write enable signal ▼, which is the Q output of the type flip-flop 4, is supplied to the selection control terminal S of the address selector 7. The address selector 7 has a selection control terminal S
When the level of the selection control terminal S is "L", the selection input terminal A, that is, the write address WAD is selected. Then, the selected address is output from the output terminal Y of the address selector 7, and R is set as the RAM address AD.
It is given to an address input terminal ADR of an AM (random access memory) 8.
このRAMのクロック入力端子CLKには、クロック信号CK
をインバータ9にて反転させたRAMクロック信号(メモ
リクロック信号)RCKが供給されている。また、RAM8の
読出/書込制御端子R/には、D型フリップフロップ4
からのライトネーブル信号▲▼が入力されている。
更に、RAM8のデータ入力端子INには、データ入力端子10
からの入力データDIが入力され、RAM8のデータ出力端子
OUTからは、出力データDOがデータ出力端子11に出力さ
れるようになっている。The clock signal CK is applied to the clock input terminal CLK of this RAM.
A RAM clock signal (memory clock signal) RCK, which is obtained by inverting the clock signal by the inverter 9, is supplied. The read / write control terminal R / of the RAM 8 has a D-type flip-flop 4
Is input.
Further, the data input terminal IN of the RAM 8 is connected to the data input terminal 10
Input data DI from the RAM8 and the data output terminal of RAM8
From OUT, output data DO is output to the data output terminal 11.
第6図は、この回路の動作を示すタイミング図であ
る。FIG. 6 is a timing chart showing the operation of this circuit.
RAM8は、通常、書込状態になっているが、読出制御信
号RCが“H"レベルになると、D型フリップフロップ4
は、次のクロック信号CKの立上がりで上記“H"レベルを
ラッチするので、ライトネーブル信号▲▼が立上が
り、RAM8は読出状態となる。このとき、読出アドレスカ
ウンタ5がカウントアップして読出アドレスRADが更新
される。RAM8が読出状態になると、アドレスセレクタ7
で読出アドレスRADが選択され、これがRAM8にRAMアドレ
スADとして与えられるので、RAM8から対応するアドレス
の出力データDOが読み出される。この読出は、RAMクロ
ック信号RCKに従って行なわれる。The RAM 8 is normally in a write state, but when the read control signal RC goes high, the D-type flip-flop 4
Latches the "H" level at the next rise of the clock signal CK, so that the write enable signal ▲ rises and the RAM 8 enters the read state. At this time, the read address counter 5 counts up and the read address RAD is updated. When the RAM 8 enters the read state, the address selector 7
Selects the read address RAD, which is given to the RAM 8 as the RAM address AD, so that the output data DO of the corresponding address is read from the RAM 8. This reading is performed according to RAM clock signal RCK.
次のクロック信号CKの立上がりで、D型フリップフロ
ップ4は読出制御信号RCとして“L"レベルをラッチする
ので、ライトネーブル信号▲▼が立ち下がり、RAM8
が書込状態に戻る。RAM8が書込状態に戻ると、アドレス
セレクタ7で書込アドレスWADが選択され、これがRAM8
にRAMアドレスADとして与えられる。これにより、RAM8
の書込アドレスWADで指定された記憶領域には、データ
入力端子10からの入力データDIが書き込まれる。この書
込もRAMクロック信号RCKに従って行なわれる。At the next rising of the clock signal CK, the D-type flip-flop 4 latches the "L" level as the read control signal RC.
Returns to the writing state. When the RAM 8 returns to the write state, the write address WAD is selected by the address selector 7, and this is
As a RAM address AD. As a result, RAM8
The input data DI from the data input terminal 10 is written in the storage area specified by the write address WAD. This writing is also performed according to the RAM clock signal RCK.
書込制御信号WCが“H"レベルになると、次のクロック
信号CKの立上がりで書込アドレスカウンタ6がカウント
アップして、書込アドレスWADが更新される。When the write control signal WC becomes "H" level, the write address counter 6 counts up at the next rise of the clock signal CK, and the write address WAD is updated.
[発明が解決しようとする課題] ところで、上述したエラスティックストア回路では、
読出/書込要求が非同期で発生し、しかも読出要求に対
しては即座にデータを出力する必要がある。このため、
従来の回路では、メモリを動作させるためのメモリクロ
ック信号RCKを、クロック信号CKと同一周期に設定し、
いつ読出要求があっても即座にデータを読み出すことが
できるように、RAM8をクロック信号に同期させて動作さ
せている。このため、メモリの動作頻度が極めて高く、
余分な書込動作が頻繁に行なわれることにより、消費電
力を無駄に費やしてしまうという問題点があった。[Problems to be Solved by the Invention] By the way, in the above-mentioned elastic store circuit,
A read / write request occurs asynchronously, and data must be output immediately in response to the read request. For this reason,
In the conventional circuit, the memory clock signal RCK for operating the memory is set to the same cycle as the clock signal CK,
The RAM 8 is operated in synchronization with a clock signal so that data can be read immediately regardless of a read request. Therefore, the operation frequency of the memory is extremely high,
There is a problem in that excessive writing operation is frequently performed, so that power consumption is wasted.
本発明はかかる問題点に鑑みてなされたものであっ
て、非同期で発生する読出/書込要求に対して何ら支障
がない動作を行ないつつ、大幅な低消費電力化を図るこ
とができるエラスティックストア回路を提供することを
目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and has an elasticity capable of significantly reducing power consumption while performing an operation that does not hinder any read / write request generated asynchronously. It is intended to provide a store circuit.
[課題を解決するための手段] 本発明に係るエラスティックストア回路は、読出制御
信号に基づきクロック信号に同期させて読出アドレスを
更新し出力する読出アドレスカウンタと、書込制御信号
に基づき前記クロック信号に同期させて書込アドレスを
更新し出力する書込アドレスカウンタと、前記読出制御
信号に従って前記読出アドレスカウンタから出力される
読出アドレスと前記書込アドレスカウンタから出力され
る書込アドレスとを選択して出力するアドレスセレクタ
と、前記読出制御信号によって読出状態又は書込状態に
制御されると共に前記アドレスセレクタで選択されたア
ドレスを入力する読出書込メモリと、前記読出制御信号
によってその出力が特定の値にセットされ前記クロック
信号によって分周動作を行なう分周手段と、この分周手
段の出力が前記特定の値のときに前記読出書込メモリを
動作させるメモリクロック信号を出力するメモリクロッ
ク出力手段とを有することを特徴とする。[Means for Solving the Problems] An elastic store circuit according to the present invention includes a read address counter that updates and outputs a read address in synchronization with a clock signal based on a read control signal, and the clock based on a write control signal. A write address counter that updates and outputs a write address in synchronization with a signal; and selects a read address output from the read address counter and a write address output from the write address counter in accordance with the read control signal. An address selector that outputs the selected address, a read / write memory that is controlled to a read state or a write state by the read control signal, and inputs an address selected by the address selector, and whose output is specified by the read control signal. Frequency dividing means which is set to the value of Memory clock output means for outputting a memory clock signal for operating the read / write memory when the output of the frequency dividing means is the specific value.
[作用] 本発明によれば、クロック信号によって分周手段が分
周動作を行ない、その出力値が特定の値になったときに
メモリクロック出力手段がメモリクロック信号を出力す
る。つまり、読出書込メモリを動作状態にするメモリク
ロック信号は、クロック信号よりも長い周期で出力され
るので、読出書込メモリの動作率が制限され、メモリの
消費電力を大幅に抑制することができる。[Operation] According to the present invention, the frequency dividing means performs the frequency dividing operation by the clock signal, and the memory clock output means outputs the memory clock signal when the output value becomes a specific value. That is, since the memory clock signal for putting the read / write memory into the operating state is output at a longer cycle than the clock signal, the operation rate of the read / write memory is limited, and the power consumption of the memory can be largely suppressed. it can.
また、本発明によれば、読出要求があると前記読出制
御信号によって前記分周手段の出力が前記特定の値にセ
ットされるようになっているので、読出要求があった場
合には、前記読出書込メモリから即座にデータを読み出
して出力することができる。従って、読出/書込要求に
対して支障がない動作を確保することができる。Further, according to the present invention, when there is a read request, the output of the frequency dividing means is set to the specific value by the read control signal. Data can be immediately read from the read / write memory and output. Therefore, an operation that does not hinder the read / write request can be ensured.
[実施例] 以下、添付の図面に基づいて本発明の実施例について
説明する。Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings.
第1図は本発明の第1の実施例に係るエラスティック
ストア回路の構成を示すブロック図である。なお、第1
図において、第5図に示した従来の回路と同一部分には
同一符号を付し、重複する部分の説明は省略する。FIG. 1 is a block diagram showing the configuration of the elastic store circuit according to the first embodiment of the present invention. The first
In the figure, the same portions as those of the conventional circuit shown in FIG. 5 are denoted by the same reference numerals, and the description of the overlapping portions will be omitted.
この回路が第5図に示した従来の回路と異なる点は、
RAM8を駆動するRAMクロック信号RCKを生成し出力する手
段にある。即ち、この実施例の回路では、クロック信号
CKがアップカウンタ21に入力されており、このアップカ
ウンタ21の出力と、クロック信号CKとが4入力のNORゲ
ート22に入力され、NORゲート22の出力がRAMクロック信
号RCKとしてRAM8のクロック入力端子CLKに供給されてい
る。The difference between this circuit and the conventional circuit shown in FIG.
The means for generating and outputting the RAM clock signal RCK for driving the RAM 8 is provided. That is, in the circuit of this embodiment, the clock signal
CK is input to the up-counter 21, the output of the up-counter 21 and the clock signal CK are input to the 4-input NOR gate 22, and the output of the NOR gate 22 is used as the RAM clock signal RCK as the clock input terminal of the RAM8. It is supplied to CLK.
なお、ここで書込要求と読出要求とが、共に20クロッ
ク以上の間隔で出力されるものと仮定すると、アップカ
ウンタ21には3ビットのアップカウンタを使用すること
ができる。即ち、アップカウンタ21は、縦続接続された
3段構成のD型フリップフロップ27,28,29と、読出制御
信号RCを反転させるインバータ23と、このインバータ23
の出力によって各D型フリップフロップ27〜29を強制的
にリセットするためのANDゲート24,25,26と、上位のビ
ット桁上げタイミングを制御するANDゲート31及びEX−O
R(排他的論理和)ゲート30,32とから構成されている。Here, assuming that both the write request and the read request are output at intervals of 20 clocks or more, a 3-bit up counter can be used as the up counter 21. That is, the up-counter 21 includes three cascaded D-type flip-flops 27, 28, and 29, an inverter 23 that inverts the read control signal RC, and an inverter 23.
AND gates 24, 25, and 26 for forcibly resetting each of the D-type flip-flops 27 to 29 by the output of the AND gates 31 and EX-O for controlling the upper bit carry timing.
And R (exclusive OR) gates 30 and 32.
次のように構成された本実施例に係るエラスティック
ストア回路の動作を説明する。The operation of the elastic store circuit according to the present embodiment configured as follows will be described.
第2図はこの回路の動作を示すタイミング図である。 FIG. 2 is a timing chart showing the operation of this circuit.
RAM8は、通常、書込状態になっているが、読出制御信
号RCが“H"レベルになると、D型フリップフロップ4
は、次のクロック信号CKの立上がりで上記“H"レベルを
ラッチするので、ライトネーブル信号▲▼が立上が
り、RAM8は読出状態になる。このとき、読出アドレスカ
ウンタ5がカウントアップして読出アドレスRADは更新
される。The RAM 8 is normally in a write state, but when the read control signal RC goes high, the D-type flip-flop 4
Latches the "H" level at the next rise of the clock signal CK, so that the write enable signal ▼ rises and the RAM 8 enters the read state. At this time, the read address counter 5 counts up and the read address RAD is updated.
また、読出制御信号RCが“H"レベルになると、アップ
カウンタ21のインバータ23及びANDゲート24〜26を介し
てD型フリップフロップ27〜29のデータ端子Dに“L"レ
ベルが供給されるので、これが次のクロック信号CKでラ
ッチされ、アップカウンタ21の出力は“0"にリセットさ
れる。このアップカウンタ21の出力は、クロック信号CK
によって順次歩進され、“7"になると再び“0"に戻る。
そして、アップカウンタ21の出力が“0"である期間だ
け、クロック信号CKの“L"レベルの期間に対応したRAM
クロック信号RCKが、NORゲート22からRAM8に出力され
る。従って、RAMクロック信号RCKは、クロック信号CKの
8倍の周期のパルス信号となる。Further, when the read control signal RC becomes “H” level, the “L” level is supplied to the data terminals D of the D-type flip-flops 27 to 29 via the inverter 23 of the up counter 21 and the AND gates 24 to 26. Are latched by the next clock signal CK, and the output of the up counter 21 is reset to "0". The output of this up counter 21 is the clock signal CK
, And returns to “0” again when it reaches “7”.
The RAM corresponding to the “L” level period of the clock signal CK only during the period when the output of the up counter 21 is “0”
Clock signal RCK is output from NOR gate 22 to RAM 8. Therefore, the RAM clock signal RCK is a pulse signal having a cycle eight times as long as the clock signal CK.
このRAMクロック信号RCKがRAM8に与えられると、RAM8
は、アドレスセレクタ7で選択された読出アドレスRAD
で指定される記憶領域から出力データDOを読み出し、こ
れをデータ出力端子11に出力する。When this RAM clock signal RCK is applied to RAM8, RAM8
Is the read address RAD selected by the address selector 7.
The output data DO is read out from the storage area designated by, and is output to the data output terminal 11.
次のクロック信号CKの立上がりで、D型フリップフロ
ップ4は読出制御信号RCとして“L"レベルをラッチする
ので、ライトネーブル信号▲▼が立ち下がり、RAM8
が書込状態に戻る。RAM8が書込状態に戻ると、アドレス
セレクタ7で書込アドレスWADが選択され、RAM8にRAMア
ドレスADとして与えられる。これにより、RAM8の書込ア
ドレスWADで指定された記憶領域に、データ入力端子10
からの入力データDIが書き込まれる。この書き込みも、
アップカウンタ21の出力が“0"になる度にNORゲート22
から出力されるRAMクロック信号RCKに従って行なわれ
る。At the next rising of the clock signal CK, the D-type flip-flop 4 latches the "L" level as the read control signal RC.
Returns to the writing state. When the RAM 8 returns to the write state, the write address WAD is selected by the address selector 7 and is given to the RAM 8 as the RAM address AD. As a result, the data input terminal 10 is stored in the storage area specified by the write address WAD of the RAM 8.
Input data DI is written. This writing also
Each time the output of the up counter 21 becomes “0”, the NOR gate 22
This is performed in accordance with the RAM clock signal RCK output from the CPU.
このように、本実施例の回路によれば、RAMクロック
信号RCKの出力周期を従来の8倍にしたので、RAM8の動
作率が1/8に抑制され、消費電力も約1/8に抑制すること
になる。As described above, according to the circuit of this embodiment, the output period of the RAM clock signal RCK is eight times longer than that of the conventional one, so that the operation rate of the RAM 8 is reduced to 1/8 and the power consumption is also reduced to about 1/8. Will do.
なお、この実施例では、書込要求間隔及び読出要求間
隔を20クロック以上とし、RAMクロック信号RCKの周期を
8クロックとしたが、RAMクロック信号RCKの周期はこれ
に限定されるものではない。しかし、このRAMクロック
信号RCKの周期は、読出要求発生前後に書き込みされな
いアドレスが発生するのを防止するうえから、書込要求
間隔及び読出要求間隔の1/2以下に設定されていること
が望ましい。In this embodiment, the write request interval and the read request interval are set to 20 clocks or more, and the cycle of the RAM clock signal RCK is set to 8 clocks. However, the cycle of the RAM clock signal RCK is not limited to this. However, the cycle of the RAM clock signal RCK is preferably set to be equal to or less than 1/2 of the write request interval and the read request interval in order to prevent the occurrence of an address that is not written before and after the read request occurs. .
また、この第1の実施例では、分周手段として計数値
が“8"の3ビットのアップカウンタを使用したが、この
ように計数値が2のべき乗であると、カウンタの最適化
を図ることができる。また、第1の実施例では、アップ
カウンタを使用したが、ダウンカウンタでも同様に実現
することができる。In the first embodiment, a 3-bit up-counter having a count value of "8" is used as the frequency dividing means. If the count value is a power of 2, the counter is optimized. be able to. Further, in the first embodiment, the up counter is used, but the down counter can be similarly realized.
第3図は、本発明の第2の実施例に係るエラスティッ
クストア回路のブロック図である。なお、第3図におい
て、第1図に示した第1の実施例と同一部分には同一符
号を付し、重複する部分の説明は省略する。FIG. 3 is a block diagram of an elastic store circuit according to a second embodiment of the present invention. In FIG. 3, the same portions as those of the first embodiment shown in FIG. 1 are denoted by the same reference numerals, and the description of the overlapping portions will be omitted.
この実施例では、分周手段として先の実施例で使用し
た3ビットのアップカウンタ21の代わりに、8ビットの
リングカウンタ41を使用している。リングカウンタ41
は、クロック信号CKによってラッチ動作を行なう縦続接
続された8段構成のD型フリップフロップ51〜58と、読
出制御信号RCによってD型フリップフロップ51〜58を構
成的にリセットするためのNORゲート43〜49及びORゲー
ト50とから構成されている。リングカウンタ41の出力は
クロック信号CKと共に2入力のNORゲート42に入力され
ている。そして、NORゲート42の出力がRAMクロック信号
RCKとしてRAM8に供給されている。In this embodiment, an 8-bit ring counter 41 is used as the frequency dividing means instead of the 3-bit up counter 21 used in the previous embodiment. Ring counter 41
Are cascaded D-type flip-flops 51 to 58 that perform a latch operation in response to a clock signal CK, and a NOR gate 43 for constructively resetting the D-type flip-flops 51 to 58 in response to a read control signal RC. 49 and an OR gate 50. The output of the ring counter 41 is input to a two-input NOR gate 42 together with the clock signal CK. The output of the NOR gate 42 is the RAM clock signal
It is supplied to RAM8 as RCK.
第4図は、この回路の動作を示すタイミング図であ
る。FIG. 4 is a timing chart showing the operation of this circuit.
この図に示すように、リングカウンタ41の最終段の出
力は、8クロックに1度“L"レベルになるが、この“L"
レベル期間で、且つクロック信号CKの“L"レベル期間に
RAMクロック信号RCKがRAM8に供給される。As shown in the figure, the output of the last stage of the ring counter 41 goes to the “L” level once every eight clocks.
During the level period and during the “L” level period of the clock signal CK
The RAM clock signal RCK is supplied to the RAM 8.
この実施例においても、先の実施例と同様、RAM8の動
作率を1/8に抑制して、消費電力の低減を図ることがで
きる。Also in this embodiment, as in the previous embodiment, the operation rate of the RAM 8 can be suppressed to 1/8, and the power consumption can be reduced.
[発明の効果] 以上説明したように、本発明によれば、読出書込メモ
リを動作状態にするメモリクロック信号は、クロック信
号を分周して得られるものであるから、書込読出メモリ
の動作率が制限され、メモリの消費電力をその分周率に
応じた割合まで抑制することができる。[Effects of the Invention] As described above, according to the present invention, the memory clock signal for activating the read / write memory is obtained by dividing the frequency of the clock signal. The operation rate is limited, and the power consumption of the memory can be suppressed to a rate corresponding to the frequency division rate.
また、本発明によれば、前記分周手段の出力が前記読
出制御信号によって前記特定の値にセットされるように
なっているので、読出要求があった場合には、前記読出
書込メモリから即座にデータを読み出して出力すること
ができる。Further, according to the present invention, the output of the frequency dividing means is set to the specific value by the read control signal. Data can be read and output immediately.
従って、本発明によれば、非同期で発生する読出/書
込要求に対して何ら支障がない動作を行いつつ、回路の
大幅な低消費電力化を図ることができる。Therefore, according to the present invention, it is possible to greatly reduce the power consumption of the circuit while performing an operation that does not hinder any read / write request generated asynchronously.
第1図は本発明の第1の実施例に係るエラスティックス
トア回路のブロック図、第2図は同回路の動作を示すタ
イミング図、第3図は本発明の第2の実施例に係るエラ
スティックストア回路のブロック図、第4図は第3図の
回路の動作を示すタイミング図、第5図は従来のエラス
ティックストア回路のブロック図、第6図は第5図の回
路の動作を示すタイミング図である。 1;クロック入力端子、2;読出制御信号入力端子、3;書込
制御信号入力端子、4,27〜29,51〜58;D型フリップフロ
ップ、5;読出アドレスカウンタ、6;書込アドレスカウン
タ、7;アドレスセレクタ、8;RAM、9,23;インバータ、1
0;データ入力端子、11;データ出力端子、21;アップカウ
ンタ、22,42〜49;NORゲート、24〜26,31;ANDゲート、3
0,32;EX−ORゲート、41;リングカウンタ、50;ORゲートFIG. 1 is a block diagram of an elastic store circuit according to a first embodiment of the present invention, FIG. 2 is a timing chart showing the operation of the circuit, and FIG. 3 is an elastic store circuit according to a second embodiment of the present invention. 4 is a timing diagram showing the operation of the circuit of FIG. 3, FIG. 5 is a block diagram of the conventional elastic store circuit, and FIG. 6 shows the operation of the circuit of FIG. It is a timing chart. 1; clock input terminal, 2: read control signal input terminal, 3: write control signal input terminal, 4, 27 to 29, 51 to 58; D flip-flop, 5; read address counter, 6; write address counter , 7; address selector, 8; RAM, 9, 23; inverter, 1
0; data input terminal, 11; data output terminal, 21; up counter, 22, 42 to 49; NOR gate, 24 to 26, 31; AND gate, 3
0,32; EX-OR gate, 41; Ring counter, 50; OR gate
Claims (1)
させて読出アドレスを更新し出力する読出アドレスカウ
ンタと、書込制御信号に基づき前記クロック信号に同期
させて書込アドレスを更新し出力する書込アドレスカウ
ンタと、前記読出制御信号に従って前記読出アドレスカ
ウンタから出力される読出アドレスと前記書込アドレス
カウンタから出力される書込アドレスとを選択して出力
するアドレスセレクタと、前記読出制御信号によって読
出状態又は書込状態に制御されると共に前記アドレスセ
レクタで選択されたアドレスを入力する読出書込メモリ
と、前記読出制御信号によってその出力が特定の値にセ
ットされ前記クロック信号によって分周動作を行なう分
周手段と、この分周手段の出力が前記特定の値のときに
前記読出書込メモリを動作させるメモリクロック信号を
出力するメモリクロック出力手段とを有することを特徴
とするエラスティックストア回路。1. A read address counter for updating and outputting a read address in synchronization with a clock signal based on a read control signal, and a write address for updating and outputting a write address in synchronization with the clock signal based on a write control signal. Address counter, an address selector for selecting and outputting a read address output from the read address counter and a write address output from the write address counter in accordance with the read control signal, and reading by the read control signal. A read / write memory controlled to a state or a write state and inputting an address selected by the address selector; an output of the read / write memory being set to a specific value by the read control signal; and performing a frequency dividing operation by the clock signal. Frequency dividing means, and the read / write memo when the output of the frequency dividing means is the specific value. Elastic store circuit; and a memory clock output means for outputting a memory clock signal to operate the.
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JP12375090A JP2661326B2 (en) | 1990-05-14 | 1990-05-14 | Elastic store circuit |
Applications Claiming Priority (1)
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Publications (2)
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JPH0419894A JPH0419894A (en) | 1992-01-23 |
JP2661326B2 true JP2661326B2 (en) | 1997-10-08 |
Family
ID=14868390
Family Applications (1)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110988649A (en) * | 2019-11-22 | 2020-04-10 | 中国电子科技集团公司第五十八研究所 | Anti-fuse type FPGA programming waveform generation circuit and anti-fuse detection method |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS6061993A (en) * | 1983-09-14 | 1985-04-09 | Nec Corp | Pseudo static memory |
JPS6114597A (en) * | 1984-06-29 | 1986-01-22 | 日本碍子株式会社 | Method and device for melting and solidifying radioactive waste |
JPH01140809A (en) * | 1987-11-27 | 1989-06-02 | Oki Electric Ind Co Ltd | Cmos type integrated circuit |
JPH0224712A (en) * | 1988-07-14 | 1990-01-26 | Fujitsu Ltd | Data processing circuit |
-
1990
- 1990-05-14 JP JP12375090A patent/JP2661326B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110988649A (en) * | 2019-11-22 | 2020-04-10 | 中国电子科技集团公司第五十八研究所 | Anti-fuse type FPGA programming waveform generation circuit and anti-fuse detection method |
Also Published As
Publication number | Publication date |
---|---|
JPH0419894A (en) | 1992-01-23 |
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