JP2643262B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2643262B2 JP2643262B2 JP63070606A JP7060688A JP2643262B2 JP 2643262 B2 JP2643262 B2 JP 2643262B2 JP 63070606 A JP63070606 A JP 63070606A JP 7060688 A JP7060688 A JP 7060688A JP 2643262 B2 JP2643262 B2 JP 2643262B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polishing
- insulating film
- semiconductor
- silicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 title description 10
- 238000005498 polishing Methods 0.000 claims description 36
- 239000000758 substrate Substances 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 3
- 238000001947 vapour-phase growth Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000007788 liquid Substances 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 239000004338 Dichlorodifluoromethane Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- PXBRQCKWGAHEHS-UHFFFAOYSA-N dichlorodifluoromethane Chemical compound FC(F)(Cl)Cl PXBRQCKWGAHEHS-UHFFFAOYSA-N 0.000 description 1
- 235000019404 dichlorodifluoromethane Nutrition 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
- H01L21/02024—Mirror polishing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76294—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using selective deposition of single crystal silicon, i.e. SEG techniques
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/051—Etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/131—Reactive ion etching rie
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は、選択研磨工程を有する半導体装置の製造方
法に関するものである。
法に関するものである。
(従来の技術) 半導体装置、特に集積回路(IC)の製造工程の複雑
化、多様化に伴い、前処理として行なわれる半導体基板
自体の研磨に加え、例えば(特開昭50−99685号公報)
に述べられているように、二酸化シリコン膜(SiO2)、
窒化シリコン膜(Si3N4)あるいは酸化アルミニウム膜
(Al2O3)などの絶縁膜上に存在するシリコン膜を完全
に除去し、平坦面を形成するためにも研磨が用いられる
ようになってきた。この平坦面の形式には、シリコン膜
のみが研磨され、絶縁膜が露出することにより研磨が停
止することが必要である。そのためには、シリコン膜と
絶縁膜の研磨の速度比が非常に大きい選択研磨を用いる
ことが望ましい。
化、多様化に伴い、前処理として行なわれる半導体基板
自体の研磨に加え、例えば(特開昭50−99685号公報)
に述べられているように、二酸化シリコン膜(SiO2)、
窒化シリコン膜(Si3N4)あるいは酸化アルミニウム膜
(Al2O3)などの絶縁膜上に存在するシリコン膜を完全
に除去し、平坦面を形成するためにも研磨が用いられる
ようになってきた。この平坦面の形式には、シリコン膜
のみが研磨され、絶縁膜が露出することにより研磨が停
止することが必要である。そのためには、シリコン膜と
絶縁膜の研磨の速度比が非常に大きい選択研磨を用いる
ことが望ましい。
選択研磨では、シリコンが研磨液と反応して生じた反
応生成物が研磨布により除去されることにより研磨が進
行する。この研磨液は絶縁膜とは反応しないため、研磨
が進行せずシリコンと絶縁膜とでは大きな研磨速度比が
得られる。
応生成物が研磨布により除去されることにより研磨が進
行する。この研磨液は絶縁膜とは反応しないため、研磨
が進行せずシリコンと絶縁膜とでは大きな研磨速度比が
得られる。
しかし、シリコン膜が絶縁膜上、全面には存在せず、
部分的にある形状をもって存在する場合には、従来の選
択研磨では、そのシリコン膜を均一に研磨できず平坦面
を形成することはできない。その原因は、絶縁膜上に部
分的に存在するシリコン膜を研磨する場合は、シリコン
膜の角部、および側面から研磨が進行しその上面からは
あまり進行しないことにある。すなわち、絶縁膜上のシ
リコン膜の面積が小さく、その膜厚が厚い場合には、研
磨が側面から進行する効果により、シリコン膜の膜厚は
減少するが、膜厚が薄い、もしくは、膜厚は厚いが面積
が大きいといった場合には、側面から進行する研磨の寄
与は小さく、シリコン膜の膜厚は減少しないという研磨
速度のシリコン膜の膜厚および面積依存性が生じてしま
う。従って絶縁膜上に種々の大きさのシリコン膜が存在
する場合には、従来の選択研磨では、これら全部の均一
な研磨および、平坦面の形成は実現不可能である。
部分的にある形状をもって存在する場合には、従来の選
択研磨では、そのシリコン膜を均一に研磨できず平坦面
を形成することはできない。その原因は、絶縁膜上に部
分的に存在するシリコン膜を研磨する場合は、シリコン
膜の角部、および側面から研磨が進行しその上面からは
あまり進行しないことにある。すなわち、絶縁膜上のシ
リコン膜の面積が小さく、その膜厚が厚い場合には、研
磨が側面から進行する効果により、シリコン膜の膜厚は
減少するが、膜厚が薄い、もしくは、膜厚は厚いが面積
が大きいといった場合には、側面から進行する研磨の寄
与は小さく、シリコン膜の膜厚は減少しないという研磨
速度のシリコン膜の膜厚および面積依存性が生じてしま
う。従って絶縁膜上に種々の大きさのシリコン膜が存在
する場合には、従来の選択研磨では、これら全部の均一
な研磨および、平坦面の形成は実現不可能である。
(発明が解決しようとする課題) 以上述べたように、絶縁膜上に部分的に存在するシリ
コン膜を従来の選択研磨で研磨する場合、単結晶シリコ
ン膜の面積、形状等に依存して研磨できたり、できなか
ったりする部分が生じ、均一な研磨は行なえず、平坦な
面を形成することは不可能である。本発明は、このよう
な欠点を除去して、絶縁膜上に部分的に存在するシリコ
ン膜をその面積、形状等によらず均一に研磨し、かつ絶
縁膜が露出することで研磨を自動的に動作させ平坦な面
を形成することを目的としている。
コン膜を従来の選択研磨で研磨する場合、単結晶シリコ
ン膜の面積、形状等に依存して研磨できたり、できなか
ったりする部分が生じ、均一な研磨は行なえず、平坦な
面を形成することは不可能である。本発明は、このよう
な欠点を除去して、絶縁膜上に部分的に存在するシリコ
ン膜をその面積、形状等によらず均一に研磨し、かつ絶
縁膜が露出することで研磨を自動的に動作させ平坦な面
を形成することを目的としている。
(課題を解決するための手段) 本発明によれば、半導体結晶基板上の第1の被膜とそ
の第1の被膜上に半導体膜が部分的に存在する状態にお
いて気相成長により全面に半導体膜を成長する工程、第
2の被膜を塗布する工程、前記部分的に存在する半導体
膜、半導体膜、第2の被膜を第1の被膜が露出しないと
ころまで平坦にエッチング除去する工程、同様に第1の
被膜が露出するまで研磨する工程を用いることによって
前記の目的を容易に達成できる。
の第1の被膜上に半導体膜が部分的に存在する状態にお
いて気相成長により全面に半導体膜を成長する工程、第
2の被膜を塗布する工程、前記部分的に存在する半導体
膜、半導体膜、第2の被膜を第1の被膜が露出しないと
ころまで平坦にエッチング除去する工程、同様に第1の
被膜が露出するまで研磨する工程を用いることによって
前記の目的を容易に達成できる。
(実施例) 次に図面に基づき本発明の半導体装置の製造方法の実
施例について説明する。
施例について説明する。
第1図(a)〜(e)は、本発明の一実施例を説明す
るための主な製造工程における基板断面図を示す。まず
第1図(a)に示すように、一例として単結晶シリコン
基板1の表面に絶縁膜2を形成する。絶縁膜2は、二酸
化シリコン膜が適当である。次にレジスト3をパターニ
ングし、これをマスクとして通常のドライエッチング法
もしくは、ウェットエッチング法により、絶縁膜2をエ
ッチングし、面積の異なる開口部4を形成する。第1図
(b)は、レジスト3を除去したのち、選択エピタキシ
ャル法により、開講部4をシード口として、単結晶・シ
リコン膜5を成長させた状態である。単結晶シリコン膜
の成長膜厚は、少なくとも開口部4を埋め、絶縁膜2の
高さよりも高く成長していればよい。その高さ、および
絶縁膜2上の単結晶シリコン膜5の横方向成長量は自由
である。
るための主な製造工程における基板断面図を示す。まず
第1図(a)に示すように、一例として単結晶シリコン
基板1の表面に絶縁膜2を形成する。絶縁膜2は、二酸
化シリコン膜が適当である。次にレジスト3をパターニ
ングし、これをマスクとして通常のドライエッチング法
もしくは、ウェットエッチング法により、絶縁膜2をエ
ッチングし、面積の異なる開口部4を形成する。第1図
(b)は、レジスト3を除去したのち、選択エピタキシ
ャル法により、開講部4をシード口として、単結晶・シ
リコン膜5を成長させた状態である。単結晶シリコン膜
の成長膜厚は、少なくとも開口部4を埋め、絶縁膜2の
高さよりも高く成長していればよい。その高さ、および
絶縁膜2上の単結晶シリコン膜5の横方向成長量は自由
である。
次に第1図(c)に示すように、気相成長法により多
結晶シリコン膜6,絶縁膜2と単結晶シリコン膜5を全面
覆う程度に成長させる。このようにすると、多結晶シリ
コン膜6は、絶縁膜2と単結晶シリコン膜5の形状を反
映した凹凸のある形状なる。続いてレジスト等の平坦化
材7を回転塗布すれば、第1図(c)のように表面は平
坦になる。
結晶シリコン膜6,絶縁膜2と単結晶シリコン膜5を全面
覆う程度に成長させる。このようにすると、多結晶シリ
コン膜6は、絶縁膜2と単結晶シリコン膜5の形状を反
映した凹凸のある形状なる。続いてレジスト等の平坦化
材7を回転塗布すれば、第1図(c)のように表面は平
坦になる。
次に第1図(d)のように、ドライエッチング法によ
り、例えばジクロルジフルオロメタン(CCl2F2)と窒素
(N2)ガスを用いてエッチングすれば平坦化材7と多結
晶シリコン膜6および単結晶シリコン膜5を絶縁膜2が
露出しない高さまで同時に、同一速度でエッチングでき
るので、第1図(d)に示す第1の平坦面8が、形成で
きる。
り、例えばジクロルジフルオロメタン(CCl2F2)と窒素
(N2)ガスを用いてエッチングすれば平坦化材7と多結
晶シリコン膜6および単結晶シリコン膜5を絶縁膜2が
露出しない高さまで同時に、同一速度でエッチングでき
るので、第1図(d)に示す第1の平坦面8が、形成で
きる。
次に、この第1の平坦面8を選択研磨する。選択研磨
では、研磨液として、有機アミンを用いているため単結
晶シリコン膜5、および多結晶シリコン膜6は同じ研磨
速度で研磨でき、絶縁膜2はこの単結晶シリコン膜5と
多結晶シリコン膜6の研磨速度よりも、非常に遅いた
め、多結晶シリコン膜6は除去でき、さらに単結晶シリ
コン膜5の研磨は絶縁膜2の高さで止まる。従って第1
図(e)のように第2の平坦面9を容易に形成できる。
では、研磨液として、有機アミンを用いているため単結
晶シリコン膜5、および多結晶シリコン膜6は同じ研磨
速度で研磨でき、絶縁膜2はこの単結晶シリコン膜5と
多結晶シリコン膜6の研磨速度よりも、非常に遅いた
め、多結晶シリコン膜6は除去でき、さらに単結晶シリ
コン膜5の研磨は絶縁膜2の高さで止まる。従って第1
図(e)のように第2の平坦面9を容易に形成できる。
以上、本発明の一実施例において、絶縁膜上に部分的
に存在する半導体膜として、選択エピタキシャル成長法
により成長させた単結晶シリコン膜としたが、絶縁膜上
にある形状をもって部分的に存在すればよくその形成方
法、膜質、シード口の有無やその形状、面積は実施例に
限定されるものではない。
に存在する半導体膜として、選択エピタキシャル成長法
により成長させた単結晶シリコン膜としたが、絶縁膜上
にある形状をもって部分的に存在すればよくその形成方
法、膜質、シード口の有無やその形状、面積は実施例に
限定されるものではない。
(発明の効果) 従来の方法では、絶縁膜上に部分的に存在する半導体
膜を選択研磨しても平坦面を形成することができなかっ
たのに対し、本発明の方法では、部分的に存在する半導
体膜と、気相成長法により成長した半導体膜からなる平
坦な面を絶縁膜上に形成した後で選択研磨することによ
り、部分的に存在する単結晶半導体の形状、大きさによ
らず大面積にわたり均一な研磨速度が得られ、かつ絶縁
膜が露出すると、研磨が停止するので高精度な平坦面が
得られる。
膜を選択研磨しても平坦面を形成することができなかっ
たのに対し、本発明の方法では、部分的に存在する半導
体膜と、気相成長法により成長した半導体膜からなる平
坦な面を絶縁膜上に形成した後で選択研磨することによ
り、部分的に存在する単結晶半導体の形状、大きさによ
らず大面積にわたり均一な研磨速度が得られ、かつ絶縁
膜が露出すると、研磨が停止するので高精度な平坦面が
得られる。
第1図(a)〜(e)は本発明の一実施例を示す概略断
面図。 図中の番号は以下のものを示す。 1……単結晶シリコン基板 2……絶縁膜 4……開口部 5……単結晶シリコン膜
面図。 図中の番号は以下のものを示す。 1……単結晶シリコン基板 2……絶縁膜 4……開口部 5……単結晶シリコン膜
Claims (1)
- 【請求項1】半導体結晶基板上の第1の被膜と、その第
1の被膜上に半導体膜が部分的に存在する状態において
気相成長により全面に半導体膜を成長する工程、第2の
被膜を塗布する工程、前記部分的に存在する半導体膜、
半導体膜、第2の被膜を第1の被膜が露出しないところ
まで平坦にエッチング除去する工程、同様に第1の被膜
が露出するまで研磨する工程を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63070606A JP2643262B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体装置の製造方法 |
US07/327,602 US5084419A (en) | 1988-03-23 | 1989-03-23 | Method of manufacturing semiconductor device using chemical-mechanical polishing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63070606A JP2643262B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01241823A JPH01241823A (ja) | 1989-09-26 |
JP2643262B2 true JP2643262B2 (ja) | 1997-08-20 |
Family
ID=13436409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63070606A Expired - Lifetime JP2643262B2 (ja) | 1988-03-23 | 1988-03-23 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5084419A (ja) |
JP (1) | JP2643262B2 (ja) |
Families Citing this family (46)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03296247A (ja) * | 1990-04-13 | 1991-12-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
DE4143472C2 (de) * | 1990-04-13 | 1995-10-26 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitereinrichtung |
JP3362397B2 (ja) * | 1991-03-28 | 2003-01-07 | ソニー株式会社 | ポリッシュによる平坦化工程を含む電子装置の製造方法 |
US5137597A (en) * | 1991-04-11 | 1992-08-11 | Microelectronics And Computer Technology Corporation | Fabrication of metal pillars in an electronic component using polishing |
JP3216104B2 (ja) * | 1991-05-29 | 2001-10-09 | ソニー株式会社 | メタルプラグ形成方法及び配線形成方法 |
US5422289A (en) * | 1992-04-27 | 1995-06-06 | National Semiconductor Corporation | Method of manufacturing a fully planarized MOSFET and resulting structure |
US5356513A (en) * | 1993-04-22 | 1994-10-18 | International Business Machines Corporation | Polishstop planarization method and structure |
US5318927A (en) * | 1993-04-29 | 1994-06-07 | Micron Semiconductor, Inc. | Methods of chemical-mechanical polishing insulating inorganic metal oxide materials |
US5332467A (en) * | 1993-09-20 | 1994-07-26 | Industrial Technology Research Institute | Chemical/mechanical polishing for ULSI planarization |
US5395801A (en) * | 1993-09-29 | 1995-03-07 | Micron Semiconductor, Inc. | Chemical-mechanical polishing processes of planarizing insulating layers |
JP2600600B2 (ja) * | 1993-12-21 | 1997-04-16 | 日本電気株式会社 | 研磨剤とその製法及びそれを用いた半導体装置の製造方法 |
JPH07245306A (ja) * | 1994-01-17 | 1995-09-19 | Sony Corp | 半導体装置における膜平坦化方法 |
US5733175A (en) | 1994-04-25 | 1998-03-31 | Leach; Michael A. | Polishing a workpiece using equal velocity at all points overlapping a polisher |
US5607341A (en) | 1994-08-08 | 1997-03-04 | Leach; Michael A. | Method and structure for polishing a wafer during manufacture of integrated circuits |
US5527423A (en) * | 1994-10-06 | 1996-06-18 | Cabot Corporation | Chemical mechanical polishing slurry for metal layers |
JP3633062B2 (ja) * | 1994-12-22 | 2005-03-30 | 株式会社デンソー | 研磨方法および研磨装置 |
US5682055A (en) * | 1995-06-07 | 1997-10-28 | Sgs-Thomson Microelectronics, Inc. | Method of forming planarized structures in an integrated circuit |
US5670401A (en) * | 1996-08-22 | 1997-09-23 | Vanguard International Semiconductor Corporation | Method for fabricating a deep submicron mosfet device using an in-situ polymer spacer to decrease device channel length |
US5942449A (en) * | 1996-08-28 | 1999-08-24 | Micron Technology, Inc. | Method for removing an upper layer of material from a semiconductor wafer |
US5968843A (en) * | 1996-12-18 | 1999-10-19 | Advanced Micro Devices, Inc. | Method of planarizing a semiconductor topography using multiple polish pads |
US5876266A (en) * | 1997-07-15 | 1999-03-02 | International Business Machines Corporation | Polishing pad with controlled release of desired micro-encapsulated polishing agents |
US5880005A (en) * | 1997-10-23 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a tapered profile insulator shape |
US6200896B1 (en) | 1998-01-22 | 2001-03-13 | Cypress Semiconductor Corporation | Employing an acidic liquid and an abrasive surface to polish a semiconductor topography |
US6143663A (en) * | 1998-01-22 | 2000-11-07 | Cypress Semiconductor Corporation | Employing deionized water and an abrasive surface to polish a semiconductor topography |
US6057207A (en) * | 1998-03-25 | 2000-05-02 | Taiwan Semiconductor Manufacturing Company | Shallow trench isolation process using chemical-mechanical polish with self-aligned nitride mask on HDP-oxide |
US6171180B1 (en) | 1998-03-31 | 2001-01-09 | Cypress Semiconductor Corporation | Planarizing a trench dielectric having an upper surface within a trench spaced below an adjacent polish stop surface |
US5972124A (en) | 1998-08-31 | 1999-10-26 | Advanced Micro Devices, Inc. | Method for cleaning a surface of a dielectric material |
US6534378B1 (en) | 1998-08-31 | 2003-03-18 | Cypress Semiconductor Corp. | Method for forming an integrated circuit device |
US6232231B1 (en) | 1998-08-31 | 2001-05-15 | Cypress Semiconductor Corporation | Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect |
US6566249B1 (en) | 1998-11-09 | 2003-05-20 | Cypress Semiconductor Corp. | Planarized semiconductor interconnect topography and method for polishing a metal layer to form wide interconnect structures |
US6887391B1 (en) * | 2000-03-24 | 2005-05-03 | Analog Devices, Inc. | Fabrication and controlled release of structures using etch-stop trenches |
US6969684B1 (en) | 2001-04-30 | 2005-11-29 | Cypress Semiconductor Corp. | Method of making a planarized semiconductor structure |
US6583046B1 (en) | 2001-07-13 | 2003-06-24 | Advanced Micro Devices, Inc. | Post-treatment of low-k dielectric for prevention of photoresist poisoning |
US6534397B1 (en) | 2001-07-13 | 2003-03-18 | Advanced Micro Devices, Inc. | Pre-treatment of low-k dielectric for prevention of photoresist poisoning |
US6828678B1 (en) | 2002-03-29 | 2004-12-07 | Silicon Magnetic Systems | Semiconductor topography with a fill material arranged within a plurality of valleys associated with the surface roughness of the metal layer |
JP2004103600A (ja) * | 2002-09-04 | 2004-04-02 | Canon Inc | 基板及びその製造方法 |
TWI242796B (en) * | 2002-09-04 | 2005-11-01 | Canon Kk | Substrate and manufacturing method therefor |
JP2004103855A (ja) * | 2002-09-10 | 2004-04-02 | Canon Inc | 基板及びその製造方法 |
JP2004103946A (ja) * | 2002-09-11 | 2004-04-02 | Canon Inc | 基板及びその製造方法 |
US6987055B2 (en) * | 2004-01-09 | 2006-01-17 | Micron Technology, Inc. | Methods for deposition of semiconductor material |
GB2439357C (en) * | 2006-02-23 | 2008-08-13 | Innos Ltd | Integrated circuit manufacturing |
ES2346396B2 (es) * | 2010-03-30 | 2011-09-08 | Universidad Politécnica de Madrid | Metodo de fabricacion de sustratos de circuitos integrados basados entecnologia cmos. |
US8629063B2 (en) * | 2011-06-08 | 2014-01-14 | International Business Machines Corporation | Forming features on a substrate having varying feature densities |
US9048410B2 (en) | 2013-05-31 | 2015-06-02 | Micron Technology, Inc. | Memory devices comprising magnetic tracks individually comprising a plurality of magnetic domains having domain walls and methods of forming a memory device comprising magnetic tracks individually comprising a plurality of magnetic domains having domain walls |
CN113462159A (zh) * | 2021-07-30 | 2021-10-01 | 深圳陶陶科技有限公司 | 高光泽复合材料、其配方及其制备方法 |
CN113967872A (zh) * | 2021-09-16 | 2022-01-25 | 北京航空航天大学 | 一种用于单晶硅晶圆的激光辅助抛光方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3574008A (en) * | 1968-08-19 | 1971-04-06 | Trw Semiconductors Inc | Mushroom epitaxial growth in tier-type shaped holes |
JPS5539902B2 (ja) * | 1973-12-29 | 1980-10-14 | ||
EP0049400B1 (en) * | 1980-09-22 | 1984-07-11 | Kabushiki Kaisha Toshiba | Method of smoothing an insulating layer formed on a semiconductor body |
JPS5893252A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置及びその製造方法 |
US4604162A (en) * | 1983-06-13 | 1986-08-05 | Ncr Corporation | Formation and planarization of silicon-on-insulator structures |
US4481070A (en) * | 1984-04-04 | 1984-11-06 | Advanced Micro Devices, Inc. | Double planarization process for multilayer metallization of integrated circuit structures |
US4554728A (en) * | 1984-06-27 | 1985-11-26 | International Business Machines Corporation | Simplified planarization process for polysilicon filled trenches |
JPS6163013A (ja) * | 1984-09-04 | 1986-04-01 | Agency Of Ind Science & Technol | Soi用シ−ド構造の製造方法 |
US4568601A (en) * | 1984-10-19 | 1986-02-04 | International Business Machines Corporation | Use of radiation sensitive polymerizable oligomers to produce polyimide negative resists and planarized dielectric components for semiconductor structures |
-
1988
- 1988-03-23 JP JP63070606A patent/JP2643262B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-23 US US07/327,602 patent/US5084419A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH01241823A (ja) | 1989-09-26 |
US5084419A (en) | 1992-01-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2643262B2 (ja) | 半導体装置の製造方法 | |
US4786615A (en) | Method for improved surface planarity in selective epitaxial silicon | |
US6051511A (en) | Method and apparatus for reducing isolation stress in integrated circuits | |
JPH05121317A (ja) | Soi構造形成方法 | |
JP2001148349A (ja) | 第iii族の窒化物をベースとする半導体に対する選択的成長プロセス | |
US6479354B2 (en) | Semiconductor device with selective epitaxial growth layer and isolation method in a semiconductor device | |
US3698947A (en) | Process for forming monocrystalline and poly | |
US5989979A (en) | Method for controlling the silicon nitride profile during patterning using a novel plasma etch process | |
JPH09326391A (ja) | 素子分離酸化膜の製造方法 | |
JP2527016B2 (ja) | 半導体膜の製造方法 | |
US7358197B2 (en) | Method for avoiding polysilicon film over etch abnormal | |
JP3080860B2 (ja) | ドライエッチング方法 | |
JPH10284588A (ja) | 半導体装置の製造方法 | |
JP2722823B2 (ja) | 多結晶Si膜の選択堆積方法 | |
JPH0338733B2 (ja) | ||
JP2527015B2 (ja) | 半導体膜の製造方法 | |
JPH0258248A (ja) | 半導体装置の製造方法 | |
KR950021170A (ko) | 건식식각 및 기계화학 연마방법을 사용한 다결정규소 평탄화 공정방법 | |
US6780774B2 (en) | Method of semiconductor device isolation | |
JPH04307735A (ja) | 半導体装置の製造方法 | |
EP1001458A1 (en) | Isotropic etching of silicon using hydrogen chloride | |
JPS6234130B2 (ja) | ||
JP3143188B2 (ja) | エピタキシャル成長方法 | |
JPH10313049A (ja) | 半導体装置およびその製造方法 | |
JPH08255883A (ja) | 半導体基板の製造方法 |