JP2642039B2 - アレイ・プロセッサ - Google Patents
アレイ・プロセッサInfo
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Classifications
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
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- G06F9/3887—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by a single instruction for multiple data lanes [SIMD]
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Multi Processors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータおよびコ
ンピュータ・システムに関し、詳細には、プロセッサの
アレイと、処理要素内でＳＩＭＩＭＤ命令を実行するた
めの、ＳＩＭＤ処理要素の動作モードに関する。
ンピュータ・システムに関し、詳細には、プロセッサの
アレイと、処理要素内でＳＩＭＩＭＤ命令を実行するた
めの、ＳＩＭＤ処理要素の動作モードに関する。
【０００２】
【従来の技術】はじめに、本明細書で用いられる用語に
ついて説明する。
ついて説明する。
【０００３】・ＡＬＵ ＡＬＵとは、プロセッサの演算論理回路部分である。
【０００４】・アレイ アレイとは、１次元または多次元における要素のアレイ
を指す。アレイは、順番に並べた１組のデータ項目（ア
レイ要素）を含むことができるが、ＦＯＲＴＲＡＮのよ
うな言語では、それらのデータ項目は単一の名前で識別
される。他の言語では、順番に並べた１組のデータ項目
の名前は、すべて同じ属性を持つ順番に並べた１組のデ
ータ要素を指す。プログラム・アレイでは、一般に数ま
たは次元属性によって次元が指定される。アレイの宣言
子でアレイの各次元のサイズを指定する言語もあり、ア
レイがテーブル内の要素のアレイとなっている言語もあ
る。ハードウェア的な意味では、アレイは、大規模並列
アーキテクチャにおいて全体として同一な構造（機能要
素）の集合体である。データ並列コンピュータ処理にお
けるアレイ要素は、動作を割り当てることができ、並列
状態のとき、それぞれ独立にかつ並列に必要な動作を実
行できる要素である。一般に、アレイは処理要素の格子
と考えることができる。アレイの各セクションに区分デ
ータを割り当てることにより、区分データを規則的な格
子パターン内で移動することができる。ただし、データ
に索引を付け、あるいはデータをアレイ中の任意の位置
に割り当てることが可能である。
を指す。アレイは、順番に並べた１組のデータ項目（ア
レイ要素）を含むことができるが、ＦＯＲＴＲＡＮのよ
うな言語では、それらのデータ項目は単一の名前で識別
される。他の言語では、順番に並べた１組のデータ項目
の名前は、すべて同じ属性を持つ順番に並べた１組のデ
ータ要素を指す。プログラム・アレイでは、一般に数ま
たは次元属性によって次元が指定される。アレイの宣言
子でアレイの各次元のサイズを指定する言語もあり、ア
レイがテーブル内の要素のアレイとなっている言語もあ
る。ハードウェア的な意味では、アレイは、大規模並列
アーキテクチャにおいて全体として同一な構造（機能要
素）の集合体である。データ並列コンピュータ処理にお
けるアレイ要素は、動作を割り当てることができ、並列
状態のとき、それぞれ独立にかつ並列に必要な動作を実
行できる要素である。一般に、アレイは処理要素の格子
と考えることができる。アレイの各セクションに区分デ
ータを割り当てることにより、区分データを規則的な格
子パターン内で移動することができる。ただし、データ
に索引を付け、あるいはデータをアレイ中の任意の位置
に割り当てることが可能である。
【０００５】・アレイ・ディレクタ アレイ・ディレクタとは、アレイの制御プログラムとし
てプログラミングされる単位である。アレイ・ディレク
タは、アレイとして配列された機能要素のグループのマ
スタ制御プログラムとしての機能を果す。
てプログラミングされる単位である。アレイ・ディレク
タは、アレイとして配列された機能要素のグループのマ
スタ制御プログラムとしての機能を果す。
【０００６】・アレイ・プロセッサ アレイ・プロセッサには主として、複数命令複数データ
方式（ＭＩＭＤ）と単一命令複数データ方式（ＳＩＭ
Ｄ）との２種類がある。ＭＩＭＤアレイ・プロセッサで
は、アレイ中の各処理要素が、それ自体のデータを使っ
てそれ自体の固有の命令ストリームを実行する。ＳＩＭ
Ｄアレイ・プロセッサでは、アレイ中の各処理要素が、
共通の命令ストリームを介して同一の命令に限定され
る。ただし、各処理要素に関連するデータは固有であ
る。本発明の好ましいアレイ・プロセッサには他にも特
徴がある。本明細書では、これをＡＰＡＰと呼び、ＡＰ
ＡＰという略語を使用する。
方式（ＭＩＭＤ）と単一命令複数データ方式（ＳＩＭ
Ｄ）との２種類がある。ＭＩＭＤアレイ・プロセッサで
は、アレイ中の各処理要素が、それ自体のデータを使っ
てそれ自体の固有の命令ストリームを実行する。ＳＩＭ
Ｄアレイ・プロセッサでは、アレイ中の各処理要素が、
共通の命令ストリームを介して同一の命令に限定され
る。ただし、各処理要素に関連するデータは固有であ
る。本発明の好ましいアレイ・プロセッサには他にも特
徴がある。本明細書では、これをＡＰＡＰと呼び、ＡＰ
ＡＰという略語を使用する。
【０００７】・非同期 非同期とは、規則的な時間関係がないことである。すな
わち、各機能の実行間の関係が予測不能であり、各機能
の実行間に規則的または予測可能な時間関係が存在しな
い。制御状況では、制御プログラムは、データが、アド
レスされている遊休要素を待っているとき、制御が渡さ
れる位置にアドレスする。このため、諸動作が、どの事
象とも時間が一致しないのに順序通りのままとなる。
わち、各機能の実行間の関係が予測不能であり、各機能
の実行間に規則的または予測可能な時間関係が存在しな
い。制御状況では、制御プログラムは、データが、アド
レスされている遊休要素を待っているとき、制御が渡さ
れる位置にアドレスする。このため、諸動作が、どの事
象とも時間が一致しないのに順序通りのままとなる。
【０００８】・ＢＯＰＳ／ＧＯＰＳ ＢＯＰＳまたはＧＯＰＳは、１秒当たり１０億回の動作
という同じ意味の略語である。ＧＯＰＳを参照された
い。
という同じ意味の略語である。ＧＯＰＳを参照された
い。
【０００９】・回線交換／蓄積交換 これらの用語は、ノードのネットワークを介してデータ
・パケットを移動するための２つの機構を指す。蓄積交
換は、データ・パケットを各中間ノードで受信し、その
メモリに格納してから、その宛先に向かって転送する機
構である。回線交換は、中間ノードに、その入力ポート
を出力ポートに論理的に接続するよう指令して、データ
・パケットが、中間ノードのメモリに入らずに、ノード
を直接通過して宛先に向かうことができるようにする機
構である。
・パケットを移動するための２つの機構を指す。蓄積交
換は、データ・パケットを各中間ノードで受信し、その
メモリに格納してから、その宛先に向かって転送する機
構である。回線交換は、中間ノードに、その入力ポート
を出力ポートに論理的に接続するよう指令して、データ
・パケットが、中間ノードのメモリに入らずに、ノード
を直接通過して宛先に向かうことができるようにする機
構である。
【００１０】・クラスタ クラスタとは、制御ユニット（クラスタ制御装置）と、
それに接続されたハードウェア（端末、機能ユニット、
または仮想構成要素）とから成るステーション（または
機能ユニット）である。本明細書では、クラスタは、ノ
ード・アレイとも称するプロセッサ・メモリ要素（ＰＭ
Ｅ）のアレイを含む。通常、クラスタは５１２個のＰＭ
Ｅ要素を有する。
それに接続されたハードウェア（端末、機能ユニット、
または仮想構成要素）とから成るステーション（または
機能ユニット）である。本明細書では、クラスタは、ノ
ード・アレイとも称するプロセッサ・メモリ要素（ＰＭ
Ｅ）のアレイを含む。通常、クラスタは５１２個のＰＭ
Ｅ要素を有する。
【００１１】本発明の全ＰＭＥノード・アレイは、それ
ぞれ１つのクラスタ制御装置（ＣＣ）によってサポート
される１組のクラスタから成る。
ぞれ１つのクラスタ制御装置（ＣＣ）によってサポート
される１組のクラスタから成る。
【００１２】・クラスタ制御装置 クラスタ制御装置とは、それに接続された複数の装置ま
たは機能ユニットの入出力動作を制御する装置である。
クラスタ制御装置は通常、ＩＢＭ ３６０１金融機関通
信制御装置におけるように、該ユニットに格納され、そ
こで実行されるプログラムの制御を受けるが、ＩＢＭ
３２７２制御装置におけるように、ハードウェアで完全
に制御可能である。
たは機能ユニットの入出力動作を制御する装置である。
クラスタ制御装置は通常、ＩＢＭ ３６０１金融機関通
信制御装置におけるように、該ユニットに格納され、そ
こで実行されるプログラムの制御を受けるが、ＩＢＭ
３２７２制御装置におけるように、ハードウェアで完全
に制御可能である。
【００１３】・クラスタ・シンクロナイザ クラスタ・シンクロナイザとは、あるクラスタのすべて
または一部分の動作を管理して、諸要素の同期動作を維
持し、各機能ユニットがプログラムの実行と特定の時間
関係を維持できるようにする機能ユニットである。
または一部分の動作を管理して、諸要素の同期動作を維
持し、各機能ユニットがプログラムの実行と特定の時間
関係を維持できるようにする機能ユニットである。
【００１４】・制御装置 制御装置とは、相互接続ネットワークのリンクを介した
データおよび命令の伝送を指令する装置である。制御装
置の動作は、制御装置が接続されたプロセッサによって
実行されるプログラム、または制御装置内で実行される
プログラムによって制御される。
データおよび命令の伝送を指令する装置である。制御装
置の動作は、制御装置が接続されたプロセッサによって
実行されるプログラム、または制御装置内で実行される
プログラムによって制御される。
【００１５】・ＣＭＯＳ ＣＭＯＳとは、相補型金属酸化膜半導体技術の略語であ
る。これは、ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）の製造に広く使用されている。ＮＭＯＳ
は、ダイナミック・ランダム・アクセス・メモリの製造
に使用されるもう１つの技術である。本発明では相補型
金属酸化膜半導体の方を使用するが、拡張並列アレイ・
プロセッサ（ＡＰＡＰ）の製造に使用する技術によっ
て、使用される半導体技術の範囲が制限されることはな
い。
る。これは、ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）の製造に広く使用されている。ＮＭＯＳ
は、ダイナミック・ランダム・アクセス・メモリの製造
に使用されるもう１つの技術である。本発明では相補型
金属酸化膜半導体の方を使用するが、拡張並列アレイ・
プロセッサ（ＡＰＡＰ）の製造に使用する技術によっ
て、使用される半導体技術の範囲が制限されることはな
い。
【００１６】・ドッティング ドッティングとは、物理的な接続によって３本以上のリ
ード線を結合することを指す。たいていのバックパネル
・バスではこの接続方法を使用している。この用語は、
過去のＯＲ ＤＯＴＳと関係があるが、ここでは、非常
に単純なプロトコルによってバス上に結合できる複数の
データ源を識別するのに使用する。
ード線を結合することを指す。たいていのバックパネル
・バスではこの接続方法を使用している。この用語は、
過去のＯＲ ＤＯＴＳと関係があるが、ここでは、非常
に単純なプロトコルによってバス上に結合できる複数の
データ源を識別するのに使用する。
【００１７】本発明における入出力ジッパの概念を用い
て、あるノードに入る入力ポートが、あるノードから出
る出力ポート、またはシステム・バスからくるデータに
よって駆動できるという概念を実施することができる。
逆に、あるノードから出力されるデータは、別のノード
およびシステム・バスへの入力として使用できる。シス
テム・バスと別のノードへのデータ出力は、同時には実
行されず、別のサイクルで実行されることに留意された
い。
て、あるノードに入る入力ポートが、あるノードから出
る出力ポート、またはシステム・バスからくるデータに
よって駆動できるという概念を実施することができる。
逆に、あるノードから出力されるデータは、別のノード
およびシステム・バスへの入力として使用できる。シス
テム・バスと別のノードへのデータ出力は、同時には実
行されず、別のサイクルで実行されることに留意された
い。
【００１８】ドッティングは、それを利用することによ
り２ポート式のＰＥまたはＰＭＥまたはピケットを様々
な編成のアレイに使用できる、Ｈ−ＤＯＴの議論で使用
されている。２次元メッシュおよび３次元メッシュ、ベ
ース２Ｎキューブ、スパース・ベース４Ｎキューブ、ス
パース・ベース８Ｎキューブを含めて、いくつかのトポ
ロジーが議論されている。
り２ポート式のＰＥまたはＰＭＥまたはピケットを様々
な編成のアレイに使用できる、Ｈ−ＤＯＴの議論で使用
されている。２次元メッシュおよび３次元メッシュ、ベ
ース２Ｎキューブ、スパース・ベース４Ｎキューブ、ス
パース・ベース８Ｎキューブを含めて、いくつかのトポ
ロジーが議論されている。
【００１９】・ＤＲＡＭ ＤＲＡＭとは、コンピュータが主記憶装置として使用す
る共通記憶装置であるダイナミック・ランダム・アクセ
ス・メモリの略語である。ただし、ＤＲＡＭという用語
は、キャッシュとして、または主記憶装置ではないメモ
リとして使用するのにも適用できる。
る共通記憶装置であるダイナミック・ランダム・アクセ
ス・メモリの略語である。ただし、ＤＲＡＭという用語
は、キャッシュとして、または主記憶装置ではないメモ
リとして使用するのにも適用できる。
【００２０】・浮動小数点 浮動小数点数は、固定小数部すなわち小数部と、約束上
の基数または基底に対する指数部の２つの部分で表され
る。指数は、１０進小数点の実際の位置を示す。典型的
な浮動小数点の表記法では、実数０．０００１２３４は
０．１２３４−３と表される。ここで、０．１２３４は
小数部であり、−３は指数である。この例では、浮動小
数点基数または基底は１０であり、暗示的な１より大き
な正の固定整数基底を表す。浮動小数点表示で明示的に
示される、あるいは浮動小数点表示で指数部で表される
指数でこの基底をべき乗し、次に小数部を掛けると、表
される実数が求められる。数字リテラルは、浮動小数点
表記法で表すことも実数で表すこともできる。
の基数または基底に対する指数部の２つの部分で表され
る。指数は、１０進小数点の実際の位置を示す。典型的
な浮動小数点の表記法では、実数０．０００１２３４は
０．１２３４−３と表される。ここで、０．１２３４は
小数部であり、−３は指数である。この例では、浮動小
数点基数または基底は１０であり、暗示的な１より大き
な正の固定整数基底を表す。浮動小数点表示で明示的に
示される、あるいは浮動小数点表示で指数部で表される
指数でこの基底をべき乗し、次に小数部を掛けると、表
される実数が求められる。数字リテラルは、浮動小数点
表記法で表すことも実数で表すこともできる。
【００２１】・ＦＬＯＰＳこの用語は、１秒当たりの浮
動小数点命令数を指す。浮動小数点演算には、Ａ ＤＤ（加算）、ＳＵＢ（減算）、ＭＰＹ（乗算）、ＤＩ
Ｖ（除算）と、しばしばその他の多くの演算が含まれ
る。１秒当たり浮動小数点命令数というパラメータは、
しばしば加算命令または乗算命令を使って算出され、一
般に５０／５０ミックスとみなすことができる。演算に
は、指数部、小数部の生成と、必要な小数部の正規化が
含まれる。本発明では、３２ビットまたは４８ビットの
浮動小数点フォーマットを扱うことができる（これより
長くてもよいが、そのようなフォーマットはミックスで
はカウントしなかった）。浮動小数点演算を固定小数点
命令（正規またはＲＩＳＣ）で実施する際には、複数の
命令が必要である。性能を計算する際に１０対１の比率
を使用する人もあれば、比率を６．２５にした方が適切
であることを示す研究もある。アーキテクチャごとに比
率が異なる。
動小数点命令数を指す。浮動小数点演算には、Ａ ＤＤ（加算）、ＳＵＢ（減算）、ＭＰＹ（乗算）、ＤＩ
Ｖ（除算）と、しばしばその他の多くの演算が含まれ
る。１秒当たり浮動小数点命令数というパラメータは、
しばしば加算命令または乗算命令を使って算出され、一
般に５０／５０ミックスとみなすことができる。演算に
は、指数部、小数部の生成と、必要な小数部の正規化が
含まれる。本発明では、３２ビットまたは４８ビットの
浮動小数点フォーマットを扱うことができる（これより
長くてもよいが、そのようなフォーマットはミックスで
はカウントしなかった）。浮動小数点演算を固定小数点
命令（正規またはＲＩＳＣ）で実施する際には、複数の
命令が必要である。性能を計算する際に１０対１の比率
を使用する人もあれば、比率を６．２５にした方が適切
であることを示す研究もある。アーキテクチャごとに比
率が異なる。
【００２２】・機能ユニット 機能ユニットとは、ある目的を達成できる、ハードウェ
ア、ソフトウェア、あるいはその両方のエンティティで
ある。
ア、ソフトウェア、あるいはその両方のエンティティで
ある。
【００２３】・Ｇバイト Ｇバイトとは１０億バイトを指す。Ｇバイト／秒は、１
秒当たり１０億バイトということになる。
秒当たり１０億バイトということになる。
【００２４】・ＧＩＧＡＦＬＯＰＳ １秒当たり１０9個の浮動小数点命令
【００２５】・ＧＯＰＳおよびＰＥＴＡＯＰＳ ＧＯＰＳまたはＢＯＰＳは、１秒当たり１０億回の演算
という同じ意味を持つ。ＰＥＴＡＯＰＳは、現在のマシ
ンの潜在能力である１秒当たり１兆回の演算という意味
である。本発明のＡＰＡＰマシンでは、これらの用語
は、１秒当たり１０億個の命令数を意味するＢＩＰ／Ｇ
ＩＰとほぼ同じである。１つの命令で複数の演算（すな
わち、加算と乗算の両方）を実行できるマシンもある
が、本発明ではそのようにはしない。また、１つの演算
を実行するのに多数の命令を要する場合もある。たとえ
ば、本発明では複数の命令を使って、６４ビット演算を
実行している。しかし、演算をカウントする際、対数演
算のカウントは行わなかった。性能を記述するにはＧＯ
ＰＳを使用する方が好ましいが、それを一貫して使うこ
とはしなかった。ＭＩＰ／ＭＯＰ、その上の単位として
ＢＩＰ／ＢＯＰ、およびＭｅｇａＦＬＯＰＳ／Ｇｉｇａ
ＦＬＯＰＳ／ＴｅｒａＦＬＯＰＳ／ＰｅｔａＦＬＯＰＳ
が使用される。
という同じ意味を持つ。ＰＥＴＡＯＰＳは、現在のマシ
ンの潜在能力である１秒当たり１兆回の演算という意味
である。本発明のＡＰＡＰマシンでは、これらの用語
は、１秒当たり１０億個の命令数を意味するＢＩＰ／Ｇ
ＩＰとほぼ同じである。１つの命令で複数の演算（すな
わち、加算と乗算の両方）を実行できるマシンもある
が、本発明ではそのようにはしない。また、１つの演算
を実行するのに多数の命令を要する場合もある。たとえ
ば、本発明では複数の命令を使って、６４ビット演算を
実行している。しかし、演算をカウントする際、対数演
算のカウントは行わなかった。性能を記述するにはＧＯ
ＰＳを使用する方が好ましいが、それを一貫して使うこ
とはしなかった。ＭＩＰ／ＭＯＰ、その上の単位として
ＢＩＰ／ＢＯＰ、およびＭｅｇａＦＬＯＰＳ／Ｇｉｇａ
ＦＬＯＰＳ／ＴｅｒａＦＬＯＰＳ／ＰｅｔａＦＬＯＰＳ
が使用される。
【００２６】・ＩＳＡ ＩＳＡとは、命令セット・アーキテクチャを意味する。
【００２７】・リンク リンクとは、物理的または論理的要素である。物理的リ
ンクは要素またはユニットを結合するための物理接続で
あり、一方コンピュータ・プログラミングにおけるリン
クは、プログラムの別々の部分間で制御およびパラメー
タのやり取りを行う命令またはアドレスである。多重シ
ステムでは、実アドレスまたは仮想アドレスで識別され
るリンクを識別するプログラム・コードによって指定さ
れる、２つのシステム間の接続がリンクである。したが
って、リンクには一般に、物理媒体、任意のプロトコ
ル、ならびに関連する装置およびプログラミングが含ま
れる。すなわち、リンクは論理的であるとともに物理的
である。
ンクは要素またはユニットを結合するための物理接続で
あり、一方コンピュータ・プログラミングにおけるリン
クは、プログラムの別々の部分間で制御およびパラメー
タのやり取りを行う命令またはアドレスである。多重シ
ステムでは、実アドレスまたは仮想アドレスで識別され
るリンクを識別するプログラム・コードによって指定さ
れる、２つのシステム間の接続がリンクである。したが
って、リンクには一般に、物理媒体、任意のプロトコ
ル、ならびに関連する装置およびプログラミングが含ま
れる。すなわち、リンクは論理的であるとともに物理的
である。
【００２８】・ＭＦＬＯＰＳ ＭＦＬＯＰＳは、１秒当たり１０6個の浮動小数点命令
を意味する。
を意味する。
【００２９】・ＭＩＭＤ ＭＩＭＤは、アレイ内の各プロセッサがそれ自体の命令
ストリームを持ち、したがって多重命令ストリームを有
し、１処理要素当たり１つずつ配置された複数データ・
ストリームを実行する、プロセッサ・アレイ・アーキテ
クチャを指すのに使用される。
ストリームを持ち、したがって多重命令ストリームを有
し、１処理要素当たり１つずつ配置された複数データ・
ストリームを実行する、プロセッサ・アレイ・アーキテ
クチャを指すのに使用される。
【００３０】・モジュール モジュールとは、離散しており識別可能なプログラム単
位、あるいは他の構成要素と共に使用するように設計さ
れたハードウェアの機能単位である。また、単一の電子
チップに含まれるＰＥの集合体もモジュールと呼ばれ
る。
位、あるいは他の構成要素と共に使用するように設計さ
れたハードウェアの機能単位である。また、単一の電子
チップに含まれるＰＥの集合体もモジュールと呼ばれ
る。
【００３１】・ノード 一般に、ノードとはリンクの接合部である。ＰＥの汎用
アレイでは、１つのＰＥをノードとすることができる。
ノードはまた、モジュールというＰＥの集合体を含むこ
ともできる。本発明では、ノードはＰＭＥのアレイから
形成されており、この１組のＰＭＥをノードと称する。
ノードは８個のＰＭＥであることが好ましい。
アレイでは、１つのＰＥをノードとすることができる。
ノードはまた、モジュールというＰＥの集合体を含むこ
ともできる。本発明では、ノードはＰＭＥのアレイから
形成されており、この１組のＰＭＥをノードと称する。
ノードは８個のＰＭＥであることが好ましい。
【００３２】・ノード・アレイ ＰＭＥから構成されるモジュールの集合体をノード・ア
レイと呼ぶことがある。これは、モジュールから構成さ
れるノードのアレイである。ノード・アレイは通常、
２、３個より多いＰＭＥであるが、この用語は複数を包
含する。
レイと呼ぶことがある。これは、モジュールから構成さ
れるノードのアレイである。ノード・アレイは通常、
２、３個より多いＰＭＥであるが、この用語は複数を包
含する。
【００３３】・ＰＤＥ ＰＤＥとは、偏微分方程式である。
【００３４】・ＰＤＥ緩和解法プロセス ＰＤＥ緩和解法プロセスとは、ＰＤＥ（偏微分方程式）
を解く方法である。ＰＤＥを解くには、既知の分野にお
けるスーパー・コンピュータの計算能力の大半を使用
し、したがってこれは緩和プロセスの好例となる。ＰＤ
Ｅ方程式を解く方法は多数あり、複数の数値解法に緩和
プロセスが含まれている。たとえば、ＰＤＥを有限要素
法で解く場合、緩和の計算に大部分の時間が費やされ
る。熱伝達の分野の例を考えてみよう。煙突内に高温の
ガスがあり、外では冷たい風が吹いているとすると、煙
突のレンガ内の温度勾配はどのようになるだろうか。レ
ンガを小さなセグメントとみなし、セグメント間を熱が
どのように流れるかを温度差の関数として表す方程式を
書くと、伝熱ＰＤＥが有限要素問題に変換される。ここ
で、内側と外側の要素を除くすべての要素が室温であ
り、境界セグメントが高温のガスと冷たい風の温度であ
るとすると、緩和を開始するための問題ができあがる。
その後、コンピュータ・プログラムでは、セグメントに
流れ込む、あるいはセグメントから流れ出る熱の量に基
づいて各セグメント内の温度変数を更新することによ
り、時間をモデル化する。煙突における１組の温度変数
を緩和して、物理的な煙突で発生する実際の温度分布を
表すには、モデル中のすべてのセグメントを処理するサ
イクルに何回もかけなければならない。目的が煙突にお
けるガス冷却をモデル化することである場合、諸要素を
気体方程式に拡張しなければならず、そうすると、内側
の境界条件が別の有限要素モデルとリンクされ、このプ
ロセスが続く。熱の流れが隣接するセグメント間の温度
差に依存することに留意されたい。したがって、ＰＥ間
通信経路を使って温度変数を分配する。ＰＤＥ関係が並
列計算にうまく適用できるのは、この隣接接通信パター
ンまたは特性による。
を解く方法である。ＰＤＥを解くには、既知の分野にお
けるスーパー・コンピュータの計算能力の大半を使用
し、したがってこれは緩和プロセスの好例となる。ＰＤ
Ｅ方程式を解く方法は多数あり、複数の数値解法に緩和
プロセスが含まれている。たとえば、ＰＤＥを有限要素
法で解く場合、緩和の計算に大部分の時間が費やされ
る。熱伝達の分野の例を考えてみよう。煙突内に高温の
ガスがあり、外では冷たい風が吹いているとすると、煙
突のレンガ内の温度勾配はどのようになるだろうか。レ
ンガを小さなセグメントとみなし、セグメント間を熱が
どのように流れるかを温度差の関数として表す方程式を
書くと、伝熱ＰＤＥが有限要素問題に変換される。ここ
で、内側と外側の要素を除くすべての要素が室温であ
り、境界セグメントが高温のガスと冷たい風の温度であ
るとすると、緩和を開始するための問題ができあがる。
その後、コンピュータ・プログラムでは、セグメントに
流れ込む、あるいはセグメントから流れ出る熱の量に基
づいて各セグメント内の温度変数を更新することによ
り、時間をモデル化する。煙突における１組の温度変数
を緩和して、物理的な煙突で発生する実際の温度分布を
表すには、モデル中のすべてのセグメントを処理するサ
イクルに何回もかけなければならない。目的が煙突にお
けるガス冷却をモデル化することである場合、諸要素を
気体方程式に拡張しなければならず、そうすると、内側
の境界条件が別の有限要素モデルとリンクされ、このプ
ロセスが続く。熱の流れが隣接するセグメント間の温度
差に依存することに留意されたい。したがって、ＰＥ間
通信経路を使って温度変数を分配する。ＰＤＥ関係が並
列計算にうまく適用できるのは、この隣接接通信パター
ンまたは特性による。
【００３５】・ピケット これは、アレイ・プロセッサを構成する要素のアレイ内
の要素である。この要素は、データ・フロー（ＡＬＵ
ＲＥＧＳ）、メモリ、制御機構、通信マトリックスのこ
の要素と関連する部分から構成される。この単位は、並
列プロセッサ要素およびメモリ要素と、その制御機構お
よびアレイ相互通信機構の一部から成るアレイ・プロセ
ッサの１／ｎを指す。ピケットは、プロセッサ・メモリ
要素（ＰＭＥ）の１つの形である。本発明のＰＭＥチッ
プ設計プロセッサ論理回路は、関連出願に記載されてい
るピケット論理を実施し、あるいはノードとして形成さ
れたプロセッサ・アレイ用の論理を持つことができる。
ピケットという用語は、処理要素を表す、一般的に使用
されているアレイ用語のＰＥと似ており、好ましくはビ
ット並列バイトの情報をクロック・サイクルで処理する
ための処理要素とローカル・メモリの組合せからなる、
処理アレイの要素である。好ましい実施例は、バイト幅
データ・フロー・プロセッサ、３２バイト以上のメモ
リ、原始制御機構、および他のピケットとの通信機構か
ら構成されている。
の要素である。この要素は、データ・フロー（ＡＬＵ
ＲＥＧＳ）、メモリ、制御機構、通信マトリックスのこ
の要素と関連する部分から構成される。この単位は、並
列プロセッサ要素およびメモリ要素と、その制御機構お
よびアレイ相互通信機構の一部から成るアレイ・プロセ
ッサの１／ｎを指す。ピケットは、プロセッサ・メモリ
要素（ＰＭＥ）の１つの形である。本発明のＰＭＥチッ
プ設計プロセッサ論理回路は、関連出願に記載されてい
るピケット論理を実施し、あるいはノードとして形成さ
れたプロセッサ・アレイ用の論理を持つことができる。
ピケットという用語は、処理要素を表す、一般的に使用
されているアレイ用語のＰＥと似ており、好ましくはビ
ット並列バイトの情報をクロック・サイクルで処理する
ための処理要素とローカル・メモリの組合せからなる、
処理アレイの要素である。好ましい実施例は、バイト幅
データ・フロー・プロセッサ、３２バイト以上のメモ
リ、原始制御機構、および他のピケットとの通信機構か
ら構成されている。
【００３６】「ピケット」という用語は、トム・ソーヤ
ーと、彼の白いフェンスに由来している。ただし、機能
的には、軍隊のピケット・ラインと類似性があることも
理解されよう。
ーと、彼の白いフェンスに由来している。ただし、機能
的には、軍隊のピケット・ラインと類似性があることも
理解されよう。
【００３７】・ピケット・チップ ピケット・チップは、単一のシリコン・チップ上に複数
のピケットを含んでいる。
のピケットを含んでいる。
【００３８】・ピケット・プロセッサ・システム（また
はサブシステム） ピケット・プロセッサは、ピケットのアレイと、通信ネ
ットワークと、入出力システムと、マイクロプロセッ
サ、かん詰ルーチン・プロセッサ、およびアレイを実行
するマイクロコントローラから成るＳＩＭＤ制御装置と
から構成されるトータル・システムである。
はサブシステム） ピケット・プロセッサは、ピケットのアレイと、通信ネ
ットワークと、入出力システムと、マイクロプロセッ
サ、かん詰ルーチン・プロセッサ、およびアレイを実行
するマイクロコントローラから成るＳＩＭＤ制御装置と
から構成されるトータル・システムである。
【００３９】・ピケット・アーキテクチャ ピケット・アーキテクチャは、ＳＩＭＤアーキテクチャ
の好ましい実施例であり、次のことを含む複数の多様な
問題に対応できる機能をもつ。 −セット連想処理 −並列数値中心処理 −イメージに類似した物理的アレイ処理
の好ましい実施例であり、次のことを含む複数の多様な
問題に対応できる機能をもつ。 −セット連想処理 −並列数値中心処理 −イメージに類似した物理的アレイ処理
【００４０】・ピケット・アレイ ピケット・アレイは、幾何的順序で配列されたピケット
の集合体であり、規則正しいアレイである。
の集合体であり、規則正しいアレイである。
【００４１】・ＰＭＥすなわちプロセッサ・メモリ要素 ＰＭＥは、プロセッサ・メモリ要素を表す。本明細書で
は、ＰＭＥという用語を、本発明の並列アレイ・プロセ
ッサの１つを形成する、単一のプロセッサ、メモリ、お
よび入出力可能なシステム要素もしくはユニットを指す
のに使用する。ＰＭＥは、ピケットを包含する用語であ
る。ＰＭＥは、プロセッサ、それと結合されたメモリ、
制御インタフェース、およびアレイ通信ネットワーク機
構の一部分から成るプロセッサ・アレイの１／ｎであ
る。この要素は、ピケット・プロセッサにおけるよう
に、正規のアレイの接続性を持つＰＭＥ、あるいは上述
の多重ＰＭＥノードにおけるように、サブアレイの一部
としてのＰＭＥを備えることができる。
は、ＰＭＥという用語を、本発明の並列アレイ・プロセ
ッサの１つを形成する、単一のプロセッサ、メモリ、お
よび入出力可能なシステム要素もしくはユニットを指す
のに使用する。ＰＭＥは、ピケットを包含する用語であ
る。ＰＭＥは、プロセッサ、それと結合されたメモリ、
制御インタフェース、およびアレイ通信ネットワーク機
構の一部分から成るプロセッサ・アレイの１／ｎであ
る。この要素は、ピケット・プロセッサにおけるよう
に、正規のアレイの接続性を持つＰＭＥ、あるいは上述
の多重ＰＭＥノードにおけるように、サブアレイの一部
としてのＰＭＥを備えることができる。
【００４２】・経路指定 経路指定とは、メッセージを宛先に届けるための物理経
路を割り当てることである。経路の割当てには、発信元
と宛先が必要である。これらの要素またはアドレスは、
一時的な関係または類縁性を持つ。メッセージの経路指
定は、しばしば、割当てのテーブルを参照することによ
って得られるキーに基づいて行われる。ネットワーク内
では、宛先は、リンクを識別する経路制御アドレスによ
って、伝送される情報の宛先としてアドレス指定され
る、任意のステーションまたはネットワークのアドレス
指定可能ユニットである。宛先フィールドは、メッセー
ジ・ヘッダ宛先コードで宛先を識別する。
路を割り当てることである。経路の割当てには、発信元
と宛先が必要である。これらの要素またはアドレスは、
一時的な関係または類縁性を持つ。メッセージの経路指
定は、しばしば、割当てのテーブルを参照することによ
って得られるキーに基づいて行われる。ネットワーク内
では、宛先は、リンクを識別する経路制御アドレスによ
って、伝送される情報の宛先としてアドレス指定され
る、任意のステーションまたはネットワークのアドレス
指定可能ユニットである。宛先フィールドは、メッセー
ジ・ヘッダ宛先コードで宛先を識別する。
【００４３】・ＳＩＭＤ アレイ内のすべてのプロセッサが、単一命令ストリーム
から、１処理要素当たり１つずつ配置された複数データ
・ストリームを実行するように指令を受ける、プロセッ
サ・アレイ・アーキテクチャ。
から、１処理要素当たり１つずつ配置された複数データ
・ストリームを実行するように指令を受ける、プロセッ
サ・アレイ・アーキテクチャ。
【００４４】 ・ＳＩＭＤＭＩＭＤまたはＳＩＭＤ／ＭＩＭＤ ＳＩＭＤＭＩＭＤまたはＳＩＭＤ／ＭＩＭＤとは、ある
時間の間ＭＩＭＤからＳＩＭＤに切り換えて複雑な命令
を処理できる二重機能を持ち、したがって２つのモード
を持つマシンを指す用語である。シンキング・マシンズ
社（Thinking Machines, Inc）のコネクション・マシン
（Connection Machine）モデルＣＭ−２をＭＩＭＤマシ
ンのフロント・エンドまたはバック・エンドとして配置
すると、プログラマは、二重モードとも称する、複数の
モードを動作させてある問題の別々の部分を実行するこ
とができた。これらのマシンは、ＩＬＬＩＡＣ以来存在
しており、バスを使用してマスタＣＰＵを他のプロセッ
サと相互接続している。マスタ制御プロセッサは、他の
ＣＰＵの処理に割り込む能力を持つ。他のＣＰＵは、独
立のプログラム・コードを実行できる。割込み中、チェ
ックポイント機能用に何らかの処理が必要である（制御
されるプロセッサの現状況のクローズおよびセーブ）。
時間の間ＭＩＭＤからＳＩＭＤに切り換えて複雑な命令
を処理できる二重機能を持ち、したがって２つのモード
を持つマシンを指す用語である。シンキング・マシンズ
社（Thinking Machines, Inc）のコネクション・マシン
（Connection Machine）モデルＣＭ−２をＭＩＭＤマシ
ンのフロント・エンドまたはバック・エンドとして配置
すると、プログラマは、二重モードとも称する、複数の
モードを動作させてある問題の別々の部分を実行するこ
とができた。これらのマシンは、ＩＬＬＩＡＣ以来存在
しており、バスを使用してマスタＣＰＵを他のプロセッ
サと相互接続している。マスタ制御プロセッサは、他の
ＣＰＵの処理に割り込む能力を持つ。他のＣＰＵは、独
立のプログラム・コードを実行できる。割込み中、チェ
ックポイント機能用に何らかの処理が必要である（制御
されるプロセッサの現状況のクローズおよびセーブ）。
【００４５】・ＳＩＭＩＭＤ ＳＩＭＩＭＤは、アレイ内のすべてのプロセッサが、単
一命令ストリームから、１処理要素当たり１つずつ配置
された複数データ・ストリームを実行するように指令を
受ける、プロセッサ・アレイ・アーキテクチャである。
この構成内では、命令実行を模倣する、各ピケット内の
データ従属演算が、ＳＩＭＤ命令ストリームによって制
御される。
一命令ストリームから、１処理要素当たり１つずつ配置
された複数データ・ストリームを実行するように指令を
受ける、プロセッサ・アレイ・アーキテクチャである。
この構成内では、命令実行を模倣する、各ピケット内の
データ従属演算が、ＳＩＭＤ命令ストリームによって制
御される。
【００４６】これは、ＳＩＭＤ命令ストリームを使用し
て複数命令ストリーム（１ピケット当たり１個）を順序
付けし、複数データ・ストリーム（１ピケット当たり１
個）を実行することの可能な、単一命令ストリーム・マ
シンである。ＳＩＭＩＭＤは、ＰＭＥシステムによって
実行できる。
て複数命令ストリーム（１ピケット当たり１個）を順序
付けし、複数データ・ストリーム（１ピケット当たり１
個）を実行することの可能な、単一命令ストリーム・マ
シンである。ＳＩＭＩＭＤは、ＰＭＥシステムによって
実行できる。
【００４７】・ＳＩＳＤ ＳＩＳＤは、単一命令単一データの略語である。
【００４８】・スワッピング スワッピングとは、ある記憶域のデータ内容を別の記憶
域のデータ内容と相互に交換することをいう。
域のデータ内容と相互に交換することをいう。
【００４９】・同期動作 ＭＩＭＤマシンにおける同期動作は、各アクションがあ
る事象（通常はクロック）に関係付けられる、動作モー
ドである。この事象は、プログラム・シーケンス中で規
則的に発生する、指定された事象とすることができる。
動作は多数の処理要素にディスパッチされ、それらの処
理要素はそれぞれ独立して機能を実行する。動作が完了
しないかぎり、制御は制御装置に返されない。
る事象（通常はクロック）に関係付けられる、動作モー
ドである。この事象は、プログラム・シーケンス中で規
則的に発生する、指定された事象とすることができる。
動作は多数の処理要素にディスパッチされ、それらの処
理要素はそれぞれ独立して機能を実行する。動作が完了
しないかぎり、制御は制御装置に返されない。
【００５０】要求が機能ユニットのアレイに対するもの
である場合、アレイ内の要素に制御装置から要求が出さ
れ、その要素は、制御装置に制御が返される前に動作を
完了しなければならない。
である場合、アレイ内の要素に制御装置から要求が出さ
れ、その要素は、制御装置に制御が返される前に動作を
完了しなければならない。
【００５１】・ＴＥＲＡＦＬＯＰＳ ＴＥＲＡＦＬＯＰＳは、１秒当たり１０12個の浮動小数
点命令を意味する。
点命令を意味する。
【００５２】・ＶＬＳＩ ＶＬＳＩとは、（集積回路に適用される）超大規模集積
の略語である。
の略語である。
【００５３】・ジッパ ジッパとは、新規に提供される、アレイ構成の通常の相
互接続の外部にある装置からリンクを確立するための機
能である。
互接続の外部にある装置からリンクを確立するための機
能である。
【００５４】以下に、本発明の背景となる従来技術につ
いて述べる。エンジニアは、コンピュータの高速化をあ
くなく追求する中で、数百、ときには数千もの低コスト
・マイクロプロセッサを並列にリンクして、スーパー・
スーパーコンピュータを構築し、今日のマシンには手の
負えない複雑な問題を解決しようとしている。そのよう
なマシンは、大規模並列マシンと呼ばれている。本発明
者等は、大規模並列システムを構築するための新規の方
法を開発した。本発明者等が加えた多数の改良は、他の
人々の多数の研究の背景と対比して考察すべきである。
当技術分野の要約は、参照する他の特許出願で行われて
いる。この点については、本発明者等の並列連想プロセ
ッサ・システムに関する関連米国特許出願第６０１５９
４号と拡張並列アレイ・プロセッサ（ＡＰＡＰ）に関す
る関連米国特許出願を参照されたい。特定の応用例にも
っとも適合するアーキテクチャを選択するにはシステム
のトレードオフが必要であるが、満足のいく解決策はこ
れまでに１つもない。本発明の概念を用いると、解決策
の実現が容易になる。
いて述べる。エンジニアは、コンピュータの高速化をあ
くなく追求する中で、数百、ときには数千もの低コスト
・マイクロプロセッサを並列にリンクして、スーパー・
スーパーコンピュータを構築し、今日のマシンには手の
負えない複雑な問題を解決しようとしている。そのよう
なマシンは、大規模並列マシンと呼ばれている。本発明
者等は、大規模並列システムを構築するための新規の方
法を開発した。本発明者等が加えた多数の改良は、他の
人々の多数の研究の背景と対比して考察すべきである。
当技術分野の要約は、参照する他の特許出願で行われて
いる。この点については、本発明者等の並列連想プロセ
ッサ・システムに関する関連米国特許出願第６０１５９
４号と拡張並列アレイ・プロセッサ（ＡＰＡＰ）に関す
る関連米国特許出願を参照されたい。特定の応用例にも
っとも適合するアーキテクチャを選択するにはシステム
のトレードオフが必要であるが、満足のいく解決策はこ
れまでに１つもない。本発明の概念を用いると、解決策
の実現が容易になる。
【００５５】ＳＩＭＤ（単一命令ストリーム複数データ
・ストリーム）は、すべての要素を制御する単一の命令
ストリームを備えたデータ処理要素の並列アレイ用の動
作モードである。このアーキテクチャは、データとその
処理に繰返しが多い大部分の問題でうまく働く。しか
し、プログラムの柔軟性が有用な問題のセクションもあ
る。意思決定は、問題セクションに対するプログラム柔
軟性が有用となる問題の１タイプである。具体的に言う
と、判断ツリーが共通である分類は、こうした問題の１
タイプである。本明細書で参照する"Parallel Associat
ive Processor System"と題する関連米国特許出願で、
本発明者等は「ピケット」またはＰＭＥ、すなわち大量
のメモリを備えたＰＥの概念を導入した。本明細書で
は、この開発について、本発明の好ましい実施例を例示
するものとして詳細に説明する。
・ストリーム）は、すべての要素を制御する単一の命令
ストリームを備えたデータ処理要素の並列アレイ用の動
作モードである。このアーキテクチャは、データとその
処理に繰返しが多い大部分の問題でうまく働く。しか
し、プログラムの柔軟性が有用な問題のセクションもあ
る。意思決定は、問題セクションに対するプログラム柔
軟性が有用となる問題の１タイプである。具体的に言う
と、判断ツリーが共通である分類は、こうした問題の１
タイプである。本明細書で参照する"Parallel Associat
ive Processor System"と題する関連米国特許出願で、
本発明者等は「ピケット」またはＰＭＥ、すなわち大量
のメモリを備えたＰＥの概念を導入した。本明細書で
は、この開発について、本発明の好ましい実施例を例示
するものとして詳細に説明する。
【００５６】ピケットの概念は、単一のチップ上に複数
のプロセッサを作成して、従来のデータ・ストリーム
（ＡＬＵおよびＲＥＧＳ）、メモリ、制御論理機構、お
よび相互接続を統合する強力なアレイを形成した、ＳＩ
ＭＤ命令を実行できるアレイ・プロセッサに特に適用さ
れる。本明細書に記載するシステムを用いると、サブシ
ステム制御装置が、ＳＩＭＤモードで動作する独立した
ピケットを利用できるようになる。
のプロセッサを作成して、従来のデータ・ストリーム
（ＡＬＵおよびＲＥＧＳ）、メモリ、制御論理機構、お
よび相互接続を統合する強力なアレイを形成した、ＳＩ
ＭＤ命令を実行できるアレイ・プロセッサに特に適用さ
れる。本明細書に記載するシステムを用いると、サブシ
ステム制御装置が、ＳＩＭＤモードで動作する独立した
ピケットを利用できるようになる。
【００５７】本発明者等は、意思決定に関する未解決の
問題領域に対処する方法に取り組む際に、取り組むべき
もう１つの領域を認識している。これらの機能を使用可
能にするに際して、低コストで製造可能な単純なマシン
が考案された。しかし、単純性の概念は、大規模並列ア
レイを得るために複製することができ、単純なマシン
は、大規模システム内にモジュールとして配置すること
ができ、またそうすべきである。
問題領域に対処する方法に取り組む際に、取り組むべき
もう１つの領域を認識している。これらの機能を使用可
能にするに際して、低コストで製造可能な単純なマシン
が考案された。しかし、単純性の概念は、大規模並列ア
レイを得るために複製することができ、単純なマシン
は、大規模システム内にモジュールとして配置すること
ができ、またそうすべきである。
【００５８】ＳＩＭＤマシンが出現してから久しい。本
発明者等は、関連出願において、当技術分野の発展につ
いて論じ、当技術分野自体について詳述した。ここで
は、関連出願に記載した内容を改めて詳述することは避
ける。詳細は、関連出願を参照されたい。以下の簡単な
説明から、当技術分野が初期の開発以降ますます複雑に
なってきており、マシンの大規模化が進んでいることが
理解されよう。
発明者等は、関連出願において、当技術分野の発展につ
いて論じ、当技術分野自体について詳述した。ここで
は、関連出願に記載した内容を改めて詳述することは避
ける。詳細は、関連出願を参照されたい。以下の簡単な
説明から、当技術分野が初期の開発以降ますます複雑に
なってきており、マシンの大規模化が進んでいることが
理解されよう。
【００５９】システムの多様性および複雑さを、以下の
例によって示す。
例によって示す。
【００６０】"Local Store for Scientific Vector Pro
cessor"と題する米国特許第４７０６１９１号は、科学
研究用ベクトル・プロセッサにおけるローカル・ストア
・メモリの一実施態様を記載している。"Memory-linked
Wavefront Array Processor"と題する米国特許第４７
２０７８０号は、処理が複雑であり、識別可能で直接的
な結果が望まれている、パイプライン処理またはシスト
リック処理用の、メモリ・ブロックとエッジ上でリンク
された、完全な機能を持つＳＩＳＤプロセッサを使用す
るシストリック・アレイ・プロセッサを記載している。
上記の米国特許第４７２０７８０号および第４７０６１
９１号のシステムは、プロセッサ・アレイのＳＩＭＤ処
理要素内で命令を実行することはできない。
cessor"と題する米国特許第４７０６１９１号は、科学
研究用ベクトル・プロセッサにおけるローカル・ストア
・メモリの一実施態様を記載している。"Memory-linked
Wavefront Array Processor"と題する米国特許第４７
２０７８０号は、処理が複雑であり、識別可能で直接的
な結果が望まれている、パイプライン処理またはシスト
リック処理用の、メモリ・ブロックとエッジ上でリンク
された、完全な機能を持つＳＩＳＤプロセッサを使用す
るシストリック・アレイ・プロセッサを記載している。
上記の米国特許第４７２０７８０号および第４７０６１
９１号のシステムは、プロセッサ・アレイのＳＩＭＤ処
理要素内で命令を実行することはできない。
【００６１】"Array Processor Architecture"と題する
米国特許第４４１２３０３号は、１０年にわたる明白な
進歩の後に当技術分野における考え方がどのように発展
したかを例示している。大規模アレイ・プロセッサは、
開発されたとき、ＭＩＭＤアレイ・アーキテクチャまた
はＳＩＭＤアレイ・アーキテクチャと共通の問題を実行
できるようにその相互接続および制御機構が設計され
た、密結合プロセッサとなった。ＳＩＭＤアーキテクチ
ャはきわめて複雑になり、ピケット内で命令を実行する
ために本発明者等が提供した単純な機構とはかけ離れた
ものとなった。上記の特許第４４１２３０３号は、オメ
ガ（Ｏｍｅｇａ）ネットワークと相互接続されたメモリ
・モジュールを持つＦＯＲＴＲＡＮプロセッサのアレイ
を記載している。ここでは、単一の制御／データ・メモ
リが設けられ、関連する制御装置がアレイを監視する。
ただし、プログラムおよびデータ情報が別々のプロセッ
サおよびメモリに分配され、各プロセッサがソフトウェ
アのそれ自体のコピーを持つようになっている。プロセ
ッサ・アレイの同期化は、計算エンベロープ上での同期
化手法を使って実施される。すべてのプロセッサが、プ
ログラムの所定の停止点で互いに待つ必要があることは
明らかである。このアーキテクチャは、アレイ内の各プ
ロセッサが他のプロセッサと独立して実行でき、かつ大
規模な多重プロセッサと共通の形で時折り制御情報また
はデータ情報を共用できるようにすることを目的として
いる。また、このアーキテクチャにより、プロセッサ
は、ＳＩＭＤアーキテクチャの効果が発揮されるような
形で、データのアレイ上で同一のソフトウェアを実行す
ることが可能となる。このモードでは、プロセッサのア
レイは、同期化された後で、他のプロセッサまたは隣接
プロセッサとデータを共用することが必要になる。
米国特許第４４１２３０３号は、１０年にわたる明白な
進歩の後に当技術分野における考え方がどのように発展
したかを例示している。大規模アレイ・プロセッサは、
開発されたとき、ＭＩＭＤアレイ・アーキテクチャまた
はＳＩＭＤアレイ・アーキテクチャと共通の問題を実行
できるようにその相互接続および制御機構が設計され
た、密結合プロセッサとなった。ＳＩＭＤアーキテクチ
ャはきわめて複雑になり、ピケット内で命令を実行する
ために本発明者等が提供した単純な機構とはかけ離れた
ものとなった。上記の特許第４４１２３０３号は、オメ
ガ（Ｏｍｅｇａ）ネットワークと相互接続されたメモリ
・モジュールを持つＦＯＲＴＲＡＮプロセッサのアレイ
を記載している。ここでは、単一の制御／データ・メモ
リが設けられ、関連する制御装置がアレイを監視する。
ただし、プログラムおよびデータ情報が別々のプロセッ
サおよびメモリに分配され、各プロセッサがソフトウェ
アのそれ自体のコピーを持つようになっている。プロセ
ッサ・アレイの同期化は、計算エンベロープ上での同期
化手法を使って実施される。すべてのプロセッサが、プ
ログラムの所定の停止点で互いに待つ必要があることは
明らかである。このアーキテクチャは、アレイ内の各プ
ロセッサが他のプロセッサと独立して実行でき、かつ大
規模な多重プロセッサと共通の形で時折り制御情報また
はデータ情報を共用できるようにすることを目的として
いる。また、このアーキテクチャにより、プロセッサ
は、ＳＩＭＤアーキテクチャの効果が発揮されるような
形で、データのアレイ上で同一のソフトウェアを実行す
ることが可能となる。このモードでは、プロセッサのア
レイは、同期化された後で、他のプロセッサまたは隣接
プロセッサとデータを共用することが必要になる。
【００６２】当技術分野の複雑な発展を示す他の例とし
て、"Parallel Processing Systemwith Processor Arra
y having Memory System included in System Memory"
と題する米国特許第４８７３６２６号および"Parallel
Processing System with Processor Array having SIMD
/MIMD Instruction Processing"と題する米国特許第４
８９１７８７号で例示される、ＳＩＭＤモードまたはＭ
ＩＭＤモードで動作できるようにすることを目的とし
た、階層バス接続および制御を管理するための制御構造
を備える、並列プロセッサのバス接続階層およびメモリ
・アーキテクチャがある。前記２つの特許は、同一のシ
ステムの異なる態様を特許請求している。特許第４８７
３６２６号は、ＳＩＭＤモードまたはＭＩＭＤモードで
動作可能で、階層バス接続および制御構造を管理するた
めの制御構造を備えた、並列プロセッサのバス接続階層
およびメモリ・アーキテクチャに焦点を当てている。特
許第４８９１７８７号は、制御ＣＰＵ、シーケンサ、入
出力装置、およびバス接続構造によって階層グループと
して配列されたメモリ／処理要素（Ｍ／ＰＥ）のアレイ
を有するプロセッサを記載している。ここでは、各Ｍ／
ＰＥのメモリが制御ＣＰＵのメモリの一部としてマップ
される。各Ｍ／ＰＥはそれ自体のメモリ内に含まれる命
令を実行して、それにＭＩＭＤ機能を与えることができ
る。ＭＩＭＤモードでは、制御ＣＰＵがＭ／ＰＥにＳＩ
ＭＤ命令を発行することができる。Ｍ／ＰＥは、割込み
を受け、ＳＩＭＤ命令を実行し、次いでＭＩＭＤ命令ス
トリームの実行を再開する場合と同様に応答する。ＭＩ
ＭＤでないとき、Ｍ／ＰＥは、制御ＣＰＵ、入出力装
置、別の（おそらくより上位の）Ｍ／ＰＥ、またはシー
ケンサ装置からのＳＩＭＤコマンドだけに応答する。Ｓ
ＩＭＤ命令の複雑さについては言及されていない。これ
らの命令はサブルーチン・レベルとすることができ、そ
の場合、ＳＩＭＤコマンドはＭ／ＰＥに対するサブルー
チン呼出しと等価になる。これは、ＳＩＭＤ命令が制御
ＣＰＵからＭ／ＰＥに達する際に使うと思われる経路に
よってサポートされる。
て、"Parallel Processing Systemwith Processor Arra
y having Memory System included in System Memory"
と題する米国特許第４８７３６２６号および"Parallel
Processing System with Processor Array having SIMD
/MIMD Instruction Processing"と題する米国特許第４
８９１７８７号で例示される、ＳＩＭＤモードまたはＭ
ＩＭＤモードで動作できるようにすることを目的とし
た、階層バス接続および制御を管理するための制御構造
を備える、並列プロセッサのバス接続階層およびメモリ
・アーキテクチャがある。前記２つの特許は、同一のシ
ステムの異なる態様を特許請求している。特許第４８７
３６２６号は、ＳＩＭＤモードまたはＭＩＭＤモードで
動作可能で、階層バス接続および制御構造を管理するた
めの制御構造を備えた、並列プロセッサのバス接続階層
およびメモリ・アーキテクチャに焦点を当てている。特
許第４８９１７８７号は、制御ＣＰＵ、シーケンサ、入
出力装置、およびバス接続構造によって階層グループと
して配列されたメモリ／処理要素（Ｍ／ＰＥ）のアレイ
を有するプロセッサを記載している。ここでは、各Ｍ／
ＰＥのメモリが制御ＣＰＵのメモリの一部としてマップ
される。各Ｍ／ＰＥはそれ自体のメモリ内に含まれる命
令を実行して、それにＭＩＭＤ機能を与えることができ
る。ＭＩＭＤモードでは、制御ＣＰＵがＭ／ＰＥにＳＩ
ＭＤ命令を発行することができる。Ｍ／ＰＥは、割込み
を受け、ＳＩＭＤ命令を実行し、次いでＭＩＭＤ命令ス
トリームの実行を再開する場合と同様に応答する。ＭＩ
ＭＤでないとき、Ｍ／ＰＥは、制御ＣＰＵ、入出力装
置、別の（おそらくより上位の）Ｍ／ＰＥ、またはシー
ケンサ装置からのＳＩＭＤコマンドだけに応答する。Ｓ
ＩＭＤ命令の複雑さについては言及されていない。これ
らの命令はサブルーチン・レベルとすることができ、そ
の場合、ＳＩＭＤコマンドはＭ／ＰＥに対するサブルー
チン呼出しと等価になる。これは、ＳＩＭＤ命令が制御
ＣＰＵからＭ／ＰＥに達する際に使うと思われる経路に
よってサポートされる。
【００６３】上記の米国特許第４８９１７８７号では、
ＰＥにおける並列性の度合いについては言及されていな
いが、ＰＥが、プロセッサ・チップ、ある種のメモリ、
およびグループ間バスへのインタフェース、グループ・
バス、ならびにカード上の別々の要素としての制御機構
を備えたカードに匹敵し、バス接続構造によって複数の
カードが接続されていることに留意されたい。命令スト
リーム制御構造については記載されていない。本明細書
に記述する命令ストリーム制御装置はない。しかし、特
許第４８９１７８７号のＭＩＭＤアレイは、ＭＩＭＤモ
ードでないとき、Ｍ／ＰＥをＳＩＭＤ呼出しに対する応
答だけに制限することにより、ＳＩＭＤ動作をシミュレ
ートするものと思われる。本発明の手法は、より古典的
な意味のＳＩＭＤアレイを提供することであるが、本発
明では、ＳＩＭＤコマンドの明確な文字列が各ピケット
内の固有の命令をくまなく実行できるようにする、拡張
ローカル自律機能をもつシステムを提供する。
ＰＥにおける並列性の度合いについては言及されていな
いが、ＰＥが、プロセッサ・チップ、ある種のメモリ、
およびグループ間バスへのインタフェース、グループ・
バス、ならびにカード上の別々の要素としての制御機構
を備えたカードに匹敵し、バス接続構造によって複数の
カードが接続されていることに留意されたい。命令スト
リーム制御構造については記載されていない。本明細書
に記述する命令ストリーム制御装置はない。しかし、特
許第４８９１７８７号のＭＩＭＤアレイは、ＭＩＭＤモ
ードでないとき、Ｍ／ＰＥをＳＩＭＤ呼出しに対する応
答だけに制限することにより、ＳＩＭＤ動作をシミュレ
ートするものと思われる。本発明の手法は、より古典的
な意味のＳＩＭＤアレイを提供することであるが、本発
明では、ＳＩＭＤコマンドの明確な文字列が各ピケット
内の固有の命令をくまなく実行できるようにする、拡張
ローカル自律機能をもつシステムを提供する。
【００６４】従来のＳＩＭＤアレイ・プロセッサ要素を
例示するものとして、"ProcessingElement for Paralle
l Array Processors"と題する米国特許第４３１４３４
９号がある。この特許はサテライト・イメージの処理を
目的としたアプリケーションに関するが、古典的なビッ
ト直列ＳＩＭＤアレイ・プロセッサについて詳細に記述
している。このプロセッサは、本発明では、改良する必
要があるタスクに適用される。このプロセッサは、本発
明のＳＩＭＤアレイ・プロセッサと異なり、シンキング
・マシンズ社（Thinking Machines, Inc.）など古典的
なＳＩＭＤ要素と同じく、ビット直列プロセッサであ
る。一方、本発明のプロセッサは、データ・ストリーム
を並列に処理する。
例示するものとして、"ProcessingElement for Paralle
l Array Processors"と題する米国特許第４３１４３４
９号がある。この特許はサテライト・イメージの処理を
目的としたアプリケーションに関するが、古典的なビッ
ト直列ＳＩＭＤアレイ・プロセッサについて詳細に記述
している。このプロセッサは、本発明では、改良する必
要があるタスクに適用される。このプロセッサは、本発
明のＳＩＭＤアレイ・プロセッサと異なり、シンキング
・マシンズ社（Thinking Machines, Inc.）など古典的
なＳＩＭＤ要素と同じく、ビット直列プロセッサであ
る。一方、本発明のプロセッサは、データ・ストリーム
を並列に処理する。
【００６５】マルチバイト・データ・ストリームと、本
発明のピケット自律性の概念により、ＳＩＭＤアレイ内
の各ピケットを拡張することができ、かつ意思決定にお
ける未解決のある種の問題の解決にそれを役立てること
ができる。
発明のピケット自律性の概念により、ＳＩＭＤアレイ内
の各ピケットを拡張することができ、かつ意思決定にお
ける未解決のある種の問題の解決にそれを役立てること
ができる。
【００６６】
【発明が解決しようとする課題】本発明は、アレイ内の
すべてのプロセッサが、アレイの処理要素として統合さ
れたデータ・ストリームとメモリ要素を有する、ＳＩＭ
ＩＤアレイ・プロセッサ・アーキテクチャの基礎を提供
することを目的とする。
すべてのプロセッサが、アレイの処理要素として統合さ
れたデータ・ストリームとメモリ要素を有する、ＳＩＭ
ＩＤアレイ・プロセッサ・アーキテクチャの基礎を提供
することを目的とする。
【００６７】
【課題を解決するための手段】本発明者等は、本発明の
ＳＩＭＤアレイ・プロセッサの各ピケットがピケット自
律性を持つことができるようにすると、各ピケットが、
他のピケット内の他の命令と異なる命令を必要に応じて
実行できるようになることに気付いた。これにより、各
ピケットが、すべてのピケットに送られる共通のコマン
ドを、独自に解釈することができるようになる。
ＳＩＭＤアレイ・プロセッサの各ピケットがピケット自
律性を持つことができるようにすると、各ピケットが、
他のピケット内の他の命令と異なる命令を必要に応じて
実行できるようになることに気付いた。これにより、各
ピケットが、すべてのピケットに送られる共通のコマン
ドを、独自に解釈することができるようになる。
【００６８】本発明のＳＩＭＤアレイ・プロセッサは、
ピケット自律性の概念を用いて、各ピケットが共通ＳＩ
ＭＤ制御ストリームの制御およびコマンドの下で異なる
命令を実行できるようにする。これにより、各ピケット
に一定の独立性が与えられるので、各ピケットは、必要
に応じて独立に働いて、処理にあたり容易にアレイやベ
クトルとして編成できない問題をより効率的に解決する
ことが可能となる。
ピケット自律性の概念を用いて、各ピケットが共通ＳＩ
ＭＤ制御ストリームの制御およびコマンドの下で異なる
命令を実行できるようにする。これにより、各ピケット
に一定の独立性が与えられるので、各ピケットは、必要
に応じて独立に働いて、処理にあたり容易にアレイやベ
クトルとして編成できない問題をより効率的に解決する
ことが可能となる。
【００６９】したがって、本発明では、複数のデータ・
ストリームを処理できるが、ピケット内のある種のＳＩ
ＭＤコマンドを解釈することにより、ピケット内で様々
な処理の実行を可能にする機構の集合体を、各ピケット
に含めることができる、アレイ・プロセッサを実現し
た。
ストリームを処理できるが、ピケット内のある種のＳＩ
ＭＤコマンドを解釈することにより、ピケット内で様々
な処理の実行を可能にする機構の集合体を、各ピケット
に含めることができる、アレイ・プロセッサを実現し
た。
【００７０】本発明者等の別の開発を使用すると、ピケ
ットが、他のピケット内の命令と異なる命令を必要に応
じて実行して、これらの問題領域に対処することができ
るようになる。
ットが、他のピケット内の命令と異なる命令を必要に応
じて実行して、これらの問題領域に対処することができ
るようになる。
【００７１】本発明はまた、意思決定に関する未解決の
問題領域に取り組む方法を提供する。本発明者等は、一
般的意思決定のためにプログラムの柔軟性が必要である
ことに気付いた。本発明の基本アーキテクチャは、すべ
ての要素を制御する単一命令ストリームを持つデータ処
理要素のアレイで単一命令ストリーム複数データ・スト
リームを備えたＳＩＭＤによって扱うことができるた
め、データとその処理に繰返しが多い大部分の問題で非
常にうまく働く。ただし、意思決定一般に、具体的には
判断ツリーによる分類が共通しているときに特に役立
つ、プログラムの柔軟性を高めるアーキテクチャを提供
するために、本発明者等はＳＩＭＩＭＤを提供した。Ｓ
ＩＭＩＭＤを用いると、各ピケットは、他のピケット内
の命令と異なる命令を必要に応じて実行して、これらの
問題領域を満足することができる。
問題領域に取り組む方法を提供する。本発明者等は、一
般的意思決定のためにプログラムの柔軟性が必要である
ことに気付いた。本発明の基本アーキテクチャは、すべ
ての要素を制御する単一命令ストリームを持つデータ処
理要素のアレイで単一命令ストリーム複数データ・スト
リームを備えたＳＩＭＤによって扱うことができるた
め、データとその処理に繰返しが多い大部分の問題で非
常にうまく働く。ただし、意思決定一般に、具体的には
判断ツリーによる分類が共通しているときに特に役立
つ、プログラムの柔軟性を高めるアーキテクチャを提供
するために、本発明者等はＳＩＭＩＭＤを提供した。Ｓ
ＩＭＩＭＤを用いると、各ピケットは、他のピケット内
の命令と異なる命令を必要に応じて実行して、これらの
問題領域を満足することができる。
【００７２】したがって、本発明者等は、アレイ制御装
置のサイクルごとの制御下でアレイ制御装置によって制
御されるアレイの処理要素内で命令を実行できるＳＩＭ
ＩＭＤモードを持つアレイ・プロセッサを提供する。各
処理要素は、他のピケットと並列に、または独立バイト
並列直列式に、ピケット内で命令を実行することができ
る。これにより、コンピュータ・システムは、他のピケ
ットに含まれる命令とは異なるデータ依存命令を必要に
応じて実行して、意思決定領域における実行効率を大幅
に改善することができる。
置のサイクルごとの制御下でアレイ制御装置によって制
御されるアレイの処理要素内で命令を実行できるＳＩＭ
ＩＭＤモードを持つアレイ・プロセッサを提供する。各
処理要素は、他のピケットと並列に、または独立バイト
並列直列式に、ピケット内で命令を実行することができ
る。これにより、コンピュータ・システムは、他のピケ
ットに含まれる命令とは異なるデータ依存命令を必要に
応じて実行して、意思決定領域における実行効率を大幅
に改善することができる。
【００７３】本発明のＳＩＭＩＭＤアレイ・プロセッサ
では、プロセッサ・アレイ内のあらゆる要素が、各クロ
ック・サイクルで制御装置からコマンドを受け取って実
行することができる。コマンドが各ピケット内で解釈さ
れるので、異なる動作が可能になる。
では、プロセッサ・アレイ内のあらゆる要素が、各クロ
ック・サイクルで制御装置からコマンドを受け取って実
行することができる。コマンドが各ピケット内で解釈さ
れるので、異なる動作が可能になる。
【００７４】ＰＥ内の、命令によって定義される固有の
機能が、命令実行の諸要素を実施することができる。ア
レイのピケットによって実行できる命令には、ＡＤＤ、
ＳＵＢ、ＡＮＤ、ＯＲ、ＸＯＲ、ＮＥＧ、ＮＯＰ、ＳＴ
ＯＲＥ、ＢＲＡＮＣＨ ＯＮＣＯＮＤＩＴＩＯＮ（符
号、０、繰上り、無条件）がある。ピケット内で、命令
の実行は次のステップに従う。
機能が、命令実行の諸要素を実施することができる。ア
レイのピケットによって実行できる命令には、ＡＤＤ、
ＳＵＢ、ＡＮＤ、ＯＲ、ＸＯＲ、ＮＥＧ、ＮＯＰ、ＳＴ
ＯＲＥ、ＢＲＡＮＣＨ ＯＮＣＯＮＤＩＴＩＯＮ（符
号、０、繰上り、無条件）がある。ピケット内で、命令
の実行は次のステップに従う。
【００７５】命令アドレスの獲得 命令の取出し 命令の復号 命令ポインタの更新 データの取出し命令の実行 結果の格納
【００７６】各ピケットは、アレイ制御装置（ＳＩＭＤ
サブシステム制御装置）からロードすることのできる、
またはアレイ制御装置からのＳＩＭＤコマンドの制御下
でピケット・データフロー内のデータからロードするこ
とのできるアドレス・レジスタを有する。各ピケット
は、ＳＩＭＩＭＤモードで使用されて、交互にＳＩＭＩ
ＭＤモードでピケット・データフローにマイクロ・オー
ダーを供給する、ピケット演算レジスタを有する。各ピ
ケットはそれ自体のＡＬＵを有するので、ＡＬＵ演算
は、アレイ制御装置の指示に応じてピケット演算レジス
タによって決定される。
サブシステム制御装置）からロードすることのできる、
またはアレイ制御装置からのＳＩＭＤコマンドの制御下
でピケット・データフロー内のデータからロードするこ
とのできるアドレス・レジスタを有する。各ピケット
は、ＳＩＭＩＭＤモードで使用されて、交互にＳＩＭＩ
ＭＤモードでピケット・データフローにマイクロ・オー
ダーを供給する、ピケット演算レジスタを有する。各ピ
ケットはそれ自体のＡＬＵを有するので、ＡＬＵ演算
は、アレイ制御装置の指示に応じてピケット演算レジス
タによって決定される。
【００７７】ピケットは、宛先レジスタにデータを提供
する。宛先レジスタは、アレイ制御装置の指示に応じて
ピケット演算レジスタによって決定される。
する。宛先レジスタは、アレイ制御装置の指示に応じて
ピケット演算レジスタによって決定される。
【００７８】本発明により、アレイ内のすべてのプロセ
ッサが、アレイの処理要素として統合されたデータ・ス
トリームとメモリ要素を有する、ＳＩＭＩＭＤアレイ・
プロセッサ・アーキテクチャの基礎が提供された。アレ
イ内では、すべてのプロセッサに単一の命令ストリーム
から指令を出すことができ、またすべてのプロセッサ
が、１処理要素当たり１つずつ複数のデータ・ストリー
ムを実行することができる。この構造内では、命令実行
を模倣する各ピケット内のデータ依存動作が、ＳＩＭＤ
命令ストリームによって制御される。この結果、ＳＩＭ
Ｄマシンが、複数データ・ストリーム（１ピケット当た
り１つ）上で動作し、ＳＩＭＤ命令ストリームを使って
複数命令ストリーム（アドレスされるアレイの１ピケッ
ト当たり１つ）の順序付けを行うことができる、簡単で
拡張可能なマシンが得られる。
ッサが、アレイの処理要素として統合されたデータ・ス
トリームとメモリ要素を有する、ＳＩＭＩＭＤアレイ・
プロセッサ・アーキテクチャの基礎が提供された。アレ
イ内では、すべてのプロセッサに単一の命令ストリーム
から指令を出すことができ、またすべてのプロセッサ
が、１処理要素当たり１つずつ複数のデータ・ストリー
ムを実行することができる。この構造内では、命令実行
を模倣する各ピケット内のデータ依存動作が、ＳＩＭＤ
命令ストリームによって制御される。この結果、ＳＩＭ
Ｄマシンが、複数データ・ストリーム（１ピケット当た
り１つ）上で動作し、ＳＩＭＤ命令ストリームを使って
複数命令ストリーム（アドレスされるアレイの１ピケッ
ト当たり１つ）の順序付けを行うことができる、簡単で
拡張可能なマシンが得られる。
【００７９】本発明者等は、この新しい概念を使って設
計された新しい「チップ」およびシステムを作成するこ
とにより、大規模並列プロセッサおよびその他のコンピ
ュータ・システムを作成する新しい方法を開発した。本
発明および関連出願の方法は、本明細書および関連出願
で教示される様々な概念を表したものとみなすことがで
きる。各出願に記載された構成要素を本システム中で組
み合わせて、新しいシステムを作成することができる。
また、既存の技術と組み合わせることもできる。
計された新しい「チップ」およびシステムを作成するこ
とにより、大規模並列プロセッサおよびその他のコンピ
ュータ・システムを作成する新しい方法を開発した。本
発明および関連出願の方法は、本明細書および関連出願
で教示される様々な概念を表したものとみなすことがで
きる。各出願に記載された構成要素を本システム中で組
み合わせて、新しいシステムを作成することができる。
また、既存の技術と組み合わせることもできる。
【００８０】本明細書および関連出願で、ピケット・プ
ロセッサと、いわゆる拡張並列アレイ・プロセッサ（Ａ
ＰＡＰ）について詳細に記述する。ピケット・プロセッ
サがＰＭＥを使用できることに留意されたい。ピケット
・プロセッサは、きわめて小型のアレイ・プロセッサが
好ましい、軍事の応用分野で特に役立つ。この点で、ピ
ケット・プロセッサは、ＡＰＡＰ、すなわち本発明の拡
張並列アレイ・プロセッサに関連する好ましい実施例と
は若干異なる。しかし、共通性があり、本発明で提供し
た態様および機能は異なるマシンに使用することができ
る。
ロセッサと、いわゆる拡張並列アレイ・プロセッサ（Ａ
ＰＡＰ）について詳細に記述する。ピケット・プロセッ
サがＰＭＥを使用できることに留意されたい。ピケット
・プロセッサは、きわめて小型のアレイ・プロセッサが
好ましい、軍事の応用分野で特に役立つ。この点で、ピ
ケット・プロセッサは、ＡＰＡＰ、すなわち本発明の拡
張並列アレイ・プロセッサに関連する好ましい実施例と
は若干異なる。しかし、共通性があり、本発明で提供し
た態様および機能は異なるマシンに使用することができ
る。
【００８１】ピケットという用語は、プロセッサおよび
メモリと、それらに組み込まれ、アレイ相互通信に適用
される通信要素とから成る、アレイ・プロセッサのｎ分
の１の要素を指す。
メモリと、それらに組み込まれ、アレイ相互通信に適用
される通信要素とから成る、アレイ・プロセッサのｎ分
の１の要素を指す。
【００８２】ピケットの概念は、ＡＰＡＰ処理アレイの
ｎ分の１にも適用される。
ｎ分の１にも適用される。
【００８３】ピケットの概念は、データ幅、メモリ・サ
イズ、およびレジスタ数の点でＡＰＡＰと異なることが
あり得るが、ＡＰＡＰに代わる大規模並列実施例では、
正規アレイのｎ分の１の接続性を持つように構成される
が、ＡＰＡＰのＰＭＥは副アレイの一部であるという点
で異なる。どちらのシステムもＳＩＭＩＭＤを実行する
ことができる。しかし、ピケット・プロセッサは、ＰＥ
内にＭＩＭＤを持つＳＩＭＤマシンとして構成されるの
で、ＳＩＭＩＭＤを直接実行することができるが、ＭＩ
ＭＤ ＡＰＡＰ構成は、ＳＩＭＤをエミュレートするよ
うに制御されたＭＩＭＤ ＰＥを使ってＳＩＭＩＭＤを
実行する。どちらのマシンもＰＭＥを使用する。
イズ、およびレジスタ数の点でＡＰＡＰと異なることが
あり得るが、ＡＰＡＰに代わる大規模並列実施例では、
正規アレイのｎ分の１の接続性を持つように構成される
が、ＡＰＡＰのＰＭＥは副アレイの一部であるという点
で異なる。どちらのシステムもＳＩＭＩＭＤを実行する
ことができる。しかし、ピケット・プロセッサは、ＰＥ
内にＭＩＭＤを持つＳＩＭＤマシンとして構成されるの
で、ＳＩＭＩＭＤを直接実行することができるが、ＭＩ
ＭＤ ＡＰＡＰ構成は、ＳＩＭＤをエミュレートするよ
うに制御されたＭＩＭＤ ＰＥを使ってＳＩＭＩＭＤを
実行する。どちらのマシンもＰＭＥを使用する。
【００８４】どちらのシステムも、アレイ通信ネットワ
ークによって相互接続された^Ｎ^個の要素を持つアレイ
のアレイ処理ユニットを備える、並列アレイ・プロセッ
サとして構成することができる。ここで、プロセッサ・
アレイのＮ分の１は、処理要素、それに関連するメモ
リ、制御バス・インタフェース、およびアレイ通信ネッ
トワークの一部である。
ークによって相互接続された^Ｎ^個の要素を持つアレイ
のアレイ処理ユニットを備える、並列アレイ・プロセッ
サとして構成することができる。ここで、プロセッサ・
アレイのＮ分の１は、処理要素、それに関連するメモ
リ、制御バス・インタフェース、およびアレイ通信ネッ
トワークの一部である。
【００８５】並列アレイ・プロセッサは、２つのモード
の一方または両方で動作するように処理ユニットに指令
することができ、処理ユニットがＳＩＭＤ動作およびＭ
ＩＭＤ動作のためにこれらの２つのモード間を自由に移
動することができる、２重動作モード機能を有する。そ
の際に、ＳＩＭＤがその編成のモードである時は、処理
ユニットは、各要素にそれ自体の命令をＳＩＭＩＭＤモ
ードで実行するよう指令することができ、そのＭＩＭＤ
が処理ユニット編成の実施モードの時は、処理ユニット
は、ＭＩＭＤ実行をシミュレートするためにアレイの選
択された要素を同期させることができる。本明細書では
これをＭＩＭＤ−ＳＩＭＤと呼ぶ。
の一方または両方で動作するように処理ユニットに指令
することができ、処理ユニットがＳＩＭＤ動作およびＭ
ＩＭＤ動作のためにこれらの２つのモード間を自由に移
動することができる、２重動作モード機能を有する。そ
の際に、ＳＩＭＤがその編成のモードである時は、処理
ユニットは、各要素にそれ自体の命令をＳＩＭＩＭＤモ
ードで実行するよう指令することができ、そのＭＩＭＤ
が処理ユニット編成の実施モードの時は、処理ユニット
は、ＭＩＭＤ実行をシミュレートするためにアレイの選
択された要素を同期させることができる。本明細書では
これをＭＩＭＤ−ＳＩＭＤと呼ぶ。
【００８６】どちらのシステムでも、並列アレイ・プロ
セッサは、アレイの要素間で情報をやり取りするための
経路を有するアレイ通信ネットワークを提供する。情報
の動きは、次の２つの方式のどちらかで指示することが
できる。第１の方式では、アレイ制御装置が、すべての
メッセージが同時に同一の方向に移動するように指示
し、したがって移動されるデータがその宛先を定義する
ことはない。第２の方式では、各メッセージが自分で経
路を指定し、メッセージの始めにあるヘッダが宛先を定
義する。
セッサは、アレイの要素間で情報をやり取りするための
経路を有するアレイ通信ネットワークを提供する。情報
の動きは、次の２つの方式のどちらかで指示することが
できる。第１の方式では、アレイ制御装置が、すべての
メッセージが同時に同一の方向に移動するように指示
し、したがって移動されるデータがその宛先を定義する
ことはない。第２の方式では、各メッセージが自分で経
路を指定し、メッセージの始めにあるヘッダが宛先を定
義する。
【００８７】並列アレイ・プロセッサ・アレイのセグメ
ントは、単一の半導体チップ上に設けた処理ユニットの
複数のコピーを有する。アレイのセグメントの各コピー
は、アレイ通信ネットワークのうちそのセグメントと関
連する部分と、アレイのそのセグメント部分をアレイの
他のセグメントとシームレスに接続してアレイ通信ネッ
トワークを拡張できるようにするためのバッファ、ドラ
イバ、マルチプレクサ、および制御機構とを含む。
ントは、単一の半導体チップ上に設けた処理ユニットの
複数のコピーを有する。アレイのセグメントの各コピー
は、アレイ通信ネットワークのうちそのセグメントと関
連する部分と、アレイのそのセグメント部分をアレイの
他のセグメントとシームレスに接続してアレイ通信ネッ
トワークを拡張できるようにするためのバッファ、ドラ
イバ、マルチプレクサ、および制御機構とを含む。
【００８８】制御装置からの制御バスまたは制御経路が
各処理ユニットごとに設けられて、制御バスがアレイの
各要素に延びて、その活動を制御するようになってい
る。
各処理ユニットごとに設けられて、制御バスがアレイの
各要素に延びて、その活動を制御するようになってい
る。
【００８９】並列アレイの各処理要素セグメントは、プ
ロセッサ・メモリ要素の複数のコピーを含む。プロセッ
サ・メモリ要素は、単一の半導体チップの範囲内に含ま
れ、アレイの１セグメントを有し、チップ内に含まれる
アレイ・セグメントへの制御の通信をサポートするため
にアレイ制御バスの一部分およびレジスタ・バッファを
含む。
ロセッサ・メモリ要素の複数のコピーを含む。プロセッ
サ・メモリ要素は、単一の半導体チップの範囲内に含ま
れ、アレイの１セグメントを有し、チップ内に含まれる
アレイ・セグメントへの制御の通信をサポートするため
にアレイ制御バスの一部分およびレジスタ・バッファを
含む。
【００９０】どちらのシステムも、メッシュ移動および
経路指定移動を実施することができる。通常、ＡＰＡＰ
は、チップ上の８個の要素がある方式で相互に関連し、
チップ同士は別の方式で相互に関連する、２重相互接続
構造を実施する。上述のように、一般に、チップ上での
プログラマブル経路指定によってＰＭＥ間にリンクが確
立されるが、ノードは別の方式で関連させることがで
き、通常はそのようになっている。一般に、チップ上の
正規ＡＰＡＰ構造は２×４メッシュであり、ノード相互
接続は経路指定された疎８進Ｎキューブとすることがで
きる。どちらのシステムも、ＰＥ間にＰＥ間相互通信経
路を有し、２地点間経路からマトリックスを構成するこ
とができる。
経路指定移動を実施することができる。通常、ＡＰＡＰ
は、チップ上の８個の要素がある方式で相互に関連し、
チップ同士は別の方式で相互に関連する、２重相互接続
構造を実施する。上述のように、一般に、チップ上での
プログラマブル経路指定によってＰＭＥ間にリンクが確
立されるが、ノードは別の方式で関連させることがで
き、通常はそのようになっている。一般に、チップ上の
正規ＡＰＡＰ構造は２×４メッシュであり、ノード相互
接続は経路指定された疎８進Ｎキューブとすることがで
きる。どちらのシステムも、ＰＥ間にＰＥ間相互通信経
路を有し、２地点間経路からマトリックスを構成するこ
とができる。
【００９１】このような背景および見通しの上に立っ
て、図面を参照しながら、本発明の好ましい実施例に関
する本発明の特徴および態様について詳細に説明するこ
とにする。この詳細な説明では、単独でまたは関連出願
の機能と組み合わせて使用できる本発明の諸態様につい
て説明する。
て、図面を参照しながら、本発明の好ましい実施例に関
する本発明の特徴および態様について詳細に説明するこ
とにする。この詳細な説明では、単独でまたは関連出願
の機能と組み合わせて使用できる本発明の諸態様につい
て説明する。
【００９２】
【実施例】以下、本発明の好ましい実施例について説明
する。まず、好ましい浮動小数点実施例の一般的考察か
ら始める。浮動小数点実施態様のこの実施例は、（ピケ
ットとして形成された）処理要素の並列アレイで使用す
ることが好ましいが、従来技術の並列アレイ・プロセッ
サで使用することができる。したがって、より適切な方
向付けを与えるため、そのようなシステムについて考察
するのが適切であろう。
する。まず、好ましい浮動小数点実施例の一般的考察か
ら始める。浮動小数点実施態様のこの実施例は、（ピケ
ットとして形成された）処理要素の並列アレイで使用す
ることが好ましいが、従来技術の並列アレイ・プロセッ
サで使用することができる。したがって、より適切な方
向付けを与えるため、そのようなシステムについて考察
するのが適切であろう。
【００９３】図面を参照すると、図１は、従来技術のＳ
ＩＭＤシステムを表す。そのような従来技術の装置で
は、ＳＩＭＤコンピュータは、それぞれが複数のＳＩＭ
Ｄメモリ・デバイスの１つと関連する複数の並列リンク
・ビット直列プロセッサを含む、並列アレイ・プロセッ
サを有する単一命令複数データ・コンピュータである。
入出力システムは、ＳＩＭＤユニットへのステージング
・システムとして働く。入出力システムは、ホスト・コ
ンピュータ（メインフレームまたはマイクロプロセッサ
でよい）とＳＩＭＤコンピュータの間での両方向２次元
データ転送用の一時記憶域を有する。入出力システム
は、ホスト・コンピュータと一時記憶手段の間のデータ
の流れを制御し、一時記憶域と、バッファ・セクション
または大規模メモリの区画として通常編成される、複数
のＳＩＭＤメモリ・デバイスとの間でのデータの流れを
制御するための入出力処理手段を含む。したがって、入
出力システムの入力動作は、ホスト・コンピュータ・メ
モリから一時記憶域へのデータの転送と、第２ステップ
での一時記憶域からＳＩＭＤメモリ・デバイスへのデー
タの転送を伴う。出力の場合も、２次元バスを介してホ
スト・コンピュータとＳＩＭＤコンピュータの間でデー
タを転送する、２ステップ処理が行われる。入出力転送
用の入出力システムは、別個のユニット、またはホスト
内のサブユニットとすることもできるが、多くの場合、
ＳＩＭＤコンピュータ内の一ユニットであり、ＳＩＭＤ
制御装置が一時入出力バッファ記憶域の制御機構として
働く。
ＩＭＤシステムを表す。そのような従来技術の装置で
は、ＳＩＭＤコンピュータは、それぞれが複数のＳＩＭ
Ｄメモリ・デバイスの１つと関連する複数の並列リンク
・ビット直列プロセッサを含む、並列アレイ・プロセッ
サを有する単一命令複数データ・コンピュータである。
入出力システムは、ＳＩＭＤユニットへのステージング
・システムとして働く。入出力システムは、ホスト・コ
ンピュータ（メインフレームまたはマイクロプロセッサ
でよい）とＳＩＭＤコンピュータの間での両方向２次元
データ転送用の一時記憶域を有する。入出力システム
は、ホスト・コンピュータと一時記憶手段の間のデータ
の流れを制御し、一時記憶域と、バッファ・セクション
または大規模メモリの区画として通常編成される、複数
のＳＩＭＤメモリ・デバイスとの間でのデータの流れを
制御するための入出力処理手段を含む。したがって、入
出力システムの入力動作は、ホスト・コンピュータ・メ
モリから一時記憶域へのデータの転送と、第２ステップ
での一時記憶域からＳＩＭＤメモリ・デバイスへのデー
タの転送を伴う。出力の場合も、２次元バスを介してホ
スト・コンピュータとＳＩＭＤコンピュータの間でデー
タを転送する、２ステップ処理が行われる。入出力転送
用の入出力システムは、別個のユニット、またはホスト
内のサブユニットとすることもできるが、多くの場合、
ＳＩＭＤコンピュータ内の一ユニットであり、ＳＩＭＤ
制御装置が一時入出力バッファ記憶域の制御機構として
働く。
【００９４】ＳＩＭＤコンピュータ自体は、複数の処理
要素と、個々の処理要素と複数の従来の別個のＳＩＭＤ
メモリ・デバイスを接続するネットワークとを有する、
プロセッサ・アレイを含んでいる。ＳＩＭＤコンピュー
タは、リンクされて並列に動作する多数の個別の処理要
素を有する、並列アレイ・プロセッサである。ＳＩＭＤ
コンピュータは、処理要素用の命令ストリームを生成
し、かつコンピュータに必要なタイミング信号を供給す
る制御ユニットを含む。様々な処理要素を相互接続する
ネットワークは、個々の処理要素用の何らかの形の相互
接続方式を含む。この相互接続は、メッシュ、多形トー
ラス、ハイパーキューブなど多数のトポロジーを採用す
ることができる。複数のメモリ・デバイスは、個々の処
理要素のビット・データを即時に記憶するためのもので
ある。処理要素の数と、大規模メモリのバッファ区画と
することができるメモリ・デバイスの数との間には、１
対１の対応関係がある。
要素と、個々の処理要素と複数の従来の別個のＳＩＭＤ
メモリ・デバイスを接続するネットワークとを有する、
プロセッサ・アレイを含んでいる。ＳＩＭＤコンピュー
タは、リンクされて並列に動作する多数の個別の処理要
素を有する、並列アレイ・プロセッサである。ＳＩＭＤ
コンピュータは、処理要素用の命令ストリームを生成
し、かつコンピュータに必要なタイミング信号を供給す
る制御ユニットを含む。様々な処理要素を相互接続する
ネットワークは、個々の処理要素用の何らかの形の相互
接続方式を含む。この相互接続は、メッシュ、多形トー
ラス、ハイパーキューブなど多数のトポロジーを採用す
ることができる。複数のメモリ・デバイスは、個々の処
理要素のビット・データを即時に記憶するためのもので
ある。処理要素の数と、大規模メモリのバッファ区画と
することができるメモリ・デバイスの数との間には、１
対１の対応関係がある。
【００９５】図１に示すように、ＳＩＭＤマシンはホス
ト・プロセッサ２８を有する。このプロセッサを使用し
て、アレイ制御装置１４（一時記憶域バッファを含む）
にマイクロコード・プログラムをロードし、アレイ制御
装置１４とデータを交換し、ホストと制御装置の間のデ
ータ・バス３０およびアドレス／制御バス３１を介して
アレイ制御装置１４の状況を監視する。この例のホスト
・プロセッサは、メインフレームやパーソナル・コンピ
ュータなど適当な汎用コンピュータなら何でもよい。こ
の従来技術の例では、アレイのアレイ・プロセッサを２
次元的に示してあるが、アレイを３次元クラスタ配列や
４次元クラスタ配列など異なる編成にすることもでき
る。ＳＩＭＤアレイ・プロセッサは、処理要素Ｐ（ｉ，
ｊ）のアレイ１２と、処理要素Ｐ（ｉ，ｊ）に大域命令
のストリームを発行するためのアレイ制御装置１４を備
えている。図１には示してないが、この従来技術の例
は、一時に１個のビットに作用する処理要素と、その処
理要素に関連するメモリ内の区画である関連記憶域のブ
ロックとを有する。処理要素は、ＮＥＷＳ（北、東、
西、南）ネットワークにより、両方向ビット線でそれぞ
れの隣接処理要素と接続される。すなわち、処理要素Ｐ
（ｉ，ｊ）は、北、東、西、南の各方向でそれぞれ処理
要素Ｐ（ｉ−１，ｊ）、Ｐ（ｉ，ｊ＋１）、Ｐ（ｉ，ｊ
−１）、Ｐ（ｉ＋１，ｊ）に接続される。この典型的な
例では、ＮＥＷＳネットワークは、そのエッジでトロイ
ド状に接続され、北のエッジと南のエッジが両方向に相
互接続され、西のエッジと東のエッジも同様に相互接続
される。データをプロセッサのアレイに入出力できるよ
うにするため、制御装置とアレイの間のデータ・バス２
６がＮＥＷＳネットワークに接続される。図のように、
このデータ・バス２６はアレイの東西の境界に接続され
ている。トロイド状の東西ＮＥＷＳ接続に接続された両
方向３状態ドライバにより、東西方向の代わりに南北境
界に接続することも、東西境界と南北境界の両方に接続
することもできる。この例の処理要素の数が、この例の
ように１６×１６ではなく３２×３２であったなら、後
述する好ましい実施例の場合と同様に、従来技術でも１
０２４個の処理要素が実現されるはずである。図では、
単一線は単一ビット線を示し、機能要素を接続する２重
線は複数の接続線またはバスを表すのに使用する。
ト・プロセッサ２８を有する。このプロセッサを使用し
て、アレイ制御装置１４（一時記憶域バッファを含む）
にマイクロコード・プログラムをロードし、アレイ制御
装置１４とデータを交換し、ホストと制御装置の間のデ
ータ・バス３０およびアドレス／制御バス３１を介して
アレイ制御装置１４の状況を監視する。この例のホスト
・プロセッサは、メインフレームやパーソナル・コンピ
ュータなど適当な汎用コンピュータなら何でもよい。こ
の従来技術の例では、アレイのアレイ・プロセッサを２
次元的に示してあるが、アレイを３次元クラスタ配列や
４次元クラスタ配列など異なる編成にすることもでき
る。ＳＩＭＤアレイ・プロセッサは、処理要素Ｐ（ｉ，
ｊ）のアレイ１２と、処理要素Ｐ（ｉ，ｊ）に大域命令
のストリームを発行するためのアレイ制御装置１４を備
えている。図１には示してないが、この従来技術の例
は、一時に１個のビットに作用する処理要素と、その処
理要素に関連するメモリ内の区画である関連記憶域のブ
ロックとを有する。処理要素は、ＮＥＷＳ（北、東、
西、南）ネットワークにより、両方向ビット線でそれぞ
れの隣接処理要素と接続される。すなわち、処理要素Ｐ
（ｉ，ｊ）は、北、東、西、南の各方向でそれぞれ処理
要素Ｐ（ｉ−１，ｊ）、Ｐ（ｉ，ｊ＋１）、Ｐ（ｉ，ｊ
−１）、Ｐ（ｉ＋１，ｊ）に接続される。この典型的な
例では、ＮＥＷＳネットワークは、そのエッジでトロイ
ド状に接続され、北のエッジと南のエッジが両方向に相
互接続され、西のエッジと東のエッジも同様に相互接続
される。データをプロセッサのアレイに入出力できるよ
うにするため、制御装置とアレイの間のデータ・バス２
６がＮＥＷＳネットワークに接続される。図のように、
このデータ・バス２６はアレイの東西の境界に接続され
ている。トロイド状の東西ＮＥＷＳ接続に接続された両
方向３状態ドライバにより、東西方向の代わりに南北境
界に接続することも、東西境界と南北境界の両方に接続
することもできる。この例の処理要素の数が、この例の
ように１６×１６ではなく３２×３２であったなら、後
述する好ましい実施例の場合と同様に、従来技術でも１
０２４個の処理要素が実現されるはずである。図では、
単一線は単一ビット線を示し、機能要素を接続する２重
線は複数の接続線またはバスを表すのに使用する。
【００９６】この従来技術の例では、アレイ制御装置
が、命令バス１８を介して処理要素に命令を並列に発行
し、行選択線２０および列選択線２２を介してそれぞれ
行選択信号および列選択信号を発行する。これらの命令
は、処理要素に、記憶域からデータをロードさせ、それ
を処理させ、その後再度記憶域に格納させる。この目的
のため、各処理要素はメイン・メモリのビット・スライ
ス（セクションまたはバッファ）にアクセスすることが
できる。したがって、論理的には、アレイ・プロセッサ
のメイン・メモリは、１０２４個の処理要素のアレイ用
の１０２４個の区画スライスに分けられる。すなわち、
１転送ステップで、一時に最大３２個の３２ビット・ワ
ードが記憶域にまたは記憶域から転送できる。読取り動
作または書込み動作を実行するため、メモリは、アドレ
ス・バス２４を介してメモリ・アドレス線に供給される
インデックス・アドレスによってアドレス指定される。
各処理要素に読取り命令または書込み命令が並列に供給
される。読取り動作時には、行選択線上の行選択信号お
よび列選択線上の列選択信号が、動作を実行すべき処理
要素はどれかを識別する。したがって、この例では、ア
レイが３２×３２のとき、メモリから、選択された行の
３２個の処理要素に単一の３２ビット・ワードを読み込
むことが可能である。処理要素は、スライスまたは１ビ
ット幅のメモリ・ブロック（ｉ，ｊ）と関連付けられ
る。このスライスまたはブロック・メモリは、関連する
個々の処理要素と論理的に１対１に関連付けられるが、
別のチップ上では物理的に分離することができ、通常は
そうされる。この従来技術のアーキテクチャでは、どの
ようにすれば下記の種類の単一のチップ上にアレイ・プ
ロセッサを製造できるのかは不明である。本発明のピケ
ットは、プロセッサのアレイおよび適切なメモリを備え
て製造することができる。
が、命令バス１８を介して処理要素に命令を並列に発行
し、行選択線２０および列選択線２２を介してそれぞれ
行選択信号および列選択信号を発行する。これらの命令
は、処理要素に、記憶域からデータをロードさせ、それ
を処理させ、その後再度記憶域に格納させる。この目的
のため、各処理要素はメイン・メモリのビット・スライ
ス（セクションまたはバッファ）にアクセスすることが
できる。したがって、論理的には、アレイ・プロセッサ
のメイン・メモリは、１０２４個の処理要素のアレイ用
の１０２４個の区画スライスに分けられる。すなわち、
１転送ステップで、一時に最大３２個の３２ビット・ワ
ードが記憶域にまたは記憶域から転送できる。読取り動
作または書込み動作を実行するため、メモリは、アドレ
ス・バス２４を介してメモリ・アドレス線に供給される
インデックス・アドレスによってアドレス指定される。
各処理要素に読取り命令または書込み命令が並列に供給
される。読取り動作時には、行選択線上の行選択信号お
よび列選択線上の列選択信号が、動作を実行すべき処理
要素はどれかを識別する。したがって、この例では、ア
レイが３２×３２のとき、メモリから、選択された行の
３２個の処理要素に単一の３２ビット・ワードを読み込
むことが可能である。処理要素は、スライスまたは１ビ
ット幅のメモリ・ブロック（ｉ，ｊ）と関連付けられ
る。このスライスまたはブロック・メモリは、関連する
個々の処理要素と論理的に１対１に関連付けられるが、
別のチップ上では物理的に分離することができ、通常は
そうされる。この従来技術のアーキテクチャでは、どの
ようにすれば下記の種類の単一のチップ上にアレイ・プ
ロセッサを製造できるのかは不明である。本発明のピケ
ットは、プロセッサのアレイおよび適切なメモリを備え
て製造することができる。
【００９７】この従来技術の例の処理要素Ｐ（ｉ，ｊ）
はそれ自体、ＡＬＵと、それぞれ単一ビットの情報を格
納することができる、繰上げを含む入力レジスタおよび
出力レジスタとを備えていることを理解されたい。マル
チプレクサが、ＡＬＵの入出力に接続され、かつ個々の
処理要素Ｐ（ｉ，ｊ）に関連するメモリのスライス
（ｉ，ｊ）の両方向データ・ポートに接続されている。
はそれ自体、ＡＬＵと、それぞれ単一ビットの情報を格
納することができる、繰上げを含む入力レジスタおよび
出力レジスタとを備えていることを理解されたい。マル
チプレクサが、ＡＬＵの入出力に接続され、かつ個々の
処理要素Ｐ（ｉ，ｊ）に関連するメモリのスライス
（ｉ，ｊ）の両方向データ・ポートに接続されている。
【００９８】命令バスとデータ・バスが別々にあり、ア
レイ制御装置は、ホスト２８が、データ・バス３０およ
びアドレス／制御バス３１を使って、アレイによって実
行される処理を定義するマイクロコードをロードするた
めのマイクロコード記憶域を有する。アレイ制御装置の
動作がホスト２８によって開始された後、マイクロコー
ドの順序は、アレイ制御装置１４内のマイクロコード記
憶域に接続されたマイクロコード制御装置によって制御
される。アドレス・バス上に出力される、アレイ・メモ
リ・アドレスの生成、ループのカウント、ジャンプ・ア
ドレスの計算、および汎用レジスタの動作に、アレイ制
御装置のＡＬＵとレジスタ・バンクが使用される。アレ
イ制御装置はまた、行マスク・コードおよび列マスク・
コードを復号するためのマスク・レジスタをも有する。
特定の命令コードが、命令バスを介して処理要素に渡さ
れる。この例では、アレイ制御装置は、制御装置内にあ
るが、機能的にはホストと制御装置の間のバスと制御装
置とアレイの間のデータ・バスの間にある、データ・バ
ッファを有することができる。制御記憶域内のマイクロ
コードの制御下で、このバッファからプロセッサのアレ
イにデータがロードされる。逆方向も同様である。この
目的のため、バッファは、アレイ制御装置内のマイクロ
コード制御機構の制御下で両方向ＦＩＦＯバッファとし
て配置される。そのような従来技術のシステムの詳細
は、上記に引用した例、特に図１に示すヨーロッパ特許
出願第８８３０７８５５／８８−Ａ号を参照されたい。
レイ制御装置は、ホスト２８が、データ・バス３０およ
びアドレス／制御バス３１を使って、アレイによって実
行される処理を定義するマイクロコードをロードするた
めのマイクロコード記憶域を有する。アレイ制御装置の
動作がホスト２８によって開始された後、マイクロコー
ドの順序は、アレイ制御装置１４内のマイクロコード記
憶域に接続されたマイクロコード制御装置によって制御
される。アドレス・バス上に出力される、アレイ・メモ
リ・アドレスの生成、ループのカウント、ジャンプ・ア
ドレスの計算、および汎用レジスタの動作に、アレイ制
御装置のＡＬＵとレジスタ・バンクが使用される。アレ
イ制御装置はまた、行マスク・コードおよび列マスク・
コードを復号するためのマスク・レジスタをも有する。
特定の命令コードが、命令バスを介して処理要素に渡さ
れる。この例では、アレイ制御装置は、制御装置内にあ
るが、機能的にはホストと制御装置の間のバスと制御装
置とアレイの間のデータ・バスの間にある、データ・バ
ッファを有することができる。制御記憶域内のマイクロ
コードの制御下で、このバッファからプロセッサのアレ
イにデータがロードされる。逆方向も同様である。この
目的のため、バッファは、アレイ制御装置内のマイクロ
コード制御機構の制御下で両方向ＦＩＦＯバッファとし
て配置される。そのような従来技術のシステムの詳細
は、上記に引用した例、特に図１に示すヨーロッパ特許
出願第８８３０７８５５／８８−Ａ号を参照されたい。
【００９９】従来の試みの総括を、本発明の好ましい実
施例と比較することができる。図２には、基本ピケット
・ユニット１００を示す。基本ピケット・ユニット１０
０は１クロック・サイクルで１バイトの情報を処理する
ための、処理要素ＡＬＵ１０１と処理要素に結合された
ローカル・メモリ１０２との組合せを備えている。図の
ように、シリコンのベース・チップまたはピケット・チ
ップ上に、両側（図の右側と左側）に隣接ピケットがあ
るピケットの線形アレイを備える、ピケット・ユニット
が形成され、その結果、シリコンのベース・チップ上
に、複数のローカル・メモリを備えたピケット処理アレ
イが形成される。ローカル・メモリは、各バイト幅処理
データ・フローごとに１つずつあり、データを左右両方
向に受け渡しするための隣接ピケット通信バスを備えた
論理行または線形アレイとして配列されている。ピケッ
ト・チップ内のピケットの集合は、幾何的順序で配列さ
れ、チップ上に水平に配列することが好ましい。
施例と比較することができる。図２には、基本ピケット
・ユニット１００を示す。基本ピケット・ユニット１０
０は１クロック・サイクルで１バイトの情報を処理する
ための、処理要素ＡＬＵ１０１と処理要素に結合された
ローカル・メモリ１０２との組合せを備えている。図の
ように、シリコンのベース・チップまたはピケット・チ
ップ上に、両側（図の右側と左側）に隣接ピケットがあ
るピケットの線形アレイを備える、ピケット・ユニット
が形成され、その結果、シリコンのベース・チップ上
に、複数のローカル・メモリを備えたピケット処理アレ
イが形成される。ローカル・メモリは、各バイト幅処理
データ・フローごとに１つずつあり、データを左右両方
向に受け渡しするための隣接ピケット通信バスを備えた
論理行または線形アレイとして配列されている。ピケッ
ト・チップ内のピケットの集合は、幾何的順序で配列さ
れ、チップ上に水平に配列することが好ましい。
【０１００】図２は、複数のメモリおよびデータ・フロ
ーを有し、各ピケットの処理要素とメモリの間に通信経
路を備える、ピケット・チップ上のピケット・アレイの
２つのピケットの典型的な実施態様を示す。本発明の好
ましい実施例では、アレイの１対１の関係にあるメモリ
と処理要素の間のデータ通信経路はバイト幅であり、左
右に延びて、隣接ピケットと、またはさらに遠隔のピケ
ット・プロセッサとの通信のための「スライド」と接し
ている。
ーを有し、各ピケットの処理要素とメモリの間に通信経
路を備える、ピケット・チップ上のピケット・アレイの
２つのピケットの典型的な実施態様を示す。本発明の好
ましい実施例では、アレイの１対１の関係にあるメモリ
と処理要素の間のデータ通信経路はバイト幅であり、左
右に延びて、隣接ピケットと、またはさらに遠隔のピケ
ット・プロセッサとの通信のための「スライド」と接し
ている。
【０１０１】「スライド」とは、情報を受け取る非隣接
位置のピケットがその情報を受け取るまで、そのピケッ
ト・アドレス位置を介して単一サイクルで情報を転送す
るための手段と定義することができる。しかし、メッセ
ージを受信するピケットに最も近い活動状態の隣接ピケ
ットが、送られてくるメッセージに対して透過的でない
場合、メッセージが前記隣接ピケットに到着することと
なる。したがって、スライドは、「オフになった」ピケ
ットを横切って非隣接位置に情報を送ることによって機
能するので、例えば、ピケット"Ａ"が遠隔ピケット"Ｇ"
に情報を転送しようとしている場合、そのサイクルの前
に、途中に介在する"Ｂ"ピケットないし"Ｆ"ピケットを
オフにすることにより、これらのピケットを透過的にし
ておき、次の単一サイクルで、"Ａ"は、そのメッセージ
を右側に送り、その際に、オフになっているために透過
的になっている"Ｂ"ないし"Ｆ"を通過し、"Ｇ"はオンの
ままなので、メッセージを受け取る。"スライド"の通常
の使用では、情報が格子を横切って直線的に転送される
が、スライド手法は、２次元メッシュまたは多次元アレ
イでもうまく働くことができる。
位置のピケットがその情報を受け取るまで、そのピケッ
ト・アドレス位置を介して単一サイクルで情報を転送す
るための手段と定義することができる。しかし、メッセ
ージを受信するピケットに最も近い活動状態の隣接ピケ
ットが、送られてくるメッセージに対して透過的でない
場合、メッセージが前記隣接ピケットに到着することと
なる。したがって、スライドは、「オフになった」ピケ
ットを横切って非隣接位置に情報を送ることによって機
能するので、例えば、ピケット"Ａ"が遠隔ピケット"Ｇ"
に情報を転送しようとしている場合、そのサイクルの前
に、途中に介在する"Ｂ"ピケットないし"Ｆ"ピケットを
オフにすることにより、これらのピケットを透過的にし
ておき、次の単一サイクルで、"Ａ"は、そのメッセージ
を右側に送り、その際に、オフになっているために透過
的になっている"Ｂ"ないし"Ｆ"を通過し、"Ｇ"はオンの
ままなので、メッセージを受け取る。"スライド"の通常
の使用では、情報が格子を横切って直線的に転送される
が、スライド手法は、２次元メッシュまたは多次元アレ
イでもうまく働くことができる。
【０１０２】本発明の好ましい実施例では、処理要素の
アクセスは、ビット直列動作ではなく、バイト直列動作
である。各プロセッサは、ローカル・メモリのブロック
や、その関連する区画またはページにアクセスするので
はなく、それ自体に結合したメモリにアクセスする。１
ビット・バスではなく文字幅または文字倍数幅のバスが
設けられている。１クロック・サイクルで、１ビットで
はなく１バイト（将来のシステムでは、文字バイトの性
能を倍加し、複数バイトとすることが計画されている）
の情報が処理される。したがって、各ピケット処理要素
間を、関連するメモリの幅に適合した８ビット、１６ビ
ット、または３２ビットが流れることができる。本発明
の好ましい実施例では、各ピケット・チップが、３２Ｋ
バイトの８（９）ビット幅メモリを有し、線形アレイの
１ピケット・ノード当たりこの３２Ｋバイトの記憶域を
１個ずつ備えたピケットを１６個有することが好まし
い。本発明の実施例では、ＤＲＡＭとしてのＣＭＯＳに
各関連メモリが設けられ、文字バイトは９ビットである
（自己検査機能を備えた８ビット文字として機能す
る）。
アクセスは、ビット直列動作ではなく、バイト直列動作
である。各プロセッサは、ローカル・メモリのブロック
や、その関連する区画またはページにアクセスするので
はなく、それ自体に結合したメモリにアクセスする。１
ビット・バスではなく文字幅または文字倍数幅のバスが
設けられている。１クロック・サイクルで、１ビットで
はなく１バイト（将来のシステムでは、文字バイトの性
能を倍加し、複数バイトとすることが計画されている）
の情報が処理される。したがって、各ピケット処理要素
間を、関連するメモリの幅に適合した８ビット、１６ビ
ット、または３２ビットが流れることができる。本発明
の好ましい実施例では、各ピケット・チップが、３２Ｋ
バイトの８（９）ビット幅メモリを有し、線形アレイの
１ピケット・ノード当たりこの３２Ｋバイトの記憶域を
１個ずつ備えたピケットを１６個有することが好まし
い。本発明の実施例では、ＤＲＡＭとしてのＣＭＯＳに
各関連メモリが設けられ、文字バイトは９ビットである
（自己検査機能を備えた８ビット文字として機能す
る）。
【０１０３】ピケット間および処理要素とそのメモリの
間の並列経路バイト幅バス・データフローは、従来技術
のシステムの直列ビット構造と比べて大幅な改善であ
る。また、この重要な成果を評価すれば、並列性が増す
と、解決しなければならない別の問題が発生することが
認識されよう。新たに実現されたアーキテクチャの持つ
意味の理解が深まるにつれて、後述する他の重要な解決
策の価値も認められよう。
間の並列経路バイト幅バス・データフローは、従来技術
のシステムの直列ビット構造と比べて大幅な改善であ
る。また、この重要な成果を評価すれば、並列性が増す
と、解決しなければならない別の問題が発生することが
認識されよう。新たに実現されたアーキテクチャの持つ
意味の理解が深まるにつれて、後述する他の重要な解決
策の価値も認められよう。
【０１０４】図面を参照しながら説明した左右の隣接ピ
ケットへの転送およびスライド機構に加えて、もう１つ
の評価される特徴として、２重バイト幅の同報通信バス
を設けて、すべてのピケットが同時に同一のデータを見
ることができるようにした点がある。ピケット制御およ
びアドレス伝播も、この同報通信バス上で転送される。
セット関連動作およびその他の比較動作または同期演算
動作を実行する際に比較データを供給するのはこのバス
である。
ケットへの転送およびスライド機構に加えて、もう１つ
の評価される特徴として、２重バイト幅の同報通信バス
を設けて、すべてのピケットが同時に同一のデータを見
ることができるようにした点がある。ピケット制御およ
びアドレス伝播も、この同報通信バス上で転送される。
セット関連動作およびその他の比較動作または同期演算
動作を実行する際に比較データを供給するのはこのバス
である。
【０１０５】単一命令ストリームの制御下でピケット・
データ処理要素内での処理に役立つ高度に並列なデータ
構造を有するタスクには、人工知能パターン突合せ、マ
ルチセンサ最適割当てにおけるセンサとトラックのフュ
ージョン、文脈探索、およびイメージ処理のアプリケー
ションが含まれる。しかし、現在可能なこれらのアプリ
ケーションの多くは、ＳＩＭＤプロセスでは使用されな
かった。これは、ＳＩＭＤプロセスが単一クロック時間
での直列ビット処理であるためである。たとえば、ＳＩ
ＭＤマシンの従来の直列処理要素は、各プロセッサ・サ
イクルごとに１ビットのＡＤＤ演算を実行するが、３２
ビット並列マシンは１サイクルで３２ビットのＡＤＤを
実行することができる。
データ処理要素内での処理に役立つ高度に並列なデータ
構造を有するタスクには、人工知能パターン突合せ、マ
ルチセンサ最適割当てにおけるセンサとトラックのフュ
ージョン、文脈探索、およびイメージ処理のアプリケー
ションが含まれる。しかし、現在可能なこれらのアプリ
ケーションの多くは、ＳＩＭＤプロセスでは使用されな
かった。これは、ＳＩＭＤプロセスが単一クロック時間
での直列ビット処理であるためである。たとえば、ＳＩ
ＭＤマシンの従来の直列処理要素は、各プロセッサ・サ
イクルごとに１ビットのＡＤＤ演算を実行するが、３２
ビット並列マシンは１サイクルで３２ビットのＡＤＤを
実行することができる。
【０１０６】１処理要素当たり３２Ｋバイトの構成を用
いると、各処理要素が論理的に使用できるメモリの量
が、従来のＳＩＭＤマシンよりもはるかに多くなる。
いると、各処理要素が論理的に使用できるメモリの量
が、従来のＳＩＭＤマシンよりもはるかに多くなる。
【０１０７】チップに出し入れされるデータが最小限に
抑えられているので、チップ上のピン数が少なくなって
いる。ＤＲＡＭメモリは、従来のメモリＣＭＯＳアレイ
であり、メモリ・アレイの背後の行のデマルチプレック
ス処理を削除し、メモリ・アレイの行をデータフローに
並列に読み込む行アドレスを提供することによって、
「行／列」アクセスをサポートする。
抑えられているので、チップ上のピン数が少なくなって
いる。ＤＲＡＭメモリは、従来のメモリＣＭＯＳアレイ
であり、メモリ・アレイの背後の行のデマルチプレック
ス処理を削除し、メモリ・アレイの行をデータフローに
並列に読み込む行アドレスを提供することによって、
「行／列」アクセスをサポートする。
【０１０８】このメモリは、データの他に「トライビッ
ト」または「トリット」を含むため、論理機構は従来の
２進数ではなく、論理１、論理０、"don^t care"という
３つの状態を認識する。突合せフィールド中の"don^t c
are"は、論理１または論理０のいずれかと一致する。ト
リットは、記憶アレイ内の連続する記憶位置に格納され
る。マスクは、メモリに格納された別の形のデータであ
り、ピケット処理要素のマスク・レジスタに送られる。
ト」または「トリット」を含むため、論理機構は従来の
２進数ではなく、論理１、論理０、"don^t care"という
３つの状態を認識する。突合せフィールド中の"don^t c
are"は、論理１または論理０のいずれかと一致する。ト
リットは、記憶アレイ内の連続する記憶位置に格納され
る。マスクは、メモリに格納された別の形のデータであ
り、ピケット処理要素のマスク・レジスタに送られる。
【０１０９】記憶アレイはコマンドを格納できるので、
あるピケットが別のピケットと異なる動作を行えるよう
になる。必ずしもすべてのピケットではないがほとんど
のピケットに関連する動作中の個々のピケットのオンチ
ップ制御により、ＳＩＭＤ動作に特有の実施態様が可能
になる。提供される簡単な制御機能の１つは、その状況
出力が特定の条件を満たす任意のピケットにおける中断
動作を制御する機能である。すなわち、非ゼロ条件は、
ドーズ（居眠り）、すなわち動作を中断し、ピケットを
非活動状態ではあるが意識のある状態にするコマンド条
件を意味している。提供されるもう１つ別のコマンド
は、ピケット内の条件に基づいて、またはスライド動作
の前にバスに提供されたコマンドに基づいて、メモリへ
の書込みを禁止または使用可能にするものである。
あるピケットが別のピケットと異なる動作を行えるよう
になる。必ずしもすべてのピケットではないがほとんど
のピケットに関連する動作中の個々のピケットのオンチ
ップ制御により、ＳＩＭＤ動作に特有の実施態様が可能
になる。提供される簡単な制御機能の１つは、その状況
出力が特定の条件を満たす任意のピケットにおける中断
動作を制御する機能である。すなわち、非ゼロ条件は、
ドーズ（居眠り）、すなわち動作を中断し、ピケットを
非活動状態ではあるが意識のある状態にするコマンド条
件を意味している。提供されるもう１つ別のコマンド
は、ピケット内の条件に基づいて、またはスライド動作
の前にバスに提供されたコマンドに基づいて、メモリへ
の書込みを禁止または使用可能にするものである。
【０１１０】それぞれ３２Ｋバイトのメモリを備えた１
６個の強力なピケットをピケット・チップに適用するこ
とにより、わずか６４個のチップで、１０２４個のプロ
セッサと３２７６８Ｋバイトのメモリが提供される。こ
のピケットのアレイは、セット連想メモリを備えてい
る。本発明は、数値計算中心の処理であるイメージ分析
ならびにベクトル処理に有用である。この強力なピケッ
ト処理アレイが、現在ではわずか２枚の小型カード上に
パッケージできる。より可能性のある低電力パッケージ
に数千個ものピケットを適切にパッケージでき、最小の
遅延で、あるいはビデオ・フレーム時間内でイメージ処
理アプリケーションを実行できることが理解されよう。
たとえば、ペイロードの問題を余り気にせずに、航空機
の飛行中にアプリケーションの実行が可能である。
６個の強力なピケットをピケット・チップに適用するこ
とにより、わずか６４個のチップで、１０２４個のプロ
セッサと３２７６８Ｋバイトのメモリが提供される。こ
のピケットのアレイは、セット連想メモリを備えてい
る。本発明は、数値計算中心の処理であるイメージ分析
ならびにベクトル処理に有用である。この強力なピケッ
ト処理アレイが、現在ではわずか２枚の小型カード上に
パッケージできる。より可能性のある低電力パッケージ
に数千個ものピケットを適切にパッケージでき、最小の
遅延で、あるいはビデオ・フレーム時間内でイメージ処
理アプリケーションを実行できることが理解されよう。
たとえば、ペイロードの問題を余り気にせずに、航空機
の飛行中にアプリケーションの実行が可能である。
【０１１１】このピケットの力により、狭い面積にパッ
クされた大規模な関連メモリ・システムの使用が可能に
なり、システム設計者が新規システムの使用に慣れた後
には様々なアプリケーションで処理能力の使用が可能に
なる。
クされた大規模な関連メモリ・システムの使用が可能に
なり、システム設計者が新規システムの使用に慣れた後
には様々なアプリケーションで処理能力の使用が可能に
なる。
【０１１２】図３は、関連付けが要求されたとき、すべ
てのメモリ位置に比較値が提示され、すべてのメモリ位
置がその一致線で同時に応答するために、完全連想メモ
リと言える機構を示している。連想メモリ自体は当技術
分野で周知である。本発明のシステムでは、メモリと、
探索を行うためのバイト転送を有する処理要素とから成
る並列ピケットを使用し、データの入力と、メモリ内の
Ｎ個のワードのうちからワードＫを見つけるための探索
用マスクとがある。一致するすべてのピケットが状況線
をハイにした後、別の動作で一致する最初のＫが読み取
られまたは選択される。この動作は通常、セット連想式
と呼ばれているが、連続するワードについてピケット・
メモリ中を上に向かって繰り返すことができる。同様
に、書込みは、ハイになった選択線が参加を示す同報通
信動作を介して行われ、同報通信データが、選択された
すべてのピケットにコピーされる。
てのメモリ位置に比較値が提示され、すべてのメモリ位
置がその一致線で同時に応答するために、完全連想メモ
リと言える機構を示している。連想メモリ自体は当技術
分野で周知である。本発明のシステムでは、メモリと、
探索を行うためのバイト転送を有する処理要素とから成
る並列ピケットを使用し、データの入力と、メモリ内の
Ｎ個のワードのうちからワードＫを見つけるための探索
用マスクとがある。一致するすべてのピケットが状況線
をハイにした後、別の動作で一致する最初のＫが読み取
られまたは選択される。この動作は通常、セット連想式
と呼ばれているが、連続するワードについてピケット・
メモリ中を上に向かって繰り返すことができる。同様
に、書込みは、ハイになった選択線が参加を示す同報通
信動作を介して行われ、同報通信データが、選択された
すべてのピケットにコピーされる。
【０１１３】好ましいものではないが、別の実施例で
は、使用可能なＤＲＡＭメモリの量を減らして、各ピケ
ットに図３に示す種類の完全連想メモリのセクションを
含めることができるようにする。たとえば、５１２バイ
トの完全連想メモリを含める場合、あらゆるピケットが
１組の探索索引を格納でき、単一の動作で１０２４個の
ピケットに５１２をかけて、１動作当たり５１２キロ回
の比較、すなわち１動作当たり１マイクロ秒の速度とし
て、毎秒５１２ギガ回の比較が可能になる。拡張可能性
があれば、この概念を数テラ回の範囲の比較まで拡張す
ることができる。この実施例では、情報の広範な探索を
必要とする連想タスクに、現在使用可能なコンピューテ
ィング能力をかなり上回る能力を与える。
は、使用可能なＤＲＡＭメモリの量を減らして、各ピケ
ットに図３に示す種類の完全連想メモリのセクションを
含めることができるようにする。たとえば、５１２バイ
トの完全連想メモリを含める場合、あらゆるピケットが
１組の探索索引を格納でき、単一の動作で１０２４個の
ピケットに５１２をかけて、１動作当たり５１２キロ回
の比較、すなわち１動作当たり１マイクロ秒の速度とし
て、毎秒５１２ギガ回の比較が可能になる。拡張可能性
があれば、この概念を数テラ回の範囲の比較まで拡張す
ることができる。この実施例では、情報の広範な探索を
必要とする連想タスクに、現在使用可能なコンピューテ
ィング能力をかなり上回る能力を与える。
【０１１４】図２に示すように、関連付け動作で、メモ
リと、バイト幅の結合された処理要素とを使用すると
き、個々のアルゴリズムや演算、人工知能、およびＳＩ
ＭＤ状況で試行される並列プログラミングなどのアプリ
ケーションの他に、ＳＩＭＤ環境において上述のチップ
構成を有するマシンにとって現在使用可能なアプリケー
ションが多数ある。以下にその例を示す。
リと、バイト幅の結合された処理要素とを使用すると
き、個々のアルゴリズムや演算、人工知能、およびＳＩ
ＭＤ状況で試行される並列プログラミングなどのアプリ
ケーションの他に、ＳＩＭＤ環境において上述のチップ
構成を有するマシンにとって現在使用可能なアプリケー
ションが多数ある。以下にその例を示す。
【０１１５】・単純並列可能演算タスク。マトリックス
乗算や、専用メモリ・マシンで実行可能なその他のタス
クを含む。
乗算や、専用メモリ・マシンで実行可能なその他のタス
クを含む。
【０１１６】・イメージ突合せと、フォン・ノイマン型
マシンでも実行できるが、極端な並列性に適合可能なア
プリケーションによってかなり高速化できるイメージ処
理タスク。たとえば、３次元イメージのパターン突合
せ。
マシンでも実行できるが、極端な並列性に適合可能なア
プリケーションによってかなり高速化できるイメージ処
理タスク。たとえば、３次元イメージのパターン突合
せ。
【０１１７】・データに基づく照会機能
【０１１８】・人工知能分野でのパターン突合せ
【０１１９】・ネットワークのブリッジの反対側にいる
ユーザに送信されるメッセージを迅速に識別するため
の、ブリッジにおけるネットワーク制御
ユーザに送信されるメッセージを迅速に識別するため
の、ブリッジにおけるネットワーク制御
【０１２０】・ゲート・レベルのシミュレーション
【０１２１】・ＶＬＳＩ接地規則の違反を調べる検査プ
ログラム
ログラム
【０１２２】アプリケーション・プログラマは、この新
規システム・アーキテクチャの能力を利用するアプリケ
ーションを開発する際に、メモリおよび関連処理要素の
バンクを利用する処理タスクを思いつくであろう。
規システム・アーキテクチャの能力を利用するアプリケ
ーションを開発する際に、メモリおよび関連処理要素の
バンクを利用する処理タスクを思いつくであろう。
【０１２３】本発明の新規アーキテクチャを利用する
際、プロセスの変更によって通常のアプリケーションが
機能強化される。ディジタル・システムの記述を維持す
るプロセスは、このアレイを使って１００ピケットごと
に１つのゲートまたは論理要素を記述することによって
機能強化できる。そのようなシステムでは、各ゲートの
記述を、ゲートが入力として受け入れる信号のリストと
して割り当て、ゲートが生成する信号を命名することに
より、処理が開始する。本発明では、信号が変化するた
びに、その名前をバス１０３を介してすべてのピケット
に同報通信し、この名前を、予想される入力信号の名前
と並列に比較するステップを含むことになる。一致が見
つかった場合、後続ステップで、そのピケット内でデー
タフロー・レジスタ・ビットに信号の新しい値を記録す
る。すべての信号の変化が記録されると、そのような拡
張プロセスでは、すべてのピケットが、１組の現入力を
使って出力をどう計算するかをデータ・フローに知らせ
る制御ワードを並列に読み出す。次にこれらの演算を並
列に実行し、その結果をローカル・ゲートからの古い値
と比較する。次に、この改良されたプロセスでは、その
出力が変化したピケットのゲートをすべてデータフロー
状況ビットとして記録する。次に、外部制御装置がすべ
てのピケットに問い合わせ、次の変更済みゲートを求め
る。次いで、元の記述通り、システムは適切な信号名お
よび値をそのピケットから他のすべてのピケットに同報
通信し、信号の変化が起こらなくなるまで、またはプロ
セスが停止するまでこのサイクルを繰り返す。
際、プロセスの変更によって通常のアプリケーションが
機能強化される。ディジタル・システムの記述を維持す
るプロセスは、このアレイを使って１００ピケットごと
に１つのゲートまたは論理要素を記述することによって
機能強化できる。そのようなシステムでは、各ゲートの
記述を、ゲートが入力として受け入れる信号のリストと
して割り当て、ゲートが生成する信号を命名することに
より、処理が開始する。本発明では、信号が変化するた
びに、その名前をバス１０３を介してすべてのピケット
に同報通信し、この名前を、予想される入力信号の名前
と並列に比較するステップを含むことになる。一致が見
つかった場合、後続ステップで、そのピケット内でデー
タフロー・レジスタ・ビットに信号の新しい値を記録す
る。すべての信号の変化が記録されると、そのような拡
張プロセスでは、すべてのピケットが、１組の現入力を
使って出力をどう計算するかをデータ・フローに知らせ
る制御ワードを並列に読み出す。次にこれらの演算を並
列に実行し、その結果をローカル・ゲートからの古い値
と比較する。次に、この改良されたプロセスでは、その
出力が変化したピケットのゲートをすべてデータフロー
状況ビットとして記録する。次に、外部制御装置がすべ
てのピケットに問い合わせ、次の変更済みゲートを求め
る。次いで、元の記述通り、システムは適切な信号名お
よび値をそのピケットから他のすべてのピケットに同報
通信し、信号の変化が起こらなくなるまで、またはプロ
セスが停止するまでこのサイクルを繰り返す。
【０１２４】本システムを使用するために開発すること
のできるもう１つのプロセスは、ディクショナリ名の探
索である。ディクショナリ名の探索では、すべての名前
の最初の英字を、同報通信データ・アドレス・バス１０
３上の所望の同報通信名の最初の英字と比較できるよう
に、ピケット・メモリ１０２に名前を格納しておく。一
致しないすべてのピケットは、本発明で提供する制御特
性によりオフになる。次に、第２の英字を比較し、活動
状態のピケット・ユニットがなくなるまで、またはワー
ドの最後に達するまで、連続する英字（文字）について
この比較の後にオフにする手順を繰り返す。活動状態の
ピケット・ユニットがなくなるか、またはワードの最後
に達すると、残りのピケット・ユニットを照会し、シー
ケンサによって所望のデータのインデックスを読み出
す。
のできるもう１つのプロセスは、ディクショナリ名の探
索である。ディクショナリ名の探索では、すべての名前
の最初の英字を、同報通信データ・アドレス・バス１０
３上の所望の同報通信名の最初の英字と比較できるよう
に、ピケット・メモリ１０２に名前を格納しておく。一
致しないすべてのピケットは、本発明で提供する制御特
性によりオフになる。次に、第２の英字を比較し、活動
状態のピケット・ユニットがなくなるまで、またはワー
ドの最後に達するまで、連続する英字（文字）について
この比較の後にオフにする手順を繰り返す。活動状態の
ピケット・ユニットがなくなるか、またはワードの最後
に達すると、残りのピケット・ユニットを照会し、シー
ケンサによって所望のデータのインデックスを読み出
す。
【０１２５】図４は、ＳＩＭＤサブシステムとして構成
できる並列アレイの一部として単一のシリコン・チップ
上に行として配列された、複数の並列プロセッサとメモ
リ、すなわちピケット・ユニットの基本ピケット構成を
示し、かつそのようなシステムの制御構造を示してい
る。図４には、制御プロセッサおよび監視マイクロプロ
セッサも示されている。図４では、同一のチップ上のメ
モリおよび並列処理要素論理機構が、ピケットのアレイ
と記したセクションに示されている。各メモリはｎビッ
ト幅であり、前述のように１文字幅すなわち８（９）ビ
ットであることが好ましい。しかし、概念的には複数バ
イト幅メモリのワード幅を有することもできる。したが
って、並列ピケット処理要素のメモリ部分は８（９）ビ
ット幅であることが好ましく、さもなければ１６ビット
幅または３２ビット幅である。現行のＣＭＯＳファウン
ドリ技術を使用する場合は、各ピケット処理要素と共に
８ビットまたは１文字幅の連想メモリ（自己検査を含め
て９ビット幅バイト）を使用することが好ましい。メモ
リは、ＡＬＵ、マスク・レジスタ（質問と回答かマスク
動作に使用される）およびラッチ１０４（図４のＳ
Ｐ）、ならびに状況レジスタ１０７とデータフロー・レ
ジスタＡ １０５およびＱ １０６（図４のＤＦ）を含
む、結合された処理要素と直接に１対１に対応する。こ
れらの要素は、図２のピケット図に詳細に示してある。
各ピケット・プロセッサのＤＲＡＭおよび論理機構に
は、相互接続ネットワークと競合するという負担はな
い。というのは、マルチビット幅ＤＲＡＭメモリとその
処理要素がチップ自体上で直接に１対１に対応するから
である。
できる並列アレイの一部として単一のシリコン・チップ
上に行として配列された、複数の並列プロセッサとメモ
リ、すなわちピケット・ユニットの基本ピケット構成を
示し、かつそのようなシステムの制御構造を示してい
る。図４には、制御プロセッサおよび監視マイクロプロ
セッサも示されている。図４では、同一のチップ上のメ
モリおよび並列処理要素論理機構が、ピケットのアレイ
と記したセクションに示されている。各メモリはｎビッ
ト幅であり、前述のように１文字幅すなわち８（９）ビ
ットであることが好ましい。しかし、概念的には複数バ
イト幅メモリのワード幅を有することもできる。したが
って、並列ピケット処理要素のメモリ部分は８（９）ビ
ット幅であることが好ましく、さもなければ１６ビット
幅または３２ビット幅である。現行のＣＭＯＳファウン
ドリ技術を使用する場合は、各ピケット処理要素と共に
８ビットまたは１文字幅の連想メモリ（自己検査を含め
て９ビット幅バイト）を使用することが好ましい。メモ
リは、ＡＬＵ、マスク・レジスタ（質問と回答かマスク
動作に使用される）およびラッチ１０４（図４のＳ
Ｐ）、ならびに状況レジスタ１０７とデータフロー・レ
ジスタＡ １０５およびＱ １０６（図４のＤＦ）を含
む、結合された処理要素と直接に１対１に対応する。こ
れらの要素は、図２のピケット図に詳細に示してある。
各ピケット・プロセッサのＤＲＡＭおよび論理機構に
は、相互接続ネットワークと競合するという負担はな
い。というのは、マルチビット幅ＤＲＡＭメモリとその
処理要素がチップ自体上で直接に１対１に対応するから
である。
【０１２６】図４では、メモリと処理要素のＡＬＵの関
連論理機構の間にスライドＢレジスタ・ラッチ（ＳＲ）
１０４が論理的に配置されており、ラッチが基本的に、
ピケット・アレイに沿った各処理要素の結合ポートとな
ることに留意されたい。各ピケット・チップは、ピケッ
ト制御機構と通信できるように線（真っすぐなバスとし
て示してある）状に配列された複数の並列ピケット処理
要素を備えている。ベクトル・アドレス・バスは、メモ
リに共通であり、データ・ベクトル・アドレス・レジス
タが、各メモリにどのデータが渡されるのかを制御す
る。
連論理機構の間にスライドＢレジスタ・ラッチ（ＳＲ）
１０４が論理的に配置されており、ラッチが基本的に、
ピケット・アレイに沿った各処理要素の結合ポートとな
ることに留意されたい。各ピケット・チップは、ピケッ
ト制御機構と通信できるように線（真っすぐなバスとし
て示してある）状に配列された複数の並列ピケット処理
要素を備えている。ベクトル・アドレス・バスは、メモ
リに共通であり、データ・ベクトル・アドレス・レジス
タが、各メモリにどのデータが渡されるのかを制御す
る。
【０１２７】図４はまた、メイン・プロセッサ・カード
またはマイクロプロセッサ・カードと、サブシステム制
御装置との間の相互接続を示している。メイン・プロセ
ッサ・カードまたはマイクロ・プロセッサ・カードは、
本発明の好ましい実施例では、ＰＳ／２システムとして
構成された３８６マイクロプロセッサである。サブシス
テム制御装置を介して、大域命令がかん詰ルーチン・プ
ロセッサ（ＣＲＰ）に送られる。このかん詰ルーチン・
プロセッサは、本発明で提供され、命令シーケンサ４０
２と命令シーケンサから要求される特定のマイクロコー
ドを実行する実行制御機構４０３とに命令を供給する。
この命令シーケンサは機能上制御装置と類似するもので
よい。ただし、本発明では、かん詰ルーチン・プロセッ
サ内に、ローカル・レジスタ４０５をも設ける。このロ
ーカル・レジスタ４０５は、ローカル・レジスタＡＬＵ
（図示せず）とともに、ピケット・アレイ４０６内のす
べてのピケットに同報通信されるすべてのアドレス指定
の基礎を提供する。このようにして、ピケット資源を使
用せずに、または恐らくはピケット実行サイクルを使用
せずに、１つのＡＬＵ内のすべてのピケットについてア
ドレス計算が実行される。この重要な付加機能によっ
て、ピケット・アレイに制御の柔軟性が与えられ、ドー
ズ機能、禁止機能、および特殊タスクを実用するための
その他の制御機能が実行できるようになり、ピケットを
どんな同報通信命令やデータ機能からも分離することが
可能になる。
またはマイクロプロセッサ・カードと、サブシステム制
御装置との間の相互接続を示している。メイン・プロセ
ッサ・カードまたはマイクロ・プロセッサ・カードは、
本発明の好ましい実施例では、ＰＳ／２システムとして
構成された３８６マイクロプロセッサである。サブシス
テム制御装置を介して、大域命令がかん詰ルーチン・プ
ロセッサ（ＣＲＰ）に送られる。このかん詰ルーチン・
プロセッサは、本発明で提供され、命令シーケンサ４０
２と命令シーケンサから要求される特定のマイクロコー
ドを実行する実行制御機構４０３とに命令を供給する。
この命令シーケンサは機能上制御装置と類似するもので
よい。ただし、本発明では、かん詰ルーチン・プロセッ
サ内に、ローカル・レジスタ４０５をも設ける。このロ
ーカル・レジスタ４０５は、ローカル・レジスタＡＬＵ
（図示せず）とともに、ピケット・アレイ４０６内のす
べてのピケットに同報通信されるすべてのアドレス指定
の基礎を提供する。このようにして、ピケット資源を使
用せずに、または恐らくはピケット実行サイクルを使用
せずに、１つのＡＬＵ内のすべてのピケットについてア
ドレス計算が実行される。この重要な付加機能によっ
て、ピケット・アレイに制御の柔軟性が与えられ、ドー
ズ機能、禁止機能、および特殊タスクを実用するための
その他の制御機能が実行できるようになり、ピケットを
どんな同報通信命令やデータ機能からも分離することが
可能になる。
【０１２８】マイクロコード４０７をロードされた命令
シーケンサ４０２は、ピケットのアレイに同報通信を行
って、メイン・プログラム・マイクロプロセッサ（Ｍ
Ｐ）と、かん詰ルーチン実行時ライブラリ４０８のかん
詰ルーチンとによって決定されたＳＩＭＤ命令シーケン
スの下で実行するように求め、ピケットのアレイに含ま
れるデータのＳＩＭＤ処理を可能にする。
シーケンサ４０２は、ピケットのアレイに同報通信を行
って、メイン・プログラム・マイクロプロセッサ（Ｍ
Ｐ）と、かん詰ルーチン実行時ライブラリ４０８のかん
詰ルーチンとによって決定されたＳＩＭＤ命令シーケン
スの下で実行するように求め、ピケットのアレイに含ま
れるデータのＳＩＭＤ処理を可能にする。
【０１２９】サブシステム・インタフェースを介してマ
イクロプロセッサ（ＭＰ）に提供される命令は、マイク
ロプロセッサ（ＭＰ）のサブシステム制御装置からマイ
クロプロセッサに渡されるＳｔａｒｔ Ｐｒｏｃｅｓｓ
（処理開始）、ＷｒｉｔｅＯｂｓｅｒ．（書込み監
視）、Ｒｅａｄ Ｒｅｓｕｌｔ（結果読取り）を含め
て、高レベルの処理コマンドであると考えられる。この
マイクロプロセッサは、図４、図５、図６、および図７
に示すサブシステム・アレイにおけるメイン・システム
または制御プロセッサとみなすことができる。このユニ
ットは、キーボードや表示装置などの周辺入力装置（図
示せず）を付加したスタンドアロン・ユニットでもよい
ことを理解されたい。このスタンドアロン構成では、シ
ステムＭＰを、図７に示す線に沿って、シーケンサ・カ
ード（かん詰ルーチン・プロセッサを構成する）とプロ
セッサ・アレイ・カードを含むカードが挿入される、商
用ＰＳ／２とみなすことができる。ルーチン・ライブラ
リ４１１は、ＣＡＬＬ（，）；Ｋａｌｍａｎ、Ｃｏｎｖ
ｏｌｖｅ、Ｎａｖ．Ｕｐｄａｔｅなどプロセスの全体的
制御用のルーチン・シーケンスを含むことができる。こ
れらのルーチンの選択はユーザ・プログラムを介して行
われ、したがって処理全体を外部ホストの制御下、また
はＭＰ内にあるユーザ・プログラム４１２の制御下で行
うことができる。並列ピケット・プロセッサ・システム
との間でのデータ転送用にＭＰメモリ内にデータ・バッ
ファ４１３が設けられている。命令シーケンサ４０２
は、ＭＰからの制御ストリームと、かん詰ルーチン実行
時ライブラリ・メモリ４０８に常駐するかん詰ルーチン
を実行するように構成される。これらのルーチンには、
かん詰ルーチン実行時ライブラリ４０８によって提供さ
れるかん詰ルーチンのＣＡＬＬ（，）、Ｌｏａｄ Ｂｌ
ｏｃｋ、Ｓｉｎ、Ｃｏｓ、Ｆｉｎｄ、Ｍｉｎ、Ｒａｎｇ
ｅ Ｃｏｍｐが含まれる。
イクロプロセッサ（ＭＰ）に提供される命令は、マイク
ロプロセッサ（ＭＰ）のサブシステム制御装置からマイ
クロプロセッサに渡されるＳｔａｒｔ Ｐｒｏｃｅｓｓ
（処理開始）、ＷｒｉｔｅＯｂｓｅｒ．（書込み監
視）、Ｒｅａｄ Ｒｅｓｕｌｔ（結果読取り）を含め
て、高レベルの処理コマンドであると考えられる。この
マイクロプロセッサは、図４、図５、図６、および図７
に示すサブシステム・アレイにおけるメイン・システム
または制御プロセッサとみなすことができる。このユニ
ットは、キーボードや表示装置などの周辺入力装置（図
示せず）を付加したスタンドアロン・ユニットでもよい
ことを理解されたい。このスタンドアロン構成では、シ
ステムＭＰを、図７に示す線に沿って、シーケンサ・カ
ード（かん詰ルーチン・プロセッサを構成する）とプロ
セッサ・アレイ・カードを含むカードが挿入される、商
用ＰＳ／２とみなすことができる。ルーチン・ライブラ
リ４１１は、ＣＡＬＬ（，）；Ｋａｌｍａｎ、Ｃｏｎｖ
ｏｌｖｅ、Ｎａｖ．Ｕｐｄａｔｅなどプロセスの全体的
制御用のルーチン・シーケンスを含むことができる。こ
れらのルーチンの選択はユーザ・プログラムを介して行
われ、したがって処理全体を外部ホストの制御下、また
はＭＰ内にあるユーザ・プログラム４１２の制御下で行
うことができる。並列ピケット・プロセッサ・システム
との間でのデータ転送用にＭＰメモリ内にデータ・バッ
ファ４１３が設けられている。命令シーケンサ４０２
は、ＭＰからの制御ストリームと、かん詰ルーチン実行
時ライブラリ・メモリ４０８に常駐するかん詰ルーチン
を実行するように構成される。これらのルーチンには、
かん詰ルーチン実行時ライブラリ４０８によって提供さ
れるかん詰ルーチンのＣＡＬＬ（，）、Ｌｏａｄ Ｂｌ
ｏｃｋ、Ｓｉｎ、Ｃｏｓ、Ｆｉｎｄ、Ｍｉｎ、Ｒａｎｇ
ｅ Ｃｏｍｐが含まれる。
【０１３０】ＣＲＰ内には、Ｌｏａｄ機能、Ｒｅａｄ機
能、Ａｄｄ機能、Ｍｕｌｔｉｐｌｙ機能、Ｍａｔｃｈ機
能などの低レベル機能の実行制御用のマイクロコード４
０７もある。
能、Ａｄｄ機能、Ｍｕｌｔｉｐｌｙ機能、Ｍａｔｃｈ機
能などの低レベル機能の実行制御用のマイクロコード４
０７もある。
【０１３１】各処理ユニットごとに外部ＦＯＲ／ＮＥＸ
Ｔ制御を設けることが好ましく、かつ実際にこれを設け
る。また、決定的浮動小数点バイト正規化を実施する。
Ｔ制御を設けることが好ましく、かつ実際にこれを設け
る。また、決定的浮動小数点バイト正規化を実施する。
【０１３２】本発明によって提供される、システムのマ
クロ開発のために決定的手法を使用すると、ピケットの
グループ化およびグループ制御が可能になる。個々のピ
ケット処理の変動に対処するためのローカル・ドーズ機
能が提供されている。
クロ開発のために決定的手法を使用すると、ピケットの
グループ化およびグループ制御が可能になる。個々のピ
ケット処理の変動に対処するためのローカル・ドーズ機
能が提供されている。
【０１３３】ユーザ・プログラムをプロセッサ・アレイ
によって実行する必要がある場合、ピケット・プロセッ
サのアレイに原始コマンド、アドレス、および同報通信
データが提供される。
によって実行する必要がある場合、ピケット・プロセッ
サのアレイに原始コマンド、アドレス、および同報通信
データが提供される。
【０１３４】システムの各部分がどの機能を使用するか
は、実行すべきタスクによって決まり、ユーザ・プログ
ラムのコンパイル時に割り当てられる。
は、実行すべきタスクによって決まり、ユーザ・プログ
ラムのコンパイル時に割り当てられる。
【０１３５】このサブシステムの柔軟性は、かなり一般
的な問題で例示することができる。行列乗算問題．．．
|x| * |y| = |z|を例として取り上げる。
的な問題で例示することができる。行列乗算問題．．．
|x| * |y| = |z|を例として取り上げる。
【０１３６】これは、下記のような問題として記述され
る。
る。
【数１】
【０１３７】これは、たとえば次のステートメントによ
って解かれる。各ステートメントの隣に、パスの数と、
１パス当たりのクロック・サイクルの数を示してある。
って解かれる。各ステートメントの隣に、パスの数と、
１パス当たりのクロック・サイクルの数を示してある。
【０１３８】 注* 固定小数点（４バイト）／浮動小数点（１＋４バ
イト）−− 下記参照
イト）−− 下記参照
【０１３９】上記の例から、上記のステートメント０８
で識別されるタスクが、サイクル時間の約９８％を要す
ることが理解されよう。したがって、このタスクは、並
列ピケット・プロセッサのＳＩＭＤ編成に割り当てられ
る。他のプロセスはサイクル時間のうちわずか２％しか
要せず、これらのプロセスはマイクロプロセッサ内のア
ーキテクチャに維持される。
で識別されるタスクが、サイクル時間の約９８％を要す
ることが理解されよう。したがって、このタスクは、並
列ピケット・プロセッサのＳＩＭＤ編成に割り当てられ
る。他のプロセスはサイクル時間のうちわずか２％しか
要せず、これらのプロセスはマイクロプロセッサ内のア
ーキテクチャに維持される。
【０１４０】したがって、この行列乗算の例を検討する
と、これは実行のためにＭＰ、ＣＲＰ、ローカル・レジ
スタ（ＬＲ）またはピケット・アレイのいずれかに割り
当てられる（各ステートメントは、コンパイルされる
と、特定のシステム位置で実行を引き起こす）。
と、これは実行のためにＭＰ、ＣＲＰ、ローカル・レジ
スタ（ＬＲ）またはピケット・アレイのいずれかに割り
当てられる（各ステートメントは、コンパイルされる
と、特定のシステム位置で実行を引き起こす）。
【０１４１】上の行列乗算の例では、ステートメント０
１はメイン・プロセッサＭＰに割り当てられ、ステート
メント０２、０５、１０、１１、１３、１４、１５、１
７はローカル・レジスタ（ＬＲ）に割り当てられる。ス
テートメント０３、０４、０６、１２、１６、１８、１
９は、かん詰ルーチン・プロセッサ内で実行されるよう
に割り当てられる。普通なら時間のかかる行列処理は、
単一命令の下で実行されるようにピケットのアレイに割
り当てられ、ステートメント０８もピケットのアレイに
割り当てられる。
１はメイン・プロセッサＭＰに割り当てられ、ステート
メント０２、０５、１０、１１、１３、１４、１５、１
７はローカル・レジスタ（ＬＲ）に割り当てられる。ス
テートメント０３、０４、０６、１２、１６、１８、１
９は、かん詰ルーチン・プロセッサ内で実行されるよう
に割り当てられる。普通なら時間のかかる行列処理は、
単一命令の下で実行されるようにピケットのアレイに割
り当てられ、ステートメント０８もピケットのアレイに
割り当てられる。
【０１４２】図５は、複数の並列ピケット・プロセッサ
を備えた多重並列ピケット・プロセッサ・システム５１
０を示している。複数ターゲット追跡、センサとデータ
のフュージョン、信号処理、人工知能、衛星イメージ処
理、パターン／ターゲット認識、リード・ソロモン・コ
ード化／復号演算などのアプリケーション用には、好ま
しい実施例では１０２４個の並列プロセッサ１個ごとに
２〜４枚（ここでは、１システム当たり４枚のカードと
して表す）のＳＥＭ Ｅカード５１１を備えた、１０２
４個の並列プロセッサを有するＳＩＭＤシステムとして
構成できる、システムを製作した。個々のカード５１２
は、ウェッジロック・スライド５１４を備えたラック取
付けシステム格納機能５１３に挿入可能である。カード
は挿入／取外しレバー５１６を備えており、カバー５１
７を閉じると、３２〜６４Ｍバイトの記憶域と毎秒約２
０億演算の性能を有する取付け可能システムが、ラック
内に効果的に格納される。このシステムはコンパクトで
あり、複数のピケットのアレイが、論理機構を有し複数
のカードの相互接続を可能にする、バックパネル・ボー
ドに挿入される。
を備えた多重並列ピケット・プロセッサ・システム５１
０を示している。複数ターゲット追跡、センサとデータ
のフュージョン、信号処理、人工知能、衛星イメージ処
理、パターン／ターゲット認識、リード・ソロモン・コ
ード化／復号演算などのアプリケーション用には、好ま
しい実施例では１０２４個の並列プロセッサ１個ごとに
２〜４枚（ここでは、１システム当たり４枚のカードと
して表す）のＳＥＭ Ｅカード５１１を備えた、１０２
４個の並列プロセッサを有するＳＩＭＤシステムとして
構成できる、システムを製作した。個々のカード５１２
は、ウェッジロック・スライド５１４を備えたラック取
付けシステム格納機能５１３に挿入可能である。カード
は挿入／取外しレバー５１６を備えており、カバー５１
７を閉じると、３２〜６４Ｍバイトの記憶域と毎秒約２
０億演算の性能を有する取付け可能システムが、ラック
内に効果的に格納される。このシステムはコンパクトで
あり、複数のピケットのアレイが、論理機構を有し複数
のカードの相互接続を可能にする、バックパネル・ボー
ドに挿入される。
【０１４３】４枚のＳＥＭ Ｅカード上に３２Ｍバイト
の記憶域を備えたプロセッサが形成され、システムの重
量はわずか１３．６ｋｇ（３０ポンド）程度である。電
力は、図の電源５１９によって供給される。そのような
電力の空冷プロセッサの必要電力は、わずか２８０Ｗ程
度と見積もられる。各ＳＩＭＤシステムは、関連するメ
インフレームまたは世界の他の地域とのチャネル・アダ
プタ通信用の２つの入出力ポート５２０を有する。それ
ぞれ４論理ページから成り、標準のモジュール式アビオ
ニクス・パッケージングおよび外部メモリへの接続用の
バス構造（たとえば、ＰＩバス、ＴＭバス、およびＩＥ
ＥＥ ４８８バス）を使用する、図の多重並列ピケット
・プロセッサでは、プロセッサは、入出力ポートを介し
てミッション・プロセッサのメモリ・バスに接続するこ
とができ、ミッション・プロセッサ・メモリ空間の拡張
部分とみなすことができる。
の記憶域を備えたプロセッサが形成され、システムの重
量はわずか１３．６ｋｇ（３０ポンド）程度である。電
力は、図の電源５１９によって供給される。そのような
電力の空冷プロセッサの必要電力は、わずか２８０Ｗ程
度と見積もられる。各ＳＩＭＤシステムは、関連するメ
インフレームまたは世界の他の地域とのチャネル・アダ
プタ通信用の２つの入出力ポート５２０を有する。それ
ぞれ４論理ページから成り、標準のモジュール式アビオ
ニクス・パッケージングおよび外部メモリへの接続用の
バス構造（たとえば、ＰＩバス、ＴＭバス、およびＩＥ
ＥＥ ４８８バス）を使用する、図の多重並列ピケット
・プロセッサでは、プロセッサは、入出力ポートを介し
てミッション・プロセッサのメモリ・バスに接続するこ
とができ、ミッション・プロセッサ・メモリ空間の拡張
部分とみなすことができる。
【０１４４】１０２４個の並列処理要素を含む、図の多
重並列ピケット・プロセッサでは、各プロセッサは３２
Ｋバイトのローカル・メモリを有し、ピケット並列プロ
セッサへの関連する経路は並列８ビット幅または１文字
幅（９ビット）である。
重並列ピケット・プロセッサでは、各プロセッサは３２
Ｋバイトのローカル・メモリを有し、ピケット並列プロ
セッサへの関連する経路は並列８ビット幅または１文字
幅（９ビット）である。
【０１４５】各ピケット内のプロセッサは、バックプレ
ーン相互接続ネットワークを介して、他の隣接プロセッ
サとデータを交換し、かつページ間でデータを交換す
る。ネットワークとしてはクロスバーが好ましいが、ス
ライド・クロスバー、シャッフル・ネットワーク、ベー
ス３Ｎキューブ、ベース８Ｎキューブでもよい。
ーン相互接続ネットワークを介して、他の隣接プロセッ
サとデータを交換し、かつページ間でデータを交換す
る。ネットワークとしてはクロスバーが好ましいが、ス
ライド・クロスバー、シャッフル・ネットワーク、ベー
ス３Ｎキューブ、ベース８Ｎキューブでもよい。
【０１４６】システムの個々のプロセッサは４枚のカー
ドのうち２枚のカードのパック内に収容されており、１
枚のカード上にはＰＳ／２マイクロプロセッサが収容さ
れている。一方、図６および図７に概略を示すシステム
を構成する４枚のカードの残りの１枚にはかん詰ルーチ
ン・プロセッサ・シーケンサが収容されている。個々の
ピケット１００またはピケットのカード５１２は、ラッ
チ１０４のアーキテクチャと、シーケンサ・カード ７
０３のＣＲＰ実行制御機構に結合されたローカル・レジ
スタとによって制御されるデータ条件に基づいて、かん
詰ルーチン・プロセッサと共にオンザフライに構成し
て、動作に入れるようにすることもでき、動作から外す
こともできる。したがって、ピケット・プロセッサは、
浮動小数点演算に関連する位置合せ動作および正規化動
作を独立に実行することができる。
ドのうち２枚のカードのパック内に収容されており、１
枚のカード上にはＰＳ／２マイクロプロセッサが収容さ
れている。一方、図６および図７に概略を示すシステム
を構成する４枚のカードの残りの１枚にはかん詰ルーチ
ン・プロセッサ・シーケンサが収容されている。個々の
ピケット１００またはピケットのカード５１２は、ラッ
チ１０４のアーキテクチャと、シーケンサ・カード ７
０３のＣＲＰ実行制御機構に結合されたローカル・レジ
スタとによって制御されるデータ条件に基づいて、かん
詰ルーチン・プロセッサと共にオンザフライに構成し
て、動作に入れるようにすることもでき、動作から外す
こともできる。したがって、ピケット・プロセッサは、
浮動小数点演算に関連する位置合せ動作および正規化動
作を独立に実行することができる。
【０１４７】プロセッサは、共通のシーケンサによって
並列に制御される。シーケンサ・カード７０３は、ピケ
ット・プロセッサの制御装置ＣＲＰを含み、従来のビッ
ト直列処理とも類似するバイト順次方式でＳＩＭＤプロ
セッサのアレイ上で実行するようにコード化された、単
一のスレッドの命令をピケット・プロセスに実行させる
ことができる。制御装置には、３つの層がある。ピケッ
トのマイクロ制御は、現在のプロセッサと同様にマイク
ロコード化され、すべてのピケットに並列に転送され
る。マイクロ制御とピケットは同一のクロック・システ
ムＣＬＫに対して同期化され、したがってシーケンサに
よって制御される機能を同一のクロック時間に実行する
ことができる。マイクロ制御シーケンサへのコマンドの
供給は、かん詰ルーチン・プロセッサの役割である。こ
のシーケンサ・カード７０３は、布線式の制御装置であ
り、大部分の機能の実行時に、ループ制御コマンドを実
行し、新規のマイクロ制御シーケンスを反復して開始す
る。制御装置は、かん詰ルーチン実行時ライブラリ４０
８とループ動作機能により、ピケットを、供給が十分
で、コマンドに束縛されない状態に保つ。かん詰ルーチ
ン・プロセッサ制御装置は、メイン・システムによって
呼び出されるマクロの大きな集合を含む。かん詰ルーチ
ン・プロセッサ制御装置は、サブシステム内で主監視ピ
ケット制御装置として働く。これは、ピケット・アレイ
の最上位制御システムである。ピケットのアレイの活動
を管理するのは３８６マイクロプロセッサである。所与
の瞬間に、アレイのすべてのピケットが同一の命令を実
行することができる。ただし、プロセッサの一部は、制
御フローに対して個別に応答することが可能である。
並列に制御される。シーケンサ・カード７０３は、ピケ
ット・プロセッサの制御装置ＣＲＰを含み、従来のビッ
ト直列処理とも類似するバイト順次方式でＳＩＭＤプロ
セッサのアレイ上で実行するようにコード化された、単
一のスレッドの命令をピケット・プロセスに実行させる
ことができる。制御装置には、３つの層がある。ピケッ
トのマイクロ制御は、現在のプロセッサと同様にマイク
ロコード化され、すべてのピケットに並列に転送され
る。マイクロ制御とピケットは同一のクロック・システ
ムＣＬＫに対して同期化され、したがってシーケンサに
よって制御される機能を同一のクロック時間に実行する
ことができる。マイクロ制御シーケンサへのコマンドの
供給は、かん詰ルーチン・プロセッサの役割である。こ
のシーケンサ・カード７０３は、布線式の制御装置であ
り、大部分の機能の実行時に、ループ制御コマンドを実
行し、新規のマイクロ制御シーケンスを反復して開始す
る。制御装置は、かん詰ルーチン実行時ライブラリ４０
８とループ動作機能により、ピケットを、供給が十分
で、コマンドに束縛されない状態に保つ。かん詰ルーチ
ン・プロセッサ制御装置は、メイン・システムによって
呼び出されるマクロの大きな集合を含む。かん詰ルーチ
ン・プロセッサ制御装置は、サブシステム内で主監視ピ
ケット制御装置として働く。これは、ピケット・アレイ
の最上位制御システムである。ピケットのアレイの活動
を管理するのは３８６マイクロプロセッサである。所与
の瞬間に、アレイのすべてのピケットが同一の命令を実
行することができる。ただし、プロセッサの一部は、制
御フローに対して個別に応答することが可能である。
【０１４８】個別応答にはいくつかの変形があるが、各
ピケットごとにバイト制御機能（ドーズ、禁止など）が
あるため、ローカル自律性がもたらされる。このローカ
ル自律性は、プログラミングで利用でき、かつプログラ
ムのコンパイル時に提供しシステムの制御下に置くこと
ができる。
ピケットごとにバイト制御機能（ドーズ、禁止など）が
あるため、ローカル自律性がもたらされる。このローカ
ル自律性は、プログラミングで利用でき、かつプログラ
ムのコンパイル時に提供しシステムの制御下に置くこと
ができる。
【０１４９】さらに、前述のように、ローカル・メモリ
・アドレス指定の自律性もある。ＳＩＭＤ制御装置シー
ケンサは、すべてのピケットが使用する共通のアドレス
を供給する。各ピケットは、そのアドレスを局所的に増
補して、データ依存メモリ・アクセスを行う能力を強化
することができる。
・アドレス指定の自律性もある。ＳＩＭＤ制御装置シー
ケンサは、すべてのピケットが使用する共通のアドレス
を供給する。各ピケットは、そのアドレスを局所的に増
補して、データ依存メモリ・アクセスを行う能力を強化
することができる。
【０１５０】さらに、ピケットは、局所的条件に応じ
て、アレイ活動に参加することも、しないことも可能で
ある。
て、アレイ活動に参加することも、しないことも可能で
ある。
【０１５１】この特性により、現在では、各ピケットが
それ自体を複数のグループのうちの１グループまたは数
グループに割り当てる手段を設けることにより、ＳＩＭ
Ｄ処理にグループの概念を導入することができる。構成
の変更が基本的にオンザフライで行えるこれらのグルー
プ化に基づいて、処理を進めることができる。ある実施
例では、一時に１つのグループだけまたはグループの１
つの組合せだけを活動状態にすることができ、それぞれ
が同一のＳＩＭＤ命令ストリームを実行する。ピケット
のサブセットまたはグループによる作業だけを必要とす
る動作もある。プログラミングでこの能力を利用するこ
とができる。ローカル参加自律性は、そのような作業が
可能なように調整される。明らかに、計算を実行するピ
ケットが多ければ多いほど、ローカル参加自律性が向上
する。
それ自体を複数のグループのうちの１グループまたは数
グループに割り当てる手段を設けることにより、ＳＩＭ
Ｄ処理にグループの概念を導入することができる。構成
の変更が基本的にオンザフライで行えるこれらのグルー
プ化に基づいて、処理を進めることができる。ある実施
例では、一時に１つのグループだけまたはグループの１
つの組合せだけを活動状態にすることができ、それぞれ
が同一のＳＩＭＤ命令ストリームを実行する。ピケット
のサブセットまたはグループによる作業だけを必要とす
る動作もある。プログラミングでこの能力を利用するこ
とができる。ローカル参加自律性は、そのような作業が
可能なように調整される。明らかに、計算を実行するピ
ケットが多ければ多いほど、ローカル参加自律性が向上
する。
【０１５２】参加ピケットの数を増やす１つの方法は、
各ピケットがそれ自体の命令ストリームを実行できるよ
うにすることである。これは基本的に、ＳＩＭＤ内のＭ
ＩＭＤである。現在、同一のＳＩＭＤマシンをＭＩＭＤ
システムまたは別の構成のマシンとして構成することが
基本的に可能である。というのは、ピケットをそれ自体
の命令のシーケンスで動作するようにプログラミングで
きるからである。
各ピケットがそれ自体の命令ストリームを実行できるよ
うにすることである。これは基本的に、ＳＩＭＤ内のＭ
ＩＭＤである。現在、同一のＳＩＭＤマシンをＭＩＭＤ
システムまたは別の構成のマシンとして構成することが
基本的に可能である。というのは、ピケットをそれ自体
の命令のシーケンスで動作するようにプログラミングで
きるからである。
【０１５３】各ピケットにそれ自体のシーケンスを持た
せることができるので、ピケット・レベルで非常に簡単
な１組の命令を復号することが可能であり、このため、
より広範なローカル処理が行えるようになる。この機能
が最初に適用されそうな領域は、複雑な意思決定であ
る。しかし、簡単な固定小数点処理も、プログラマの関
心を集める領域となろう。
せることができるので、ピケット・レベルで非常に簡単
な１組の命令を復号することが可能であり、このため、
より広範なローカル処理が行えるようになる。この機能
が最初に適用されそうな領域は、複雑な意思決定であ
る。しかし、簡単な固定小数点処理も、プログラマの関
心を集める領域となろう。
【０１５４】そのような簡単なプログラムは、たとえば
２Ｋバイトを超えないピケット・プログラムのブロック
をピケット・メモリにロードすることになる。ＳＩＭＤ
制御装置カード７０３が、実行制御を介して、指定され
たｘｙｚアドレスからローカル実行を始めるときに、こ
れらのブロックを実行することができる。制御装置が、
非常に多くのクロックをカウントするとき、あるいは図
４に示す状況ファネル（ＳＦ）レジスタを監視すること
により、タスク完了信号の有無をテストするとき、ブロ
ックの実行が続行される。
２Ｋバイトを超えないピケット・プログラムのブロック
をピケット・メモリにロードすることになる。ＳＩＭＤ
制御装置カード７０３が、実行制御を介して、指定され
たｘｙｚアドレスからローカル実行を始めるときに、こ
れらのブロックを実行することができる。制御装置が、
非常に多くのクロックをカウントするとき、あるいは図
４に示す状況ファネル（ＳＦ）レジスタを監視すること
により、タスク完了信号の有無をテストするとき、ブロ
ックの実行が続行される。
【０１５５】状況ファネル（図４のＳＦ）は、各ピケッ
ト用のラッチ１０４を利用する。各ピケットは、ロード
するとピケットの状況条件を反映することができる、ラ
ッチ１０４を有する。ＳＩＭＤ制御装置は、アレイ状況
線を監視することにより、これらのラッチ（１ピケット
当たり１つ）内の集合値をテストすることができる。こ
のアレイ状況線は、各ピケット状況ラッチの値の論理的
組合せである。
ト用のラッチ１０４を利用する。各ピケットは、ロード
するとピケットの状況条件を反映することができる、ラ
ッチ１０４を有する。ＳＩＭＤ制御装置は、アレイ状況
線を監視することにより、これらのラッチ（１ピケット
当たり１つ）内の集合値をテストすることができる。こ
のアレイ状況線は、各ピケット状況ラッチの値の論理的
組合せである。
【０１５６】次の例では、２５０を上回る値を２５０≦
ｘ＜５００の範囲に調整したいものとする。下記のルー
チンは、状況ファネルを使って、このタスクが実行され
たことを検出する。
ｘ＜５００の範囲に調整したいものとする。下記のルー
チンは、状況ファネルを使って、このタスクが実行され
たことを検出する。
【０１５７】 If VALUE < 500 then TURN YOUR PICKET OFF STAT < - PICKET OFF CONDITION IF STAT FUNNEL = OFF then finished .... VALUE < - VALUE - 250 Repeat
【０１５８】したがって、この多重並列ピケット・プロ
セッサを、様々な方式で、ＳＩＭＤプロセッサとして構
成することができる。好ましい実施例におけるそのよう
なＳＩＭＤマシンは、ＳＩＭＤ制御装置またはＳＩＭＤ
シーケンサの全体的制御下で、単一スレッドの命令を従
来の方式で実行するようにプログラミングされ、かつ従
来のプロセッサと同様に順次方式でＳＩＭＤプロセッサ
のアレイ上で実行するようにコード化される。アプリケ
ーション・レベルでは、これはベクトル命令およびベク
トル型の命令によって実行され、ベクトルはプロセッサ
内でおよびプロセッサ間で処理することができる。ベク
トル命令には、マイクロ命令を、通常６〜１０個付加す
ることができる。
セッサを、様々な方式で、ＳＩＭＤプロセッサとして構
成することができる。好ましい実施例におけるそのよう
なＳＩＭＤマシンは、ＳＩＭＤ制御装置またはＳＩＭＤ
シーケンサの全体的制御下で、単一スレッドの命令を従
来の方式で実行するようにプログラミングされ、かつ従
来のプロセッサと同様に順次方式でＳＩＭＤプロセッサ
のアレイ上で実行するようにコード化される。アプリケ
ーション・レベルでは、これはベクトル命令およびベク
トル型の命令によって実行され、ベクトルはプロセッサ
内でおよびプロセッサ間で処理することができる。ベク
トル命令には、マイクロ命令を、通常６〜１０個付加す
ることができる。
【０１５９】そのような好ましい実施例では、システム
は、図式的には、図６の並列プロセッサ・サブシステム
の機能ブロック図に示すように見える。サブシステム・
シーケンサは、ホスト・インタフェース制御機構４１３
によって制御されるシステムの入出力ポートを介して、
処理要素の機能を制御する高機能マクロを備えたＳＩＭ
Ｄプログラムと同様に機能する。メモリ・アドレス指定
によって８ビット・バイト幅のデータ・フローが可能に
なり、各機能（論理、加算、乗算、および除算）に８を
法とする算術論理が使用される。浮動小数点フォーマッ
トが設けられ、個々のスリープ・モードおよびドーズ・
モードならびに別々のアドレス指定を有する自律ピケッ
ト動作が可能になる。
は、図式的には、図６の並列プロセッサ・サブシステム
の機能ブロック図に示すように見える。サブシステム・
シーケンサは、ホスト・インタフェース制御機構４１３
によって制御されるシステムの入出力ポートを介して、
処理要素の機能を制御する高機能マクロを備えたＳＩＭ
Ｄプログラムと同様に機能する。メモリ・アドレス指定
によって８ビット・バイト幅のデータ・フローが可能に
なり、各機能（論理、加算、乗算、および除算）に８を
法とする算術論理が使用される。浮動小数点フォーマッ
トが設けられ、個々のスリープ・モードおよびドーズ・
モードならびに別々のアドレス指定を有する自律ピケッ
ト動作が可能になる。
【０１６０】サブシステム制御装置の配列を図７に示
す。各プロセッサ・アレイ・カード５１２（このサブシ
ステムの図では４枚となっているが、２枚のＳＥＭ Ｅ
カードに減らすことが可能である）がシーケンサＣＲＰ
７０３に結合され、シーケンサＣＲＰ ７０３はサブ
システム制御装置７０２に結合される。サブシステム制
御装置７０２は、メイン・メモリ・システムにポート接
続され、または関連マイクロチャネル・バス７０６への
チップ７０５のインタフェースを介して構成内の別のサ
ブシステムに結合される。好ましい実施例では、サブシ
ステム制御装置はＩＢＭのＰＳ／２（ＩＢＭの商標）の
汎用マイクロプロセッサ・ユニットであり、インテル３
８６プロセッサ・チップおよび４Ｍバイト・メモリを使
用する。パーソナル・コンピュータ・マイクロプロセッ
サ７０２は、サブシステム内のチップ７０５とマイクロ
チャネル型バス７０６を介してシーケンサのカードにポ
ート接続される。
す。各プロセッサ・アレイ・カード５１２（このサブシ
ステムの図では４枚となっているが、２枚のＳＥＭ Ｅ
カードに減らすことが可能である）がシーケンサＣＲＰ
７０３に結合され、シーケンサＣＲＰ ７０３はサブ
システム制御装置７０２に結合される。サブシステム制
御装置７０２は、メイン・メモリ・システムにポート接
続され、または関連マイクロチャネル・バス７０６への
チップ７０５のインタフェースを介して構成内の別のサ
ブシステムに結合される。好ましい実施例では、サブシ
ステム制御装置はＩＢＭのＰＳ／２（ＩＢＭの商標）の
汎用マイクロプロセッサ・ユニットであり、インテル３
８６プロセッサ・チップおよび４Ｍバイト・メモリを使
用する。パーソナル・コンピュータ・マイクロプロセッ
サ７０２は、サブシステム内のチップ７０５とマイクロ
チャネル型バス７０６を介してシーケンサのカードにポ
ート接続される。
【０１６１】ＳＩＭＤ用ローカル自律性の好ましい実施
例 図８は、本発明の好ましい実施例による、アレイ制御装
置がピケットを使用不能にする方法と、ピケットがそれ
自体を活動化および非活動化して、ローカル自律性を提
供する方法を示している。１つまたは複数のピケットを
選択的に使用不能にすると、問題を実行する際の自由度
が大きくなる。これを本明細書ではローカル自律機能に
分類する。すべてのピケットにＳＩＭＤコマンドを発行
する能力と、ピケット内のデータに応じてピケットに異
なる動作を実行させる能力は、数種の方式で拡張可能で
ある。１つは、ＳＩＭＩＭＤモードと識別されるモード
で、各ピケットに命令を実行させるものである。もう１
つは、分離実行のためにピケットを動的にグループ化す
るものである。もう１つは、ピケット内で浮動小数点調
整動作および正規化動作を効率的に実行できるようにす
るものである。
例 図８は、本発明の好ましい実施例による、アレイ制御装
置がピケットを使用不能にする方法と、ピケットがそれ
自体を活動化および非活動化して、ローカル自律性を提
供する方法を示している。１つまたは複数のピケットを
選択的に使用不能にすると、問題を実行する際の自由度
が大きくなる。これを本明細書ではローカル自律機能に
分類する。すべてのピケットにＳＩＭＤコマンドを発行
する能力と、ピケット内のデータに応じてピケットに異
なる動作を実行させる能力は、数種の方式で拡張可能で
ある。１つは、ＳＩＭＩＭＤモードと識別されるモード
で、各ピケットに命令を実行させるものである。もう１
つは、分離実行のためにピケットを動的にグループ化す
るものである。もう１つは、ピケット内で浮動小数点調
整動作および正規化動作を効率的に実行できるようにす
るものである。
【０１６２】たとえば、すでに正であり、変更を必要と
しないデータを有するピケットと、補数演算が必要なデ
ータを有するピケットがある、ＡＢＳＯＬＵＴＥ ＶＡ
ＬＵＥのような普通の単純なタスクを実行するには、ピ
ケットの選択が必要である。このタスクは、データを補
数化して一時位置に入れると同時に、結果の符号でマス
クをセットすると実行できる。そうすれば、次の命令
で、元々正の値を含んでいたピケットの活動を中断する
ことができる。さらに、次の命令で、補数化された（現
在は正の）値が一時位置から元の位置に移される。これ
で、すべてのピケットが正の値が含むようになる。後は
中断されているピケットを再活動化するだけである。
しないデータを有するピケットと、補数演算が必要なデ
ータを有するピケットがある、ＡＢＳＯＬＵＴＥ ＶＡ
ＬＵＥのような普通の単純なタスクを実行するには、ピ
ケットの選択が必要である。このタスクは、データを補
数化して一時位置に入れると同時に、結果の符号でマス
クをセットすると実行できる。そうすれば、次の命令
で、元々正の値を含んでいたピケットの活動を中断する
ことができる。さらに、次の命令で、補数化された（現
在は正の）値が一時位置から元の位置に移される。これ
で、すべてのピケットが正の値が含むようになる。後は
中断されているピケットを再活動化するだけである。
【０１６３】適用可能なローカル自律機能は、ＳＴＡＴ
ラッチが設定されているときだけ記憶動作が行われる、
ＳＴＯＲＥ ｐｅｒ ＳＴＡＴ（状況によって記憶）で
ある。上述の動作では、この機能により２つのステップ
が節約される。
ラッチが設定されているときだけ記憶動作が行われる、
ＳＴＯＲＥ ｐｅｒ ＳＴＡＴ（状況によって記憶）で
ある。上述の動作では、この機能により２つのステップ
が節約される。
【０１６４】中断／再活動化手法では、次の点でいくつ
かの問題が発生する。
かの問題が発生する。
【０１６５】１．遊休プロセッサの影響でマシン効率が
低下する。
低下する。
【０１６６】２．マスクをセットしリセットする動作
が、複雑なタスクおよびそのプログラムのかなりの部分
を占める可能性がある。
が、複雑なタスクおよびそのプログラムのかなりの部分
を占める可能性がある。
【０１６７】３．プロセッサ間でのデータ転送などのタ
スクでは、単純な走行／停止マスク動作と比べて、個々
の単位動作が全く変わる必要がある。
スクでは、単純な走行／停止マスク動作と比べて、個々
の単位動作が全く変わる必要がある。
【０１６８】図２ないし図８に関連して説明した構造を
使用する、本発明の好ましい実施例は、ローカル自律性
の問題に対処するものである。
使用する、本発明の好ましい実施例は、ローカル自律性
の問題に対処するものである。
【０１６９】ＳＩＭＩＭＤの一般的考察 本発明では、ピケットのＳＩＭＤアレイ内のピケットの
設計に適用すると、以前はタスクの実行が困難または不
可能であった動作が容易に実行できるようになる、実施
技法をいくつか提供する。その結果、各ピケットはある
程度のローカル自律性を持つようになる。
設計に適用すると、以前はタスクの実行が困難または不
可能であった動作が容易に実行できるようになる、実施
技法をいくつか提供する。その結果、各ピケットはある
程度のローカル自律性を持つようになる。
【０１７０】これらの概念は、従来の技術の走行／停止
の選択を拡張したものである。本発明の好ましいシステ
ムでは、各ピケットが様々な実行能力を持つことができ
るようにする、機構の集合または複数の機構によって各
ピケットを使用可能にすることができる。これらの実行
能力により、各ピケットは、ピケット内でデータを実行
するために様々なモードを獲得できるようにより、外部
ＳＩＭＤ制御装置から送信されるのではなくピケット内
でＳＩＭＤコマンドを解釈できるようになる。この能力
は、複数のモードに及び、それらのモードで、ＳＩＭＤ
アレイの各プロセッサがローカル条件に基づいて異なる
動作を実行でき、かつ実際に実行する。
の選択を拡張したものである。本発明の好ましいシステ
ムでは、各ピケットが様々な実行能力を持つことができ
るようにする、機構の集合または複数の機構によって各
ピケットを使用可能にすることができる。これらの実行
能力により、各ピケットは、ピケット内でデータを実行
するために様々なモードを獲得できるようにより、外部
ＳＩＭＤ制御装置から送信されるのではなくピケット内
でＳＩＭＤコマンドを解釈できるようになる。この能力
は、複数のモードに及び、それらのモードで、ＳＩＭＤ
アレイの各プロセッサがローカル条件に基づいて異なる
動作を実行でき、かつ実際に実行する。
【０１７１】これらのローカル自律機能のいくつかを組
み合わせると、ピケットに短期間の間、それ自体のロー
カル・プログラム・セグメントを実行する能力を与える
ことができる。これによって、ＳＩＭＤアレイ内でＭＩ
ＭＤ能力が与えられる。このアーキテクチャをＳＩＭＩ
ＭＤと呼ぶ。ＳＩＭＩＭＤをサポートする機構によっ
て、本発明のＳＩＭＩＭＤアレイ処理システムが可能に
なる。
み合わせると、ピケットに短期間の間、それ自体のロー
カル・プログラム・セグメントを実行する能力を与える
ことができる。これによって、ＳＩＭＤアレイ内でＭＩ
ＭＤ能力が与えられる。このアーキテクチャをＳＩＭＩ
ＭＤと呼ぶ。ＳＩＭＩＭＤをサポートする機構によっ
て、本発明のＳＩＭＩＭＤアレイ処理システムが可能に
なる。
【０１７２】これらの機能のいくつかは、ピケットのグ
ループ化の機構形成に参加して、ピケットを選択して分
離計算用のグループを形成するための複雑なツールをサ
ポートする。この機能をグループ化と呼び、グループ化
をサポートする機構が本発明のシステムに含まれる。
ループ化の機構形成に参加して、ピケットを選択して分
離計算用のグループを形成するための複雑なツールをサ
ポートする。この機能をグループ化と呼び、グループ化
をサポートする機構が本発明のシステムに含まれる。
【０１７３】これらの機能のいくつかは、効率的な浮動
小数点手法の機構形成に使用され、これらの機構で浮動
小数点をサポートすることが好ましい。
小数点手法の機構形成に使用され、これらの機構で浮動
小数点をサポートすることが好ましい。
【０１７４】システム機構の考察 これから考察する「ローカル自律性」の諸項目は、次の
３つの範疇に分類することができる。 １．状況制御式ローカル動作 ２．データ制御式ローカル動作 ３．プロセッサからマイクロ制御装置への状況の分配
３つの範疇に分類することができる。 １．状況制御式ローカル動作 ２．データ制御式ローカル動作 ３．プロセッサからマイクロ制御装置への状況の分配
【０１７５】状況生成の考察 状況は、命令ストリーム内での以前の活動に基づいて設
定される。状況レジスタのロードは、命令ストリームに
よって制御される。状況レジスタには、命令ストリーム
Ｚｅｒｏ Ｄｅｔｅｃｔ、Ｓｉｇｎ、Ｅｑｕａｌ、Ｇｒ
ｅａｔｅｒ ｔｈａｎ、Ｌｅｓｓ Ｔｈａｎ、ｃａｒｒ
ｙ ｏｕｔがロードされる。
定される。状況レジスタのロードは、命令ストリームに
よって制御される。状況レジスタには、命令ストリーム
Ｚｅｒｏ Ｄｅｔｅｃｔ、Ｓｉｇｎ、Ｅｑｕａｌ、Ｇｒ
ｅａｔｅｒ ｔｈａｎ、Ｌｅｓｓ Ｔｈａｎ、ｃａｒｒ
ｙ ｏｕｔがロードされる。
【０１７６】Ａｄｄ ｗｉｔｈ ｃａｒｒｙは、演算の
精度を拡張するための状況機能の一般的な使用例であ
る。状況のさらに巧妙な使用が含まれる。
精度を拡張するための状況機能の一般的な使用例であ
る。状況のさらに巧妙な使用が含まれる。
【０１７７】状況は、後で使用できるようにデータ・ワ
ードとしてメモリに格納することができる。また状況を
論理演算および算術演算に使用して、他の格納値のかな
り複雑な組合せを生成することもできる。これらの計算
値を使用して、ピケットのドーズ・ラッチの値を変更
し、ピケットが、他の計算情報によって再び使用可能に
なるまで、その動作を中断させることができる。
ードとしてメモリに格納することができる。また状況を
論理演算および算術演算に使用して、他の格納値のかな
り複雑な組合せを生成することもできる。これらの計算
値を使用して、ピケットのドーズ・ラッチの値を変更
し、ピケットが、他の計算情報によって再び使用可能に
なるまで、その動作を中断させることができる。
【０１７８】アレイ制御装置内で実行されているサブル
ーチン呼出しまたは文脈切替えと関係がある状況は、セ
ーブすることができる。その後、「ポップ」または「リ
ターン」により、これらの値をリコールして使用するこ
とができる。もちろん、サブルーチン動作にピケットの
選択されたグループまたはサブセットが参加できるが、
サブルーチンからのリターン時に活動化されるピケット
の数はそれより多くなる。
ーチン呼出しまたは文脈切替えと関係がある状況は、セ
ーブすることができる。その後、「ポップ」または「リ
ターン」により、これらの値をリコールして使用するこ
とができる。もちろん、サブルーチン動作にピケットの
選択されたグループまたはサブセットが参加できるが、
サブルーチンからのリターン時に活動化されるピケット
の数はそれより多くなる。
【０１７９】状況制御式ローカル動作 下記の各「ローカル自律」機能は、ＳＩＭＤ命令によっ
てＳＩＭＤサブシステム制御装置から選択されたとき、
状況によって制御される。図８の状況ラッチに状況条件
の１つまたはすべてを転送するためのコマンドで状況を
更新することができ、またはこの状況ラッチにメモリ位
置からロードすることができる。後者の方法は、ピケッ
トのグループ化で使用されている。各ローカル・ピケッ
トの状況をグループ化し、状況ファネルＳＦを介してＳ
ＩＭＤ制御装置にそっくり送ることができ、制御装置
は、個別に各ピケットから状況ワードを読み取らずに、
ピケット活動に明確に反応するための巧妙な方法を与え
られる。
てＳＩＭＤサブシステム制御装置から選択されたとき、
状況によって制御される。図８の状況ラッチに状況条件
の１つまたはすべてを転送するためのコマンドで状況を
更新することができ、またはこの状況ラッチにメモリ位
置からロードすることができる。後者の方法は、ピケッ
トのグループ化で使用されている。各ローカル・ピケッ
トの状況をグループ化し、状況ファネルＳＦを介してＳ
ＩＭＤ制御装置にそっくり送ることができ、制御装置
は、個別に各ピケットから状況ワードを読み取らずに、
ピケット活動に明確に反応するための巧妙な方法を与え
られる。
【０１８０】ローカル参加 ピケットは、直前の状況に基づいてそれ自体をオンまた
はオフにすることができる。ピケットは、ピケット内の
図８のドーズ・ラッチに適当な値をロードすることによ
り、ドーズ・モードに入ることができる。これを「ロー
カル参加」自律性と呼ぶことができる。ローカル参加自
律性は、ピケット・チップ内の個々のピケットの内部制
御用の機構をもたらす。ドーズ・モードのピケットは、
それ自体のメモリに書き込まず、一部分のレジスタの内
容を変更しないので、状態を変化させないが、すべての
テスト動作を監視し、選択された結果に基づいて再びオ
ンに戻ることができる。図８は、ドーズとディスエーブ
ルという２つの「オフ」モードの関係を示している。デ
ィスエーブル・モードでは、サブシステム制御装置が、
プロセスに実際に参加していない個々のピケットを使用
不能にすることができる。ＳＩＭＤ制御装置状況での使
用不能命令は、個々の処理要素を使用不能にするように
効果的に働くことができる。しかし、本発明では制御装
置は、プロセス内の別の１組のデータを起動する必要が
あったとき、選択されたピケットを使用可能にする。
はオフにすることができる。ピケットは、ピケット内の
図８のドーズ・ラッチに適当な値をロードすることによ
り、ドーズ・モードに入ることができる。これを「ロー
カル参加」自律性と呼ぶことができる。ローカル参加自
律性は、ピケット・チップ内の個々のピケットの内部制
御用の機構をもたらす。ドーズ・モードのピケットは、
それ自体のメモリに書き込まず、一部分のレジスタの内
容を変更しないので、状態を変化させないが、すべての
テスト動作を監視し、選択された結果に基づいて再びオ
ンに戻ることができる。図８は、ドーズとディスエーブ
ルという２つの「オフ」モードの関係を示している。デ
ィスエーブル・モードでは、サブシステム制御装置が、
プロセスに実際に参加していない個々のピケットを使用
不能にすることができる。ＳＩＭＤ制御装置状況での使
用不能命令は、個々の処理要素を使用不能にするように
効果的に働くことができる。しかし、本発明では制御装
置は、プロセス内の別の１組のデータを起動する必要が
あったとき、選択されたピケットを使用可能にする。
【０１８１】例： ０より大きな値を持つすべてのピケ
ットが、次の組の動作に参加しない。
ットが、次の組の動作に参加しない。
【０１８２】本発明の好ましい実施例におけるドーズと
ディスエーブルの関係を図８に示す。
ディスエーブルの関係を図８に示す。
【０１８３】状況によるキャリーイン また、本発明では、各ピケットが、直前の状況に基づい
て現在の動作にキャリーインを追加することができる。
これは、データ長がハードウェア・レジスタ長の倍数で
あるノイマン型マシンで共通の動作である。しかし、多
数のピケットが様々なデータに対して同一の動作を実行
しているとき、各ピケットは直前の動作のデータに基づ
いてキャリーインを生成しなければならない。これは、
各ピケットに固有の動作であり、したがって重要なロー
カル自律動作である。
て現在の動作にキャリーインを追加することができる。
これは、データ長がハードウェア・レジスタ長の倍数で
あるノイマン型マシンで共通の動作である。しかし、多
数のピケットが様々なデータに対して同一の動作を実行
しているとき、各ピケットは直前の動作のデータに基づ
いてキャリーインを生成しなければならない。これは、
各ピケットに固有の動作であり、したがって重要なロー
カル自律動作である。
【０１８４】例： 浮動小数点正規化動作における先行
ゼロの検索。
ゼロの検索。
【０１８５】状況による格納禁止 また、本発明によれば、パケットは直前の状況に基づい
てメモリへの格納動作を禁止することができる。この選
択的書込み動作を用いると、ピケット状況でピケット・
メモリへのデータの再格納を制御することができる。す
べてのピケットで実行される演算が、一部の個別ピケッ
トに有用な結果を生成しないとき、この動作を効果的な
禁止機構として使用することができる。
てメモリへの格納動作を禁止することができる。この選
択的書込み動作を用いると、ピケット状況でピケット・
メモリへのデータの再格納を制御することができる。す
べてのピケットで実行される演算が、一部の個別ピケッ
トに有用な結果を生成しないとき、この動作を効果的な
禁止機構として使用することができる。
【０１８６】例： 絶対値の計算時に直前の状況が負だ
った場合に補数を格納し戻す。
った場合に補数を格納し戻す。
【０１８７】状況によるレジスタ・ソース選択 ピケットは、状況に基づいて、２つのデータ・ソースの
うちの一方を選択し、ハードウェア・レジスタをロード
することができる。状況は、２つのデータ・ソースのう
ちの一方を選ぶのに使われるマルチプレクサを切り替え
るのに使用される。データ・ソースは、２つのハードウ
ェア・レジスタ、または同報通信バスと１つのハードウ
ェア・レジスタとすることができる。
うちの一方を選択し、ハードウェア・レジスタをロード
することができる。状況は、２つのデータ・ソースのう
ちの一方を選ぶのに使われるマルチプレクサを切り替え
るのに使用される。データ・ソースは、２つのハードウ
ェア・レジスタ、または同報通信バスと１つのハードウ
ェア・レジスタとすることができる。
【０１８８】例： 同報通信バス上のデータがピケット
にとって有用な場合、該バスから読み取る。そうでない
場合は、内部レジスタのデータを使用する。この例は、
英字およびワードのストリームが同報通信バスを介して
移動し、潜在的一致を含むピケットがデータを捕捉する
という、ディクショナリ機能を表している。
にとって有用な場合、該バスから読み取る。そうでない
場合は、内部レジスタのデータを使用する。この例は、
英字およびワードのストリームが同報通信バスを介して
移動し、潜在的一致を含むピケットがデータを捕捉する
という、ディクショナリ機能を表している。
【０１８９】例： 内容が、メモリから読み取ったデー
タよりも小さい場合に、レジスタからＬｏａｄ Ｒｅｇ
する。
タよりも小さい場合に、レジスタからＬｏａｄ Ｒｅｇ
する。
【０１９０】状況による、代替メモリ位置からの読取り ピケットは、状況に基づいて２つのメモリ位置のうちの
一方からデータを読み取ることができる（ストライドは
２のｎ乗）。通常、レコード内には１バイトより多くの
データがある。また、通常、１データ・セットごとに複
数のデータ・レコードがある。この選択機能を用いる
と、ローカル・ピケット状況で、データの２つのレコー
ドの一方を選択することができる。最大値を探してお
り、それを見つけるためにテストを行ったものとする。
その場合、この機能を使用すれば、将来使用するため選
択されたレコードを捕捉することができるはずである。
一方からデータを読み取ることができる（ストライドは
２のｎ乗）。通常、レコード内には１バイトより多くの
データがある。また、通常、１データ・セットごとに複
数のデータ・レコードがある。この選択機能を用いる
と、ローカル・ピケット状況で、データの２つのレコー
ドの一方を選択することができる。最大値を探してお
り、それを見つけるためにテストを行ったものとする。
その場合、この機能を使用すれば、将来使用するため選
択されたレコードを捕捉することができるはずである。
【０１９１】例： 浮動小数点調整動作では、２つの値
を突き合わせ、一方の指数部が他方と一致するように一
方の値をスケーリングする。「どちらの一方」をスケー
リングするかは、指数部を比較し、状況値をロードする
ことによって決定する。
を突き合わせ、一方の指数部が他方と一致するように一
方の値をスケーリングする。「どちらの一方」をスケー
リングするかは、指数部を比較し、状況値をロードする
ことによって決定する。
【０１９２】状況による代替メモリ位置への格納 ピケットは、状況に基づいて２つのメモリ位置のうちの
一方にデータを格納することができる（ストライドは２
のｎ乗）。これは、読取り動作と類似している。
一方にデータを格納することができる（ストライドは２
のｎ乗）。これは、読取り動作と類似している。
【０１９３】状況による、隣接ピケットへの転送のため
の選択 ピケットは、本発明のスライド動作を介して隣接ピケッ
トへの転送を行うことができる。この動作のソース・デ
ータは、状況によってＡレジスタとＢレジスタのどちら
かとすることができる。そのよい例が、すべてのピケッ
トにわたってデータを比較する場合である。その目標
は、最大値を識別することである。したがって、奇数番
目のすべてのピケットがデータを右に移動し、そこでデ
ータがレジスタに格納される。受取り側ピケットは、新
しいデータ・ワードを該ピケットが有するデータ・ワー
ドと比較し、状況をセーブし、適切なソースを選択する
ことによって２つのうちの大きい方を転送する。
の選択 ピケットは、本発明のスライド動作を介して隣接ピケッ
トへの転送を行うことができる。この動作のソース・デ
ータは、状況によってＡレジスタとＢレジスタのどちら
かとすることができる。そのよい例が、すべてのピケッ
トにわたってデータを比較する場合である。その目標
は、最大値を識別することである。したがって、奇数番
目のすべてのピケットがデータを右に移動し、そこでデ
ータがレジスタに格納される。受取り側ピケットは、新
しいデータ・ワードを該ピケットが有するデータ・ワー
ドと比較し、状況をセーブし、適切なソースを選択する
ことによって２つのうちの大きい方を転送する。
【０１９４】データ制御式ローカル動作 各ピケット内のデータに基づくローカル自律機能がいく
つかある。これらのデータ依存機能は、データ・レジス
タの内容を使ってピケット内の独立活動を決定させる、
ＳＩＭＤ制御装置のマイクロワードによって使用可能に
なる。いくつかの例を挙げて、データ制御式ローカル動
作について説明する。
つかある。これらのデータ依存機能は、データ・レジス
タの内容を使ってピケット内の独立活動を決定させる、
ＳＩＭＤ制御装置のマイクロワードによって使用可能に
なる。いくつかの例を挙げて、データ制御式ローカル動
作について説明する。
【０１９５】データによる代替メモリ位置からの読取り 各ピケットは、そのレジスタのうちの１つに含まれるデ
ータをメモリ・アドレスの一部として使用して、それ自
体のメモリをアドレスすることができる。アドレス可能
なメモリのフィールドは、２の累乗で、２からすべての
ピケットのメモリまでの範囲に及ぶ。現在の適切で実用
的な設計点は４Ｋである。もう１つの特徴は、アドレス
指定にストライドを導入して、制御装置が、ピケットに
１つおきにまたは４つおきになどでワードをアドレスさ
せることができるようにするものである。メモリのこの
フィールドのベース（ピケット・アドレスの他のビッ
ト）は、ＳＩＭＤ制御装置から供給される。
ータをメモリ・アドレスの一部として使用して、それ自
体のメモリをアドレスすることができる。アドレス可能
なメモリのフィールドは、２の累乗で、２からすべての
ピケットのメモリまでの範囲に及ぶ。現在の適切で実用
的な設計点は４Ｋである。もう１つの特徴は、アドレス
指定にストライドを導入して、制御装置が、ピケットに
１つおきにまたは４つおきになどでワードをアドレスさ
せることができるようにするものである。メモリのこの
フィールドのベース（ピケット・アドレスの他のビッ
ト）は、ＳＩＭＤ制御装置から供給される。
【０１９６】例： これらの着想の主な応用例は、０〜
９０度の角度に対するsinの値を含むテーブルから、三
角関数や超越関数などの１組の値のうちの１つを求める
表引きである。
９０度の角度に対するsinの値を含むテーブルから、三
角関数や超越関数などの１組の値のうちの１つを求める
表引きである。
【０１９７】メモリ・フィールドへの条件付きインデク
シング この着想は、インデクシングを状況で条件付け、ピケッ
ト・レジスタ内のデータに基づいてインデックスの深さ
を決定することによって、２つの考えを組み合わせるも
のである。
シング この着想は、インデクシングを状況で条件付け、ピケッ
ト・レジスタ内のデータに基づいてインデックスの深さ
を決定することによって、２つの考えを組み合わせるも
のである。
【０１９８】メモリからのデータに基づく加算器動作 ピケット・メモリは、ピケットのタスクに固有の「命
令」を格納することができる。これらの命令をメモリか
ら読み取り、ピケットのレジスタに格納し、ピケット・
データフロー・レジスタ、マルチプレクサ、およびＡＬ
Ｕによって実行とができる。
令」を格納することができる。これらの命令をメモリか
ら読み取り、ピケットのレジスタに格納し、ピケット・
データフロー・レジスタ、マルチプレクサ、およびＡＬ
Ｕによって実行とができる。
【０１９９】例： ＳＩＭＤアレイが論理設計のシミュ
レーションを実行している場合、各ピケットに論理機能
を割り当てることができる。これをレジスタに格納すれ
ば、それを使って、そのピケットのＡＬＵ内のこの機能
に指令することができる。
レーションを実行している場合、各ピケットに論理機能
を割り当てることができる。これをレジスタに格納すれ
ば、それを使って、そのピケットのＡＬＵ内のこの機能
に指令することができる。
【０２００】メモリからのデータに基づくマスク動作 各ピケットは、データとマスクの論理的組合せが各ピケ
ットごとに異なる結果をもたらすように、メモリ内でデ
ータとマスクを混合することにより、ローカル自律性を
達成することができる。データとそれに関連するマスク
を対にすると、トリットと称する単位が形成される。
ットごとに異なる結果をもたらすように、メモリ内でデ
ータとマスクを混合することにより、ローカル自律性を
達成することができる。データとそれに関連するマスク
を対にすると、トリットと称する単位が形成される。
【０２０１】状況分配をマイクロ制御するためのピケッ
ト ローカル自律性の第３の範疇は、ある事象に関係する条
件を決定し、この条件を状況ファネルを介してＳＩＭＤ
制御装置に報告するピケットに関するものである。状況
ファネルは基本的に、活動状態の各ピケットから制御装
置に供給される条件の全体的論理和である。状況ファネ
ルは、少なくとも１つのピケットが要求された条件を含
むかどうかを示す。この考えを他の条件について繰り返
して、制御装置がおそらく４つ以上の条件に関する通知
を同時に受けることができるようにすることができる。
したがって、ピケット内で行われる個々のテストに基づ
いて制御の判断を下し、それをＳＴＡＴ報告ファネルを
介してアレイ制御装置に通信することができる。
ト ローカル自律性の第３の範疇は、ある事象に関係する条
件を決定し、この条件を状況ファネルを介してＳＩＭＤ
制御装置に報告するピケットに関するものである。状況
ファネルは基本的に、活動状態の各ピケットから制御装
置に供給される条件の全体的論理和である。状況ファネ
ルは、少なくとも１つのピケットが要求された条件を含
むかどうかを示す。この考えを他の条件について繰り返
して、制御装置がおそらく４つ以上の条件に関する通知
を同時に受けることができるようにすることができる。
したがって、ピケット内で行われる個々のテストに基づ
いて制御の判断を下し、それをＳＴＡＴ報告ファネルを
介してアレイ制御装置に通信することができる。
【０２０２】例： この機能は、動作が完全であるかど
うか、あるいは動作に参加している活動状態のピケット
が他にもうないかどうかを判定する際に制御装置が使用
することができる。
うか、あるいは動作に参加している活動状態のピケット
が他にもうないかどうかを判定する際に制御装置が使用
することができる。
【０２０３】例： ピケット・アレイは、同時に参加し
ているすべての活動状態のピケットに対して、マスク動
作によって探索を実行することができる。マスク動作で
は、一致するピケットが一致線をハイにして一致を示
す。一致条件は、活動状態のプロセスにおいて後で判断
するために、状況ファネルを介して制御装置に送られ
る。
ているすべての活動状態のピケットに対して、マスク動
作によって探索を実行することができる。マスク動作で
は、一致するピケットが一致線をハイにして一致を示
す。一致条件は、活動状態のプロセスにおいて後で判断
するために、状況ファネルを介して制御装置に送られ
る。
【０２０４】例： ピケット・アレイは、情報の集合を
保持することができ、一時に１文字を比較し、ピケット
が一致しなくなった時点でピケットをオフにすることに
より特定の情報を探すことができる。これによって、１
回の同時同報通信比較ですべての活動状態ピケットを処
理する、強力な並列関連付け機能がもたらされる。
保持することができ、一時に１文字を比較し、ピケット
が一致しなくなった時点でピケットをオフにすることに
より特定の情報を探すことができる。これによって、１
回の同時同報通信比較ですべての活動状態ピケットを処
理する、強力な並列関連付け機能がもたらされる。
【０２０５】マルチレベル状況および状況のセーブ 状況の反復的生成および制御を管理するための２つの能
力について説明する。すなわち、様々なレベルのプログ
ラムに入るとき、状況がより複雑になりまたはプロセッ
サ制限度が高くなり、あるいはその両方になることがあ
り得る。ソフトウェアの制御下で完全なピケット状況を
セーブし復元する能力があると、ＣＡＬＬ／ＲＥＴＵＲ
Ｎシーケンスを用いてソフトウェアのレベルをカスケー
ド化できるようになる。各ピケットは、アレイ制御装置
から指令を受けると、その状況を個別メモリにセーブす
る。
力について説明する。すなわち、様々なレベルのプログ
ラムに入るとき、状況がより複雑になりまたはプロセッ
サ制限度が高くなり、あるいはその両方になることがあ
り得る。ソフトウェアの制御下で完全なピケット状況を
セーブし復元する能力があると、ＣＡＬＬ／ＲＥＴＵＲ
Ｎシーケンスを用いてソフトウェアのレベルをカスケー
ド化できるようになる。各ピケットは、アレイ制御装置
から指令を受けると、その状況を個別メモリにセーブす
る。
【０２０６】状況の生成 状況は、ＡＬＵ演算の結果生成される。命令ストリーム
は、テストすべき条件と、その条件を既存の状況とどう
組み合わせるかとを示す。以下の選択肢がある。テスト
結果を無視する。まったく新しい状況を設定する。新規
状況と既存の状況のＯＲまたはＸＯＲを使う。状況の生
成に使用できる条件には、Zero result,Equal, Greater
than, Less than, Not equal, Equal or greater tha
n, Equalor less than, Overflow, およびUnderflowが
ある。
は、テストすべき条件と、その条件を既存の状況とどう
組み合わせるかとを示す。以下の選択肢がある。テスト
結果を無視する。まったく新しい状況を設定する。新規
状況と既存の状況のＯＲまたはＸＯＲを使う。状況の生
成に使用できる条件には、Zero result,Equal, Greater
than, Less than, Not equal, Equal or greater tha
n, Equalor less than, Overflow, およびUnderflowが
ある。
【０２０７】命令によって制御される状況の使用法 各命令は、状況を収集しセーブする方法に関するコマン
ドを各ピケットに提供する。ピケットで局所的に状況を
使用する方法を示すコマンドがすべてのピケットに提供
される。これらの使用法コマンドは、複数の事項を指定
する。それらはすべてローカル自律性の発想に関するも
ので、とりわけピケット参加、再格納禁止、状況による
データ・ソース選択、およびピケット間通信の制御が含
まれる。ピケットのアレイの制御装置に、個々のピケッ
トの状況を制御装置に収集する方法と、この状況を使用
して大域動作を管理する方法を指示するコマンドも提供
される。基本的に、各ピケットの状況を他のあらゆるピ
ケットの状況とのＯＲまたはＡＮＤをとり、その結果
が、アレイ制御装置が使用できるように該制御装置に提
示される。
ドを各ピケットに提供する。ピケットで局所的に状況を
使用する方法を示すコマンドがすべてのピケットに提供
される。これらの使用法コマンドは、複数の事項を指定
する。それらはすべてローカル自律性の発想に関するも
ので、とりわけピケット参加、再格納禁止、状況による
データ・ソース選択、およびピケット間通信の制御が含
まれる。ピケットのアレイの制御装置に、個々のピケッ
トの状況を制御装置に収集する方法と、この状況を使用
して大域動作を管理する方法を指示するコマンドも提供
される。基本的に、各ピケットの状況を他のあらゆるピ
ケットの状況とのＯＲまたはＡＮＤをとり、その結果
が、アレイ制御装置が使用できるように該制御装置に提
示される。
【０２０８】好ましい実施例のＳＩＭＩＭＤの考察 ＳＩＭＩＭＤの機能を用いると、処理要素またはピケッ
トがＳＩＭＤアレイ・プロセス用に構成されている、図
１のアレイ制御装置１４のようなＳＩＭＤ制御装置、ま
たは図４に示す本発明の好ましい実施例のサブシステム
制御装置は、アレイ内のすべてのピケットに対して同じ
命令を発行する。各ピケットは、命令を解釈し実行す
る。ここでの考え方は、各ピケットで一部の命令を異な
るふうに解釈できるようにすることである。これらの小
さな変形によって、各ピケットに一定のローカル自律性
が与えられる。本発明の複数のローカル自律性は、ＳＩ
ＭＩＭＤモードのプロセスで使用される機能を提供す
る。
トがＳＩＭＤアレイ・プロセス用に構成されている、図
１のアレイ制御装置１４のようなＳＩＭＤ制御装置、ま
たは図４に示す本発明の好ましい実施例のサブシステム
制御装置は、アレイ内のすべてのピケットに対して同じ
命令を発行する。各ピケットは、命令を解釈し実行す
る。ここでの考え方は、各ピケットで一部の命令を異な
るふうに解釈できるようにすることである。これらの小
さな変形によって、各ピケットに一定のローカル自律性
が与えられる。本発明の複数のローカル自律性は、ＳＩ
ＭＩＭＤモードのプロセスで使用される機能を提供す
る。
【０２０９】図９は、アレイ内の各処理要素が、ＳＩＭ
Ｄコマンドを使って、それ自体の命令をどのように実行
できるかを示している。ＨＡＮＧが発生すると、各ピケ
ットは、ＳＩＭＩＭＤモード動作を終了したことを示
す。ここでは、各ピケットがそれ自体のメモリからの命
令を実行できるようになる、適切な種類のローカル変形
の実施態様について述べる。その考え方は、ＳＩＭＤ制
御装置が、命令アドレスを参照し、命令を見つけ、ピケ
ットのメモリから命令を読み取り、それを実行し、結果
をセーブし、次いで同じことを繰り返すプロセスを実行
するようピケットに命じる命令を発行するというもので
ある。ＳＩＭＤ制御装置は、各"ＭＩＭＤ"コマンドごと
に、これらのステップのそれぞれごとにコマンドを発行
する。
Ｄコマンドを使って、それ自体の命令をどのように実行
できるかを示している。ＨＡＮＧが発生すると、各ピケ
ットは、ＳＩＭＩＭＤモード動作を終了したことを示
す。ここでは、各ピケットがそれ自体のメモリからの命
令を実行できるようになる、適切な種類のローカル変形
の実施態様について述べる。その考え方は、ＳＩＭＤ制
御装置が、命令アドレスを参照し、命令を見つけ、ピケ
ットのメモリから命令を読み取り、それを実行し、結果
をセーブし、次いで同じことを繰り返すプロセスを実行
するようピケットに命じる命令を発行するというもので
ある。ＳＩＭＤ制御装置は、各"ＭＩＭＤ"コマンドごと
に、これらのステップのそれぞれごとにコマンドを発行
する。
【０２１０】ＳＩＭＤ制御装置は、ある時点でＭＩＭＤ
動作の列を終了し、従来のＳＩＭＤ動作に戻る。この短
時間のＭＩＭＤモードへの切替えの結果が、各ピケット
のメモリに格納される。これは、ＳＩＭＩＭＤモードで
の動作としてエクスカーションと呼ばれることもある。
動作の列を終了し、従来のＳＩＭＤ動作に戻る。この短
時間のＭＩＭＤモードへの切替えの結果が、各ピケット
のメモリに格納される。これは、ＳＩＭＩＭＤモードで
の動作としてエクスカーションと呼ばれることもある。
【０２１１】図９に、この様子を示す。ＳＩＭＤ命令は
一般に、すべてのピケット内のデータに並列に作用す
る。本発明の好ましい実施例では、同一のＳＩＭＤ命令
ストリームを使って、各ピケット内に格納された命令が
実行される。各ピケットは現在、別のローカル命令スト
リームを実行中であり得るので、それぞれ異なる動作を
している可能性がある。また、各ピケットは異なる時点
でプログラムを終了する可能性がある。各ピケット・プ
ログラムがいつ終了したかを示し、それによって、すべ
てのピケットが完了しないかぎり、または制御装置がＳ
ＩＭＩＭＤ動作を停止すると判断しないかぎり、ＳＩＭ
Ｄ制御装置がコマンドを継続し、各ピケット内でＳＩＭ
ＩＭＤ命令を実行させるようにするための手段が含まれ
ている。
一般に、すべてのピケット内のデータに並列に作用す
る。本発明の好ましい実施例では、同一のＳＩＭＤ命令
ストリームを使って、各ピケット内に格納された命令が
実行される。各ピケットは現在、別のローカル命令スト
リームを実行中であり得るので、それぞれ異なる動作を
している可能性がある。また、各ピケットは異なる時点
でプログラムを終了する可能性がある。各ピケット・プ
ログラムがいつ終了したかを示し、それによって、すべ
てのピケットが完了しないかぎり、または制御装置がＳ
ＩＭＩＭＤ動作を停止すると判断しないかぎり、ＳＩＭ
Ｄ制御装置がコマンドを継続し、各ピケット内でＳＩＭ
ＩＭＤ命令を実行させるようにするための手段が含まれ
ている。
【０２１２】ＳＩＭＩＭＤモードでピケット内で実施さ
れる命令セットは、非常に貴重なオンチップ・ハードウ
ェアをほとんど必要としないように、きわめて簡単でな
ければならない。他のシステムがますます複雑になって
いる中で、本発明の好ましいシステムの利点の１つは、
２０年前に一般的だったようなシステムで、アキュミュ
レータ・アーキテクチャが使用でき、その簡単さが活用
できることである。この説明では、下記の単純な命令セ
ットを検討する。命令は、それらを実行するのに必要な
ＳＩＭＤ制御シーケンスに一致する３つの範疇に分けて
示してある。 ・ＡＤＤ、ＳＵＢ、ＡＮＤ、ＯＲ、ＸＯＲ、ＮＥＧ、Ｎ
ＯＰ ・ＳＴＯＲＥ ・ＢＲＡＮＣＨ ＯＮ ＣＯＮＤＩＴＩＯＮ（符号、
０、繰上り、無条件）
れる命令セットは、非常に貴重なオンチップ・ハードウ
ェアをほとんど必要としないように、きわめて簡単でな
ければならない。他のシステムがますます複雑になって
いる中で、本発明の好ましいシステムの利点の１つは、
２０年前に一般的だったようなシステムで、アキュミュ
レータ・アーキテクチャが使用でき、その簡単さが活用
できることである。この説明では、下記の単純な命令セ
ットを検討する。命令は、それらを実行するのに必要な
ＳＩＭＤ制御シーケンスに一致する３つの範疇に分けて
示してある。 ・ＡＤＤ、ＳＵＢ、ＡＮＤ、ＯＲ、ＸＯＲ、ＮＥＧ、Ｎ
ＯＰ ・ＳＴＯＲＥ ・ＢＲＡＮＣＨ ＯＮ ＣＯＮＤＩＴＩＯＮ（符号、
０、繰上り、無条件）
【０２１３】ピケット内でＭＩＭＤ動作を発生させるＳ
ＩＭＤシーケンスは、メモリの幅に対する依存性が強
い。バイト幅メモリは、１６ビット・ワードに対して２
回のアクセスが必要であるが、１６ビット幅メモリでは
１回のアクセスでよい。下記に示す命令シーケンスで
は、各動作が１サイクルで完了するようなデータフロー
であると仮定する。ピケット内でＭＩＭＤ動作を実行さ
せるＳＩＭＤコマンド文字列は次の通りである。アレイ
内のすべてのプロセッサに１つのＳＩＭＤシーケンスが
送られ、各ピケット内のＳＩＭＩＭＤ命令コードが解釈
されると、ステップ５ないし７に示す３つのシーケンス
のうちの１つが発生する。
ＩＭＤシーケンスは、メモリの幅に対する依存性が強
い。バイト幅メモリは、１６ビット・ワードに対して２
回のアクセスが必要であるが、１６ビット幅メモリでは
１回のアクセスでよい。下記に示す命令シーケンスで
は、各動作が１サイクルで完了するようなデータフロー
であると仮定する。ピケット内でＭＩＭＤ動作を実行さ
せるＳＩＭＤコマンド文字列は次の通りである。アレイ
内のすべてのプロセッサに１つのＳＩＭＤシーケンスが
送られ、各ピケット内のＳＩＭＩＭＤ命令コードが解釈
されると、ステップ５ないし７に示す３つのシーケンス
のうちの１つが発生する。
【０２１４】ＭＯＳＴ ＩＮＳＴＲＵＣＴＩＯＮＳ（大
部分の命令）−Ａｄｄ、Ｓｕｂ、Ａｎｄ、Ｏｒ、Ｘｏ
ｒ、Ｎｅｇ、Ｎｏｐ １）ＭＡＤＲ＜−ＩＡＤＲ ２）ＩＡＤＲ＜−ＩＡＤＲ＋１ ３）メモリ読取り ４）ＯＰＲＥＧ＜−ＭＤＡＴＡ ５）ＭＡＤＲ＜−オペランド・アドレス ６）メモリ読取り ７）Ａ−ＲＥＧ＜−Ａ−ＲＥＧ（ｏｐ）ＭＤＡＴＡ
部分の命令）−Ａｄｄ、Ｓｕｂ、Ａｎｄ、Ｏｒ、Ｘｏ
ｒ、Ｎｅｇ、Ｎｏｐ １）ＭＡＤＲ＜−ＩＡＤＲ ２）ＩＡＤＲ＜−ＩＡＤＲ＋１ ３）メモリ読取り ４）ＯＰＲＥＧ＜−ＭＤＡＴＡ ５）ＭＡＤＲ＜−オペランド・アドレス ６）メモリ読取り ７）Ａ−ＲＥＧ＜−Ａ−ＲＥＧ（ｏｐ）ＭＤＡＴＡ
【０２１５】ＲＥＬＡＴＩＶＥ ＢＲＡＮＣＨ（相対分
岐） １）ＭＡＤＲ＜−ＩＡＤＲ ２）ＩＡＤＲ＜−ＩＡＤＲ＋１ ３）メモリ読取り ４）ＯＰＲＥＧ＜−ＭＤＡＴＡ ５）ＭＡＤＲ＜−オペランド・アドレス（機能なし） ６）メモリＮｏｐ（機能なし） ７）ＩＡＤＲ＜−ＩＡＤＲ（ｏｐ）ＭＤＡＴＡ
岐） １）ＭＡＤＲ＜−ＩＡＤＲ ２）ＩＡＤＲ＜−ＩＡＤＲ＋１ ３）メモリ読取り ４）ＯＰＲＥＧ＜−ＭＤＡＴＡ ５）ＭＡＤＲ＜−オペランド・アドレス（機能なし） ６）メモリＮｏｐ（機能なし） ７）ＩＡＤＲ＜−ＩＡＤＲ（ｏｐ）ＭＤＡＴＡ
【０２１６】ＳＴＯＲＥ（記憶） １）ＭＡＤＲ＜−ＩＡＤＲ ２）ＩＡＤＲ＜−ＩＡＤＲ＋１ ３）メモリ読取り ４）ＯＰＲＥＧ＜−ＭＤＡＴＡ ５）ＭＡＤＲ＜−オペランド・アドレス、ＭＤＡＴＡ＜
−Ａ−Ｒｅｇ ６）メモリ読取り ７）Ａ−ＲＥＧ＜−Ａ−ＲＥＧ（ｏｐ）ＭＤＡＴＡ（機
能なし）
−Ａ−Ｒｅｇ ６）メモリ読取り ７）Ａ−ＲＥＧ＜−Ａ−ＲＥＧ（ｏｐ）ＭＤＡＴＡ（機
能なし）
【０２１７】すべての命令が同数のＳＩＭＤサイクルを
もち、同一サイクル内のコマンドはきわめて似ているこ
とに留意されたい。ステップ１、ステップ２、ステップ
３、ステップ４は３つの形式のすべてで同一であり、Ｓ
ＩＭＩＭＤ命令の命令取出し部分および復号部分を行わ
せる。
もち、同一サイクル内のコマンドはきわめて似ているこ
とに留意されたい。ステップ１、ステップ２、ステップ
３、ステップ４は３つの形式のすべてで同一であり、Ｓ
ＩＭＩＭＤ命令の命令取出し部分および復号部分を行わ
せる。
【０２１８】ステップ５、ステップ６、およびステップ
７は、命令の実行部分を形成し、ステップ４でメモリか
らロードされたピケットＯＰＲＥＧ内の命令コードに依
存する何らかの機能を有する。大部分の命令では、ステ
ップ５、ステップ６でオペランドが読み取られ、ステッ
プ７で演算が実行され、結果がアキュミュレータに格納
される。
７は、命令の実行部分を形成し、ステップ４でメモリか
らロードされたピケットＯＰＲＥＧ内の命令コードに依
存する何らかの機能を有する。大部分の命令では、ステ
ップ５、ステップ６でオペランドが読み取られ、ステッ
プ７で演算が実行され、結果がアキュミュレータに格納
される。
【０２１９】ＳＴＯＲＥ命令の場合、ステップ５でデー
タがデータ・レジスタに移動される。ステップ６はメモ
リ格納動作であり、ステップ７は７つのサイクルを維持
する以外の機能を果たさない。
タがデータ・レジスタに移動される。ステップ６はメモ
リ格納動作であり、ステップ７は７つのサイクルを維持
する以外の機能を果たさない。
【０２２０】ＢＲＡＮＣＨ命令では、ステップ５、ステ
ップ６は機能を果たさず、ステップ７で命令コードから
命令レジスタにオフセットが追加される。あるいは、分
岐条件が満たされなかった場合、ステップ７では何も実
行されない。この命令は、条件が絶対満たされないよう
にコード化されると、ＮＯＰになる。命令自体に対する
無条件分岐としてコード化されると、ルーチンの終りに
ＨＡＮＧになる。
ップ６は機能を果たさず、ステップ７で命令コードから
命令レジスタにオフセットが追加される。あるいは、分
岐条件が満たされなかった場合、ステップ７では何も実
行されない。この命令は、条件が絶対満たされないよう
にコード化されると、ＮＯＰになる。命令自体に対する
無条件分岐としてコード化されると、ルーチンの終りに
ＨＡＮＧになる。
【０２２１】現在、ＳＩＭＩＭＤ実行を可能にする、こ
れらのローカル自律性の諸機能をサポートするのに必要
な、ハードウェアで実施された機能として下記のものが
ある。
れらのローカル自律性の諸機能をサポートするのに必要
な、ハードウェアで実施された機能として下記のものが
ある。
【０２２２】・各ピケット内で局所的にロードされるア
ドレス・レジスタ ・各ピケット内で局所的にロードされる演算レジスタ
ドレス・レジスタ ・各ピケット内で局所的にロードされる演算レジスタ
【０２２３】通常、制御装置からすべてのピケットに同
時にピケット・アドレスが供給される。ＳＩＭＩＭＤモ
ードのとき、各ピケットには、そのデータフローからア
ドレス・レジスタをロードすることができる。
時にピケット・アドレスが供給される。ＳＩＭＩＭＤモ
ードのとき、各ピケットには、そのデータフローからア
ドレス・レジスタをロードすることができる。
【０２２４】ピケット内の動作は通常、アレイ制御装置
からのマイクロオーダとして発生する。ＳＩＭＩＭＤモ
ードのとき、これらのマイクロオーダの一部は、各ピケ
ット内の演算レジスタから発生することができる。した
がって、ＡＬＵおよび一部のレジスタ・クロックは、各
ピケットから読み取られ、各ピケットの演算レジスタに
格納されたデータによって制御することができる。
からのマイクロオーダとして発生する。ＳＩＭＩＭＤモ
ードのとき、これらのマイクロオーダの一部は、各ピケ
ット内の演算レジスタから発生することができる。した
がって、ＡＬＵおよび一部のレジスタ・クロックは、各
ピケットから読み取られ、各ピケットの演算レジスタに
格納されたデータによって制御することができる。
【０２２５】ピケット内の命令をサポートするのに必要
な、ハードウェアで実施されたローカル自律機能は、演
算レジスタで指示される機能に基づく。
な、ハードウェアで実施されたローカル自律機能は、演
算レジスタで指示される機能に基づく。
【０２２６】サイクル５では、ＭＡＤＲにオペランド・
アドレスをロードする他に、命令コードがＳＴＯＲＥの
場合、ＭＤＡＴＡ＜−Ａ １である。 ＭＯＳＴ ＩＮＳＴＲ ＭＡＤＲ＜−オペランド・アド
レス ＢＲＡＮＣＨ ＭＡＤＲ＜−オペランド・アドレス（使
用しない） ＳＴＯＲＥ ＭＡＤＲ＜−オペランド・アドレス、ＭＤ
ＡＴＡ＜−Ａ−Ｒｅｇ
アドレスをロードする他に、命令コードがＳＴＯＲＥの
場合、ＭＤＡＴＡ＜−Ａ １である。 ＭＯＳＴ ＩＮＳＴＲ ＭＡＤＲ＜−オペランド・アド
レス ＢＲＡＮＣＨ ＭＡＤＲ＜−オペランド・アドレス（使
用しない） ＳＴＯＲＥ ＭＡＤＲ＜−オペランド・アドレス、ＭＤ
ＡＴＡ＜−Ａ−Ｒｅｇ
【０２２７】サイクル６では、メモリ動作はＯＰレジス
タ内容の関数としてＲＥＡＤ、ＳＴＯＲＥ、ＮＯＰであ
る。
タ内容の関数としてＲＥＡＤ、ＳＴＯＲＥ、ＮＯＰであ
る。
【０２２８】ＭＯＳＴ ＩＮＳＴＲ メモリ読取り ＢＲＡＮＣＨ メモリ動作なし ＳＴＯＲＥ メモリ格納
【０２２９】サイクル７では、レジスタ・クロックは演
算レジスタ内容の関数である。
算レジスタ内容の関数である。
【０２３０】ＭＯＳＴ ＩＮＳＴＲ 宛先はＡレジスタ ＢＲＡＮＣＨ 宛先はＩＡＤＲ（Ａレジスタをクロック
しない） ＳＴＯＲＥ 宛先なし（Ａレジスタをクロックしない）
しない） ＳＴＯＲＥ 宛先なし（Ａレジスタをクロックしない）
【０２３１】サイクル７では、ＡＬＵ動作は演算レジス
タ内容の関数である。 ＭＯＳＴ ＩＮＳＴＲ 演算レジスタの機能（ＡＤＤで
加算が実行されるなど） ＢＲＡＮＣＨ 条件が満たさ
れる場合は追加、条件が満たされない場合はＩＡＤＲ＜
−ＩＡＤＲ ＳＴＯＲＥ 何も実行しない。
タ内容の関数である。 ＭＯＳＴ ＩＮＳＴＲ 演算レジスタの機能（ＡＤＤで
加算が実行されるなど） ＢＲＡＮＣＨ 条件が満たさ
れる場合は追加、条件が満たされない場合はＩＡＤＲ＜
−ＩＡＤＲ ＳＴＯＲＥ 何も実行しない。
【０２３２】図のＳＭＩＭＤモードにはさらに詳細な実
施態様が可能であるが、ここには、本発明のＳＩＭＩＭ
Ｄモード実施例の基本原則を開示したものを提示する。
施態様が可能であるが、ここには、本発明のＳＩＭＩＭ
Ｄモード実施例の基本原則を開示したものを提示する。
【０２３３】好ましい浮動小数点実施例に関する一般的
考察 浮動小数点演算のアプリケーション用に、ＳＩＭＤマシ
ンにローカル自律性を持たせることが特に好ましい。"F
loating-Point for SIMD Array Machine"と題する上記
で参照した関連出願に詳述されているＳＩＭＤアレイ・
マシンに浮動小数点に関する諸能力を提供するための新
しい方法の説明を加えれば、本発明の卓越性が理解でき
る。
考察 浮動小数点演算のアプリケーション用に、ＳＩＭＤマシ
ンにローカル自律性を持たせることが特に好ましい。"F
loating-Point for SIMD Array Machine"と題する上記
で参照した関連出願に詳述されているＳＩＭＤアレイ・
マシンに浮動小数点に関する諸能力を提供するための新
しい方法の説明を加えれば、本発明の卓越性が理解でき
る。
【０２３４】上記システム用の浮動小数点フォーマット
を用いると、アレイＳＩＭＤマシンが浮動小数点演算を
実行することができる。説明の便宜上、図１０に本発明
の浮動小数点フォーマットについて記載する。小数部の
カウントは指数部のカウント１に対して１バイトだけシ
フトする。図１１は、小数部を１バイトだけシフトし、
浮動小数点指数部を１だけ増分することによって浮動小
数点調整を行うステップを示している。この特定のアレ
イを用いると、メモリを使って調整シフトを行うことが
できる。図１２は、バイト幅メモリを使って、浮動小数
点調整動作の一部であるシフトを有利に実行することに
よる、調整シフトの使用法を示している。
を用いると、アレイＳＩＭＤマシンが浮動小数点演算を
実行することができる。説明の便宜上、図１０に本発明
の浮動小数点フォーマットについて記載する。小数部の
カウントは指数部のカウント１に対して１バイトだけシ
フトする。図１１は、小数部を１バイトだけシフトし、
浮動小数点指数部を１だけ増分することによって浮動小
数点調整を行うステップを示している。この特定のアレ
イを用いると、メモリを使って調整シフトを行うことが
できる。図１２は、バイト幅メモリを使って、浮動小数
点調整動作の一部であるシフトを有利に実行することに
よる、調整シフトの使用法を示している。
【０２３５】浮動小数点フォーマット ＳＩＭＤマシンにおいて浮動小数点を首尾よく実施する
ための鍵は、図１０に示す適切なフォーマットである。
適切なフォーマットとは、フォーマットがアーキテクチ
ャの何らかの態様と互換性があり、必ずしも既存の浮動
小数点標準の１つと互換性があるわけではないことを意
味する。
ための鍵は、図１０に示す適切なフォーマットである。
適切なフォーマットとは、フォーマットがアーキテクチ
ャの何らかの態様と互換性があり、必ずしも既存の浮動
小数点標準の１つと互換性があるわけではないことを意
味する。
【０２３６】本発明では、バイト幅データフロー上で実
行され、従来の実施態様の数倍の性能を有するフォーマ
ットを提供する。
行され、従来の実施態様の数倍の性能を有するフォーマ
ットを提供する。
【０２３７】このフォーマットは、少なくともＩＥＥＥ
３２ビット浮動小数点標準と同程度に正確な回答を生成
する。このフォーマットは、平均して約２ビット高い精
度を有する。
３２ビット浮動小数点標準と同程度に正確な回答を生成
する。このフォーマットは、平均して約２ビット高い精
度を有する。
【０２３８】このフォーマットは、ユーザが使用するた
め、既存の標準との間で容易に変換できる。
め、既存の標準との間で容易に変換できる。
【０２３９】したがって、このフォーマットは、外から
見れば標準とみなせる。ピケット内部でこの提案された
フォーマットで浮動小数点を効率的に実行することがで
き、データを並列プロセッサにロードしまたはそこから
削除する時に、必要に応じてデータのフォーマットを変
換することができる。
見れば標準とみなせる。ピケット内部でこの提案された
フォーマットで浮動小数点を効率的に実行することがで
き、データを並列プロセッサにロードしまたはそこから
削除する時に、必要に応じてデータのフォーマットを変
換することができる。
【０２４０】この浮動小数点フォーマットは、マルチバ
イト幅データフローに対する実施効率が得られるように
選択された。このフォーマットは、実施効率をもたらす
と同時に、ＩＥＥＥ３２ビット浮動小数点フォーマット
を上回る演算精度を提供する。
イト幅データフローに対する実施効率が得られるように
選択された。このフォーマットは、実施効率をもたらす
と同時に、ＩＥＥＥ３２ビット浮動小数点フォーマット
を上回る演算精度を提供する。
【０２４１】図１０に示すフォーマットは、ＩＥＥＥ３
２ビット浮動小数点フォーマットよりも高い精度を得る
のに適したフォーマットの代表であり、バイト幅（８ビ
ット）データ・ストリームを有するマシンで実施するこ
とを目的としている。好ましいフォーマットは、１ビッ
トの符号、７ビットの指数部、および８ビット４バイト
の小数部からなり、合計４０ビットである。
２ビット浮動小数点フォーマットよりも高い精度を得る
のに適したフォーマットの代表であり、バイト幅（８ビ
ット）データ・ストリームを有するマシンで実施するこ
とを目的としている。好ましいフォーマットは、１ビッ
トの符号、７ビットの指数部、および８ビット４バイト
の小数部からなり、合計４０ビットである。
【０２４２】小数部の長さを整数個のバイトだけ拡張す
ることにより、この同じ計算スタイルを拡張して、浮動
小数点計算の精度を上げることができることに留意され
たい。
ることにより、この同じ計算スタイルを拡張して、浮動
小数点計算の精度を上げることができることに留意され
たい。
【０２４３】指数部の各カウントが小数部の８ビット・
シフトを表すので、正規化された数値は最大７個の先行
０を持つことができる。先行０が８個以上ある場合、そ
の数値を調整して正規化する必要がある。
シフトを表すので、正規化された数値は最大７個の先行
０を持つことができる。先行０が８個以上ある場合、そ
の数値を調整して正規化する必要がある。
【０２４４】図１１は、調整シフトを使って浮動小数点
調整を行う方法を示している。このシステムでは、デー
タ・ワードが図１０のフォーマットで構成されている。
浮動小数点調整を行うには、小数部を８ビットだけ左に
シフトし、指数部を１だけ減らす。上述のシステムを典
型とするバイト幅データフローでは、このシフト動作
は、次のバイトを第１バイトとし、すべて０の第１バイ
トを切り捨てるだけで実施することができる。このシフ
トの実施は、様々な方法で行うことができる。
調整を行う方法を示している。このシステムでは、デー
タ・ワードが図１０のフォーマットで構成されている。
浮動小数点調整を行うには、小数部を８ビットだけ左に
シフトし、指数部を１だけ減らす。上述のシステムを典
型とするバイト幅データフローでは、このシフト動作
は、次のバイトを第１バイトとし、すべて０の第１バイ
トを切り捨てるだけで実施することができる。このシフ
トの実施は、様々な方法で行うことができる。
【０２４５】バイト幅データフローでは、１クロック・
サイクルに１バイト幅シフトでデータをシフトする。最
大３回のシフトが必要である。これを、先行０のテスト
と組み合わせることができる。
サイクルに１バイト幅シフトでデータをシフトする。最
大３回のシフトが必要である。これを、先行０のテスト
と組み合わせることができる。
【０２４６】図１２に示すもう１つの手法は、並列アレ
イに対して実施することができ、この手法はアレイの処
理要素がそれ自体のメモリを有するマシンに特に有利で
ある。この場合、データがメモリ内に存在すると仮定す
る。マシンはまず、先行０のバイト数を決定する。次
に、マシンは先行０バイトのカウントを使って、データ
の獲得に使用する取出しアドレスを調整する。次に、デ
ータ移動動作の一環として、４クロックで正規化プロセ
スを実施することができる。
イに対して実施することができ、この手法はアレイの処
理要素がそれ自体のメモリを有するマシンに特に有利で
ある。この場合、データがメモリ内に存在すると仮定す
る。マシンはまず、先行０のバイト数を決定する。次
に、マシンは先行０バイトのカウントを使って、データ
の獲得に使用する取出しアドレスを調整する。次に、デ
ータ移動動作の一環として、４クロックで正規化プロセ
スを実施することができる。
【０２４７】ＳＩＭＤマシンでは、固定した所定のサイ
クル数ですべての動作が実行されるようにすることが好
ましい。指数部の１カウントが小数部１ビットを表す従
来の浮動小数点を用いる場合は、小数部の先行０ １個
につきシフトおよびカウント・プロセスが１回行われ
る。正規化の実行には０ないし３２サイクルが必要とな
る。各ピケットは、そのハードウェア内で小数部に対し
て適切なサイクル数だけ実行するはずであり、そのサイ
クル数はピケットごとに異なる。このプロセスを決定的
なものにするには、ＳＩＭＤマシン全体が最大（３２）
のサイクル数だけ実行しなければならず、多数のピケッ
トで大量の遊休時間が生じる。
クル数ですべての動作が実行されるようにすることが好
ましい。指数部の１カウントが小数部１ビットを表す従
来の浮動小数点を用いる場合は、小数部の先行０ １個
につきシフトおよびカウント・プロセスが１回行われ
る。正規化の実行には０ないし３２サイクルが必要とな
る。各ピケットは、そのハードウェア内で小数部に対し
て適切なサイクル数だけ実行するはずであり、そのサイ
クル数はピケットごとに異なる。このプロセスを決定的
なものにするには、ＳＩＭＤマシン全体が最大（３２）
のサイクル数だけ実行しなければならず、多数のピケッ
トで大量の遊休時間が生じる。
【０２４８】本明細書に記載する発想は決定的なものに
なっており、次のように１２サイクルで実行される。
なっており、次のように１２サイクルで実行される。
【０２４９】１．最上位側から順に一時に１バイトず
つ、小数部をメモリから（メモリ内の）レジスタに移動
し、各バイトがすべて０であるかどうかを記録する。す
べて０の場合、そうなっているバイトの数をカウントす
る。この動作には４サイクルを要する。
つ、小数部をメモリから（メモリ内の）レジスタに移動
し、各バイトがすべて０であるかどうかを記録する。す
べて０の場合、そうなっているバイトの数をカウントす
る。この動作には４サイクルを要する。
【０２５０】２．ポインタが小数部の最上位バイトの
「アドレス」を含むと仮定する。このポインタに０バイ
トの数（０〜４）を加算して、このポインタが小数部の
最上位非ゼロ・バイトを指すようにする。この動作には
１サイクルを要する。
「アドレス」を含むと仮定する。このポインタに０バイ
トの数（０〜４）を加算して、このポインタが小数部の
最上位非ゼロ・バイトを指すようにする。この動作には
１サイクルを要する。
【０２５１】３．ポインタを使って、最上位非ゼロ・ビ
ットから順に、最下位側に０を含むバイトを埋め込みな
がら、小数部をメモリに格納し直す。この動作には４サ
イクルを要する。
ットから順に、最下位側に０を含むバイトを埋め込みな
がら、小数部をメモリに格納し直す。この動作には４サ
イクルを要する。
【０２５２】４．次に指数部をカウント数だけ減分し、
メモリに格納し直す。この動作には３サイクルを要す
る。
メモリに格納し直す。この動作には３サイクルを要す
る。
【０２５３】この動作をピケット内で実施される通りに
図に示す。
図に示す。
【０２５４】上記の手法によって正規化を行うには、ピ
ケット設計の複数の機能にある程度のローカル自律性を
与える必要がある。限られたＰＭＥ自律性またはピケッ
ト自律性を提供する機能には以下のものがある。
ケット設計の複数の機能にある程度のローカル自律性を
与える必要がある。限られたＰＭＥ自律性またはピケッ
ト自律性を提供する機能には以下のものがある。
【０２５５】０の有無をテストし、状況に入れる。
【０２５６】状況が設定されている場合、カウンタを増
分する。
分する。
【０２５７】レジスタ内のポインタ値をメモリ・インデ
ックスとして使って、メモリへのデータ依存アクセスを
提供する。
ックスとして使って、メモリへのデータ依存アクセスを
提供する。
【図１】従来技術のＳＩＭＤプロセッサの概略図であ
る。
る。
【図２】アレイ内の他のピケットとのバイト通信ができ
る、プロセッサ、メモリ、制御論理回路、及び連想メモ
リを備えた、シリコン・ベース上に構成された１対の基
本ピケット・ユニットを示す図である。
る、プロセッサ、メモリ、制御論理回路、及び連想メモ
リを備えた、シリコン・ベース上に構成された１対の基
本ピケット・ユニットを示す図である。
【図３】連想メモリの処理を示す図である。
【図４】マイクロプロセッサ制御装置と、かん詰ルーチ
ン用のハードワイヤ接続式順序付け制御装置と、ピケッ
ト・アレイとを使用する、ＳＩＭＤサブシステム用の基
本１６（ｎ）ピケット構成を示す図である。この基本並
列ピケット・プロセッサ・システムは、独立型ユニット
でもよい。
ン用のハードワイヤ接続式順序付け制御装置と、ピケッ
ト・アレイとを使用する、ＳＩＭＤサブシステム用の基
本１６（ｎ）ピケット構成を示す図である。この基本並
列ピケット・プロセッサ・システムは、独立型ユニット
でもよい。
【図５】図４の複数のピケット・プロセッサを組み込ん
だ多重ピケット・プロセッサ・システムを示す図であ
る。
だ多重ピケット・プロセッサ・システムを示す図であ
る。
【図６】サブシステムの機能ブロック図である。
【図７】図５のカードを含むサブシステム制御装置の配
置構成を示す図である。
置構成を示す図である。
【図８】本発明の好ましい実施例による、ＳＩＭＤマシ
ン内のピケットの局所自律動作用の、本発明で定義する
ＤＯＺＥ命令とＤＩＳＡＢＬＥ命令の関係を示す図であ
る。
ン内のピケットの局所自律動作用の、本発明で定義する
ＤＯＺＥ命令とＤＩＳＡＢＬＥ命令の関係を示す図であ
る。
【図９】本発明の好ましい実施例によるＳＩＭＩＭＤプ
ロセッサ・モードを示す図である。
ロセッサ・モードを示す図である。
【図１０】本発明の好ましい実施例の、特定の浮動小数
点フォーマットを示す図である。
点フォーマットを示す図である。
【図１１】浮動小数点の調整を行うための諸ステップを
記載した図である。
記載した図である。
【図１２】本発明による、メモリをどのように使ってシ
フトの調整を行うかを示す図である。
フトの調整を行うかを示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ・ウォレン・ディーフェンデ ルファー アメリカ合衆国13827、ニューヨーク州 オウェゴ、フロント・ストリート 396 (72)発明者 ピーター・マイケル・コッゲ アメリカ合衆国13760、ニューヨーク州 エンディコット、ドーチェスタ・ドライ ブ ７ (56)参考文献 特開 平１−114982（ＪＰ，Ａ) 特開 昭59−16071（ＪＰ，Ａ) ＩＥＥＥ ＴＲＡＮＳ．ＣＯＭＰＵ Ｔ．ＶＯＬ．30 ＮＯ．12 Ｐ934−947 Ｈ．Ｊ．ＳＩＥＧＡＬ ＥＴ．ＡＬ. “ＰＡＳＭ：Ａ ＰＡＲＴＩＴＩＯＮＡ ＢＬＥ ＳＩＭＤ／ＭＩＭＤ ＳＹＳＴ ＥＭ ＦＯＲ ＩＭＡＧＥ ＰＲＯＣＥ ＳＳＩＮＧ ＡＮＤ ＰＡＴＴＥＲＮ ＲＥＣＯＧＮＩＴＩＯＮ"
Claims (5)
- 【請求項１】アレイ制御装置、メモリを有する複数のア
レイ処理要素を含むデータ処理手段と、 複数の前記アレイ処理要素内にあり、ＳＩＭＤ命令スト
リームによって制御されアレイ処理要素ごとに独立して
置かれている多重データ・ストリームを実行するＳＩＭ
ＩＭＤモードで、アレイ・プロセッサのサイクルごとの
制御の下に命令を実行する実行手段とを備え、前記複数のアレイ処理要素の各々が、各クロック・サイ
クルでアレイ制御装置からコマンドを受け取り実行でき
るプロセッサとローカル・メモリを有するピケットであ
り、コマンドの一部を各ピケット内で解釈して、異なる
動作を実行できる ことを特徴とする、アレイ・プロセッ
サ。 - 【請求項２】アレイの各プロセッサが、アレイの他のプ
ロセッサと並列にデータを実行することのできるプロセ
ッサのアレイを構成し、アレイのすべてのプロセッサが
データ・ストリームと、アレイの処理要素として統合さ
れたメモリ要素とを有し、アレイ内で、すべてのプロセ
ッサに単一の命令ストリームから指令を与えることがで
き、すべてのプロセッサが１処理要素当たり１つずつ複
数のデータ・ストリームを実行することができ、前記ア
レイの各処理要素がプロセッサとローカル・メモリを有
するピケットを構成し、各ピケットが、各ピケット内で
ＳＩＭＤ命令ストリームによって制御される命令実行を
模倣するデータ依存動作を実行できるように使用可能に
されることを特徴とする、アレイ・プロセッサ。 - 【請求項３】前記ピケットが、前記処理要素内で、該処
理要素がＭＩＭＤ実行命令を実施できるようにする機能
を提供することを特徴とする、請求項１または２に記載
のアレイ・プロセッサ。 - 【請求項４】各ピケットがピケット演算レジスタを備
え、前記ピケット演算レジスタがＳＩＭＩＭＤモードで
使用され、交互のピケット・データフローを提供するこ
とを特徴とする、請求項３に記載のアレイ・プロセッ
サ。 - 【請求項５】各プロセッサがアレイ制御装置によって結
合されて、アドレスされるピケット・アレイの１ピケッ
ト当たり１つずつ、複数の命令ストリームを順序付ける
能力を備えるＳＩＭＤマシンとして機能し、ＳＩＭＤ命
令ストリームを使って複数のデータ・ストリーム上で動
作することを特徴とする、請求項２に記載のアレイ・プ
ロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US88771892A | 1992-05-22 | 1992-05-22 | |
| US887718 | 1992-05-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0635877A JPH0635877A (ja) | 1994-02-10 |
| JP2642039B2 true JP2642039B2 (ja) | 1997-08-20 |
Family
ID=25391716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5114567A Expired - Lifetime JP2642039B2 (ja) | 1992-05-22 | 1993-05-17 | アレイ・プロセッサ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5805915A (ja) |
| JP (1) | JP2642039B2 (ja) |
Families Citing this family (71)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1997-06-27 US US08/883,806 patent/US5805915A/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
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| ＩＥＥＥ ＴＲＡＮＳ．ＣＯＭＰＵＴ．ＶＯＬ．３０ ＮＯ．１２ Ｐ９３４−９４７Ｈ．Ｊ．ＳＩＥＧＡＬ ＥＴ．ＡＬ．"ＰＡＳＭ：Ａ ＰＡＲＴＩＴＩＯＮＡＢＬＥ ＳＩＭＤ／ＭＩＭＤ ＳＹＳＴＥＭ ＦＯＲ ＩＭＡＧＥ ＰＲＯＣＥＳＳＩＮＧ ＡＮＤ ＰＡＴＴＥＲＮ ＲＥＣＯＧＮＩＴＩＯＮ" |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0635877A (ja) | 1994-02-10 |
| US5805915A (en) | 1998-09-08 |
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