JP2511551B2 - Common bus control method - Google Patents
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- JP2511551B2 JP2511551B2 JP341690A JP341690A JP2511551B2 JP 2511551 B2 JP2511551 B2 JP 2511551B2 JP 341690 A JP341690 A JP 341690A JP 341690 A JP341690 A JP 341690A JP 2511551 B2 JP2511551 B2 JP 2511551B2
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、電子交換システムにおける共通バス制御方
式に関するものである。TECHNICAL FIELD The present invention relates to a common bus control system in an electronic switching system.
[従来の技術] 従来、電子交換システムは第6図に示すように、装置
番号1,2,3の複数の装置を備える。複数の装置は、トラ
ンシーバ200,201,202,203,204を介して共通バス210,21
1,212,213,214,215により接続される。各装置のデータ
送受信インターフェイス部13,23,33は、第1番目の装置
の同期用フレームヘッド信号作成部90で作成されたフレ
ームヘッド信号により上記共通バスの時分割スロットの
フレーム同期をとり、かつ第1番目の装置の基本クロッ
ク源91から送出された信号により上記共通バスのデータ
をラッチして、再び共通バス上にデータを送出するよう
にしている。なお、同図において、80,81,84,85はドラ
イバ、82,83,86,87はレシーバである。[Prior Art] Conventionally, an electronic exchange system includes a plurality of devices having device numbers 1, 2, and 3 as shown in FIG. Multiple devices are connected to a common bus 210,21 via transceivers 200,201,202,203,204.
Connected by 1,212,213,214,215. The data transmission / reception interface unit 13, 23, 33 of each device establishes frame synchronization of the time division slot of the common bus by the frame head signal generated by the synchronization frame head signal generation unit 90 of the first device, and The data on the common bus is latched by the signal transmitted from the basic clock source 91 of the first device, and the data is transmitted again on the common bus. In the figure, 80, 81, 84, 85 are drivers and 82, 83, 86, 87 are receivers.
[発明が解決しようとする課題] 上述した従来の電子交換システムにおいては、各装置
は装置番号1の装置の同期フレームヘッド信号作成部90
とシステム基本クロック源91とから出力された2つの信
号を基準に共通バス上のデータの送受信を行っている。
このため、第7図に示すように、クロックを伝送するド
ライバ80,81、レシーバ82,83の遅延および装置間ケーブ
ル遅延等によって各装置間で上記した2つの信号のタイ
ミングのずれが発生することになり、この結果、データ
送受信インターフェイス部33から共通バス211上へ送出
するデータAを装置番号2のデータ送受信インターフェ
イス部23で受信する時は正常に受信できるが、装置番号
1のデータ送受信インターフェイス部13で受信する時は
正常に受信できない場合がある。[Problems to be Solved by the Invention] In the above-described conventional electronic exchange system, each device is a synchronous frame head signal generation unit 90 of the device of device number 1.
The data on the common bus is transmitted and received based on the two signals output from the system basic clock source 91 and the system basic clock source 91.
Therefore, as shown in FIG. 7, the above-mentioned timing difference between the two signals may occur between the devices due to the delays of the drivers 80 and 81 transmitting the clock, the receivers 82 and 83, and the cable delay between the devices. As a result, when the data A sent from the data transmission / reception interface unit 33 onto the common bus 211 is received normally by the data transmission / reception interface unit 23 of the device number 2, the data transmission / reception interface unit of the device number 1 is received. When receiving with 13, it may not be able to receive normally.
すなわち、従来は、共通バス上のデータをシステム基
本クロック源91から送出される基本クロックと同期フレ
ームヘッド信号作成部90から送出されるフレームヘッド
信号とを基に共通バス上のデータの送受信を行っていた
ために、装置数が多くなってくると、装置毎の伝送遅延
が影響して、基本となる装置からの伝送遅延が増してデ
ータが正常に受信できなくなる。この結果、大きい装置
番号の場合には、共通バス上のデータとこのデータをラ
ッチするデータ打ち抜き信号との間のマージンが少なく
なり、装置数を制限しなければデータが正常に受信でき
ないという問題があった。That is, conventionally, data on the common bus is transmitted and received on the basis of the basic clock transmitted from the system basic clock source 91 and the frame head signal transmitted from the synchronous frame head signal generation unit 90. Therefore, as the number of devices increases, the transmission delay of each device affects the transmission delay from the basic device, which makes it impossible to receive data normally. As a result, in the case of a large device number, there is a small margin between the data on the common bus and the data punching signal that latches this data, and there is a problem that data cannot be normally received unless the number of devices is limited. there were.
[課題を解決するための手段] このような課題を解決するために、本発明に係る共通
バス制御方式は、共通バスが送信バスと受信バスとから
なり、送信バスと受信バスとを第1番の装置において接
続し、第1番の装置から第n番の装置に順次共通バスの
時分割スロットの同期用フレームヘッド信号を遅延手段
を介して送り、上記装置のそれぞれの送信バスおよび受
信バスにこれらのバス上のデータとこのデータをラッチ
するデータ打ち抜き信号との位相補正を行う位相補正手
段をそれぞれ接続し、各装置のそれぞれに設けられた遅
延手段は同期用フレームヘッド信号に基づいてそれぞれ
固有の遅延差の伝送遅延情報を設定し、上記装置のそれ
ぞれの遅延手段の出力をデータ打ち抜き信号として用い
るようにした方法である。[Means for Solving the Problem] In order to solve such a problem, in the common bus control system according to the present invention, the common bus is composed of a transmission bus and a reception bus, and the transmission bus and the reception bus are the first. No. 1 device, and sequentially sends the frame head signal for synchronization of the time division slot of the common bus from the 1st device to the nth device through the delay means, and the respective transmission bus and reception bus of the above device Are connected to phase correction means for performing phase correction between the data on these buses and the data punching signal for latching this data, and the delay means provided in each of the devices are respectively connected based on the synchronization frame head signal. This is a method in which transmission delay information of a unique delay difference is set and the output of each delay means of the above apparatus is used as a data punching signal.
また、遅延手段出力から共通バス上にデータを送受信
するためのタイミングを調整するタイミング信号を作成
するタイミング信号作成手段を上記装置のそれぞれに設
けるようにしたものである。Further, each of the above devices is provided with a timing signal generating means for generating a timing signal for adjusting the timing for transmitting / receiving the data on the common bus from the output of the delay means.
また、第1番の装置の遅延手段が発生する互いに固定
的な遅延差を有する第1および第2の基本信号を第2番
から第n番の装置までの遅延手段に追番順に伝送し、各
遅延手段は受信したこれらの基本信号に互いに固定的な
遅延差を与えて次の装置に出力するとともに自装置の前
記タイミング信号作成手段に送るようにしたものであ
る。In addition, the first and second basic signals having a fixed delay difference generated by the delay unit of the first device are transmitted to the delay units of the second to nth devices in the order of serial number, Each delay means gives a fixed delay difference to the received basic signals, outputs them to the next device, and sends them to the timing signal generating means of its own device.
[作用] 各装置のそれぞれに設けられた遅延手段によりそれぞ
れ固有の遅延差の伝送遅延情報が設定され、この遅延手
段の出力に基づき共通バス上のデータがラッチされる。[Operation] Transmission delay information of a delay difference unique to each device is set by the delay means provided in each device, and the data on the common bus is latched based on the output of the delay means.
また、遅延手段の出力に基づいて共通バス上において
データを送受信するためのタイミングが調整される。Further, the timing for transmitting / receiving data on the common bus is adjusted based on the output of the delay means.
また、受信した第1および第2の基本信号に固定的な
遅延差が与えられて次の装置に出力されるとともに、自
装置のタイミング信号作成手段に送出される。Further, the received first and second basic signals are given a fixed delay difference and are output to the next device, and are also sent to the timing signal generating means of the own device.
[実施例] 次に、本発明について図面を参照して説明する。EXAMPLES Next, the present invention will be described with reference to the drawings.
第1図,第2図,第3図および第4図を参照して実施
例を説明する。この実施例は、装置番号1,2,3の3つの
装置の場合を示しており、システム基本クロツク源91お
よび同期用フレームヘッド信号作成部90により作成され
たクロックおよびフレームヘッド信号をドライバ80,81
および遅延設定回路(システム基本クロックの1クロッ
ク分を補正する回路)1,2,3を介して各装置に送出す
る。An embodiment will be described with reference to FIGS. 1, 2, 3, and 4. This embodiment shows the case of three devices with device numbers 1, 2, and 3, and outputs the clock and frame head signals generated by the system basic clock source 91 and the synchronization frame head signal generation unit 90 to the driver 80, 81
And a delay setting circuit (a circuit that corrects one clock of the system basic clock) 1, 2, and 3 to each device.
そして、各装置は、システム基本クロック源91より送
出されたクロックと同期用フレームヘッド信号作成部90
から送出されたフレームヘッド信号とを受信し、これら
の信号を基準に動作する。共通バス41〜46,48〜52は、
それぞれ送信バス46〜41と受信バス48〜52とからなり、
これらの送信バスおよび受信バス上に位相補正回路(シ
ステム基本クロックの1クロック分を補正する回路)1
5,25,27,35,37および14,24,26,34,36を設けている。上
記共通バスは、各装置で受信したフレームヘッド信号を
基準とし、受信した基本クロックで1024に時分割制御さ
れる。Then, each device has a clock sent from the system basic clock source 91 and a synchronization frame head signal generation unit 90.
It receives the frame head signals sent from the device and operates based on these signals. Common buses 41-46, 48-52
It consists of transmission buses 46-41 and reception buses 48-52, respectively.
Phase correction circuit (circuit that corrects one clock of the system basic clock) on these transmission and reception buses 1
5,25,27,35,37 and 14,24,26,34,36 are provided. The common bus is time-divisionally controlled to 1024 with the received basic clock based on the frame head signal received by each device.
また、遅延設定回路1,2,3は、各装置のタイミング信
号作成回路12,22,32にフレームヘッド信号を互いに固定
的な遅延をもたせた2つの信号100と101,102と103,104
と105(装置番号1では2つの信号の遅延差がなく、装
置番号が1つ増す毎に遅延差が1つ増す信号)を送出す
る。タイミング信号作成回路12,22,32は、上記2つの信
号を受け、各装置毎に送信バスおよび受信バスにデータ
を送受信するタイミング信号61,63,65および60,62,64を
作り、データ送受信インターフェイス部13,23,33に送出
する。このタイミング信号を基にデータ送受信インター
フェイス部13,23,33は、送信バス46,44,42にデータを送
出し、受信インターフェイス部23,33は、受信バス49,51
からデータを受信する。Also, the delay setting circuits 1, 2, 3 are two signals 100, 101, 102, 103, 104 in which the timing signal generating circuits 12, 22, 32 of the respective devices are provided with fixed delays for the frame head signals.
And 105 (the device number 1 has no delay difference between the two signals, and the signal having the delay difference increased by one each time the device number increases by one). The timing signal generation circuits 12, 22, 32 receive the above two signals and generate timing signals 61, 63, 65 and 60, 62, 64 for transmitting / receiving data to / from the transmission bus and the reception bus for each device to transmit / receive data. It is sent to the interface units 13, 23, 33. Based on this timing signal, the data transmission / reception interface units 13, 23, 33 send data to the transmission buses 46, 44, 42, and the reception interface units 23, 33 receive the reception buses 49, 51.
Receive data from.
受信バス49,51からのデータの受信は、同期用フレー
ムヘッド信号作成部90により作られたフレームヘッド信
号100,102,104を基準に受信する構成となっており、装
置番号が大きくなると、遅延設定回路により1クロック
分だけ順次大きくなるように位相補正され、装置間でフ
レームヘッド信号の位相のずれが発生する。Data is received from the reception buses 49, 51 based on the frame head signals 100, 102, 104 created by the synchronization frame head signal creation unit 90. When the device number increases, the delay setting circuit causes The phase is corrected so as to sequentially increase by the amount of the clock, and the phase shift of the frame head signal occurs between the devices.
しかし、受信バスは、装置番号1より装置番号3へ位
相補正回路14,24,26,34,36を通して接続されているため
フレームヘッド信号と同じ方向であり、かつ位相補正の
回数も同じであるため、受信バス上のデータをフレーム
ヘッド信号のタイミングで受信すると、装置番号がいく
つであろうとも同じデータが受信できる(第4図の受信
用タイミングと時分割スロットとの関係を参照)。However, since the receiving bus is connected from the device number 1 to the device number 3 through the phase correction circuits 14, 24, 26, 34, 36, it has the same direction as the frame head signal and the same number of phase corrections. Therefore, when the data on the reception bus is received at the timing of the frame head signal, the same data can be received regardless of the device number (see the relationship between the reception timing and the time division slot in FIG. 4).
しかし、送信側では、送信バスとフレームヘッド信号
の方向が逆であるため、送出するタイミングは各装置ご
とに受信タイミングより前に固定したデータスロット分
だけ早くデータを送出しなければならない(第4図の送
信用タイミングと受信用タイミングの関係参照)。な
お、送信用タイミングと受信用タイミングとの差は、
[共通バス上にある位相補正回路14,15,24〜27,34〜3
7]×[システム基本クロック分]の差である。この送
信用タイミングは、各装置ごとのタイミング信号作成回
路12,22,32で作成する。なお、第4図においては共通バ
スが1024分割多重された場合の回路の動作を示してい
る。However, on the transmission side, since the directions of the transmission bus and the frame head signal are opposite, the transmission timing must be transmitted earlier by the data slot fixed before the reception timing for each device (the fourth timing). See the relationship between the transmission timing and the reception timing in the figure). The difference between the transmission timing and the reception timing is
[Phase correction circuits 14, 15, 24 to 27, 34 to 3 on the common bus
7] x [system basic clock]. This transmission timing is created by the timing signal creation circuit 12, 22, 32 for each device. Note that FIG. 4 shows the operation of the circuit when the common bus is multiplexed by 1024 divisions.
次に、装置番号3(第2図)の装置を例にとり、第3
図のタイムチャートを参照して詳細に説明する。Next, taking the device number 3 (FIG. 2) as an example,
This will be described in detail with reference to the time chart in the figure.
位相補正回路であるラッチ回路37は、データ送受信イ
ンターフェイス部33から送出されたデータをレシーバ83
で装置番号2の装置より受信したシステム基本クロック
CLK3でラッチ(1クロック分位相補正)し、装置番号2
の装置に送出する。位相補正回路であるラッチ回路36
は、装置番号2の装置より受信バス50を通して入力され
たデータをシステム基本クロックCLK3でラッチして受信
バス51に送出する。The latch circuit 37, which is a phase correction circuit, receives the data sent from the data transmission / reception interface unit 33 from the receiver 83.
System basic clock received from device number 2 in
Latch with CLK3 (phase correction for 1 clock), device number 2
To the device. Latch circuit 36 that is a phase correction circuit
Latches the data input from the device having the device number 2 through the reception bus 50 with the system basic clock CLK3 and sends the data to the reception bus 51.
また、遅延設定回路3より出力された信号105は、4
ビットカウンタ150にロード入力として入力され、これ
によりカウンタ150の0,1,2,3のデータ入力端子に与えら
れる「0」をロードする。4ビットカウンタ150は、シ
ステム基本クロックCLK3をインバータ151によりインバ
ートした信号によって、上記のロード入力「0」からカ
ウントアップして、0,1,2,3の出力端子から送出される
カウンタ出力110を10ビットカウンタ160のロードデータ
端子の下位から3ビット目〜6ビット目の4ビットに入
力させる。なお、カウンタ160の残りの1,2ビットと7ビ
ット〜10ビットの計6ビットには、「0」が入力され
る。The signal 105 output from the delay setting circuit 3 is 4
It is input to the bit counter 150 as a load input, thereby loading "0" provided to the data input terminals of 0, 1, 2, 3 of the counter 150. The 4-bit counter 150 counts up from the above load input “0” by a signal obtained by inverting the system basic clock CLK3 by the inverter 151, and outputs the counter output 110 output from the output terminals of 0, 1, 2, 3 The 4th bit from the 3rd bit to the 6th bit from the lower side of the load data terminal of the 10-bit counter 160 is input. In addition, "0" is input to the remaining 1 and 2 bits of the counter 160 and 6 bits in total of 7 bits to 10 bits.
そして、遅延設定回路3から出力された信号104をシ
ステム基本クロックCLK3の半クロック分だけ半クロック
分遅延回路(半CLK分遅延回路)170で遅延させ、この遅
延信号130を10ビットカウンタ160のロード入力端子に入
力する。すなわち、遅延設定回路3から出力された信号
104と信号105の遅延差分だけ4ビットカウンタ150はカ
ウントアップするため、10ビットカウンタ160にロード
される値(信号110)が変化し、その値を10ビットカウ
ンタ160がロードする(装置番号3の時はロード値8→
信号120)。The signal 104 output from the delay setting circuit 3 is delayed by a half clock of the system basic clock CLK3 by a half clock delay circuit (half CLK delay circuit) 170, and the delay signal 130 is loaded into the 10-bit counter 160. Input to the input terminal. That is, the signal output from the delay setting circuit 3
Since the 4-bit counter 150 counts up by the delay difference between 104 and the signal 105, the value (signal 110) loaded in the 10-bit counter 160 changes, and that value is loaded by the 10-bit counter 160 (device number 3). Load value is 8 →
Signal 120).
なお、この遅延差は、装置番号で異なるけれども、4
ビットカウンタ150および10ビットカウンタ160のカウン
ト手順が決定され、各装置固有の送信受信のタイミング
を得る。そして、この10ビットカウンタ160のキャリー
信号140をシステム基本クロックCLK3の1クロック分だ
け1クロック分遅延回路(1CLK分遅延回路)190で遅延
させ、遅延信号65をデータ送受信インターフェイス部33
に入力する。ここで、タイミング信号作成回路32におい
ては、この10ビットカウンタ160のキャリー信号140は、
送信タイミング信号を得るために使用され、カウンタ16
0のカウント出力120は全く使用されない。また、このと
きのカウンタ160のカウント値は、210=1024である。そ
して、上記した遅延信号65は、送信バスにライン33aを
介してデータを送出するためのタイミング信号となる。Although this delay difference varies depending on the device number, 4
The counting procedure of the bit counter 150 and the 10-bit counter 160 is determined, and the transmission / reception timing unique to each device is obtained. Then, the carry signal 140 of the 10-bit counter 160 is delayed by one clock of the system basic clock CLK3 by a delay circuit (1 CLK delay circuit) 190, and the delay signal 65 is transferred to the data transmission / reception interface unit 33.
To enter. Here, in the timing signal generation circuit 32, the carry signal 140 of the 10-bit counter 160 is
Used to obtain the transmit timing signal, counter 16
The count output 120 of 0 is never used. The count value of the counter 160 at this time is 2 10 = 1024. The delay signal 65 described above serves as a timing signal for sending data to the transmission bus via the line 33a.
また、遅延設定回路3より出力された信号104をシス
テム基本クロックCLK3の1クロック分だけ1クロック遅
延回路(1CLK分遅延回路)180で遅延させ、遅延信号64
をデータ送受信インターフェイス部33に入力する。この
遅延信号64は、受信バスからデータを受信するためのタ
イミング信号となる。なお、第2図に詳細構成を示した
装置番号3の装置においては、第1図中の同装置の位相
補正回路34,35,36,37をラッチ回路により構成してい
る。Also, the signal 104 output from the delay setting circuit 3 is delayed by one clock of the system basic clock CLK3 by the one-clock delay circuit (1 CLK delay circuit) 180, and the delay signal 64
Is input to the data transmission / reception interface unit 33. This delay signal 64 becomes a timing signal for receiving data from the reception bus. Incidentally, in the device of the device number 3 whose detailed configuration is shown in FIG. 2, the phase correction circuits 34, 35, 36, 37 of the same device in FIG. 1 are constituted by latch circuits.
第5図は、第1図に示された遅延設定回路1,2,3の具
体例およびその周辺回路を示す図である。装置番号1の
装置に用いられる遅延設定回路1は、同期用フレームヘ
ッド信号作成部90から出力される同期用フレームヘッド
信号(第3図参照)を受ける1クロック分遅延回路109
および他の1クロック分遅延回路110,112aを有する。FIG. 5 is a diagram showing a specific example of the delay setting circuits 1, 2, and 3 shown in FIG. 1 and its peripheral circuits. The delay setting circuit 1 used in the device of device number 1 receives the synchronizing frame head signal (see FIG. 3) output from the synchronizing frame head signal generating section 90 by one clock delay circuit 109.
And another one-clock delay circuit 110, 112a.
そして、1クロック分遅延回路109で1クロック分遅
延されたフレームヘッド信号は、信号100および信号101
としてタイミング信号作成回路12に送出される。このと
きのフレームヘッド信号は第4図に示されるようにクロ
ックの1周期分の幅を有するパルス信号である。The frame head signal delayed by one clock by the one-clock delay circuit 109 is the signal 100 and the signal 101.
Is sent to the timing signal generation circuit 12. The frame head signal at this time is a pulse signal having a width of one clock cycle as shown in FIG.
また、信号100と信号101とは、第3図に示されるとお
り、同じパルス波形であり、換言すれば、これらの両信
号は遅延差「0」の信号となる。そして、信号100はデ
ータ送受信インターフェイス部13にも送出される。Further, the signal 100 and the signal 101 have the same pulse waveform as shown in FIG. 3, in other words, these two signals are signals having the delay difference “0”. Then, the signal 100 is also sent to the data transmission / reception interface unit 13.
また、装置番号2の装置に用いられる遅延設定回路2
は、遅延設定回路1を構成する1クロック分遅延回路11
0の出力を受ける1クロック分遅延回路111、同様に遅延
設定回路1を構成する1クロック分遅延回路112aの出力
を受ける1クロック分遅延回路112bおよびこの1クロッ
ク分遅延回路112bの出力を受ける1クロック分遅延回路
113aを有する。Also, the delay setting circuit 2 used for the device of device number 2
Is a delay circuit 11 for one clock which constitutes the delay setting circuit 1.
A 1-clock delay circuit 111 that receives an output of 0, a 1-clock delay circuit 112b that similarly receives the output of a 1-clock delay circuit 112a that constitutes the delay setting circuit 1, and a 1-clock delay that receives the output of this 1-clock delay circuit 112b Clock delay circuit
With 113a.
そして、1クロック分遅延回路110の出力と1クロッ
ク分遅延回路112bの出力とが信号103,102として装置番
号2の装置のタイミング信号作成回路22に送出される。
ここで用いられる信号103は、上記の信号100,101に対し
て1クロック分遅れた信号であり、また信号102は1ク
ロック分遅延回路112aと112bとからなる2クロック分遅
延回路112によって2クロック分遅れた信号となる。従
って、信号102は信号103に対して1クロック分遅れた信
号となる。このことは、第3図に良く示されている。な
お、信号102は、データ送受信インターフェイス部23に
も送出される。Then, the output of the delay circuit 110 for one clock and the output of the delay circuit 112b for one clock are sent to the timing signal generating circuit 22 of the device of the device number 2 as signals 103 and 102.
The signal 103 used here is a signal delayed by one clock from the signals 100 and 101, and the signal 102 is delayed by two clocks by the delay circuit 112 composed of delay circuits 112a and 112b. It becomes a signal. Therefore, the signal 102 becomes a signal delayed by one clock from the signal 103. This is best shown in FIG. The signal 102 is also sent to the data transmission / reception interface unit 23.
また、装置番号3の装置に用いられる遅延設定回路3
は上述した遅延設定回路2と全く同様な構成である。す
なわち、遅延設定回路3は、遅延設定回路2を構成する
1クロック分遅延回路111の出力を受ける1クロック分
遅延回路115、遅延設定回路2を構成する1クロック分
遅延回路113aの出力を受ける1クロック分遅延回路113b
およびこの1クロック分遅延回路113bの出力を受ける1
クロック分遅延回路116aを有する。Also, the delay setting circuit 3 used for the device of device number 3
Has the same configuration as the delay setting circuit 2 described above. That is, the delay setting circuit 3 receives the output of the 1-clock delay circuit 115 that constitutes the delay setting circuit 2 and the 1-clock delay circuit 113 that constitutes the delay setting circuit 2 1 Clock delay circuit 113b
And 1 for receiving the output of the delay circuit 113b for one clock
It has a clock delay circuit 116a.
そして、1クロック分遅延回路111の出力と1クロッ
ク分遅延回路113bの出力とが信号105,104としてタイミ
ング信号作成回路32に送出される。ここで第3図に示さ
れるように、信号104は信号105に対して2クロック分遅
延されている。すなわち、この両信号は遅延差「2」の
状態にある。Then, the output of the 1-clock delay circuit 111 and the output of the 1-clock delay circuit 113b are sent to the timing signal generation circuit 32 as signals 105 and 104. Here, as shown in FIG. 3, the signal 104 is delayed by two clocks with respect to the signal 105. That is, these two signals are in the state of delay difference "2".
また、1クロック分遅延回路113aと113bは、組み合わ
されて全体として2クロック分遅延回路113を構成す
る。なお、信号104は、データ送受信インターフェイス
部33にも送出される。このように、装置番号2,3の各装
置に用いられる遅延回路は、装置番号がさらに増えた装
置においても同様な構成が採られている。The 1-clock delay circuits 113a and 113b are combined to form a 2-clock delay circuit 113 as a whole. The signal 104 is also sent to the data transmission / reception interface unit 33. In this way, the delay circuits used in the devices of the device numbers 2 and 3 have the same configuration even in the devices having the further increased device numbers.
このように、各装置では上記した2つの信号(装置ご
とに固定した遅延差をもった2つの信号)をそれぞれ第
1図に示すタイミング信号作成回路12,22,32に入力する
ことにより、各装置ごとの送信バスにデータを送出する
タイミングおよび受信バスからデータを受信するタイミ
ングを作成するための2つの信号を自動的に設定でき
る。As described above, in each device, the above-mentioned two signals (two signals having a fixed delay difference for each device) are input to the timing signal generating circuits 12, 22, 32 shown in FIG. Two signals can be automatically set to create the timing of sending data to the transmission bus of each device and the timing of receiving data from the reception bus.
なお、この例では、各装置が作成する2つの信号間の
固定した遅延差を1クロック分遅延としたが、この固定
遅延差は1クロックに限定されるものではない。In this example, the fixed delay difference between the two signals created by each device is set to one clock, but the fixed delay difference is not limited to one clock.
[発明の効果] 以上説明したことから明らかなように、本発明に係る
共通バス制御方式によれば、装置間のデータ転送は装置
数が増えても全て1装置分の遅延差のみを考えればよ
く、装置数の制限がなくなるとともに、共通バスのデー
タとそのデータの打ち抜き信号とのマージンが大きくな
るため、装置間の距離を伸ばすことが可能となり、かつ
共通バス上のデータ伝送速度を上げることも可能となる
効果を奏する。[Effects of the Invention] As is apparent from the above description, according to the common bus control method of the present invention, data transfer between devices can be achieved by considering only the delay difference of one device even if the number of devices increases. Well, because the number of devices is not limited and the margin between the data on the common bus and the punching signal of the data is large, it is possible to increase the distance between the devices and increase the data transmission speed on the common bus. Also has the effect of being possible.
また、各装置毎にタイミング信号作成手段を設けてい
るので、共通バス上で正確なデータ伝送が行えるという
効果がある。Further, since the timing signal generating means is provided for each device, there is an effect that accurate data transmission can be performed on the common bus.
また、受信した第1および第2の基本信号に互いに固
定的な遅延差を与えて次の装置に出力するとともに、自
装置のタイミング信号作成手段にも送出するようにした
ので、この遅延差を利用することにより、共通バスに対
して送受信するタイミングを自動的に作成でき、またこ
のタイミング作成用の設定誤りも防止できるという効果
がある。Further, since a fixed delay difference is given to the received first and second basic signals and output to the next device and also to the timing signal creating means of the own device, this delay difference is calculated. By using this, it is possible to automatically create the timing of transmission / reception with respect to the common bus, and it is possible to prevent the setting error for this timing creation.
第1図は本発明に係る共通バス制御方式を適用した装置
の一実施例を示す構成図、第2図は第1図に示す装置の
詳細構成図、第3図は同実施例における共通バスへ送受
信するタイミング信号の作成を説明する図、第4図は同
実施例における装置ごとの時分割スロットと送受信タイ
ミング信号との関係を示す図、第5図は第1図に用いら
れる遅延設定回路の具体例およびその周辺回路を示す
図、第6図および第7図は従来のシステム構成を説明す
るための図である。 1,2,3……遅延設定回路。10……基本信号作成回路、12,
22,32……タイミング信号作成回路、13,23,33……デー
タ送受信インターフェイス部、14〜16,24〜28,34〜39…
…位相補正回路(ラッチ回路)、20,30……遅延回路、4
1〜46……送信バス、48〜52……受信バス、80,81,88…
…ドライバ、82,83……レシーバ、90……同期用フレー
ムヘッド信号作成部、91……システム基本クロック源、
110,111,180,190……1クロック分遅延回路、170……半
クロック分遅延回路、112,113……2クロック分遅延回
路、150……4ビットカウンタ、160……10ビットカウン
タ。FIG. 1 is a block diagram showing an embodiment of a device to which a common bus control system according to the present invention is applied, FIG. 2 is a detailed block diagram of the device shown in FIG. 1, and FIG. 3 is a common bus in the same embodiment. FIG. 4 is a diagram for explaining generation of a timing signal transmitted / received to / from the device, FIG. 4 is a diagram showing a relationship between a time division slot for each device and a transmission / reception timing signal in the embodiment, and FIG. 5 is a delay setting circuit used in FIG. FIG. 6 is a diagram showing a concrete example of the above and its peripheral circuits, and FIGS. 6 and 7 are diagrams for explaining a conventional system configuration. 1,2,3 …… Delay setting circuit. 10 …… Basic signal generation circuit, 12,
22,32 …… Timing signal generation circuit, 13,23,33 …… Data transmission / reception interface section, 14 to 16,24 to 28,34 to 39…
… Phase correction circuit (latch circuit), 20,30 …… Delay circuit, 4
1 to 46 …… Transmission bus, 48 to 52 …… Reception bus, 80,81,88…
... driver, 82, 83 ... receiver, 90 ... synchronization frame head signal generator, 91 ... system basic clock source,
110,111,180,190 …… 1 clock delay circuit, 170 …… Half clock delay circuit, 112,113 …… 2 clock delay circuit, 150 …… 4 bit counter, 160 …… 10 bit counter.
Claims (3)
分割制御される共通バスによって前記装置が装置番号順
に接続されている電子交換システムにおいて、 前記共通バスが送信バスと受信バスとからなり、前記送
信バスと前記受信バスとを前記第1番の装置において接
続し、前記第1番の装置から前記第n番の装置に順次前
記共通バスの時分割スロットの同期用フレームヘッド信
号を遅延手段を介して送り、前記装置のそれぞれの前記
送信バスおよび前記受信バスにこれらのバス上のデータ
とこのデータをラッチするデータ打ち抜き信号との位相
補正を行う位相補正手段をそれぞれ接続し、前記各装置
のそれぞれに設けられた遅延手段は前記同期用フレーム
ヘッド信号に基づいてそれぞれ固有の遅延差の伝送遅延
情報を設定し、前記装置のそれぞれの前記遅延手段の出
力が前記データ打ち抜き信号として用いられることを特
徴とする共通バス制御方式。1. An electronic switching system comprising n devices, numbered 1 to n, wherein the devices are connected in order of device number by a common bus that is time-division controlled, wherein the common bus is a transmission bus. A reception bus, wherein the transmission bus and the reception bus are connected in the first device, and the time division slots of the common bus are sequentially synchronized from the first device to the nth device. Phase correction means for sending the frame head signal through the delay means, and performing phase correction on the transmission bus and the reception bus of each of the devices for phase correction of the data on these buses and the data punching signal that latches this data, respectively. Connected, the delay means provided in each of the respective devices sets transmission delay information of the respective delay difference based on the synchronization frame head signal, A common bus control method, wherein the output of each of the delay means is used as the data punching signal.
いて、 前記遅延手段出力から前記共通バス上にデータを送受信
するためのタイミングを調整するタイミング信号を作成
するタイミング信号作成手段を前記装置のそれぞれに設
けたことを特徴とする共通バス制御方式。2. A common bus control system according to claim 1, wherein said device is provided with a timing signal creating means for creating a timing signal for adjusting a timing for transmitting / receiving data on said common bus from said delay means output. A common bus control method characterized by being provided in each of the.
いて、 前記第1番の装置の遅延手段が発生する互いに固定的な
遅延差を有する第1および第2の基本信号を前記第2番
から第n番の装置までの遅延手段に追番順に伝送し、各
遅延手段は受信したこれらの基本信号に互いに固定的な
遅延差を与えて次の装置に出力するとともに自装置の前
記タイミング信号作成手段に送るようにしたことを特徴
とする共通バス制御方式。3. The common bus control system according to claim 2, wherein the first and second basic signals having a fixed delay difference generated by the delay means of the first device are applied to the second device. No. to n-th device are sequentially transmitted to the delay devices, and each delay device gives a fixed delay difference to these received basic signals and outputs them to the next device and the timing of its own device. A common bus control method characterized in that it is sent to a signal creating means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP341690A JP2511551B2 (en) | 1989-01-13 | 1990-01-12 | Common bus control method |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP618789 | 1989-01-13 | ||
JP1-6187 | 1989-01-13 | ||
JP341690A JP2511551B2 (en) | 1989-01-13 | 1990-01-12 | Common bus control method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02283143A JPH02283143A (en) | 1990-11-20 |
JP2511551B2 true JP2511551B2 (en) | 1996-06-26 |
Family
ID=26336990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP341690A Expired - Lifetime JP2511551B2 (en) | 1989-01-13 | 1990-01-12 | Common bus control method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2511551B2 (en) |
-
1990
- 1990-01-12 JP JP341690A patent/JP2511551B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02283143A (en) | 1990-11-20 |
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