JP2504528B2 - 主記憶制御装置間バス制御方式 - Google Patents
主記憶制御装置間バス制御方式Info
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- 238000010586 diagram Methods 0.000 description 6
- 101100524346 Xenopus laevis req-a gene Proteins 0.000 description 2
- 101100524347 Xenopus laevis req-b gene Proteins 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000711969 Chandipura virus Species 0.000 description 1
- 208000015951 Cytophagic histiocytic panniculitis Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Description
【発明の詳細な説明】 〔概要〕 主記憶制御装置間に接続されたバスを介して転送され
るデータ、アドレス、コマンドの転送タイミングを制御
するバス制御方式に関し、 バスを有効に使用することを目的とし、 複数の主記憶制御装置間でデータ、アドレス、コマン
ドをバスを介して転送する主記憶制御装置間バス制御方
式において、各ユニットからのリクエストに対し優先順
位を決定し、優先権を獲得したユニットのアドレス、デ
ータ、コマンドを前記バスを介して他系の主記憶制御装
置へ転送する転送手段と、前記転送されるコマンドがバ
ス幅よりも大きいストアデータ転送を示しているときに
は、複数の単位時間に分けて転送される該ストアデータ
の転送期間内であって、該ストアデータに関するアドレ
ス、コマンドの転送終了後の期間内に、前記転送手段を
して他ユニットのフェッチ系リクエストに限り優先順位
を決定され、前記バス中のアドレスバス及びコマンドバ
スの使用を許可する制御手段とを、前記複数の主記憶制
御装置の夫々に具備するよう構成する。
るデータ、アドレス、コマンドの転送タイミングを制御
するバス制御方式に関し、 バスを有効に使用することを目的とし、 複数の主記憶制御装置間でデータ、アドレス、コマン
ドをバスを介して転送する主記憶制御装置間バス制御方
式において、各ユニットからのリクエストに対し優先順
位を決定し、優先権を獲得したユニットのアドレス、デ
ータ、コマンドを前記バスを介して他系の主記憶制御装
置へ転送する転送手段と、前記転送されるコマンドがバ
ス幅よりも大きいストアデータ転送を示しているときに
は、複数の単位時間に分けて転送される該ストアデータ
の転送期間内であって、該ストアデータに関するアドレ
ス、コマンドの転送終了後の期間内に、前記転送手段を
して他ユニットのフェッチ系リクエストに限り優先順位
を決定され、前記バス中のアドレスバス及びコマンドバ
スの使用を許可する制御手段とを、前記複数の主記憶制
御装置の夫々に具備するよう構成する。
本発明は、主記憶制御装置間バス制御方式に係り、特
に主記憶制御装置間に接続されたバスを介して転送され
るデータ、アドレス、コマンドの転送タイミングを制御
するバス制御方式に関する。
に主記憶制御装置間に接続されたバスを介して転送され
るデータ、アドレス、コマンドの転送タイミングを制御
するバス制御方式に関する。
第４図は本発明を適用し得る情報処理システムの構成
を示す。同図中、1a,1bは主記憶制御装置（MCU）,2a,2b
は主記憶装置（MSU）,3a,3bは中央処理装置（CPU）,4a,
4bはチャネル処理装置（CHP）である。演算やプログラ
ム実行処理を行なうCPU3a,3bは各々１又は２以上設けら
れ、また入出力装置の制御を行なうCHP4a,4bは各々複数
設けられている。
を示す。同図中、1a,1bは主記憶制御装置（MCU）,2a,2b
は主記憶装置（MSU）,3a,3bは中央処理装置（CPU）,4a,
4bはチャネル処理装置（CHP）である。演算やプログラ
ム実行処理を行なうCPU3a,3bは各々１又は２以上設けら
れ、また入出力装置の制御を行なうCHP4a,4bは各々複数
設けられている。
MCU1a,1bは各々自系MSUアクセス制御部5a,5bと他系ア
クセス制御部6a,6bからなり、他系アクセス制御部6a,6b
は互いにバス7a,7bを介して接続されている。また、自
系アクセス制御部5aと他系アクセス制御部6aは夫々CPU3
a,CHP4aに接続されており、同様に自系アクセス制御部5
bと他系アクセス制御部6bは夫々CPU3b,CHP4bに接続され
ている。
クセス制御部6a,6bからなり、他系アクセス制御部6a,6b
は互いにバス7a,7bを介して接続されている。また、自
系アクセス制御部5aと他系アクセス制御部6aは夫々CPU3
a,CHP4aに接続されており、同様に自系アクセス制御部5
bと他系アクセス制御部6bは夫々CPU3b,CHP4bに接続され
ている。
またバス7a,7bの夫々はデータバス、アドレスバス、
コマンドバスからなり、バス7aは他系アクセス制御部6a
から他系アクセス制御部6bへのデータ等の転送に使用さ
れ、バス7bは他系アクセス制御部6bから他系アクセス制
御部6aへのデータ等の転送に使用される。
コマンドバスからなり、バス7aは他系アクセス制御部6a
から他系アクセス制御部6bへのデータ等の転送に使用さ
れ、バス7bは他系アクセス制御部6bから他系アクセス制
御部6aへのデータ等の転送に使用される。
MCU1a,1bはMSU2a,2bに対するCPU3a,3b,CHP4a,4b,他系
のMCU1b,1aからのリクエストに対して適宜応答してMSU2
a,2bをアクセス制御する。MSU2a,2bから読み出されたデ
ータは必要に応じてバス7a,7bを介して他系のMCU1b,1a
へ転送される。
のMCU1b,1aからのリクエストに対して適宜応答してMSU2
a,2bをアクセス制御する。MSU2a,2bから読み出されたデ
ータは必要に応じてバス7a,7bを介して他系のMCU1b,1a
へ転送される。
かかる構成の情報処理システムにおいて、バス7a,7b
を介して転送されるデータのビット長（バス幅）には制
限があるので、データ転送を高速に行なうにはバス7a,7
bを時間的に有効に使用する必要がある。
を介して転送されるデータのビット長（バス幅）には制
限があるので、データ転送を高速に行なうにはバス7a,7
bを時間的に有効に使用する必要がある。
第５図は従来の一例の動作説明用シーケンスを示す。
例えば、第４図のMCU1aの他系アクセス制御部6aにMCU1b
からバス幅（これを一例として８バイトとする）よりも
大きい32バイトのストアデータ転送リクエスト（第５図
にREQ0で示す）があり、これに応答してバス7aを使用し
てデータ転送を行なう場合、他系アクセス制御部6a内の
データ用インターフェイスレジスタからは第５図にREQ0
−１からREQ0−４で示す如く、単位時間τ毎に32バイト
のデータをデータ幅と同じ８バイトずつ４回に分けて転
送する。また、このとき上記の他系アクセス制御部6a内
のアドレス用インターフェイスレジスタからは第５図に
示す如くストアデータのアドレスの先頭REQ0だけが単位
時間τ内で転送され、その後の残りの３τ間のデータ転
送期間中はアドレスは転送されない。これはストアデー
タのアドレスは連続しているから、先頭のアドレスだけ
を転送すれば残りの３τのアドレスはMCU1b側で生成で
きるからである。
例えば、第４図のMCU1aの他系アクセス制御部6aにMCU1b
からバス幅（これを一例として８バイトとする）よりも
大きい32バイトのストアデータ転送リクエスト（第５図
にREQ0で示す）があり、これに応答してバス7aを使用し
てデータ転送を行なう場合、他系アクセス制御部6a内の
データ用インターフェイスレジスタからは第５図にREQ0
−１からREQ0−４で示す如く、単位時間τ毎に32バイト
のデータをデータ幅と同じ８バイトずつ４回に分けて転
送する。また、このとき上記の他系アクセス制御部6a内
のアドレス用インターフェイスレジスタからは第５図に
示す如くストアデータのアドレスの先頭REQ0だけが単位
時間τ内で転送され、その後の残りの３τ間のデータ転
送期間中はアドレスは転送されない。これはストアデー
タのアドレスは連続しているから、先頭のアドレスだけ
を転送すれば残りの３τのアドレスはMCU1b側で生成で
きるからである。
そして、MCU1aは32バイトストアデータ転送リクエス
トREQ0に対する32バイトのデータ転送終了後、第５図に
示す如く次の後えばフェッチ系のリクエストREQ1に応答
してアドレス又はコマンドをバス7aを使用してMCU1bへ
転送する。
トREQ0に対する32バイトのデータ転送終了後、第５図に
示す如く次の後えばフェッチ系のリクエストREQ1に応答
してアドレス又はコマンドをバス7aを使用してMCU1bへ
転送する。
しかるに、第５図からわかるように、従来はバス幅よ
りも大きいストアデータを転送する場合は複数回（第５
図では４回）に分けて転送せざるを得ないのに対し、ア
ドレスは最初の１τ間だけ送出し、残りの３τ間はアド
レスバスは使用されておらず、バスの使用効率が悪かっ
た。
りも大きいストアデータを転送する場合は複数回（第５
図では４回）に分けて転送せざるを得ないのに対し、ア
ドレスは最初の１τ間だけ送出し、残りの３τ間はアド
レスバスは使用されておらず、バスの使用効率が悪かっ
た。
本発明は上記の点に鑑みてなされたもので、バスを有
効に使用し得る主記憶制御装置間バス制御方式を提供す
ることを目的とする。
効に使用し得る主記憶制御装置間バス制御方式を提供す
ることを目的とする。
第１図は本発明の原理構成図を示す。同図中、10a,10
bは主記憶制御装置、11a,11bはデータ、アドレス、コマ
ンドを転送するバス、12a,12bは転送手段、13a,13bは制
御手段を示す。
bは主記憶制御装置、11a,11bはデータ、アドレス、コマ
ンドを転送するバス、12a,12bは転送手段、13a,13bは制
御手段を示す。
転送手段12a,12bは各ユニットからのリクエストに対
し優先順位を決定し、優先権を獲得したユニットのアド
レス、データ、コマンドを前記バス11a,11bを介して他
系の主記憶制御装置10b,10aへ転送する。
し優先順位を決定し、優先権を獲得したユニットのアド
レス、データ、コマンドを前記バス11a,11bを介して他
系の主記憶制御装置10b,10aへ転送する。
また制御手段13a,13bはバス幅よりも大きいストアデ
ータ転送時に、上記ストアデータの転送期間内であっ
て、ストアデータに関するアドレス、コマンドの転送終
了後の期間内に、転送手段12a,12bをして他ユニットの
フェッチ系リクエストに限り優先順位を決定され、前記
バス11a,11b中のアドレス及びコマンドバスの使用を許
可する。
ータ転送時に、上記ストアデータの転送期間内であっ
て、ストアデータに関するアドレス、コマンドの転送終
了後の期間内に、転送手段12a,12bをして他ユニットの
フェッチ系リクエストに限り優先順位を決定され、前記
バス11a,11b中のアドレス及びコマンドバスの使用を許
可する。
本発明は複数の主記憶制御装置10a,10b内の夫々に転
送手段12a,12bと制御手段13a,13bとを設けたものであ
る。
送手段12a,12bと制御手段13a,13bとを設けたものであ
る。
転送手段12a（又は12b）からバス11a（又は11b）を介
して主記憶制御装置10b（又は10a）へ転送されるデータ
が、バス幅よりも大きいストアデータのときには複数の
単位時間かけてデータ転送が行なわれる。
して主記憶制御装置10b（又は10a）へ転送されるデータ
が、バス幅よりも大きいストアデータのときには複数の
単位時間かけてデータ転送が行なわれる。
これに対し、上記ストアデータに関するアドレス及び
コマンドは一単位時間内で転送が終了する。本発明はこ
の点に着目し、制御手段13a（又は13b）により転送手段
12a（又は12b）を制御し、上記アドレス及びコマンド転
送終了後の残りのストアデータ転送期間中に、フェッチ
系リクエストがあったときはそのリクエストに関するア
ドレス、コマンドを転送させる。
コマンドは一単位時間内で転送が終了する。本発明はこ
の点に着目し、制御手段13a（又は13b）により転送手段
12a（又は12b）を制御し、上記アドレス及びコマンド転
送終了後の残りのストアデータ転送期間中に、フェッチ
系リクエストがあったときはそのリクエストに関するア
ドレス、コマンドを転送させる。
従って、データバスがビジーであっても、フェッチ系
アドレス、コマンドは転送される。
アドレス、コマンドは転送される。
第２図は本発明の要部の一実施例のブロック図を示
す。同図中、第１図と同一構成部分には同一符号を付し
てある。第２図は第４図に示した他系アクセス制御部6a
又は6bの一実施例を示し、また12,13は夫々第１図の主
記憶制御装置10a,10bのいずれか一方の転送手段及び制
御手段を示す。
す。同図中、第１図と同一構成部分には同一符号を付し
てある。第２図は第４図に示した他系アクセス制御部6a
又は6bの一実施例を示し、また12,13は夫々第１図の主
記憶制御装置10a,10bのいずれか一方の転送手段及び制
御手段を示す。
第２図において、15は他MCUプライオリティ回路で、
前記したCPU,CHPの各ユニットからのリクエストREQ0〜R
EQmが入力され、そのリクエストが他系MSUへのアクセス
要求であるときは優先順位を決定し、各ユニットからの
コマンド、アドレス、データが夫々入力されるセレクタ
16,17,18を制御して優先権を獲得したユニットのコマン
ド、アドレス、データを選択出力させる。
前記したCPU,CHPの各ユニットからのリクエストREQ0〜R
EQmが入力され、そのリクエストが他系MSUへのアクセス
要求であるときは優先順位を決定し、各ユニットからの
コマンド、アドレス、データが夫々入力されるセレクタ
16,17,18を制御して優先権を獲得したユニットのコマン
ド、アドレス、データを選択出力させる。
また、19,20及び21はインターフェイスレジスタで、
セレクタ16,17及び18から選択出力されたコマンド、ア
ドレス及びデータを別々に一時記憶（セット）し、それ
をコマンドバス、アドレスバス及びデータバスへ送出す
る。なお、他MCUプライオリティ回路15からは他系アク
セスリクエストが取り出され、これは専用線又はコマン
ドバスを介して他系のMCUへ送出される。
セレクタ16,17及び18から選択出力されたコマンド、ア
ドレス及びデータを別々に一時記憶（セット）し、それ
をコマンドバス、アドレスバス及びデータバスへ送出す
る。なお、他MCUプライオリティ回路15からは他系アク
セスリクエストが取り出され、これは専用線又はコマン
ドバスを介して他系のMCUへ送出される。
更に22は信号線、転送コマンドを他MCUプライオリテ
ィ回路15へ供給し、該コマンドがデータビット長である
バス幅（ここでは８バイトとする）よりも大きいストア
データ転送を示しているときのみ他MCUプライオリティ
回路15に所定の動作を行なわせるように設けられてお
り、前記制御手段13a,13bを構成している。
ィ回路15へ供給し、該コマンドがデータビット長である
バス幅（ここでは８バイトとする）よりも大きいストア
データ転送を示しているときのみ他MCUプライオリティ
回路15に所定の動作を行なわせるように設けられてお
り、前記制御手段13a,13bを構成している。
次に本実施例の動作について第２図、第３図と共に説
明する。他MCUプライオリティ回路15により優先権を獲
得したユニットからのリクエストが第３図にREQ0で示す
ように、32バイトストアデータの転送要求であったとき
は、他MCUプライオリティ回路15はセレクタ16,17及び18
を制御して上記ユニットからのコマンド0,アドレス0,デ
ータ０を選択出力させて、まず最初の単位時間τで第３
図に示す如くインターフェイスレジスタ21に32バイトス
トアデータの最初の８バイト分のデータREQ0−１をセッ
トさせると共に、インターフェイスレジスタ19,20にそ
のコマンド、アドレスをセットさせる。
明する。他MCUプライオリティ回路15により優先権を獲
得したユニットからのリクエストが第３図にREQ0で示す
ように、32バイトストアデータの転送要求であったとき
は、他MCUプライオリティ回路15はセレクタ16,17及び18
を制御して上記ユニットからのコマンド0,アドレス0,デ
ータ０を選択出力させて、まず最初の単位時間τで第３
図に示す如くインターフェイスレジスタ21に32バイトス
トアデータの最初の８バイト分のデータREQ0−１をセッ
トさせると共に、インターフェイスレジスタ19,20にそ
のコマンド、アドレスをセットさせる。
インターフェイスレジスタ19,20及び21にセットされ
たコマンド、アドレス及びデータはコマンドバス、アド
レスバス及びデータバスを介して他系アクセスリクエス
トと共に他系のMCUへ転送される。また、このときイン
ターフェイスレジスタ19から信号線22を介して入力され
るコマンドにより、他MCUプライオリティ回路15は転送
するデータが32バイトストアデータであることを識別す
る。
たコマンド、アドレス及びデータはコマンドバス、アド
レスバス及びデータバスを介して他系アクセスリクエス
トと共に他系のMCUへ転送される。また、このときイン
ターフェイスレジスタ19から信号線22を介して入力され
るコマンドにより、他MCUプライオリティ回路15は転送
するデータが32バイトストアデータであることを識別す
る。
これにより、他MCUプライオリティ回路15は２番目の
単位時間τ内で他ユニットのフェッチ系リクエストのう
ち優先順位の高いリクエストREQ1を選択するようセレク
タ16及び17を切換えてインターフェイスレジスタ19,20
にそのコマンド、アドレスをセットする。一方、この２
番目の単位時間τ内では前記32バイトストアデータの２
番目の８バイト分のデータが第３図にREQ0−２で示す如
く、インターフェイスレジスタ21にセットされる。
単位時間τ内で他ユニットのフェッチ系リクエストのう
ち優先順位の高いリクエストREQ1を選択するようセレク
タ16及び17を切換えてインターフェイスレジスタ19,20
にそのコマンド、アドレスをセットする。一方、この２
番目の単位時間τ内では前記32バイトストアデータの２
番目の８バイト分のデータが第３図にREQ0−２で示す如
く、インターフェイスレジスタ21にセットされる。
以下、上記と同様にして単位時間τ毎に32バイトスト
アデータの３番目、４番目の各８バイト分のデータがイ
ンターフェイスレジスタ21に第３図にREQ0−3,REQ0−４
で示す如く順次にセットされる一方、フェッチ系リクエ
ストREQ2,REQ3が順次に選択されて、そのコマンド及び
アドレスが第３図にREQ2,REQ3で示す如くインターフェ
イスレジスタ19,20に夫々順次にセットされる。
アデータの３番目、４番目の各８バイト分のデータがイ
ンターフェイスレジスタ21に第３図にREQ0−3,REQ0−４
で示す如く順次にセットされる一方、フェッチ系リクエ
ストREQ2,REQ3が順次に選択されて、そのコマンド及び
アドレスが第３図にREQ2,REQ3で示す如くインターフェ
イスレジスタ19,20に夫々順次にセットされる。
このように、本実施例によれば、32バイトストアデー
タを転送する４τ間データバスを使用し、一方、この32
バイトストアデータに関するアドレス、コマンドは上記
４τ期間の最初の１τ期間だけ送出し、残りの３τ期間
はフェッチ系リクエストによるアドレス、コマンドをア
ドレスバス、コマンドバスを使用して送出する。
タを転送する４τ間データバスを使用し、一方、この32
バイトストアデータに関するアドレス、コマンドは上記
４τ期間の最初の１τ期間だけ送出し、残りの３τ期間
はフェッチ系リクエストによるアドレス、コマンドをア
ドレスバス、コマンドバスを使用して送出する。
受信側のMCUでは上記の送出されたデータ、アドレス
及びコマンドを第３図に模式的に示す如くポートに入力
され、そのポート制御部においてコマンドが32バイトス
トアデータであることを示していると検出したときは、
後の３τ期間は残りのデータが送られてくると認識する
と共に、アドレスとコマンドについては32バイトストア
データのリクエストとは異なるリクエストによるフェッ
チ系のアドレスとコマンドであると識別する。
及びコマンドを第３図に模式的に示す如くポートに入力
され、そのポート制御部においてコマンドが32バイトス
トアデータであることを示していると検出したときは、
後の３τ期間は残りのデータが送られてくると認識する
と共に、アドレスとコマンドについては32バイトストア
データのリクエストとは異なるリクエストによるフェッ
チ系のアドレスとコマンドであると識別する。
上述の如く、本発明によれば、データバスがビジーで
あっても、フェッチ系アドレスやコマンドは転送される
ため、従来に比べて主記憶制御装置間のバスを有効に使
用することができ、従来に比べてフェッチ系アドレス、
コマンドを高速で転送することができ、スループットを
向上することができる等の特長を有するものである。
あっても、フェッチ系アドレスやコマンドは転送される
ため、従来に比べて主記憶制御装置間のバスを有効に使
用することができ、従来に比べてフェッチ系アドレス、
コマンドを高速で転送することができ、スループットを
向上することができる等の特長を有するものである。
第１図は本発明の原理構成図、 第２図は本発明の要部の一実施例のブロック図、 第３図は本発明の一実施例の動作説明用シーケンスを示
す図、 第４図は本発明を適用し得るシステム構成図、 第５図は従来の一例の動作説明用シーケンスを示す図で
ある。 図において、 10a,10bは主記憶制御装置（MCU）、 11a,11bはバス、 12a,12b,12は転送手段、 13a,13b,13は制御手段、 15は他MCUプライオリティ回路、 16〜18はセレクタ、 19〜21はインターフェイスレジスタ を示す。
す図、 第４図は本発明を適用し得るシステム構成図、 第５図は従来の一例の動作説明用シーケンスを示す図で
ある。 図において、 10a,10bは主記憶制御装置（MCU）、 11a,11bはバス、 12a,12b,12は転送手段、 13a,13b,13は制御手段、 15は他MCUプライオリティ回路、 16〜18はセレクタ、 19〜21はインターフェイスレジスタ を示す。
Claims (1)
- 【請求項１】複数の主記憶制御装置（10a,10b）間でデ
ータ、アドレス、コマンドをバス（11a,11b）を介して
転送する主記憶制御装置間バス制御方式において、 各ユニットからのリクエストに対し優先順位を決定し、
優先権を獲得したユニットのアドレス、データ、コマン
ドを前記バス（11a,11b）を介して他系の主記憶制御装
置へ転送する転送手段（12a,12b）と、 前記転送されるコマンドがバス幅よりも大きいストアデ
ータ転送を示しているときには、複数の単位時間に分け
て転送される該ストアデータの転送期間内であって、該
ストアデータに関するアドレス、コマンドの転送終了後
の期間内に、前記転送手段（12a,12b）をして他ユニッ
トのフェッチ系リクエストに限り優先順位を決定させ、
前記バス（11a,11b）中のアドレスバス及びコマンドバ
スの使用を許可する制御手段（13a,13b）とを、前記複
数の主記憶制御装置（10a,10b）の夫々に具備するよう
構成したことを特徴とする主記憶制御装置間バス制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18606688A JP2504528B2 (ja) | 1988-07-26 | 1988-07-26 | 主記憶制御装置間バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18606688A JP2504528B2 (ja) | 1988-07-26 | 1988-07-26 | 主記憶制御装置間バス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0236454A JPH0236454A (ja) | 1990-02-06 |
| JP2504528B2 true JP2504528B2 (ja) | 1996-06-05 |
Family
ID=16181793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18606688A Expired - Fee Related JP2504528B2 (ja) | 1988-07-26 | 1988-07-26 | 主記憶制御装置間バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504528B2 (ja) |
-
1988
- 1988-07-26 JP JP18606688A patent/JP2504528B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0236454A (ja) | 1990-02-06 |
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