JP2578803Y2 - D / A conversion circuit - Google Patents
D / A conversion circuitInfo
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Description
【考案の詳細な説明】 (産業上の利用分野) この考案は、D/A変換回路に関し、特に微小レベル信
号に対しても忠実な変換機能を達成するD/A変換回路に
関する。[Detailed description of the invention] (Industrial application field) The invention relates to a D / A conversion circuit, and more particularly to a D / A conversion circuit that achieves a faithful conversion function even for a minute level signal.
(従来の技術) デジタルオーディオ装置におけるD/A変換回路は、高
レベルから低レベルにわたる広範囲の入力レベルに対し
て忠実な変換特性が要求される。(Prior Art) A D / A conversion circuit in a digital audio device is required to have a conversion characteristic faithful to a wide range of input levels from a high level to a low level.
従来、例えば抵抗ラダー型D/A変換回路は、Oレベル
を横切るときにMSBの反転が行われ、最大電流(重み付
けの最大電流)が流れるために、第4図に示すようなゼ
ロクロス歪と呼ばれる歪が発生する。また、同様に、2S
Bの変化点(2SBの反転時)、3SBの変化点(3SBの反転
時)にも、それぞれクロスする点で歪が発生する。これ
らの歪は、D/A変換回路の歪の支配的なものであり、特
に微小レベル再生における影響は大きい。Conventionally, for example, in a resistance ladder type D / A conversion circuit, the MSB is inverted when the signal crosses the O level, and a maximum current (a weighted maximum current) flows, which is called zero cross distortion as shown in FIG. Distortion occurs. Also, similarly, 2S
Distortion also occurs at the crossing points of the changing point of B (when the 2SB is inverted) and the changing point of the 3SB (when the 3SB is inverted). These distortions are dominant in the distortion of the D / A conversion circuit, and particularly have a great influence on minute level reproduction.
近年、入力デジタルデータを2系統に分け、それぞれ
ゼロクロス点付近で+と−方向にデジタルバイアスをか
けてシフトし、原理的にゼロクロス歪みを除去するD/A
変換回路が提案されている。この回路によれば、デジタ
ルデータが、シフト量より小さい場合には、元のゼロク
ロス点を横切る値がないためゼロクロス歪が発生しな
い。そして、シフトした2つのデータをD/A変換してか
ら加算すると、直流分が除去される。これら2つのデー
タはMSBの反転がなく、合成波形にもゼロクロス歪は発
生しない。In recent years, D / A that divides input digital data into two systems and shifts by applying a digital bias in the + and-directions near the zero-cross point to remove the zero-cross distortion in principle
Conversion circuits have been proposed. According to this circuit, when the digital data is smaller than the shift amount, there is no value that crosses the original zero-cross point, so that zero-cross distortion does not occur. When the two shifted data are D / A converted and then added, the DC component is removed. These two data have no MSB inversion, and no zero-cross distortion occurs in the composite waveform.
(考案が解決しようとする課題) 上述のように、従来のD/A変換回路は、MSBの反転によ
るゼロクロス歪にのみ着目している。(Problem to be Solved by the Invention) As described above, the conventional D / A conversion circuit focuses only on zero-cross distortion due to inversion of the MSB.
ところが、歪成分としてはMSBだけでなく、2SBに起因
する歪も無視できない。この2SBに起因する歪は、微小
レベル再生において、より顕著に現れ、高精度なD/A変
換機能を達成することができないという問題がある。However, not only the MSB but also the distortion caused by 2SB cannot be ignored as the distortion component. The distortion due to the 2SB appears more remarkably in the minute level reproduction, and there is a problem that a highly accurate D / A conversion function cannot be achieved.
そこで、この考案の目的は、微小レベル再生時にも高
精度な変換機能が可能なD/A変換回路を提供することに
ある。Therefore, an object of the present invention is to provide a D / A conversion circuit capable of performing a high-precision conversion function even at a minute level reproduction.
(課題を解決するための手段) 前述の課題を解決するため、この考案によるD/A変換
回路は、 入力データを記憶するメモリと、 前記入力データのレベル値を検出するレベル検出手段
と、 前記レベル検出手段で検出されたレベル値が−6dB以
上の場合は、シフト量を0とし、−6×NdB(Nは1よ
り大きい正の整数)未満の場合は、N値が大きくなるご
とに絶対値が1つ低いレベルを表わすビットの+側及び
−側変化点にDC的に前記メモリに記憶されている入力デ
ータレベルをシフトして2系統出力として発生するレベ
ルシフト手段と、 前記レベルシフト手段によりシフトされた2系統出力
をそれぞれD/A変換する2つのD/A変換手段と、 前記2つのD/A変換手段の出力を加算する加算手段
と、 を備えて構成される。(Means for Solving the Problems) In order to solve the above problems, a D / A conversion circuit according to the present invention includes: a memory for storing input data; a level detecting means for detecting a level value of the input data; When the level value detected by the level detection means is -6 dB or more, the shift amount is set to 0. When the level value is smaller than -6 x NdB (N is a positive integer greater than 1), the absolute value is increased each time the N value increases. Level shift means for shifting the input data level stored in the memory in a DC manner to a positive-side and negative-side change point of a bit representing a lower level by one to generate a two-system output; And D / A conversion means for D / A-converting the outputs of the two systems, respectively, and adder means for adding the outputs of the two D / A conversion means.
(作用) この考案によるA/D変換回路は、レベル検出手段で検
出した入力データレベル値が−6dB以上の場合は、シフ
ト量を0とし、−6×NdB(Nは1より大きい正の整
数)未満の場合は、N値が大きくなるごとに絶対値が1
つ低いレベルを表わすビットの+側及び−側変化点にDC
的に前記メモリに記憶されている入力データレベルをシ
フトして2系統出力として出力し、これら2系統出力を
それぞれD/A変換した後、加算することにより、MSB以外
の2SB等に起因する歪の発生も除去し、微小レベル再生
時にも高精度な変換機能を可能としている。(Operation) In the A / D conversion circuit according to the present invention, when the input data level value detected by the level detection means is -6 dB or more, the shift amount is set to 0, and -6 * NdB (N is a positive integer greater than 1) ), The absolute value becomes 1 each time the N value increases.
DC at the + and − transition points of the bit representing the next lower level
The input data level stored in the memory is shifted and output as two-system outputs, and these two-system outputs are D / A-converted and then added to obtain a distortion caused by 2SB other than the MSB. Is eliminated, and a high-precision conversion function is enabled even at the minute level reproduction.
(実施例) 次にこの考案について図面を参照しながら説明する。(Example) Next, this invention is demonstrated, referring drawings.
第1図は、この考案によるD/A変換回路の一実施例を
示すブロック図である。FIG. 1 is a block diagram showing an embodiment of a D / A conversion circuit according to the present invention.
入力データは、レベル検出回路1でレベルが検出さ
れ、判別されて、レベル情報がレベルシフト回路3に送
出される。一方、入力データはメモリ2に記憶される。The level of the input data is detected and determined by the level detection circuit 1, and the level information is sent to the level shift circuit 3. On the other hand, input data is stored in the memory 2.
レベルシフト回路3は、メモリ2に記憶されている入
力データに対して、レベル検出回路1で検出された検出
レベルの値に応じたレベルシフト処理を施す回路で、片
チャンネル当たり2系統の出力としてシフト出力をD/A
変換回路4と5に送出する。The level shift circuit 3 performs a level shift process on input data stored in the memory 2 in accordance with the value of the detection level detected by the level detection circuit 1. D / A shift output
It is sent to the conversion circuits 4 and 5.
2つのD/A変換回路4と5の出力は加算回路6で加算
され、変換出力として出力される。The outputs of the two D / A conversion circuits 4 and 5 are added by an addition circuit 6 and output as conversion outputs.
この実施例の動作をより具体的に説明すると、レベル
検出回路1は、メモリ2に記憶されている入力データの
或る区間のピーク値を検出する。検出されたピーク値範
囲が−6dB以上;−6dB未満、−12dB以上;−12dB未満、
−18dB以上であるとき、それぞれについて次のような処
理を行う。The operation of this embodiment will be described more specifically. The level detection circuit 1 detects a peak value in a certain section of the input data stored in the memory 2. Detected peak value range is -6dB or more; less than -6dB, -12dB or more; less than -12dB,
When it is -18 dB or more, the following processing is performed for each.
例えば、この区間の入力データのピーク値が−6dB以
上あれば、メモリ2に記憶されている入力データをシフ
ト量を0としてD/A変換回路4と5に送出する。また、
次の区間でのピーク値が−6dB未満、−12dB以上である
ときには、メモリ2の入力データは、第2図に示すよう
に、レベルシフト回路3によって+側の2SBの変化点と
−側の2SBの変化点にDC的にシフトしたデータとしてD/A
変換回路4と5に送出する。さらに、レベル検出回路1
で検出されたピーク値が−12dB未満、−18dB以上である
ときには、同様にして第3図に示すように、メモリ2内
の入力データは、レベルシフト回路3により+側の3SB
の変化点と一側の3SBの変化点にシフトしたデータとし
てD/A変換回路4と5に出力する。For example, if the peak value of the input data in this section is -6 dB or more, the input data stored in the memory 2 is sent to the D / A conversion circuits 4 and 5 with the shift amount set to 0. Also,
When the peak value in the next section is less than -6 dB and more than -12 dB, the input data of the memory 2 is changed by the level shift circuit 3 to the change point of the 2SB on the + side and the- D / A as DC shifted data to 2SB transition point
It is sent to the conversion circuits 4 and 5. Further, the level detection circuit 1
When the peak value detected in step (1) is less than -12 dB and not less than -18 dB, similarly, as shown in FIG.
Are output to the D / A conversion circuits 4 and 5 as data shifted to the change point of the 3SB and the change point of 3SB on one side.
以上のように、レベルシフト回路3は、入力データの
ピーク値によってメモリ2に記憶されているデータをダ
イナミックに順次+側と−側にシフトして出力する。As described above, the level shift circuit 3 dynamically shifts the data stored in the memory 2 sequentially to the + side and the-side according to the peak value of the input data and outputs the data.
これらの出力は、D/A変換回路4と5によってD/A変換
され、加算器6で加算され出力される。このシフトレベ
ルは、+,−側でも絶対量は同じであるため、加算器出
力ではシフト量はキャンセルされ、ACレベルは2倍とな
って出力される。These outputs are D / A converted by D / A conversion circuits 4 and 5, added by an adder 6, and output. Since this shift level has the same absolute amount on the + and-sides, the shift amount is canceled at the output of the adder, and the AC level is doubled and output.
(考案の効果) 以上説明したように、この考案によるD/A変換回路
は、入力データレベルに応じて入力データレベルを所定
量だけシフトしているので、MSB以外の2SB等に起因する
歪も除去でき、例えば、−91dBの波形再生時には、ビッ
ト反転はLSBのみの反転となり、それ以上の重み付けの
ビット反転を生じない。その結果、この考案によれば微
小レベル再生時においても高忠実度のD/A変換が可能と
なる。(Effects of the Invention) As described above, the D / A conversion circuit according to the invention shifts the input data level by a predetermined amount in accordance with the input data level, so that distortion caused by 2SB other than the MSB is also reduced. For example, during waveform reproduction of -91 dB, the bit inversion becomes only the LSB inversion, and no more bit inversion is performed with weight. As a result, according to the present invention, high fidelity D / A conversion can be performed even at the time of minute level reproduction.
第1図は、この考案によるD/A変換回路の一実施例を示
すブロック図、第2図と第3図は、この考案の実施例の
動作を説明するための図、第4図は従来のD/A変換回路
の動作を説明するための図である。 1……レベル検出回路、2……メモリ、3……レベルシ
フト回路、4,5……D/A変換回路、6……加算回路。FIG. 1 is a block diagram showing an embodiment of a D / A conversion circuit according to the present invention, FIGS. 2 and 3 are diagrams for explaining the operation of the embodiment of the present invention, and FIG. FIG. 4 is a diagram for explaining the operation of the D / A conversion circuit of FIG. 1 ... level detection circuit, 2 ... memory, 3 ... level shift circuit, 4,5 ... D / A conversion circuit, 6 ... addition circuit.
Claims (1)
と、 前記レベル検出手段で検出されたレベル値が−6dB以上
の場合は、シフト量を0とし、−6×NdB(Nは1より
大きい正の整数)未満の場合は、N値が大きくなるごと
に絶対値が1つ低いレベルを表わすビットの+側及び−
側変化点にDC的に前記メモリに記憶されている入力デー
タレベルをシフトして2系統出力として発生するレベル
シフト手段と、 前記レベルシフト手段によりシフトされた2系統出力を
それぞれD/A変換する2つのD/A変換手段と、 前記2つのD/A変換手段の出力を加算する加算手段と、 を備えて成ることを特徴とするD/A変換回路。A memory for storing input data; a level detecting means for detecting a level value of the input data; and a shift amount of 0 when the level value detected by the level detecting means is -6 dB or more. , −6 × NdB (N is a positive integer greater than 1), the plus side and the minus side of the bit representing the level whose absolute value is lower by one as the N value increases.
Level shift means for shifting the input data level stored in the memory to the side change point in a DC manner and generating two-system outputs; and D / A conversion of the two-system outputs shifted by the level shift means, respectively. A D / A conversion circuit, comprising: two D / A conversion units; and an addition unit that adds outputs of the two D / A conversion units.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1990044668U JP2578803Y2 (en) | 1990-04-27 | 1990-04-27 | D / A conversion circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1990044668U JP2578803Y2 (en) | 1990-04-27 | 1990-04-27 | D / A conversion circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH044434U JPH044434U (en) | 1992-01-16 |
JP2578803Y2 true JP2578803Y2 (en) | 1998-08-20 |
Family
ID=31558179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1990044668U Expired - Lifetime JP2578803Y2 (en) | 1990-04-27 | 1990-04-27 | D / A conversion circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2578803Y2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5383584B2 (en) * | 2010-04-28 | 2014-01-08 | 株式会社日立ハイテクノロジーズ | Current control device and method for controlling the device |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0738591B2 (en) * | 1985-07-09 | 1995-04-26 | ティアツク株式会社 | Digital-to-analog converter |
JP2592603B2 (en) * | 1987-04-15 | 1997-03-19 | 松下電器産業株式会社 | D / A converter |
JPH01229524A (en) * | 1988-03-10 | 1989-09-13 | Nippon Columbia Co Ltd | D/a converter |
JPH01318320A (en) * | 1988-06-17 | 1989-12-22 | Nippon Columbia Co Ltd | D/a converter |
JPH0652869B2 (en) * | 1989-04-27 | 1994-07-06 | 日本コロムビア株式会社 | Digital / analog converter |
-
1990
- 1990-04-27 JP JP1990044668U patent/JP2578803Y2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH044434U (en) | 1992-01-16 |
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