JP2576589B2

JP2576589B2 - 仮想記憶アクセス制御方式

Info

Publication number: JP2576589B2
Application number: JP63119873A
Authority: JP
Inventors: 愛一郎井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-05-17
Filing date: 1988-05-17
Publication date: 1997-01-29
Anticipated expiration: 2012-01-29
Also published as: JPH01290054A

Description

【発明の詳細な説明】〔概要〕一プログラムから複数のアドレス空間にアクセス可能
な多重仮想記憶の情報処理装置における、アクセス制御
方式に関し、特に、２主記憶オペランド命令において、各オペラン
ドを異なるアドレス空間に置くことが可能で、且つアド
レス変換を効率よく実行できる仮想記憶アクセス制御方
式を目的とし、互いに独立な複数の異なるアドレス空間からなる仮想
記憶を有し、命令の主記憶オペランドのアドレス空間
を、該命令の該主記憶オペランドのアドレス指定の一部
をなすベースレジスタ番号によって決定する情報処理装
置において、所要の各該アドレス空間を定義する定義情
報を保持するレジスタ手段と、該ベースレジスタ番号に
よって該レジスタ手段の１のレジスタを指定するレジス
タ番号を生成する手段と、該生成したレジスタ番号を該
主記憶オペランドに対応して保持する手段とを設け、該
主記憶オペランドの実効アドレス更新動作に同期して、
対応する当該保持手段の保持する該レジスタ番号により
該レジスタ手段から読み出す該定義情報により該主記憶
オペランドのアドレス空間を定義するように構成する。

〔産業上の利用分野〕

本発明は、一プログラムから複数のアドレス空間にア
クセス可能な多重仮想記憶の情報処理装置に係り、特に
２主記憶オペランドの命令の実行における仮想記憶アク
セス制御方式に関する。

情報処理装置におけるアクセス可能なアドレス領域を
拡大する要求に対処するために、互いに独立な複数の異
なる仮想アドレス空間を有するいわゆる多重仮想記憶方
式の情報処理装置において、利用者プログラムから直接
に、複数のアドレス空間に動的にアクセスすることが可
能なシステムが考えられ、その一方式として、命令の主
記憶オペランド指定を構成するベースレジスタ番号が、
従来通りのベースアドレスを保持するレジスタを指定す
ると同時に、アドレス空間の指定も表すようにしたアド
レシング方式がある。

〔従来の技術と発明が解決しようとする課題〕

第２図は情報処理装置における、命令の主記憶オペラ
ンドアドレス処理部分の構成例を示すブロック図であ
る。

公知の典型的な情報処理装置の方式において、中央処
理装置は16個の汎用レジスタからなる汎用レジスタ群１
を有し、各汎用レジスタは一般のデータを保持する他、
主記憶アドレスを生成するためのベースアドレスを保持
するベースレジスタ及びインデックス値を保持するイン
デックスレジスタとしても使用される。

そのような中央処理装置で実行される命令の各主記憶
オペランドのアドレスを指定する部分は、例えば４ビッ
トでベースレジスタ番号を指定する部分（B₁、B₂とす
る）とベースアドレスからの変位量を例えば12ビットで
指定するディスプレイスメント部分（D₁、D₂とする）か
らなり、更に命令種類により必要な場合はインデックス
レジスタ番号の指定がある。

主記憶オペランドを有する命令の実行における主記憶
オペランドの実効アドレス生成に際し、１主記憶オペラ
ンドの命令（第２図に命令２として示す）の場合には、
先ずデコードフェーズで命令種別を識別すると直ちに命
令のB₁部とD₁部をゲートして、B₁部で指定されるベース
レジスタを汎用レジスタ群１からBRレジスタ４に読出
し、D₁部のディスプレイスメントをDRレジスタ５に設定
して、アドレス演算器７に入力する。

次のフェーズでアドレス演算器７で実効アドレスを計
算した結果を、EARレジスタ８に出力する。なおインデ
ックス指定のある命令の場合には、XRレジスタ６にイン
デックスレジスタの内容を設定してアドレス演算器７で
３入力の加算を行うが、本説明では説明を簡単にするた
めにインデックス指定の説明を省略する。

公知のパイプライン式の処理装置の構成においては、
以上のようにデコードを終わると、一般に命令２の位置
に次の命令がフェッチされてデコードが並行に進められ
る。

通常の命令において、EARレジスタ８に得られる実効
アドレスは仮想記憶の論理アドレスであり、公知のよう
にこの論理アドレスとセグメントテーブルオリジンアド
レス（以下においてSTOという）を使用してバッファ記
憶９を検索し、該当する項があればその内容を所要のオ
ペランドのデータとしてデータレジスタ10に読出して演
算ユニットに渡す。

こゝで前記のSTOは公知のように、アドレス空間をセ
グメントに分割し、セグメントごとのページテーブルで
アドレス変換を行う仮想記憶方式において、１アドレス
空間に属するページテーブルを指示するようにアドレス
空間ごとに設けられるセグメントテーブルの先頭アドレ
スであり、従ってSTOによってアドレス空間がユニーク
に定義されることになる。

前記のバッファ記憶９を検索するためのSTOは、前記
のようにベースレジスタ番号によってアドレス空間を指
定する場合に、例えば命令２のB₁部のベースレジスタ番
号でMRレジスタ群11の1MRレジスタを読み出して、予め
設定されているARレジスタ番号をARNレジスタ12に設定
し、ARNレジスタ12によってARレジスタ群13から1ARレジ
スタを選択して、予め設定されているSTOをSTORレジス
タ14に読み出して使用する。

但し、MRレジスタ群11を設けることなく積の破線の接
続とし、ベースレジスタ番号を直接ARレジスタ番号にし
て、ARNレジスタ12に設定する方式もある。

なお、ARNレジスタ12には有効性を示すＶビットを設
けて、命令種類、アドレスモード等の適当な条件で設定
し、その出力とARレジスタから読み出される有効ビット
との論理積で、STORレジスタ14のＶビットを設定して、
STORレジスタ14の有効性を示すものとする。

STORレジスタ14に保持されるSTOは、前記のようにバ
ッファ記憶９の検索に使用されると共に図示しないアド
レス変換制御部へ送られ、公知のようにバッファ記憶９
に目的のデータが保存されていなかった場合、及びデー
タを主記憶に書き込む命令の場合等に、アドレス変換制
御部で主記憶にアクセスするための実アドレスを生成す
るアドレス変換制御に使用される。

主記憶間のデータ転送等のように２領域の主記憶オペ
ランドを持つ種類の命令３の場合には、例えば先ずデー
タ転送先となる第１オペランドのアドレスについてデコ
ード、アドレス計算のフェーズが実行され、第１オペラ
ンドの指定（B₁、D₁）について、前記のように実効アド
レス計算を行うと、アドレス演算器７の出力をWAR1レジ
スタ15に保存しておく。

次に第２オペランドについてデコード、アドレス計算
のフェーズが実行されて、転送元となる第２オペランド
の指定（B₂、D₂）について、前記と同様にして実効アド
レスを計算して、EARレジスタ８に保持すると、バッフ
ァ記憶９を検索して、該当データがあればデータレジス
タ10に読み出して、最初の転送データとして演算ユニッ
トに送る。又実効アドレスはEARレジスタ８と同時に、W
AR2レジスタ16にも設定して保存される。

その場合のバッファ記憶９の検索でアドレス空間を指
定するSTOは、B₂部のベースレジスタ番号によって前記
と同様に決定してSTORレジスタ14に設定されている。

次にデータレジスタ10に読み出されたデータを、演算
ユニットを経て主記憶及びバッファ記憶９に書き込むた
めに第１オペランドの実効アドレスがWAR1レジスタ15か
ら図示のようにアドレス演算器７を通過してEARレジス
タ８に設定され、転送先論理アドレスとして使用してデ
ータの書込みが実行される。

この時点でDRレジスタ５には処理単位のデータ長（例
えば１語のバイト長）を設定し、以後WAR2レジスタ16の
実効アドレスをアドレス演算器７の入力に戻してDRレジ
スタ５の内容と加算したアドレスをEARレジスタ８に設
定して第２オペランドデータを読み、同時に新アドレス
でWAR2レジスタ16を更新する。

次にWAR1レジスタ15の実効アドレスをアドレス演算器
７の入力に戻してDRレジスタ５の内容と加算してEARレ
ジスタ８に第１オペランドアドレスを設定して、読み出
してあるデータの転送先アドレスとし、同時に新アドレ
スでWAR1レジスタ15を更新する。

以上のようにして実行される第２オペランドの実効ア
ドレス更新、データ読出し、第１オペランドの実効アド
レス更新、データ転送という処理を、命令のデータ長指
定部分で指定されている長さを満足するまで繰り返す。

以上の処理において、最初の第２オペランドの実効ア
ドレス計算までで命令のB₁、B₂部を使用した実効アドレ
ス計算の処理は終わっているので、以後の処理で第１、
第２オペランドアドレスのベースレジスタ番号をアドレ
ス空間決定のために参照し直すことはできず、最初にB₂
部のベースレジスタ番号で決定してSTORレジスタ14に読
み出した値がSTOとして継続され、従ってこの種の命令
において第１及び第２オペランドは同じアドレス空間に
限られることになる。

２オペランドに異なるアドレス空間を指定することが
可能になるように、各実効アドレス更新ごとにベースレ
ジスタ番号を参照し直すようにするのは効率が悪く、又
そのための制御回路を設けるとするとアドレス計算用の
ゲート制御とは独立にする必要があるのでハードウェア
が増加が大きく好ましくない。又、そのようにすると、
その結果当該命令及び後続命令の処理タイミングがずれ
るので、従来良好な動作をしていたパイプライン処理に
悪影響をもたらし性能を低下させる恐れもある。

本発明は、従来と同様の処理タイミングを維持しなが
ら、２主記憶オペランドの命令の各オペランドのアドレ
ス空間を個別に指定できるようにした仮想記憶アクセス
制御方式を目的とする。

〔課題を解決するための手段〕

第１図は、本発明の構成を示すブロック図である。

図は情報処理装置の命令の主記憶オペランドアドレス
処理部分の構成を示し、命令で指定されたベースレジス
タ、インデックスレジスタ、ディスプレイスメントを入
力としてアドレス演算器７で計算される実効アドレスを
保持するEARレジスタ８、WAR1レジスタ15、WAR2レジス
タ16に対応して、STOを保持するARレジスタ群13のARレ
ジスタ番号を保持するARNレジスタ12、ARN1レジスタ2
1、ARN2レジスタ22を設け、オペランドに応じてセレク
タ23、24を切り換えることにより、STORレジスタ14に所
要のSTOを設定する構成とする。

〔作用〕

複数の異なるアドレス空間からなる仮想記憶を有し、
命令の主記憶オペランドのアドレス空間を、主記憶オペ
ランドのアドレス指定の一部をなすベースレジスタ番号
によって決定する情報処理装置の第１図に示す主記憶オ
ペランドアドレス処理部において、符号１〜10で示す部
分は従来と同様とし、又ARレジスタ群13には所要の各ア
ドレス空間を定義する情報であるSTOを保持する。

主記憶オペランドを有する命令で指定するベースレジ
スタ番号によって、ARレジスタ群13の1ARレジスタを指
定するARレジスタ番号を従来のように主記憶オペランド
のアドレス生成時にARNレジスタ12に生成すると、ARレ
ジスタ番号を命令の主記憶オペランドに対応して、ARN1
レジスタ21又はARN2レジスタ22に保持する。命令の実行
過程で主記憶オペランドにアクセスする際に、その制御
に同期してARN1レジスタ21又はARN2レジスタ22を切り換
えてARレジスタを選択し、STORレジスタ14に設定するこ
とにより、第１及び第２オペランドに対応してアドレス
空間の切換を行う。

以上の方式により、従来と同じ処理タイミングを維持
しながら、主記憶オペランドを有する命令の各オペラン
ドごとにアドレス空間を指定することが可能になる。

〔実施例〕

第１図に示す主記憶オペランドアドレス処理部におい
て、符号１〜10で示す部分は従来と同様とし、又ARレジ
スタ群13には所要の各アドレス空間を定義する情報であ
るSTOを保持する。

主記憶オペランドを有する命令の実行における主記憶
オペランドの実効アドレス生成に際し、１主記憶オペラ
ンドの命令２の場合には、前記従来と全く同様にして、
命令のB₁部とD₁部からアドレス演算器７により実効アド
レスを計算してEARレジスタ８に出力する。

又STOは、命令２のB₁部のベースレジスタ番号でMRレ
ジスタ群11の1MRレジスタを読み出して、予め設定され
ているARレジスタ番号をARNレジスタ12に設定し、セレ
クタ23を経てARNレジスタ12のレジスタ番号でARレジス
タ群13から1ARレジスタを選択し、予め設定されているS
TOをSTORレジスタ14に読み出す。なお、MRレジスタ群11
を設けることにより、ベースレジスタ番号とARレジスタ
との対応に融通性を増す等の利点があるが、これを省略
した図の破線の接続によってベースレジスタ番号を直接
ARNレジスタ12に設定する方式にしてもよい。

ARNレジスタ12には従来のように有効性を示すＶビッ
トを設けて、命令種類、アドレスモード等の適当な条件
で設定する。その出力はセレクタ24を経て論理積ゲート
に接続し、ARレジスタから読み出される有効ビットとの
論理積をSTORレジスタ14のＶビットに設定するようにす
る。

２主記憶オペランドを持つ種類の命令３の場合にも、
第１及び第２オペランドの実効アドレスの計算は従来と
同様に行われ、第１オペランドの実効アドレスがWAR1レ
ジスタ15に保存され、第２オペランドの実効アドレスは
EARレジスタ８とWAR2レジスタ16に保持されて、EARレジ
スタ８は第２オペランドの最初のデータの読出しのため
の、バッファ記憶９の検索等に使用される。

このとき先ず第１オペランドのアドレス計算に並行し
て、B₁部のベースレジスタ番号によって前記と同様にAR
レジスタ番号をARNレジスタ12に設定すると、これをARN
1レジスタ21にＶビットと共に設定する。

次に第２オペランドのアドレス計算に並行して、B₂部
のベースレジスタ番号によって前記と同様にARレジスタ
番号をARNレジスタ12に設定すると、これをARN2レジス
タ22にＶビットと共に設定すると共に、ARNレジスタ12
の内容をセレクタ23、24で選択して出力することによ
り、前記従来の場合のようにB₂部で定まるSTOをSTORレ
ジスタ14に設定する。このときSTORレジスタ14のＶビッ
トも前記のようにして設定される。

以上の後従来のように、第２オペランドの最初のデー
タをデータレジスタ10に読み出すと、次にデータレジス
タ10に読み出されたデータの転送先である第１オペラン
ドの実効アドレスが、WAR1レジスタ15からアドレス演算
器７を通過してEARレジスタ８に設定される。

並行して、セレクタ23、24が切り換えられて、ARN1レ
ジスタ21の内容が通され、ARN1レジスタ21に保持するAR
レジスタ番号でARレジスタ群13を選択して、STOをSTOR
レジスタ14に設定するので、STORレジスタ14には命令の
B₁部で定まるSTOが設定され、第２オペランドとは異な
るアドレス空間へデータを転送することが可能になる。

従来のように、この時点でDRレジスタ５には処理単位
のデータ長を設定し、以後はWAR2レジスタ16とWAR1レジ
スタ15に保持する実効アドレスを交互に更新して、それ
らで指示されるオペランドのデータを転送する処理が、
命令のデータ長指定部で指定されている長さを満足する
まで繰り返される。それと同期して並行にセレクタ23、
24が切り換えられ、第１オペランドの処理時にはARN1レ
ジスタ21、第２オペランドの処理時にはARN2レジスタ22
に保持するARレジスタ番号がそれぞれ有効になるように
して、ARレジスタ群13からSTOを読み出してSTORレジス
タ14に設定することにより、各オペランドについて個別
に指定されたアドレス空間へのアクセスを可能にする。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、一プ
ログラムが複数のアドレス空間にアクセス可能な多重仮
想記憶の情報処理装置において、２主記憶オペランドの
命令の従来の実行タイミングを維持しながら、アドレシ
ング範囲を拡大できるという著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、第２図は従来の構成例を示すブロック図である。図において、１は汎用レジスタ群、４はBRレジスタ、５はDRレジスタ、７はアドレス演算器、８はEARレジスタ、９はバッファ記憶、 11はMRレジスタ群、12はARNレジスタ、 13はARレジスタ群、14はSTORレジスタ、 15はWAR1レジスタ、16はWAR2レジスタ、 21はARN1レジスタ、22はARN2レジスタ、 23、24はセレクタを示す。

Claims

(57)【特許請求の範囲】

【請求項１】互いに独立な複数の異なるアドレス空間か
らなる仮想記憶を有し、命令の主記憶オペランドのアド
レス空間を、該命令の該主記憶オペランドのアドレス指
定の一部をなすベースレジスタ番号によって決定する情
報処理装置において、所要の各該アドレス空間を定義する定義情報を保持する
レジスタ手段と、該ベースレジスタ番号によって該レジスタ手段の１のレ
ジスタを指定するレジスタ番号を生成する手段と、該生成したレジスタ番号を該主記憶オペランドに対応し
て保持する手段とを設け、該主記憶オペランドの実行アドレス更新動作に同期し
て、対応する当該保持手段の保持する該レジスタ番号に
より該レジスタ手段から読み出す該定義情報により該主
記憶オペランドのアドレス空間を定義するように構成さ
れていることを特徴とする仮想記憶アクセス制御方式。