JP2576433B2 - 半導体装置用保護回路 - Google Patents
半導体装置用保護回路Info
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- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、冷却手段によって冷却
して駆動される半導体装置の静電破壊を防止するための
保護回路に関する。
して駆動される半導体装置の静電破壊を防止するための
保護回路に関する。
【０００２】
【従来の技術】従来、冷却手段によって冷却して駆動さ
れる半導体装置においても、室温において使用される半
導体装置で用いられるものと同様の保護回路が利用され
ている。入・出力端子あるいはその配線に具備される保
護回路は、通例図５に示す構成をしている。図５で、Ａ
は電流制限素子（９）であり、不純物を高濃度添加した
半導体膜、あるいは半導体基板中か基準電位ウェル領域
中に不純物を高濃度添加した拡散層から成る抵抗が用い
られる。Ｂは電圧制限素子（１０）であり、ダイオード
あるいはトランジスタが用いられ、一端が接地（基板あ
るいは基準電位ウェル領域）に接続されている。従っ
て、具体的な例としては図６のようになっている。
れる半導体装置においても、室温において使用される半
導体装置で用いられるものと同様の保護回路が利用され
ている。入・出力端子あるいはその配線に具備される保
護回路は、通例図５に示す構成をしている。図５で、Ａ
は電流制限素子（９）であり、不純物を高濃度添加した
半導体膜、あるいは半導体基板中か基準電位ウェル領域
中に不純物を高濃度添加した拡散層から成る抵抗が用い
られる。Ｂは電圧制限素子（１０）であり、ダイオード
あるいはトランジスタが用いられ、一端が接地（基板あ
るいは基準電位ウェル領域）に接続されている。従っ
て、具体的な例としては図６のようになっている。
【０００３】
【発明が解決しようとする課題】入・出力端子あるいは
その配線と半導体基板あるいは基準電位ウェル領域との
間に接続される電圧制限素子であるトランジスタを、図
７に示す。図７には、シリコン基板（２）に、ドレイン
領域（１１）、ソース領域（１２）、Ｐ＋型領域
（５）、ＳｉＯ２膜（３）、配線（６）、及びゲート電
極（１３）が設けられている。なお、この図７には、ト
ランジスタが描かれているが、入・出力端子あるいはそ
の配線が接続されているドレイン領域（Ｎ＋型）（１
１）に着目すればダイオードである。図７に示すよう
に、ダイオードあるいはトランジスタが半導体基板ある
いは基準電位ウェル領域に直接造り込まれている場合、
半導体基板あるいは基準電位ウェル領域との間が順方向
となるバイアス、駆動信号、出力信号を扱えないという
欠点がある。この図７の例ではシリコン基板（２）がＰ
型でドレイン領域（１１）がＮ＋型なので、シリコン基
板電位を基準にして負の電圧を入・出力端子に掛けるこ
とはできない。
その配線と半導体基板あるいは基準電位ウェル領域との
間に接続される電圧制限素子であるトランジスタを、図
７に示す。図７には、シリコン基板（２）に、ドレイン
領域（１１）、ソース領域（１２）、Ｐ＋型領域
（５）、ＳｉＯ２膜（３）、配線（６）、及びゲート電
極（１３）が設けられている。なお、この図７には、ト
ランジスタが描かれているが、入・出力端子あるいはそ
の配線が接続されているドレイン領域（Ｎ＋型）（１
１）に着目すればダイオードである。図７に示すよう
に、ダイオードあるいはトランジスタが半導体基板ある
いは基準電位ウェル領域に直接造り込まれている場合、
半導体基板あるいは基準電位ウェル領域との間が順方向
となるバイアス、駆動信号、出力信号を扱えないという
欠点がある。この図７の例ではシリコン基板（２）がＰ
型でドレイン領域（１１）がＮ＋型なので、シリコン基
板電位を基準にして負の電圧を入・出力端子に掛けるこ
とはできない。
【０００４】半導体基板あるいは基準電位ウェル領域の
電位を基準にして正負両方の電圧が掛かる入・出力端子
に関する場合を、図８に示す。図８では、シリコン基板
（２）に、ウェル領域（１４）、ドレイン領域（１
５）、ソース領域（１６）、Ｎ＋型領域（１７）、Ｐ＋
型領域（５）、ＳｉＯ２膜（３）、配線（６）、及びゲ
ート電極（１３）が設けられている。図８に示すよう
に、半導体基板あるいは基準電位ウェル領域の電位を基
準にして正負両方の電圧が掛かる入・出力端子に関して
は、ウェル構造を持たせて、そこにバイアスを印加しな
ければならない。
電位を基準にして正負両方の電圧が掛かる入・出力端子
に関する場合を、図８に示す。図８では、シリコン基板
（２）に、ウェル領域（１４）、ドレイン領域（１
５）、ソース領域（１６）、Ｎ＋型領域（１７）、Ｐ＋
型領域（５）、ＳｉＯ２膜（３）、配線（６）、及びゲ
ート電極（１３）が設けられている。図８に示すよう
に、半導体基板あるいは基準電位ウェル領域の電位を基
準にして正負両方の電圧が掛かる入・出力端子に関して
は、ウェル構造を持たせて、そこにバイアスを印加しな
ければならない。
【０００５】この図８の例では、シリコン基板（２）が
Ｐ型、ウェル領域（１４）がＮ型、ドレイン領域（１
５）がＰ＋型なので、Ｎ型ウェル領域（１４）に正バイ
アスを印加しておけば、正バイアスと同電位を上限とし
て正負両方の電圧を入・出力端子は扱うことができる。
この種の保護回路では、前述のように半導体装置がもと
もと必要とする入・出力端子以外にウェル領域にバイア
スを印加するための端子が必要となり、パッケージピン
数の増大とそれに伴うパッケージ寸法の増大、外部配線
数の増大を招く。パッケージ寸法の増大は熱容量を増大
させ、外部配線数の増大は熱流入を増大させるので、結
局この種の保護回路には、冷却手段によって冷却して駆
動される半導体装置の冷却効率を低下させてしまうとい
う欠点がある。
Ｐ型、ウェル領域（１４）がＮ型、ドレイン領域（１
５）がＰ＋型なので、Ｎ型ウェル領域（１４）に正バイ
アスを印加しておけば、正バイアスと同電位を上限とし
て正負両方の電圧を入・出力端子は扱うことができる。
この種の保護回路では、前述のように半導体装置がもと
もと必要とする入・出力端子以外にウェル領域にバイア
スを印加するための端子が必要となり、パッケージピン
数の増大とそれに伴うパッケージ寸法の増大、外部配線
数の増大を招く。パッケージ寸法の増大は熱容量を増大
させ、外部配線数の増大は熱流入を増大させるので、結
局この種の保護回路には、冷却手段によって冷却して駆
動される半導体装置の冷却効率を低下させてしまうとい
う欠点がある。
【０００６】
【課題を解決するための手段】前述の課題を解決するた
めに、本発明の半導体装置用保護回路は、冷却手段によ
って冷却して駆動される半導体装置において、電流・電
圧特性に極性を有さず負の抵抗率温度係数を有し室温に
おいて低抵抗であり、半導体装置の動作温度において絶
縁性あるいは高抵抗を示すところの素子あるいは素子集
合体が、入・出力端子あるいはその配線と半導体基板あ
るいは基準電位ウェル領域との間に電気的に接続されて
成っている。
めに、本発明の半導体装置用保護回路は、冷却手段によ
って冷却して駆動される半導体装置において、電流・電
圧特性に極性を有さず負の抵抗率温度係数を有し室温に
おいて低抵抗であり、半導体装置の動作温度において絶
縁性あるいは高抵抗を示すところの素子あるいは素子集
合体が、入・出力端子あるいはその配線と半導体基板あ
るいは基準電位ウェル領域との間に電気的に接続されて
成っている。
【０００７】さらに、本発明の半導体装置用保護回路に
おいて、電流・電圧特性に極性を有さず負の抵抗率温度
係数を有し室温において低抵抗であり、半導体装置の動
作温度において絶縁性あるいは高抵抗を示すところの素
子あるいは素子集合体が、エネルギー帯端から０．１ｅ
Ｖ以上のエネルギー差を有する準位を形成する不純物が
ドープされた半導体から成る抵抗体であったり、あるい
は、半導体基板あるいは基準電位ウェル領域を第１導電
型とするとき、半導体基板あるいは基準電位ウェル領域
内に設けられた第２導電型不純物添加ウェルに形成され
た二つのショットキ型ダイオードが互いに逆方向特性と
なるように接続されて成っている。
おいて、電流・電圧特性に極性を有さず負の抵抗率温度
係数を有し室温において低抵抗であり、半導体装置の動
作温度において絶縁性あるいは高抵抗を示すところの素
子あるいは素子集合体が、エネルギー帯端から０．１ｅ
Ｖ以上のエネルギー差を有する準位を形成する不純物が
ドープされた半導体から成る抵抗体であったり、あるい
は、半導体基板あるいは基準電位ウェル領域を第１導電
型とするとき、半導体基板あるいは基準電位ウェル領域
内に設けられた第２導電型不純物添加ウェルに形成され
た二つのショットキ型ダイオードが互いに逆方向特性と
なるように接続されて成っている。
【０００８】
【作用】本発明の半導体装置用保護回路は、これを適用
する半導体装置が動作状態下では冷却されていることを
有効に利用する。半導体装置のゲート電極などが静電気
によって破壊されるのは、組立・実装工程においてであ
り、実装後の動作段階では入・出力端子は外部回路に接
続された状態となっているので、静電気による破壊は発
生しない。冷却手段によって冷却して駆動される半導体
装置に関しては、ゲート電極等内部回路素子を静電気か
ら保護するのを組立・実装工程が行なわれる室温環境下
に限定しても差し支えない。
する半導体装置が動作状態下では冷却されていることを
有効に利用する。半導体装置のゲート電極などが静電気
によって破壊されるのは、組立・実装工程においてであ
り、実装後の動作段階では入・出力端子は外部回路に接
続された状態となっているので、静電気による破壊は発
生しない。冷却手段によって冷却して駆動される半導体
装置に関しては、ゲート電極等内部回路素子を静電気か
ら保護するのを組立・実装工程が行なわれる室温環境下
に限定しても差し支えない。
【０００９】本発明の保護回路は、電流・電圧特性に極
性を有さず負の抵抗率温度係数を有し室温において低抵
抗であり、半導体装置の動作温度において絶縁性あるい
は高抵抗を示すところの素子あるいは素子集合体が、入
・出力端子あるいはその配線と半導体基板あるいは基準
電位ウェル領域との間に電気的に接続されているので、
室温においては入・出力端子あるいはその配線とそれに
繋がるゲート電極等内部回路素子に電気的衝撃が掛かっ
たとしても、正負の極性に関係なく低抵抗を介してそれ
が半導体基板あるいは基準電位ウェル領域に放電され、
動作温度においては入・出力端子あるいはその配線が半
導体基板あるいは基準電位ウェル領域から電気的に切り
離されたのと同等になる。
性を有さず負の抵抗率温度係数を有し室温において低抵
抗であり、半導体装置の動作温度において絶縁性あるい
は高抵抗を示すところの素子あるいは素子集合体が、入
・出力端子あるいはその配線と半導体基板あるいは基準
電位ウェル領域との間に電気的に接続されているので、
室温においては入・出力端子あるいはその配線とそれに
繋がるゲート電極等内部回路素子に電気的衝撃が掛かっ
たとしても、正負の極性に関係なく低抵抗を介してそれ
が半導体基板あるいは基準電位ウェル領域に放電され、
動作温度においては入・出力端子あるいはその配線が半
導体基板あるいは基準電位ウェル領域から電気的に切り
離されたのと同等になる。
【００１０】従って、本発明の保護回路は、室温では入
・出力端子に電気信号の印加あるいは取り出しを行なえ
なくしてしまうが静電気からの保護効果を発揮し、動作
温度では保護作用は無くなるが入・出力端子に電気信号
の印加あるいは取り出しを行なえるようにするので、冷
却手段によって冷却して駆動される半導体装置のための
保護回路として充分に機能する。入・出力端子あるいは
その配線を半導体基板と電気的に接続する素子あるいは
素子集合体が、電流・電圧特性に極性を有していないの
で、正負両方の電気信号を扱うことができ、特にバイア
スを必要とはしないので、前述の問題が解決される。
・出力端子に電気信号の印加あるいは取り出しを行なえ
なくしてしまうが静電気からの保護効果を発揮し、動作
温度では保護作用は無くなるが入・出力端子に電気信号
の印加あるいは取り出しを行なえるようにするので、冷
却手段によって冷却して駆動される半導体装置のための
保護回路として充分に機能する。入・出力端子あるいは
その配線を半導体基板と電気的に接続する素子あるいは
素子集合体が、電流・電圧特性に極性を有していないの
で、正負両方の電気信号を扱うことができ、特にバイア
スを必要とはしないので、前述の問題が解決される。
【００１１】
【実施例】本発明の実施例について図面を参照して説明
する。 ［実施例１］図１は、本発明の保護回路の構成の一例を
示す図である。この図１は、最も簡単なものを示してお
り、電流・電圧特性に極性を有さず負の抵抗率温度係数
を有し室温において低抵抗であり半導体装置の動作温度
において絶縁性あるいは高抵抗を示すところの素子ある
いは素子集合体（１）によって、入・出力端子から被保
護素子に配された配線を、接地（半導体基板あるいは基
準電位ウェル領域）に接続している。
する。 ［実施例１］図１は、本発明の保護回路の構成の一例を
示す図である。この図１は、最も簡単なものを示してお
り、電流・電圧特性に極性を有さず負の抵抗率温度係数
を有し室温において低抵抗であり半導体装置の動作温度
において絶縁性あるいは高抵抗を示すところの素子ある
いは素子集合体（１）によって、入・出力端子から被保
護素子に配された配線を、接地（半導体基板あるいは基
準電位ウェル領域）に接続している。
【００１２】素子あるいは素子集合体（１）の電流・電
圧特性としては、明らかな極性さえ無ければ図２に示す
ように、（ａ）のような線形でも（ｂ）（ｃ）のような
非線形でもかまわない。そして抵抗率温度係数が負なの
で、冷却するに従って抵抗が増し、半導体装置の動作温
度、例えばＰｔＳｉ／Ｐ型Ｓｉショットキ型ダイオード
を受光部とする赤外線イメージセンサの動作温度である
液体窒素温度（７７Ｋ）に達したときに、電流・電圧特
性がＩ＝０すなわち横軸にほとんど一致する温度特性を
有しているのである。
圧特性としては、明らかな極性さえ無ければ図２に示す
ように、（ａ）のような線形でも（ｂ）（ｃ）のような
非線形でもかまわない。そして抵抗率温度係数が負なの
で、冷却するに従って抵抗が増し、半導体装置の動作温
度、例えばＰｔＳｉ／Ｐ型Ｓｉショットキ型ダイオード
を受光部とする赤外線イメージセンサの動作温度である
液体窒素温度（７７Ｋ）に達したときに、電流・電圧特
性がＩ＝０すなわち横軸にほとんど一致する温度特性を
有しているのである。
【００１３】従って、室温においては静電気が入・出力
端子等に入っても、それは低抵抗を介して半導体基板あ
るいは基準電位ウェル領域に放電され、被保護素子に及
ばないので、被保護素子を破壊から守ることができる。
そして半導体装置の動作温度においては入・出力端子は
少なくとも素子あるいは素子集合体（１）の部分では半
導体基板あるいは基準電位ウェル領域から電気的に切り
離されるので、正負両方の極性を有する電気信号を扱う
ことができる。
端子等に入っても、それは低抵抗を介して半導体基板あ
るいは基準電位ウェル領域に放電され、被保護素子に及
ばないので、被保護素子を破壊から守ることができる。
そして半導体装置の動作温度においては入・出力端子は
少なくとも素子あるいは素子集合体（１）の部分では半
導体基板あるいは基準電位ウェル領域から電気的に切り
離されるので、正負両方の極性を有する電気信号を扱う
ことができる。
【００１４】図１の構成例に、端子から素子あるいは素
子集合体（１）の接続点までの間に電流制限素子を挿入
し、素子あるいは素子集合体（１）から接地（ＧＮＤ）
までの間に電圧制限素子を挿入した構成も本発明の保護
回路として有効である。この場合、室温においては従来
の保護回路と同様の動作で被保護素子の静電破壊を防ぐ
効果を有する。半導体装置の動作温度においては電圧制
限素子は半導体基板あるいは基準電位ウェル領域と共に
電気的に切り離されるので、ウェル構造を持たせてバイ
アスを印加する構造にしなくても、入・出力端子は正負
両方の極性を有する電気信号を扱うことができる。
子集合体（１）の接続点までの間に電流制限素子を挿入
し、素子あるいは素子集合体（１）から接地（ＧＮＤ）
までの間に電圧制限素子を挿入した構成も本発明の保護
回路として有効である。この場合、室温においては従来
の保護回路と同様の動作で被保護素子の静電破壊を防ぐ
効果を有する。半導体装置の動作温度においては電圧制
限素子は半導体基板あるいは基準電位ウェル領域と共に
電気的に切り離されるので、ウェル構造を持たせてバイ
アスを印加する構造にしなくても、入・出力端子は正負
両方の極性を有する電気信号を扱うことができる。
【００１５】［実施例２］図３は、本発明の一例を示す
断面構造図である。この図３は、「電流・電圧特性に極
性を有さず負の抵抗率温度係数を有し室温において低抵
抗であり半導体装置の動作温度において絶縁性あるいは
高抵抗を示すところの素子あるいは素子集合体」がエネ
ルギー帯端から０．１ｅＶ以上のエネルギー差を有する
準位を形成する不純物がドープされた半導体から成る抵
抗体である場合の一例を示す断面構造図である。Ｐ型シ
リコン基板（２）上にＳｉＯ２膜（３）を介してインジ
ウムドープポリシリコン抵抗体（４）が設けられてい
る。インジウムはシリコン中において価電子帯から０．
１６ｅＶの不純物準位を形成するＰ型不純物である。イ
ンジウムドープポリシリコン抵抗体（４）の表面もＳｉ
Ｏ２膜（３）で覆われている。
断面構造図である。この図３は、「電流・電圧特性に極
性を有さず負の抵抗率温度係数を有し室温において低抵
抗であり半導体装置の動作温度において絶縁性あるいは
高抵抗を示すところの素子あるいは素子集合体」がエネ
ルギー帯端から０．１ｅＶ以上のエネルギー差を有する
準位を形成する不純物がドープされた半導体から成る抵
抗体である場合の一例を示す断面構造図である。Ｐ型シ
リコン基板（２）上にＳｉＯ２膜（３）を介してインジ
ウムドープポリシリコン抵抗体（４）が設けられてい
る。インジウムはシリコン中において価電子帯から０．
１６ｅＶの不純物準位を形成するＰ型不純物である。イ
ンジウムドープポリシリコン抵抗体（４）の表面もＳｉ
Ｏ２膜（３）で覆われている。
【００１６】Ｐ型シリコン基板（２）には、オーミック
コンタクトを形成するためのＰ＋型領域（５）が設けら
れており、インジウムドープポリシリコン抵抗体（４）
を覆うＳｉＯ２膜（３）の二箇所とＰ＋型領域（５）上
のＳｉＯ２膜（３）にコンタクトホールが開けられてい
る。アルミ配線（６）によって、インジウムドープポリ
シリコン抵抗体（４）の一端とＰ＋型領域（５）が接続
され、インジウムドープポリシリコン抵抗体（４）の他
端がボンディングパット及び被保護素子へと接続されて
いる。図示していないが、通常これらの表面にパッシベ
ーション膜を設ける。
コンタクトを形成するためのＰ＋型領域（５）が設けら
れており、インジウムドープポリシリコン抵抗体（４）
を覆うＳｉＯ２膜（３）の二箇所とＰ＋型領域（５）上
のＳｉＯ２膜（３）にコンタクトホールが開けられてい
る。アルミ配線（６）によって、インジウムドープポリ
シリコン抵抗体（４）の一端とＰ＋型領域（５）が接続
され、インジウムドープポリシリコン抵抗体（４）の他
端がボンディングパット及び被保護素子へと接続されて
いる。図示していないが、通常これらの表面にパッシベ
ーション膜を設ける。
【００１７】インジウムドープポリシリコン抵抗体
（４）とアルミ配線（６）とのコンタクト部分に高濃度
のボロンをドープしている場合には、電流・電圧特性が
図２（ａ）のようになり、コンタクト部分に高濃度のボ
ロンをドープしていない場合には、電流・電圧特性が図
２（ｂ）のようになる。インジウムドープポリシリコン
抵抗体（４）のインジウムドープ量として、例えば１×
１０１６ｃｍ−３であるとする。この場合ポリシリコン
の粒子径にもよるが、抵抗率が室温では２Ωｃｍ程度で
液体窒素温度（７７Ｋ）では４０ｋΩｃｍ程度となる。
厚さが例えば５００ｎｍのポリシリコンで、幅が５μ
ｍ、コンタクト間の長さが１００μｍの抵抗体を造れ
ば、室温で８００ｋΩ、液体窒素温度（７７Ｋ）で１６
ＧΩの抵抗を示し、例えば１０Ｖ電圧が印加されたと
き、室温では１２．５μＡも流れるが、液体窒素温度
（７７Ｋ）では僅かに６２５ｐＡ流れるだけである。
（４）とアルミ配線（６）とのコンタクト部分に高濃度
のボロンをドープしている場合には、電流・電圧特性が
図２（ａ）のようになり、コンタクト部分に高濃度のボ
ロンをドープしていない場合には、電流・電圧特性が図
２（ｂ）のようになる。インジウムドープポリシリコン
抵抗体（４）のインジウムドープ量として、例えば１×
１０１６ｃｍ−３であるとする。この場合ポリシリコン
の粒子径にもよるが、抵抗率が室温では２Ωｃｍ程度で
液体窒素温度（７７Ｋ）では４０ｋΩｃｍ程度となる。
厚さが例えば５００ｎｍのポリシリコンで、幅が５μ
ｍ、コンタクト間の長さが１００μｍの抵抗体を造れ
ば、室温で８００ｋΩ、液体窒素温度（７７Ｋ）で１６
ＧΩの抵抗を示し、例えば１０Ｖ電圧が印加されたと
き、室温では１２．５μＡも流れるが、液体窒素温度
（７７Ｋ）では僅かに６２５ｐＡ流れるだけである。
【００１８】インジウムドープの他に、例えばイオウド
ープポリシリコンも用いることができる。イオウの場
合、伝導帯から０．１８ｅＶの不純物準位を形成するＮ
型不純物なので、図２（ａ）のようにな電流・電圧特性
を得るためにはコンタクト部分に高濃度のリンをドープ
すればよい。これらの他にイオウ（ドナー、０．１８ｅ
Ｖ）やセレン（ドナー、０．１４ｅＶ）をドープしたゲ
ルマニウムも有効である。また、０．１ｅＶ以上のエネ
ルギー差の不純物準位を生じる他の不純物や半導体を用
いることも当然可能である。
ープポリシリコンも用いることができる。イオウの場
合、伝導帯から０．１８ｅＶの不純物準位を形成するＮ
型不純物なので、図２（ａ）のようにな電流・電圧特性
を得るためにはコンタクト部分に高濃度のリンをドープ
すればよい。これらの他にイオウ（ドナー、０．１８ｅ
Ｖ）やセレン（ドナー、０．１４ｅＶ）をドープしたゲ
ルマニウムも有効である。また、０．１ｅＶ以上のエネ
ルギー差の不純物準位を生じる他の不純物や半導体を用
いることも当然可能である。
【００１９】［実施例３］図４は、本発明のもう一つの
例を示す断面構造図である。この図４は、「電流・電圧
特性に極性を有さず負の抵抗率温度係数を有し室温にお
いて低抵抗であり半導体装置の動作温度において絶縁性
あるいは高抵抗を示すところの素子あるいは素子集合
体」が、半導体基板あるいは基準電位ウェル領域を第１
導電型とするとき、半導体基板あるいは基準電位ウェル
領域内に設けられた第２導電型不純物添加ウェルに形成
された二つのショットキ型ダイオードが互いに逆方向特
性となるように接続されたものである場合の一例を示す
断面構造図である。
例を示す断面構造図である。この図４は、「電流・電圧
特性に極性を有さず負の抵抗率温度係数を有し室温にお
いて低抵抗であり半導体装置の動作温度において絶縁性
あるいは高抵抗を示すところの素子あるいは素子集合
体」が、半導体基板あるいは基準電位ウェル領域を第１
導電型とするとき、半導体基板あるいは基準電位ウェル
領域内に設けられた第２導電型不純物添加ウェルに形成
された二つのショットキ型ダイオードが互いに逆方向特
性となるように接続されたものである場合の一例を示す
断面構造図である。
【００２０】Ｐ型シリコン基板（２）内にＮ型ウェル領
域（７）及びオーミックコンタクトを形成するためのＰ
＋型領域（５）が設けられている。シリコン基板上はＳ
ｉＯ２膜（３）で覆われているが、Ｎ型ウェル領域
（７）上のＳｉＯ２膜（３）の二箇所と、Ｐ＋型領域
（５）上のＳｉＯ２膜（３）にコンタクトホールが開け
られている。Ｎ型ウェル領域（７）上のコンタクトホー
ル部分には、シリコンとショットキ接触を形成するショ
ットキ電極（８）が二箇所設けられている。アルミ配線
（６）によって、ショットキ電極（８）の一方とＰ＋型
領域（５）が接続され、ショットキ電極（８）の他方が
ボンディングパット及び被保護素子へと接続されてい
る。図示していないが、通常これらの表面にパッシベー
ション膜を設ける。
域（７）及びオーミックコンタクトを形成するためのＰ
＋型領域（５）が設けられている。シリコン基板上はＳ
ｉＯ２膜（３）で覆われているが、Ｎ型ウェル領域
（７）上のＳｉＯ２膜（３）の二箇所と、Ｐ＋型領域
（５）上のＳｉＯ２膜（３）にコンタクトホールが開け
られている。Ｎ型ウェル領域（７）上のコンタクトホー
ル部分には、シリコンとショットキ接触を形成するショ
ットキ電極（８）が二箇所設けられている。アルミ配線
（６）によって、ショットキ電極（８）の一方とＰ＋型
領域（５）が接続され、ショットキ電極（８）の他方が
ボンディングパット及び被保護素子へと接続されてい
る。図示していないが、通常これらの表面にパッシベー
ション膜を設ける。
【００２１】ショットキ電極（８）として、例えば、モ
リブデンあるいはモリブデンとシリコン基板とを熱処理
で固相反応させることによって得られるモリブデンシリ
サイド（ＭｏＳｉ２）を用いるとする。Ｎ型シリコンと
の間に形成されるショットキバリアはそれぞれ０．５６
ｅＶ及び０．５５ｅＶである。どちらもほぼ同じなの
で、ＭｏＳｉ２のショットキ電極として説明を進める。
ショットキ型ダイオードの逆方向飽和電流密度は、室温
においては６ｍＡ／ｃｍ２程度になるが、液体窒素温度
（７７Ｋ）では７×１０−３１Ａ／ｃｍ２程度になると
見積もられる。ショットキ接触寸法が、例えば、３００
μｍ□であるとすると、室温では５．４μＡ流れるが、
液体窒素温度（７７Ｋ）では６．３×１０−３４Ａ（お
よそ８００万年に１個の電子が流れるのに相当）、すな
わち零となる。
リブデンあるいはモリブデンとシリコン基板とを熱処理
で固相反応させることによって得られるモリブデンシリ
サイド（ＭｏＳｉ２）を用いるとする。Ｎ型シリコンと
の間に形成されるショットキバリアはそれぞれ０．５６
ｅＶ及び０．５５ｅＶである。どちらもほぼ同じなの
で、ＭｏＳｉ２のショットキ電極として説明を進める。
ショットキ型ダイオードの逆方向飽和電流密度は、室温
においては６ｍＡ／ｃｍ２程度になるが、液体窒素温度
（７７Ｋ）では７×１０−３１Ａ／ｃｍ２程度になると
見積もられる。ショットキ接触寸法が、例えば、３００
μｍ□であるとすると、室温では５．４μＡ流れるが、
液体窒素温度（７７Ｋ）では６．３×１０−３４Ａ（お
よそ８００万年に１個の電子が流れるのに相当）、すな
わち零となる。
【００２２】図４の構造において、端子側（ボンディン
グパット及び被保護素子へ接続されている配線側）が正
電位になった場合、端子側のショットキ型ダイオードは
順方向となるが、Ｎ型ウェル領域（７）とＰ型シリコン
基板（２）とのＮＰ接合が逆方向、Ｐ＋型領域（５）と
接続されたショットキ型ダイオードも逆方向となるの
で、内部回路素子を切り離したと仮定すると、端子から
Ｐ型シリコン基板（２）への電流・電圧特性はほとんど
一個のショットキ型ダイオードの逆方向特性となる。
グパット及び被保護素子へ接続されている配線側）が正
電位になった場合、端子側のショットキ型ダイオードは
順方向となるが、Ｎ型ウェル領域（７）とＰ型シリコン
基板（２）とのＮＰ接合が逆方向、Ｐ＋型領域（５）と
接続されたショットキ型ダイオードも逆方向となるの
で、内部回路素子を切り離したと仮定すると、端子から
Ｐ型シリコン基板（２）への電流・電圧特性はほとんど
一個のショットキ型ダイオードの逆方向特性となる。
【００２３】一方、端子側が負電位なった場合、Ｎ型ウ
ェル領域（７）とＰ型シリコン基板（２）とのＮＰ接合
及びＰ＋型領域（５）と接続されたショットキ型ダイオ
ードが順方向となるが、端子側のショットキ型ダイオー
ドが逆方向となるので、内部回路素子を切り離したと仮
定すると、端子からＰ型シリコン基板（２）への電流・
電圧特性はやはり一個のショットキ型ダイオードの逆方
向特性となる。従って、図４の構造によって、室温では
有限の抵抗値を持ってＰ型シリコン基板（２）へ電気的
に接続されるが、液体窒素温度（７７Ｋ）では完全に切
り離され、入・出力端子は正負両方の極性を有する電気
信号を扱うことができる。図４の構造において、逆方向
耐圧が不足する場合には、ショットキ電極（８）の周辺
部のＮ型ウェル領域（７）内にＰ型ガードリングを設け
ることにより、改善することができる。また、ショット
キ電極材料として、半導体装置の動作温度、半導体の種
類や導電型により適切なものを選べば、図４の構造は広
範囲に適用可能である。
ェル領域（７）とＰ型シリコン基板（２）とのＮＰ接合
及びＰ＋型領域（５）と接続されたショットキ型ダイオ
ードが順方向となるが、端子側のショットキ型ダイオー
ドが逆方向となるので、内部回路素子を切り離したと仮
定すると、端子からＰ型シリコン基板（２）への電流・
電圧特性はやはり一個のショットキ型ダイオードの逆方
向特性となる。従って、図４の構造によって、室温では
有限の抵抗値を持ってＰ型シリコン基板（２）へ電気的
に接続されるが、液体窒素温度（７７Ｋ）では完全に切
り離され、入・出力端子は正負両方の極性を有する電気
信号を扱うことができる。図４の構造において、逆方向
耐圧が不足する場合には、ショットキ電極（８）の周辺
部のＮ型ウェル領域（７）内にＰ型ガードリングを設け
ることにより、改善することができる。また、ショット
キ電極材料として、半導体装置の動作温度、半導体の種
類や導電型により適切なものを選べば、図４の構造は広
範囲に適用可能である。
【００２４】
【発明の効果】以上、説明したように、本発明の半導体
装置用保護回路によれば、ゲート電極等内部回路素子を
静電気から保護すべき室温においては、入・出力端子あ
るいはその配線と半導体基板あるいは基準電位ウェル領
域とが低抵抗で接続され、入・出力端子あるいはその配
線とそれに繋がるゲート電極等内部回路素子に掛かった
電気的衝撃を半導体基板あるいは基準電位ウェル領域へ
放電することができ、半導体装置の動作温度において
は、入・出力端子あるいはその配線が半導体基板あるい
は基準電位ウェル領域から電気的に切り離されたのと同
等になるので、正負両方の極性を有する電気信号を扱う
ことができる効果がある。しかも、保護回路そのものの
ためのバイアス印加を必要とはしないので、外部配線数
の増大を引き起こすことなく、冷却効率の高い半導体装
置を提供することができる効果がある。
装置用保護回路によれば、ゲート電極等内部回路素子を
静電気から保護すべき室温においては、入・出力端子あ
るいはその配線と半導体基板あるいは基準電位ウェル領
域とが低抵抗で接続され、入・出力端子あるいはその配
線とそれに繋がるゲート電極等内部回路素子に掛かった
電気的衝撃を半導体基板あるいは基準電位ウェル領域へ
放電することができ、半導体装置の動作温度において
は、入・出力端子あるいはその配線が半導体基板あるい
は基準電位ウェル領域から電気的に切り離されたのと同
等になるので、正負両方の極性を有する電気信号を扱う
ことができる効果がある。しかも、保護回路そのものの
ためのバイアス印加を必要とはしないので、外部配線数
の増大を引き起こすことなく、冷却効率の高い半導体装
置を提供することができる効果がある。
【図１】 本発明の保護回路の構成の一例を示す図。
【図２】 本発明の半導体装置用保護回路に用いられる
素子あるいは素子集合体の室温における電流・電圧特性
例を示す図。
素子あるいは素子集合体の室温における電流・電圧特性
例を示す図。
【図３】 本発明の保護回路に用いられる素子あるいは
素子集合体の一例を示す断面構造図。
素子集合体の一例を示す断面構造図。
【図４】 本発明の保護回路に用いられる素子あるいは
素子集合体のもう一つの例を示す断面構造図。
素子集合体のもう一つの例を示す断面構造図。
【図５】 従来技術の保護回路の構成を示す図
【図６】 従来技術の保護回路を示す図
【図７】 従来技術の保護回路に用いられる電圧制限素
子の断面構造図。
子の断面構造図。
【図８】 従来技術の保護回路に用いられるもう一つの
電圧制限素子の断面構造図。
電圧制限素子の断面構造図。
１ 素子あるいは素子集合体 ２ Ｐ型シリコン基板 ３ ＳｉＯ２膜 ４ インジウムドープポリシリコン抵抗体 ５ Ｐ＋型領域 ６ アルミ配線 ７ Ｎ型ウェル領域 ８ ショットキ電極 ９ 電流制限素子 １０ 電圧制限素子 １１ ドレイン領域（Ｎ＋型） １２ ソース領域（Ｎ＋型） １３ ゲート電極 １４ Ｎ型ウェル領域 １５ ドレイン領域（Ｐ＋型） １６ ソース領域（Ｐ＋型） １７ Ｎ＋型領域
Claims (3)
- 【請求項１】 冷却手段によって冷却して駆動される半
導体装置において、電流・電圧特性に極性を有さず負の
抵抗率温度係数を有し室温において低抵抗であり、半導
体装置の動作温度において絶縁性あるいは高抵抗を示す
ところの素子あるいは素子集合体が、入・出力端子ある
いはその配線と半導体基板あるいは基準電位ウェル領域
との間に電気的に接続されて成ることを特徴とする半導
体装置用保護回路。 - 【請求項２】 請求項１に記載の半導体装置用保護回路
において、電流・電圧特性に極性を有さず負の抵抗率温
度係数を有し室温において低抵抗であり、半導体装置の
動作温度において絶縁性あるいは高抵抗を示すところの
素子あるいは素子集合体が、エネルギー帯端から０．１
ｅＶ以上のエネルギー差を有する準位を形成する不純物
がドープされた半導体から成る抵抗体であることを特徴
とする半導体装置用保護回路。 - 【請求項３】 請求項１に記載の半導体装置用保護回路
において、半導体基板あるいは基準電位ウェル領域を第
１導電型とするとき、電流・電圧特性に極性を有さず負
の抵抗率温度係数を有し室温において低抵抗であり、半
導体装置の動作温度において絶縁性あるいは高抵抗を示
すところの素子あるいは素子集合体が、半導体基板ある
いは基準電位ウェル領域内に設けられた第２導電型不純
物添加ウェルに形成された二つのショットキ型ダイオー
ドが互いに逆方向特性となるように接続されて成ること
を特徴とする半導体装置用保護回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6333057A JP2576433B2 (ja) | 1994-12-14 | 1994-12-14 | 半導体装置用保護回路 |
| US08/572,721 US5684323A (en) | 1994-12-14 | 1995-12-14 | Protection circuit for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6333057A JP2576433B2 (ja) | 1994-12-14 | 1994-12-14 | 半導体装置用保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167694A JPH08167694A (ja) | 1996-06-25 |
| JP2576433B2 true JP2576433B2 (ja) | 1997-01-29 |
Family
ID=18261790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6333057A Expired - Fee Related JP2576433B2 (ja) | 1994-12-14 | 1994-12-14 | 半導体装置用保護回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5684323A (ja) |
| JP (1) | JP2576433B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE19981344D2 (de) * | 1998-07-17 | 2001-08-30 | Siemens Ag | Leistungshalbleiterelement mit einem Emitterbereich, dem eine Stoppzone vorgelagert ist |
| US5990519A (en) * | 1998-11-27 | 1999-11-23 | United Microelectronics Corp. | Electrostatic discharge structure |
| JP2002353326A (ja) * | 2001-05-29 | 2002-12-06 | Mitsubishi Electric Corp | 半導体装置 |
| US7372495B2 (en) * | 2002-08-23 | 2008-05-13 | Micron Technology, Inc. | CMOS aps with stacked avalanche multiplication layer and low voltage readout electronics |
| AU2003264389A1 (en) | 2002-09-09 | 2004-03-29 | Sanyo Electric Co., Ltd. | Protective device |
| JP4535668B2 (ja) * | 2002-09-09 | 2010-09-01 | 三洋電機株式会社 | 半導体装置 |
| JP2004260139A (ja) * | 2003-02-06 | 2004-09-16 | Sanyo Electric Co Ltd | 半導体装置 |
| JP4495512B2 (ja) * | 2004-05-11 | 2010-07-07 | パナソニック株式会社 | 固体撮像装置 |
| JP4939749B2 (ja) * | 2004-12-22 | 2012-05-30 | オンセミコンダクター・トレーディング・リミテッド | 化合物半導体スイッチ回路装置 |
| JP4939750B2 (ja) * | 2004-12-22 | 2012-05-30 | オンセミコンダクター・トレーディング・リミテッド | 化合物半導体スイッチ回路装置 |
| US20070096260A1 (en) * | 2005-10-28 | 2007-05-03 | International Business Machines Corporation | Reduced parasitic and high value resistor and method of manufacture |
| US7764316B2 (en) * | 2007-03-15 | 2010-07-27 | Fairchild Imaging, Inc. | CCD array with integrated high voltage protection circuit |
| JP5824330B2 (ja) * | 2011-11-07 | 2015-11-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
| US9871126B2 (en) * | 2014-06-16 | 2018-01-16 | Infineon Technologies Ag | Discrete semiconductor transistor |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2658570B2 (ja) * | 1990-02-28 | 1997-09-30 | 株式会社デンソー | 半導体装置及びその製造方法 |
| DE4334515C1 (de) * | 1993-10-09 | 1994-10-20 | Itt Ind Gmbh Deutsche | Verpolungsschutz für integrierte elektronische Schaltkreise in CMOS-Technik |
| US5489547A (en) * | 1994-05-23 | 1996-02-06 | Texas Instruments Incorporated | Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient |
-
1994
- 1994-12-14 JP JP6333057A patent/JP2576433B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-14 US US08/572,721 patent/US5684323A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08167694A (ja) | 1996-06-25 |
| US5684323A (en) | 1997-11-04 |
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