JP2024124763A - 制御回路及び非接触給電装置 - Google Patents

Abstract

【課題】ｎ相インバータで発生する非給電負荷に流れる電流を抑制することができる制御回路を提供する。【解決手段】制御回路（２０）は、ｎ個のハーフブリッジ回路（ＨＢ１～ＨＢ３）が並列に接続されたｎ相インバータ（３０）を制御するように構成されている。ｎは３以上の整数である。前記制御回路は、フルブリッジ回路として動作させない少なくとも一つの前記ハーフブリッジ回路の全て又は一部に、前記フルブリッジ回路の動作周期からデッドタイムが除かれた期間の半分よりも短いパルス幅を有する短パルススイッチング駆動信号を供給するように構成されている。【選択図】図１

Description

本明細書中に開示されている発明は、制御回路及び非接触給電装置に関する。

従来、複数のコイルを備える非接触給電装置が知られている（例えば、特許文献１参照）。

特開２０１８－７８７５４号公報

複数のコイルを備える非接触給電装置の中には、ｎ相インバータと、当該ｎ相インバータに接続されるｎ－１個のコイルと、を備える構成のものがある。

ｎ相インバータと、当該ｎ相インバータに接続されるｎ－１個のコイルと、を備える非接触給電装置では、ｎ－１個のコイル同士が常に電気的に接続されているため、フルブリッジ回路による給電がないコイル（非給電負荷）に電流（待機電流）が流れる。この待機電流が大きいほど、非接触給電装置の効率は悪化する。

本明細書中に開示されている制御回路は、ｎ個のハーフブリッジ回路が並列に接続されたｎ相インバータを制御するように構成された制御回路である。ｎは３以上の整数である。前記制御回路は、フルブリッジ回路として動作させない少なくとも一つの前記ハーフブリッジ回路の全て又は一部に、前記フルブリッジ回路の動作周期の半分よりも短いパルス幅を有する短パルススイッチング駆動信号を供給するように構成されている。

本明細書中に開示されている非接触給電装置は、前記制御回路と、前記ｎ相インバータと、前記ｎ相インバータに接続されるｎ－１個のコイルと、を備える。

本明細書中に開示されている発明によれば、ｎ相インバータで発生する非給電負荷に流れる電流を抑制することができる。

図１は、例示的な実施形態に係る非接触給電装置の構成を示す図である。 図２は、制御回路の制御動作の一例を示すタイミングチャートである。 図３は、制御回路の制御動作の第１比較例を示すタイミングチャートである。 図４は、制御回路の制御動作の第２比較例を示すタイミングチャートである。 図５は、非接触給電装置の変形例を示す図である。 図６は、変形例における制御回路の制御動作の一例を示すタイミングチャートである。 図７は、変形例における制御回路の制御動作の他の例を示すタイミングチャートである。 図８は、変形例における制御回路の制御動作の更に他の例を示すタイミングチャートである。 図９は、変形例における制御回路の制御動作の更に他の例を示すタイミングチャートである。

本明細書において、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）とは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

以下、例示的な実施形態について、図面を参照して説明する。

＜非接触給電装置の構成＞
図１は、例示的な実施形態に係る非接触給電装置１の構成を示す図である。非接触給電装置１は、制御回路２０と、三相インバータ３０と、コイルＬ１及びＬ２と、キャパシタＣ１及びＣ２と、を備える。

制御回路２０は、三相インバータ３０を制御する。

三相インバータ３０は、三つのハーフブリッジ回路ＨＢ１～ＨＢ３を備える。三つのハーフブリッジ回路ＨＢ１～ＨＢ３は並列に接続される。

ハーフブリッジ回路ＨＢ１は、スイッチング素子Ｑ１及びＱ２を備える。スイッチング素子Ｑ１及びＱ２は直列に接続される。図１の例では、スイッチング素子Ｑ１及びＱ２はそれぞれ、Ｎチャネル型のＭＯＳＦＥＴである。スイッチング素子Ｑ１のドレインは、直流電源４０の正極に接続される。直流電源４０の負極は、グランド電位に接続される。スイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のドレインとは、中間ノードＮ１において接続される。スイッチング素子Ｑ２のソースは、グランド電位に接続される。スイッチング素子Ｑ１は上側スイッチング素子であり、スイッチング素子Ｑ２は下側スイッチング素子である。

ハーフブリッジ回路ＨＢ２は、スイッチング素子Ｑ３及びＱ４を備える。スイッチング素子Ｑ３及びＱ４は直列に接続される。図１の例では、スイッチング素子Ｑ３及びＱ４はそれぞれ、Ｎチャネル型のＭＯＳＦＥＴである。スイッチング素子Ｑ３のドレインは、直流電源４０の正極に接続される。スイッチング素子Ｑ３のソースとスイッチング素子Ｑ４のドレインとは、中間ノードＮ２において接続される。スイッチング素子Ｑ４のソースは、グランド電位に接続される。スイッチング素子Ｑ３は上側スイッチング素子であり、スイッチング素子Ｑ４は下側スイッチング素子である。

ハーフブリッジ回路ＨＢ３は、スイッチング素子Ｑ５及びＱ６を備える。スイッチング素子Ｑ５及びＱ６は直列に接続される。図１の例では、スイッチング素子Ｑ５及びＱ６はそれぞれ、Ｎチャネル型のＭＯＳＦＥＴである。スイッチング素子Ｑ５のドレインは、直流電源４０の正極に接続される。スイッチング素子Ｑ５のソースとスイッチング素子Ｑ６のドレインとは、中間ノードＮ３において接続される。スイッチング素子Ｑ６のソースは、グランド電位に接続される。スイッチング素子Ｑ５は上側スイッチング素子であり、スイッチング素子Ｑ６は下側スイッチング素子である。

中間ノードＮ１は、コイルＬ１の第１端に接続される。コイルＬ１の第２端は、キャパシタＣ１の第１端に接続される。キャパシタＣ１の第２端は、中間ノードＮ２に接続される。なお、キャパシタＣ１は、中間ノードＮ１とコイルＬ１の第１端の間に設けられてもよい。

中間ノードＮ２は、コイルＬ２の第１端に接続される。コイルＬ２の第２端は、キャパシタＣ２の第１端に接続される。キャパシタＣ２の第２端は、中間ノードＮ３に接続される。なお、キャパシタＣ２は、中間ノードＮ２とコイルＬ２の第１端の間に設けられてもよい。

また、三相インバータ３０は、スイッチング素子Ｑ１～Ｑ６それぞれに並列に接続される還流ダイオードを備える。還流ダイオードは、ＭＯＳＦＥＴのボディダイオードであってもよく、ＭＯＳＦＥＴのボディダイオードとは別に設けられるダイオードであってもよく、これら両方のダイオードであってもよい。

二次側回路５０は、二次側コイルＳＬ１と、二次側キャパシタＳＣ１と、二次側負荷ＳＬＤ１と、を備える。二次側コイルＳＬ１の第１端は、二次側キャパシタＳＣ１の第１端に接続される。二次側キャパシタＳＣ１の第２端は、二次側負荷ＳＬＤ１の第１端に接続される。二次側負荷ＳＬＤ１の第２端は、二次側コイルＳＬ１の第２端に接続される。

二次側コイルＳＬ１及び二次側キャパシタＳＣ１を含む共振回路が、コイルＬ１及びキャパシタＣ１を含む共振回路又はコイルＬ２及びキャパシタＣ２を含む共振回路と磁界共鳴することで、三相インバータ３０から二次側回路５０への電力伝送が行われる。なお、図１では、二次側コイルＳＬ１及び二次側キャパシタＳＣ１を含む共振回路と、コイルＬ２及びキャパシタＣ２を含む共振回路とが磁界共鳴している場合が図示されている。

二次側回路５０は、例えば車両に搭載される。非接触給電装置１は、車両が走行中であっても、フルブリッジ回路によって給電するコイルを当該車両の位置に応じて切り替えることで二次側回路５０への給電が可能である。

＜制御回路の制御動作＞
図２は、制御回路２０の制御動作の一例を示すタイミングチャートである。なお、図２においては、上段から順に、スイッチング素子Ｑ１のゲート信号Ｇ１、スイッチング素子Ｑ２のゲート信号Ｇ２、スイッチング素子Ｑ３のゲート信号Ｇ３、スイッチング素子Ｑ４のゲート信号Ｇ４、スイッチング素子Ｑ５のゲート信号Ｇ５、及びスイッチング素子Ｑ６のゲート信号Ｇ６の各波形が描写されている。

図２に示す例では、制御回路２０は、ハーフブリッジ回路ＨＢ２及びＨＢ３をフルブリッジ回路として動作させ、ハーフブリッジ回路ＨＢ１をフルブリッジ回路の一部として動作させない。したがって、図２に示す例では、コイルＬ１がフルブリッジ回路による給電がないコイル（非給電負荷）になり、コイルＬ２がフルブリッジ回路による給電があるコイル（給電負荷）になる。

図２に示す例において、制御回路２０は、フルブリッジ回路の一部として動作させないハーフブリッジ回路ＨＢ１に、フルブリッジ回路の動作周期ＰからデッドタイムＤＴが除かれた期間の半分よりも短いパルス幅Ｗを有する短パルススイッチング駆動信号（ゲート信号Ｇ１及びＧ２）を供給する。なお、デッドタイムＤＴは、フルブリッジ回路として動作しているハーフブリッジ回路ＨＢ２及びＨＢ３の全てのスイッチング素子Ｑ３～６がオフ状態となる期間である。

短パルススイッチング駆動信号であるゲート信号Ｇ１によるスイッチングのターンオン（スイッチング素子Ｑ１のターンオン）は、ゲート信号Ｇ３によるスイッチングのターンオン（スイッチング素子Ｑ３のターンオン）と同じタイミングである。また、短パルススイッチング駆動信号であるゲート信号Ｇ２によるスイッチングのターンオン（スイッチング素子Ｑ２のターンオン）は、ゲート信号Ｇ４によるスイッチングのターンオン（スイッチング素子Ｑ４のターンオン）と同じタイミングである。なお、ここでの同じタイミングとは、完全にタイミングが一致しておらず、多少タイミングがずれている場合も含む概念である。一例としては、多少タイミングがずれている場合として、デッドタイムＤＴの期間以下と定義してもよい。

フルブリッジ回路の一部として動作させないハーフブリッジ回路ＨＢ１の中間ノードＮ１は、第１負荷経路（コイルＬ２を含む経路）を経由せずに、第１負荷経路以外の第２負荷経路（コイルＬ１を含む経路）を経由して、フルブリッジ回路の一部として動作しているハーフブリッジ回路ＨＢ２の中間ノードＮ２に接続されている。なお、第１負荷経路（コイルＬ２を含む経路）は、フルブリッジ回路の一部として動作しているハーフブリッジ回路ＨＢ２の中間ノードＮ２とフルブリッジ回路の一部として動作しているハーフブリッジ回路ＨＢ３の中間ノードＮ３と及びＮ３同士を繋ぐ経路である。

そして、制御回路２０は、ハーフブリッジ回路ＨＢ２の上側スイッチング素子であるスイッチング素子Ｑ３のターンオンと同じタイミングで、ハーフブリッジ回路ＨＢ１の上側スイッチング素子であるスイッチング素子Ｑ１をターンオンさせている。これにより、スイッチング素子Ｑ１の空乏層容量がコイルＬ１を経由しない経路によって充電される。したがって、スイッチング素子Ｑ１の空乏層容量に対する充放電電流がコイルＬ１（非給電負荷）に流れることを抑制できる。

また、制御回路２０は、ハーフブリッジ回路ＨＢ２の下側スイッチング素子であるスイッチング素子Ｑ４のターンオンと同じタイミングで、ハーフブリッジ回路ＨＢ１の下側スイッチング素子であるスイッチング素子Ｑ２をターンオンさせている。これにより、スイッチング素子Ｑ２の空乏層容量がコイルＬ１を経由しない経路によって充電される。したがって、スイッチング素子Ｑ２の空乏層容量に対する充放電電流がコイルＬ１（非給電負荷）に流れることを抑制できる。

図３は、制御回路２０の制御動作の第１比較例を示すタイミングチャートである。第１比較例では、フルブリッジ回路の一部として動作させないハーフブリッジ回路ＨＢ１のスイッチング素子Ｑ１及びＱ２が常時オフ状態になる。この第１比較例の場合、スイッチング素子Ｑ１及びＱ２の各空乏層容量に対する充放電電流がコイルＬ１（非給電負荷）に流れてしまう。

図４は、制御回路２０の制御動作の第２比較例を示すタイミングチャートである。第２比較例では、フルブリッジ回路の一部として動作させないハーフブリッジ回路ＨＢ１のスイッチング素子Ｑ１がスイッチング素子Ｑ３と同じ期間オン状態になり、フルブリッジ回路の一部として動作させないハーフブリッジ回路ＨＢ１のスイッチング素子Ｑ２がスイッチング素子Ｑ４と同じ期間オン状態になる。この第２比較例の場合、スイッチング素子Ｑ１及びＱ２の各空乏層容量に対する充放電電流がコイルＬ１（非給電負荷）に流れることをある程度抑制することができる。しかしながら、第２比較例の場合、スイッチング素子Ｑ１がオン状態である期間が長いためスイッチング素子Ｑ１の空乏層容量の充電状態が変化し易く、スイッチング素子Ｑ２がオン状態である期間が長いためスイッチング素子Ｑ２の空乏層容量の充電状態が変化し易い。

その結果、図４に示す第２比較例では、図３に示す第１比較例に対して、コイルＬ１（非給電負荷）に流れる電流（待機電流）の実効値を１／５以下に抑制することができない。一方、図２に示す制御例では、図３に示す第１比較例に対して、コイルＬ１（非給電負荷）に流れる電流（待機電流）の実効値を１／５以下に抑制することができる。

上述した第１比較例及び第２比較例に近い状態にならないように、フルブリッジ回路の一部として動作させないハーフブリッジ回路ＨＢ１のスイッチング素子Ｑ１の空乏層容量が満充電近くになるまでスイッチング素子Ｑ１がオン状態になり、フルブリッジ回路の一部として動作させないハーフブリッジ回路ＨＢ１のスイッチング素子Ｑ１の空乏層容量が満充電になった後は早めにスイッチング素子Ｑ１がオン状態になることが望ましい。したがって、短パルススイッチング駆動信号（ゲート信号Ｇ１）のパルス幅Ｗは、スイッチング素子Ｑ１の空乏層容量を満充電するために要する時間の９０％以上１０００％以下の範囲内であることが望ましい。同様に、短パルススイッチング駆動信号（ゲート信号Ｇ２）のパルス幅Ｗは、スイッチング素子Ｑ２の空乏層容量を満充電するために要する時間の９０％以上１０００％以下の範囲内であることが望ましい。

以上の説明では、ハーフブリッジ回路ＨＢ１がフルブリッジ回路の一部として動作させないハーフブリッジ回路であったが、コイルＬ１が給電負荷になる場合は、ハーフブリッジ回路ＨＢ３がフルブリッジ回路の一部として動作させないハーフブリッジ回路になる。

＜その他＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。

上述した実施形態では、フルブリッジ回路の一部として動作させないハーフブリッジ回路の上側スイッチング素子と下側スイッチング素子の両方に短パルススイッチング駆動信号が供給されているが、いずれか一方のみに短パルススイッチング駆動信号が供給されるようにしてもよい。

上述した実施形態では、三相インバータ３０が用いられたが、インバータの相数はＮ相に拡張することができる。Ｎは３以上の整数である。図５に示す変形例は、Ｎが６である場合の構成例である。つまり、図５に示す変形例では、三相インバータ３０は六相インバータ３０に変更されている。

制御回路２０は、ハーフブリッジ回路ＨＢ２及びＨＢ３をフルブリッジ回路として動作させ、ハーフブリッジ回路ＨＢ１、ＨＢ４、ＨＢ５、及びＨＢ６をフルブリッジ回路の一部として動作させない場合、例えば図６～図９のいずれかに示すタイミングチャートのような制御動作を行えばよい。

図６に示すタイミングチャートのような制御動作では、ハーフブリッジ回路ＨＢ１及びＨＢ４～ＨＢ６の全てに短パルススイッチング駆動信号（ゲート信号Ｇ１、Ｇ２、及びＧ７～Ｇ１２）が供給される。この場合、非給電負荷に流れる電流（待機電流）を最も効果的に抑制することができる。

図７に示すタイミングチャートのような制御動作では、ハーフブリッジ回路ＨＢ１及びＨＢ５～ＨＢ６に短パルススイッチング駆動信号（ゲート信号Ｇ１、Ｇ２、及びＧ９～Ｇ１２）が供給される。この場合、中間ノードＮ２に第１負荷経路（コイルＬ２を含む経路）以外の負荷経路を経由して中間ノードが接続されるハーフブリッジ回路ＨＢ１と、中間ノードＮ３に第１負荷経路（コイルＬ２を含む経路）以外の２つ以上の負荷経路を経由して中間ノードが接続されるハーフブリッジ回路ＨＢ５及びＨＢ６とに短パルススイッチング駆動信号（ゲート信号Ｇ１、Ｇ２、及びＧ９～Ｇ１２）が供給される。この場合、非給電負荷に流れる電流（待機電流）を抑制しつつ、短パルススイッチング駆動信号に起因するスイッチングノイズ量を図６に示すタイミングチャートのような制御動作よりも抑えることができる。中間ノードＮ３に第１負荷経路（コイルＬ２を含む経路）以外の１つの負荷経路を経由して中間ノードが接続されるハーフブリッジ回路ＨＢ４よりも、中間ノードＮ３に第１負荷経路（コイルＬ２を含む経路）以外の２つ以上の負荷経路を経由して中間ノードが接続されるハーフブリッジ回路ＨＢ５及びＨＢ６が優先されて短パルススイッチング駆動信号が供給されているため、効率よく非給電負荷に流れる電流（待機電流）を抑制することができる。

図８に示すタイミングチャートのような制御動作では、ハーフブリッジ回路ＨＢ１及びＨＢ６に短パルススイッチング駆動信号（ゲート信号Ｇ１、Ｇ２、Ｇ１１、及びＧ１２）が供給される。この場合、中間ノードＮ２に第１負荷経路（コイルＬ２を含む経路）以外の負荷経路を経由して中間ノードが接続されるハーフブリッジ回路ＨＢ１と、中間ノードＮ３に第１負荷経路（コイルＬ２を含む経路）以外の３つ以上の負荷経路を経由して中間ノードが接続されるハーフブリッジ回路ＨＢ６とに短パルススイッチング駆動信号（ゲート信号Ｇ１、Ｇ２、Ｇ１１、及びＧ１２）が供給される。この場合、非給電負荷に流れる電流（待機電流）を抑制しつつ、短パルススイッチング駆動信号に起因するスイッチングノイズ量を図７に示すタイミングチャートのような制御動作よりも抑えることができる。中間ノードＮ３に第１負荷経路（コイルＬ２を含む経路）以外の２つ以下の負荷経路を経由して中間ノードが接続されるハーフブリッジ回路ＨＢ４及びＨＢ５よりも、中間ノードＮ３に第１負荷経路（コイルＬ２を含む経路）以外の３つ以上の負荷経路を経由して中間ノードが接続されるハーフブリッジ回路ＨＢ６が優先されて短パルススイッチング駆動信号が供給されているため、効率よく非給電負荷に流れる電流（待機電流）を抑制することができる。

図９に示すタイミングチャートのような制御動作では、ハーフブリッジ回路ＨＢ６に短パルススイッチング駆動信号（ゲート信号Ｇ１１及びＧ１２）が供給される。この場合、中間ノードＮ３に第１負荷経路（コイルＬ２を含む経路）以外の３つ以上の負荷経路を経由して中間ノードが接続されるハーフブリッジ回路ＨＢ６に短パルススイッチング駆動信号（ゲート信号Ｇ１１及びＧ１２）が供給される。この場合、非給電負荷に流れる電流（待機電流）を抑制しつつ、短パルススイッチング駆動信号に起因するスイッチングノイズ量を図８に示すタイミングチャートのような制御動作よりも抑えることができる。

＜付記＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

本開示の制御回路（２０）は、ｎ個のハーフブリッジ回路（ＨＢ１～ＨＢ３）が並列に接続されたｎ相インバータ（３０）を制御するように構成された制御回路であって、ｎは３以上の整数であり、フルブリッジ回路として動作させない少なくとも一つの前記ハーフブリッジ回路の全て又は一部に、前記フルブリッジ回路の動作周期からデッドタイムが除かれた期間の半分よりも短いパルス幅を有する短パルススイッチング駆動信号を供給するように構成されている構成（第１の構成）である。

上記第１の構成の制御回路において、ｎ個の前記ハーフブリッジ回路に含まれる第１ハーフブリッジ回路及び第２ハーフブリッジ回路を前記フルブリッジ回路として動作させ、前記第１ハーフブリッジ回路及び前記第２ハーフブリッジ回路にスイッチング駆動信号を供給し、前記短パルススイッチング駆動信号によるスイッチングのターンオンは、前記スイッチング駆動信号によるスイッチングのターンオンと同じタイミングである構成（第２の構成）であってもよい。

上記第２の構成の制御回路において、ｎ個の前記ハーフブリッジ回路に含まれる第３ハーフブリッジ回路の中間ノードは、前記第１ハーフブリッジ回路の中間ノードと前記第２ハーフブリッジ回路の中間ノードとを繋ぐ第１負荷経路を経由せずに、前記第１負荷経路以外の少なくとも一つの負荷経路を経由して前記第１ハーフブリッジ回路の中間ノードに繋がり、前記第１ハーフブリッジ回路の上側スイッチング素子のターンオンと同じタイミングで前記第３ハーフブリッジ回路の上側スイッチング素子をターンオンさせるように構成されている構成（第３の構成）であってもよい。

上記第２又は第３の構成の制御回路において、ｎ個の前記ハーフブリッジ回路に含まれる第３ハーフブリッジ回路の中間ノードは、前記第１ハーフブリッジ回路の中間ノードと前記第２ハーフブリッジ回路の中間ノードとを繋ぐ第１負荷経路を経由せずに、前記第１負荷経路以外の少なくとも一つの負荷経路を経由して前記第１ハーフブリッジ回路の中間ノードに繋がり、前記第１ハーフブリッジ回路の下側スイッチング素子のターンオンと同じタイミングで前記第３ハーフブリッジ回路の下側スイッチング素子をターンオンさせるように構成されている構成（第４の構成）であってもよい。

上記第３又は第４の構成の制御回路において、ｎ個の前記ハーフブリッジ回路に含まれる第４ハーフブリッジ回路の中間ノードは、前記第１ハーフブリッジ回路の中間ノードと前記第２ハーフブリッジ回路の中間ノードとを繋ぐ第１負荷経路を経由せずに、前記第１負荷経路以外の少なくとも一つの負荷経路を経由して前記第２ハーフブリッジ回路の中間ノードに繋がり、前記第２ハーフブリッジ回路の上側スイッチング素子のターンオンと同じタイミングで前記第４ハーフブリッジ回路の上側スイッチング素子をターンオンさせるように構成されている構成（第５の構成）であってもよい。

上記第３～第５の構成の制御回路において、ｎ個の前記ハーフブリッジ回路に含まれる第４ハーフブリッジ回路の中間ノードは、前記第１ハーフブリッジ回路の中間ノードと前記第２ハーフブリッジ回路の中間ノードとを繋ぐ第１負荷経路を経由せずに、前記第１負荷経路以外の少なくとも一つの負荷経路を経由して前記第２ハーフブリッジ回路の中間ノードに繋がり、前記第２ハーフブリッジ回路の下側スイッチング素子のターンオンと同じタイミングで前記第４ハーフブリッジ回路の下側スイッチング素子をターンオンさせるように構成されている構成（第６の構成）であってもよい。

上記第３又は第４の構成の制御回路において、前記第３ハーフブリッジ回路が複数あり、全ての前記第３ハーフブリッジ回路に前記短パルススイッチング駆動信号を供給するように構成されている構成（第７の構成）であってもよい。

上記第３又は第４の構成の制御回路において、前記第３ハーフブリッジ回路が複数あり、中間ノードが前記第１負荷経路以外の所定数未満の負荷経路を経由して前記第１ハーフブリッジ回路の中間ノードに繋がる前記第３ハーフブリッジ回路に前記短パルススイッチング駆動信号を供給せず、中間ノードが前記第１負荷経路以外の所定数以上の負荷経路を経由して前記第１ハーフブリッジ回路の中間ノードに繋がる前記第３ハーフブリッジ回路に前記短パルススイッチング駆動信号を供給するように構成されている構成（第８の構成）であってもよい。

上記第１～第８のいずれかの構成の制御回路において、前記パルス幅の時間は、前記ハーフブリッジ回路に含まれ、前記短パルススイッチング駆動信号が供給されるトランジスタの空乏層容量を満充電するために要する時間の９０％以上１０００％以下の範囲内である構成（第９の構成）であってもよい。

上記第１～第９のいずれかの構成の制御回路において、前記短パルススイッチング駆動信号の供給がない場合に対して、前記ｎ相インバータに接続されるｎ－１個のコイルのうち、前記フルブリッジ回路による給電がないコイルに流れる電流を１／５以下に抑制するように構成されている構成（第１０の構成）であってもよい。

本開示の非接触給電装置（１０）は、上記第１～第１０のいずれかの構成の制御回路と、前記ｎ相インバータと、前記ｎ相インバータに接続されるｎ－１個のコイル（Ｌ１、Ｌ２）と、を備える構成（第１１の構成）である。

１０ 非接触給電装置
２０ 制御回路
３０ 三相インバータ
４０ 直流電源
５０ 二次側回路
Ｃ１、Ｃ２ キャパシタ
ＨＢ１～ＨＢ６ ハーフブリッジ回路
Ｌ１～Ｌ５ コイル
Ｑ１～Ｑ１２ スイッチング素子
ＳＣ１ 二次側キャパシタ
ＳＬ１ 二次側コイル
ＳＬＤ１ 二次側負荷

Claims (11)

1. ｎ個のハーフブリッジ回路が並列に接続されたｎ相インバータを制御するように構成された制御回路であって、
   ｎは３以上の整数であり、
   フルブリッジ回路として動作させない少なくとも一つの前記ハーフブリッジ回路の全て又は一部に、前記フルブリッジ回路の動作周期からデッドタイムが除かれた期間の半分よりも短いパルス幅を有する短パルススイッチング駆動信号を供給するように構成されている、制御回路。
2. ｎ個の前記ハーフブリッジ回路に含まれる第１ハーフブリッジ回路及び第２ハーフブリッジ回路を前記フルブリッジ回路として動作させ、
   前記第１ハーフブリッジ回路及び前記第２ハーフブリッジ回路にスイッチング駆動信号を供給し、
   前記短パルススイッチング駆動信号によるスイッチングのターンオンは、前記スイッチング駆動信号によるスイッチングのターンオンと同じタイミングである、請求項１に記載の制御回路。
3. ｎ個の前記ハーフブリッジ回路に含まれる第３ハーフブリッジ回路の中間ノードは、前記第１ハーフブリッジ回路の中間ノードと前記第２ハーフブリッジ回路の中間ノードとを繋ぐ第１負荷経路を経由せずに、前記第１負荷経路以外の少なくとも一つの負荷経路を経由して前記第１ハーフブリッジ回路の中間ノードに繋がり、
   前記第１ハーフブリッジ回路の上側スイッチング素子のターンオンと同じタイミングで前記第３ハーフブリッジ回路の上側スイッチング素子をターンオンさせるように構成されている、請求項２に記載の制御回路。
4. ｎ個の前記ハーフブリッジ回路に含まれる第３ハーフブリッジ回路の中間ノードは、前記第１ハーフブリッジ回路の中間ノードと前記第２ハーフブリッジ回路の中間ノードとを繋ぐ第１負荷経路を経由せずに、前記第１負荷経路以外の少なくとも一つの負荷経路を経由して前記第１ハーフブリッジ回路の中間ノードに繋がり、
   前記第１ハーフブリッジ回路の下側スイッチング素子のターンオンと同じタイミングで前記第３ハーフブリッジ回路の下側スイッチング素子をターンオンさせるように構成されている、請求項２に記載の制御回路。
5. ｎ個の前記ハーフブリッジ回路に含まれる第４ハーフブリッジ回路の中間ノードは、前記第１ハーフブリッジ回路の中間ノードと前記第２ハーフブリッジ回路の中間ノードとを繋ぐ第１負荷経路を経由せずに、前記第１負荷経路以外の少なくとも一つの負荷経路を経由して前記第２ハーフブリッジ回路の中間ノードに繋がり、
   前記第２ハーフブリッジ回路の上側スイッチング素子のターンオンと同じタイミングで前記第４ハーフブリッジ回路の上側スイッチング素子をターンオンさせるように構成されている、請求項３に記載の制御回路。
6. ｎ個の前記ハーフブリッジ回路に含まれる第４ハーフブリッジ回路の中間ノードは、前記第１ハーフブリッジ回路の中間ノードと前記第２ハーフブリッジ回路の中間ノードとを繋ぐ第１負荷経路を経由せずに、前記第１負荷経路以外の少なくとも一つの負荷経路を経由して前記第２ハーフブリッジ回路の中間ノードに繋がり、
   前記第２ハーフブリッジ回路の下側スイッチング素子のターンオンと同じタイミングで前記第４ハーフブリッジ回路の下側スイッチング素子をターンオンさせるように構成されている、請求項４に記載の制御回路。
7. 前記第３ハーフブリッジ回路が複数あり、
   全ての前記第３ハーフブリッジ回路に前記短パルススイッチング駆動信号を供給するように構成されている、請求項３に記載の制御回路。
8. 前記第３ハーフブリッジ回路が複数あり、
   中間ノードが前記第１負荷経路以外の所定数未満の負荷経路を経由して前記第１ハーフブリッジ回路の中間ノードに繋がる前記第３ハーフブリッジ回路に前記短パルススイッチング駆動信号を供給せず、
   中間ノードが前記第１負荷経路以外の所定数以上の負荷経路を経由して前記第１ハーフブリッジ回路の中間ノードに繋がる前記第３ハーフブリッジ回路に前記短パルススイッチング駆動信号を供給するように構成されている、請求項３に記載の制御回路。
9. 前記パルス幅の時間は、前記ハーフブリッジ回路に含まれ、前記短パルススイッチング駆動信号が供給されるトランジスタの空乏層容量を満充電するために要する時間の９０％以上１０００％以下の範囲内である、請求項１に記載の制御回路。
10. 前記短パルススイッチング駆動信号の供給がない場合に対して、前記ｎ相インバータに接続されるｎ－１個のコイルのうち、前記フルブリッジ回路による給電がないコイルに流れる電流を１／５以下に抑制するように構成されている、請求項１に記載の制御回路。
11. 請求項１～１０のいずれか一項に記載の制御回路と、
    前記ｎ相インバータと、
    前記ｎ相インバータに接続されるｎ－１個のコイルと、
    を備える、非接触給電装置。

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