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JP2024167831A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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Abstract

Figure 2024167831000001
【課題】好適な配線層を形成することが可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、第１基板を備える。前記装置はさらに、前記第１基板の上方に設けられ、第１方向に互いに離間された複数の第１電極層と、前記複数の第１電極層内に設けられ、前記第１方向に延び、電荷蓄積層および半導体層を含む柱状部と、前記複数の第１電極層の上方に設けられ、前記半導体層の一端に電気的に接続され、金属層である第２電極層と、を含むメモリセルアレイを備える。前記装置はさらに、前記第１基板の上方に設けられた第１プラグを備える。前記装置はさらに、前記第１プラグの上方に設けられ、前記第２電極層を介して前記第１プラグに電気的に接続され、金属層である第１配線層を備える。
【選択図】図７

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
３次元半導体メモリの複数の配線層を順に形成する場合、少なくともいずれかの配線層の形状が好適でない形状になる場合がある。例えば、ソース線を含む下部配線層と、ボンディングパッドを含む上部配線層とを順に形成する場合、上部配線層の形状が好適でない形状になる場合がある。
米国特許出願公開ＵＳ２０２１／０２１７７６８号公報
好適な配線層を形成することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１基板を備える。前記装置はさらに、前記第１基板の上方に設けられ、第１方向に互いに離間された複数の第１電極層と、前記複数の第１電極層内に設けられ、前記第１方向に延び、電荷蓄積層および半導体層を含む柱状部と、前記複数の第１電極層の上方に設けられ、前記半導体層の一端に電気的に接続され、金属層である第２電極層と、を含むメモリセルアレイを備える。前記装置はさらに、前記第１基板の上方に設けられた第１プラグを備える。前記装置はさらに、前記第１プラグの上方に設けられ、前記第２電極層を介して前記第１プラグに電気的に接続され、金属層である第１配線層を備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す拡大断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。 第１実施形態の半導体装置の構造を示す別の断面図である。 第１実施形態の半導体装置の構造を示す平面図である。 第１実施形態の比較例の半導体装置の構造を示す断面図である。 第１実施形態の比較例の半導体装置の構造を示す平面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(3/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(4/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(5/6)である。 第１実施形態の半導体装置の製造方法を示す断面図(6/6)である。 第２実施形態の半導体装置の構造を示す断面図である。 第２実施形態の半導体装置の構造を示す平面図である。 第２実施形態の半導体装置の製造方法を示す断面図(1/6)である。 第２実施形態の半導体装置の製造方法を示す断面図(2/6)である。 第２実施形態の半導体装置の製造方法を示す断面図(3/6)である。 第２実施形態の半導体装置の製造方法を示す断面図(4/6)である。 第２実施形態の半導体装置の製造方法を示す断面図(5/6)である。 第２実施形態の半導体装置の製造方法を示す断面図(6/6)である。 第３実施形態の半導体装置の構造を示す断面図である。 第３実施形態の半導体装置の構造を示す平面図である。 第４実施形態の半導体装置の構造を示す断面図である。 第４実施形態の半導体装置の動作例を示すタイミングチャートである。 第４実施形態の半導体装置の動作を説明するためのグラフである。
以下、本発明の実施形態を、図面を参照して説明する。図１～図２９において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置は、例えば３次元半導体メモリを備える。本実施形態の半導体装置は、後述するように、アレイチップ１を含むアレイウェハと、回路チップ２を含む回路ウェハとを貼り合わせることで製造される。
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１下の層間絶縁膜１２とを備える。層間絶縁膜１２は例えば、ＳｉＯ２膜（シリコン酸化膜）とその他の絶縁膜とを含む積層膜である。
回路チップ２は、アレイチップ１下に設けられている。図１は、アレイチップ１と回路チップ２との貼合面Ｓを示している。回路チップ２は、層間絶縁膜１２下の層間絶縁膜１３と、層間絶縁膜１３下の基板１４とを備える。層間絶縁膜１３は例えば、ＳｉＯ２膜とその他の絶縁膜とを含む積層膜である。基板１４は例えば、Ｓｉ（シリコン）基板などの半導体基板である。基板１４は、第１基板の例である。
図１は、基板１４の表面に平行でかつ互いに垂直なＸ方向およびＹ方向と、基板１４の表面に垂直なＺ方向とを示している。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差している。本明細書においては、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Ｚ方向は、第１方向の例である。
アレイチップ１は、メモリセルアレイ１１内の複数の電極層として、複数のワード線ＷＬと、ソース側選択線ＳＧＳと、ドレイン側選択線ＳＧＤとを備える。ソース側選択線ＳＧＳは、これらのワード線ＷＬの上方に配置されており、ドレイン側選択線ＳＧＤは、これらのワード線ＷＬの下方に配置されている。これらのワード線ＷＬ、ソース側選択線ＳＧＳ、およびドレイン側選択線ＳＧＤは、第１電極層の例である。メモリセルアレイ１１は、これらのワード線ＷＬ、ソース側選択線ＳＧＳ、およびドレイン側選択線ＳＧＤを貫通する複数の柱状部ＣＬを含む。これらの柱状部ＣＬは、Ｚ方向に延びている。
図１は、メモリセルアレイ１１内の階段構造部２１と、階段構造部２１内に設けられた複数の梁部２２とを示している。これらの梁部２２は、Ｚ方向に延びている。各ワード線ＷＬは、コンタクトプラグ２３を介してワード配線層２４と電気的に接続されている。各柱状部ＣＬは、ビアプラグ２５を介してビット線ＢＬと電気的に接続されており、かつ、ソース線ＳＬと電気的に接続されている。ソース線ＳＬは、ソース側選択線ＳＧＳの上方に設けられており、ビット線ＢＬは、ドレイン側選択線ＳＧＤの下方に設けられている。ソース線ＳＬは、各柱状部ＣＬと接するように各柱状部ＣＬ上に設けられている。ソース線ＳＬは、メモリセルアレイ１１の一部となっている。ソース線ＳＬのさらなる詳細については、後述する。
なお、図１では、最上位の電極層である１つの電極層のみが、ソース側選択線ＳＧＳとなっているが、最上位側にある複数の電極層が、ソース側選択線ＳＧＳとなっていてもよい。同様に、図１では、最下位の電極層である１つの電極層のみが、ドレイン側選択線ＳＧＤとなっているが、最下位側にある複数の電極層が、ドレイン側選択線ＳＧＤとなっていてもよい。
回路チップ２はさらに、複数のトランジスタ３１と、複数のコンタクトプラグ３２と、配線層３３と、配線層３４と、配線層３５と、複数のビアプラグ３６と、複数の金属パッド３７とを備える。
各トランジスタ３１は、基板１４上に順に設けられたゲート絶縁膜３１ａおよびゲート電極３１ｂと、基板１４内に設けられたソース領域およびドレイン領域（不図示）とを含む。各コンタクトプラグ３２は、対応するトランジスタ３１のゲート電極３１ｂ、ソース領域、またはドレイン領域上に設けられている。配線層３３は、コンタクトプラグ３２上に設けられており、複数の配線を含む。配線層３４は、配線層３３上に設けられており、複数の配線を含む。配線層３５は、配線層３４上に設けられており、複数の配線を含む。ビアプラグ３６は、配線層３５上に設けられている。金属パッド３７は、ビアプラグ３６上に設けられている。金属パッド３７は例えば、Ｃｕ（銅）層を含む金属層である。回路チップ２は、アレイチップ１の動作を制御する回路として機能する。この回路は、トランジスタ３１などにより構成されており、金属パッド３７に電気的に接続されている。
アレイチップ１はさらに、複数の金属パッド４１と、複数のビアプラグ４２と、配線層４３と、配線層４４と、複数のビアプラグ４５と、配線層４６と、配線層４７と、パッシベーション絶縁膜４８とを備える。ビアプラグ４５は、第１プラグの例である。配線層４６は、第１金属層の例である。配線層４７の一部は、第１配線層の例である。
金属パッド４１は、金属パッド３７上に設けられている。金属パッド４１は例えば、Ｃｕ層を含む金属層である。上記の回路は、金属パッド３７、４１などを介してメモリセルアレイ１１に電気的に接続されており、金属パッド３７、４１などを介してメモリセルアレイ１１の動作を制御する。ビアプラグ４２は、金属パッド４１上に設けられている。配線層４３は、ビアプラグ４２上に設けられており、複数の配線を含む。配線層４４は、配線層４３上に設けられており、複数の配線を含む。上記のビット線ＢＬは、配線層４４に含まれている。ビアプラグ４５は、配線層４４上に設けられている。ビアプラグ４５は例えば、金属層で形成された金属プラグである。
配線層４６は、ビアプラグ４５上に配置されており、かつ、ソース側選択線ＳＧＳの上方に配置されている。配線層４６は例えば、Ｗ（タングステン）層を含む金属層である。配線層４６は、配線４６ａ、４６ｂなどの複数の配線を含む。配線４６ａは、ビアプラグ４５と接するようにビアプラグ４５上に設けられている。配線４６ｂは、メモリセルアレイ１１の上方に設けられている。配線４６ｂは、上記のソース線ＳＬである。配線４６ｂは、第１部分の例である。配線４６ａは、第２部分の例である。
配線層４７は、層間絶縁膜１２上に配置されており、かつ、層間絶縁膜１２を介して配線層４６の上方に配置されている。配線層４７は例えば、Ａｌ（アルミニウム）層を含む金属層である。配線層４７は、配線４７ａなどの複数の配線を含む。配線４７ａは、配線４６ａと接するように配線４６ａ上に設けられている。配線４７ａの一部は、本実施形態の半導体装置の外部接続パッド（ボンディングパッド）として機能する。配線４７ａの一部は、第３部分の例である。
パッシベーション絶縁膜４８は、配線層４７および層間絶縁膜１２上に設けられ、配線４７ａの上面を露出させる開口部Ｐを有する。配線４７ａにおける開口部Ｐに露出した部分は、上記の外部接続パッドとして機能する。配線４７ａは、開口部Ｐを介してボンディングワイヤ、半田ボール、金属バンプなどにより実装基板や他の装置に接続可能である。パッシベーション絶縁膜４８は例えば、ＳｉＯ２膜およびＳｉＮ膜（シリコン窒化膜）を含む積層絶縁膜である。
図２は、第１実施形態の半導体装置の構造を示す拡大断面図である。
図２は、図１に示すメモリセルアレイ１１を示している。メモリセルアレイ１１は、Ｚ方向に交互に積層された複数の電極層５１ａおよび複数の絶縁膜５１ｂを含む積層膜５１を備える。これらの電極層５１ａは、Ｚ方向に互いに離間されている。各電極層５１ａは例えば、上記のワード線ＷＬ、ソース側選択線ＳＧＳ、またはドレイン側選択線ＳＧＤとして機能する。図２では、最上位の電極層５１ａがソース側選択線ＳＧＳとなっており、最下位の電極層５１ａがドレイン側選択線ＳＧＤとなっており、その他の電極層５１ａがワード線ＷＬとなっている。これらの電極層５１ａは、第１電極層の例である。各電極層５１ａは例えば、Ｗ層を含む金属層である。各絶縁膜５１ｂは、例えばＳｉＯ２膜である。
図２はさらに、図１に示す複数の柱状部ＣＬのうちの１つを示している。各柱状部ＣＬは、積層膜５１内に設けられ、Ｚ方向に延びる柱状の形状を有する。各柱状部ＣＬは、積層膜５１の側面に設けられたブロック絶縁膜５２と、ブロック絶縁膜５２の側面に設けられた電荷蓄積層５３と、電荷蓄積層５３の側面に設けられたトンネル絶縁膜５４と、トンネル絶縁膜５４の側面に設けられたチャネル半導体層５５と、チャネル半導体層５５の側面に設けられたコア絶縁膜５６とを含む。各柱状部ＣＬは、ワード線ＷＬと共にセルトランジスタ（メモリセル）を構成しており、ソース側選択線ＳＧＳと共にソース側選択トランジスタを構成しており、ドレイン側選択線ＳＧＤと共にドレイン側選択トランジスタを構成している。
ブロック絶縁膜５２は例えば、ＳｉＯ２膜である。電荷蓄積層５３は例えば、ＳｉＮ膜などの絶縁膜である。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。電荷蓄積層５３は、３次元半導体メモリの信号電荷を蓄積することが可能である。トンネル絶縁膜５４は例えば、ＳｉＯ２膜またはＳｉＯＮ膜（シリコン酸窒化膜）である。チャネル半導体層５５は例えば、ポリシリコン層である。チャネル半導体層５５は、３次元半導体メモリのチャネルとして機能する。チャネル半導体層５５は、半導体層の例である。コア絶縁膜５６は例えば、ＳｉＯ２膜である。
図３～図６は、第１実施形態の半導体装置の製造方法を示す断面図である。
図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。図３のアレイウェハＷ１の向きは、図１のアレイチップ１の向きとは逆になっている。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のアレイウェハＷ１を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ１を示している。
図３はさらに、アレイウェハＷ１の上面Ｓ１と、回路ウェハＷ２の上面Ｓ２とを示している。アレイウェハＷ１は、メモリセルアレイ１１の下方に基板１５を備える。基板１５は例えば、Ｓｉ基板などの半導体基板である。基板１５は、第２基板の例である。
本実施形態ではまず、図３に示すように、アレイウェハＷ１の基板１５上にメモリセルアレイ１１、層間絶縁膜１２ａ（＝層間絶縁膜１２の一部）、階段構造部２１、金属パッド４１、ビアプラグ４５などを形成し、回路ウェハＷ２の基板１４上に層間絶縁膜１３、トランジスタ３１、金属パッド３７などを形成する。次に、図４に示すように、上面Ｓ１と上面Ｓ２とが対向するように、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１２ａと層間絶縁膜１３とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２をアニールする。これにより、金属パッド４１と金属パッド３７とが接合される。このようにして、基板１５と基板１４とが、層間絶縁膜１２ａ、１３を挟むように貼り合わされて、メモリセルアレイ１１やビアプラグ４５などが、基板１４の上方に形成（配置）される。
次に、基板１５をＣＭＰ（Chemical Mechanical Polishing）またはウェットエッチングにより除去し、基板１４をＣＭＰまたはウェットエッチングにより薄化する（図５）。これにより、層間絶縁膜１２ａ、柱状部ＣＬ、梁部２２、ビアプラグ４５などが露出する。
次に、層間絶縁膜１２ａ、柱状部ＣＬ、梁部２２、およびビアプラグ４５上に配線層４６を形成し、層間絶縁膜１２ａ上に配線層４６を介して層間絶縁膜１２ｂ（＝層間絶縁膜１２の残部）を形成する（図６）。層間絶縁膜１２ｂは、第１絶縁膜の例である。配線層４６は、ビアプラグ４５と接するようにビアプラグ４５上に設けられた配線４６ａと、メモリセルアレイ１１の上方に設けられた配線４６ｂ（ソース線ＳＬ）とを含むように形成される。
次に、層間絶縁膜１２ｂ上に配線層４７を形成する（図６）。その結果、配線層４７が、層間絶縁膜１２ｂを介して配線層４６の上方に形成されて、層間絶縁膜１２ｂが、配線層４６と配線層４７との間に介在することとなる。配線層４７は、配線４６ａを露出させる開口部を層間絶縁膜１２ｂ内に形成した後に、層間絶縁膜１２ｂ上に形成される。その結果、配線層４７は、配線４６ａと接するように配線４６ａ上に設けられた配線４７ａを含むように形成される。
次に、層間絶縁膜１２ｂおよび配線層４７上にパッシベーション絶縁膜４８を形成し、パッシベーション絶縁膜４８内に開口部Ｐを形成する（図６）。その結果、開口部Ｐに配線４７ａが露出する。
その後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。このようにして、図１に示す半導体装置が製造される。
なお、図１は、層間絶縁膜１２と層間絶縁膜１３との境界面や、金属パッド４１と金属パッド３７との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３７の側面の傾きや、金属パッド４１の側面と金属パッド３７の側面との位置ずれを検出することで推定することができる。
図７は、第１実施形態の半導体装置の構造を示す別の断面図である。
図７は、図１の一部を拡大して示している。図７は、上述の層間絶縁膜１２、ビアプラグ４５、配線層４６、配線層４７、およびパッシベーション絶縁膜４８を示している。層間絶縁膜１２は、上述の層間絶縁膜１２ａ、１２ｂを含む。
配線層４６は、配線４６ａと、配線４６ｂ（ソース線ＳＬ）と、配線４６ｃとを含む。配線４６ａは、層間絶縁膜１２ａおよびビアプラグ４５上に形成されている。配線４６ｂは、層間絶縁膜１２ａ上に形成されており、かつ、メモリセルアレイ１１（図１）の上方に配置されている。配線４６ｃは、層間絶縁膜１２ａ上に形成されている。配線層４６は例えば、Ｗ層を含む金属層である。図７に示す配線層４６は、金属層のみで形成されており、半導体層は含んでいない。よって、図７では、配線層４６に含まれる金属層が、ビアプラグ４５に含まれる金属層と接している。なお、配線４６ｃは、後述する例のように、配線４６ｂの一部となっていてもよい。
層間絶縁膜１２ｂは、絶縁膜６１と、絶縁膜６２と、絶縁膜６３とを含む。絶縁膜６１は、配線層４６上に形成されている。絶縁膜６２は、絶縁膜６１上に形成されており、絶縁膜６１の絶縁材料と異なる種類の絶縁材料で形成されている。絶縁膜６３は、配線層４６、絶縁膜６１、および絶縁膜６２を貫通しており、絶縁膜６１の絶縁材料および／または絶縁膜６２の絶縁材料と異なる種類の絶縁材料で形成されている。配線４６ａ、配線４６ｂ、および配線４６ｃは、絶縁膜６３により互いに分離されている。
配線層４７は、配線４７ａと、配線４７ｂとを含む。配線４７ａは、層間絶縁膜１２ｂ内で配線４６ａ上に形成された部分Ｒ１と、層間絶縁膜１２ｂ外で層間絶縁膜１２ｂ上に形成された部分Ｒ２とを含む。部分Ｒ１は、ビアプラグとして機能する。部分Ｒ２は、ボンディングパッドとして機能する。部分Ｒ１は、第２プラグの例である。部分Ｒ２は、第３部分の例である。配線４７ｂは、層間絶縁膜１２ｂ上に形成されている。
配線層４７は、下部バリアメタル層６４と、上部バリアメタル層６５と、配線材層６６とを含む。配線材層６６は、配線層４７内の主たる層であり、下部バリアメタル層６４と上部バリアメタル層６５は、配線材層６６の下敷となる層である。下部バリアメタル層６４と上部バリアメタル層６５は、バリアメタル層の例である。下部バリアメタル層６４、上部バリアメタル層６５、および配線材層６６は、層間絶縁膜１２ｂおよび配線層４６上に順に形成されている。下部バリアメタル層６４は、例えばＴｉ（チタン）層である。上部バリアメタル層６５は、例えばＴｉＮ膜（チタン窒化膜）である。配線材層６６は、例えばＡｌ層である。図７では、配線層４７に含まれる金属層（下部バリアメタル層６４）が、配線層４６に含まれる金属層と接している。
本実施形態では、配線４７ａの部分Ｒ１と部分Ｒ２が、同じ配線材料により同時に形成される。具体的には、部分Ｒ１は、下部バリアメタル層６４、上部バリアメタル層６５、および配線材層６６を含んでおり、部分Ｒ２も、下部バリアメタル層６４、上部バリアメタル層６５、および配線材層６６を含んでいる。一方、後述する第２実施形態では、配線４７ａの部分Ｒ１と部分Ｒ２が、異なる配線材料により順番に形成される。
配線４７ａと配線４７ｂは、配線層４７内に形成されたパッシベーション絶縁膜４８により互いに分離されている。パッシベーション絶縁膜４８はさらに、配線４７ａの部分Ｒ１上にも形成されている。図７はさらに、パッシベーション絶縁膜４８の開口部Ｐ内で配線４７ａの部分Ｒ２上に形成された半田６７と、半田６７と電気的に接続されたボンディングワイヤ６８とを示している。
本実施形態では、絶縁膜６１、６２の合計膜厚が、配線層４６の膜厚よりも厚くなっており、かつ、配線層４７の膜厚（部分Ｒ２の膜厚）よりも薄くなっている。ただし、絶縁膜６１、６２の合計膜厚は、配線層４６の膜厚より配線層４７の膜厚に近くなっている。よって、配線層４７の膜厚と絶縁膜６１、６２の合計膜厚との差は、絶縁膜６１、６２の合計膜厚と配線層４６の膜厚との差より小さくなっている。一方、後述する第２実施形態では、配線層４７の膜厚と絶縁膜６１、６２の合計膜厚との差が、絶縁膜６１、６２の合計膜厚と配線層４６の膜厚との差より大きくなっている。
本実施形態では、部分Ｒ１、すなわち、配線層４７の一部が、層間絶縁膜１２ｂに形成された開口部内に埋め込まれている。図７は、層間絶縁膜１２ｂにおいて当該開口部が形成された領域ＶＡを示している。領域ＶＡの詳細については、後述する。
図８は、第１実施形態の半導体装置の構造を示す平面図である。
図８は、図７に示す半導体装置の平面構造の一例を示している。図８は、複数のビアプラグ４５と、配線層４７（配線４７ａ）と、絶縁膜６３と、開口部Ｐと、領域ＶＡなどを示している。
図８では、絶縁膜６３が、平面視で環状の形状を有している。これにより、配線層４６は、絶縁膜６３の環の内側に位置する配線４６ａと、絶縁膜６３の環の外側に位置する配線４６ｂとに分離されている。この場合、図７に示す配線４６ｃは、配線４６ｂの一部となっている。図８では、開口部Ｐや領域ＶＡが、平面視で絶縁膜６３の環の内側に位置している。領域ＶＡは、上述のように、配線４７ａの部分Ｒ１に対応している。
図９は、第１実施形態の比較例の半導体装置の構造を示す断面図である。
本比較例の半導体装置（図９）は、おおむね第１実施形態の半導体装置（図７）と同様の構造を有する。ただし、本比較例の半導体装置は、配線層４６の代わりに配線層４６’を備える。
配線層４６’は、配線４６ａ’と、配線４６ｂ’と、配線４６ｃ’と、配線４６ｄ’とを含む。配線４６ａ’～４６ｄ’はいずれも、層間絶縁膜１２ａ上に形成されているが、ビアプラグ４５上には形成されていない。配線４６ｂ’は、配線４６ｂと同様に、ソース線ＳＬとなっている。配線層４６’は、層間絶縁膜１２ａ上に順に形成された半導体層７１、半導体層７２、および半導体層７３を含む。なお、配線４６ｃ’は、配線４６ａ’の一部となっていてもよく、配線４６ｄ’は、配線４６ｂ’の一部となっていてもよい。
本比較例の層間絶縁膜１２ｂは、絶縁膜７４と、絶縁膜７５と、絶縁膜７６と、絶縁膜７７と、絶縁膜７８とを含む。絶縁膜７４は、配線層４６’上に形成されている。絶縁膜７５は、絶縁膜７４上に形成されている。絶縁膜７６は、配線層４６’、絶縁膜７４、および絶縁膜７５を貫通している。絶縁膜７７は、絶縁膜７５、７６上に形成されている。絶縁膜７８は、絶縁膜７７および層間絶縁膜１２ａ上に形成されている。
本比較例の配線層４７は、第１実施形態の配線層４７と同様に、配線４７ａと、配線４７ｂとを含む。ただし、本比較例の配線４７ａは、絶縁膜７８内でビアプラグ４５、層間絶縁膜１２ａ、および絶縁膜７８上に配置されており、かつ、絶縁膜７８外で絶縁膜７８上に配置されている。よって、本比較例の配線４７ａは、配線層４６’ではなく、ビアプラグ４５に接している。
本比較例では、絶縁膜７４、７５、７７、７８の合計膜厚が、配線層４６’の膜厚よりも厚くなっている。一方、絶縁膜７４、７５、７７、７８の合計膜厚は、配線層４７の膜厚より薄くなっていてもよいし、配線層４７の膜厚より厚くなっていてもよい。本比較例の絶縁膜７４、７５、７７、７８の合計膜厚は、第１実施形態の絶縁膜６１、６２の合計膜厚に対応している。
本比較例では、配線層４７の一部が、配線層４６’および絶縁膜７４～７７に形成された開口部内に埋め込まれている。図９は、配線層４６’および絶縁膜７４～７７において当該開口部が形成された領域ＢＡを示している。また、本比較例では、配線層４７の一部が、絶縁膜７８に形成された開口部内に埋め込まれている。図９は、絶縁膜７８において当該開口部が形成された領域ＶＡを示している。図９に示す領域ＶＡ内の配線層４７は、図７に示す領域ＶＡ内の配線層４７（部分Ｒ１）と同様に、ビアプラグとして機能する。
図１０は、第１実施形態の比較例の半導体装置の構造を示す平面図である。
図１０は、図９に示す半導体装置の平面構造の一例を示している。図９は、複数のビアプラグ４５と、配線層４７（配線４７ａ）と、絶縁膜７８と、開口部Ｐと、領域ＢＡと、領域ＶＡなどを示している。
図１０では、絶縁膜７８の形状が、領域ＢＡや領域ＶＡを規定している。例えば、領域ＢＡは、絶縁膜７８の側面と配線４６ａ’の側面との界面により規定され、領域ＶＡは、絶縁膜７８の側面と配線４７ａの側面との界面により規定されている。図１０では、図９に示す配線４６ｃ’は、配線４６ａ’の一部となっている。
ここで、第１実施形態（図７）と比較例（図９）とを比較する。
本比較例の配線層４６’は、半導体層７１～７３で形成されている。一般に、金属層のビアプラグ上に、半導体層の配線を直接形成することは好ましくない。よって、本比較例では、配線層４６’の領域ＢＡに開口部を形成して、ビアプラグ４５上から配線層４６’を除去している。また、本比較例では、絶縁膜７８の領域ＶＡの開口部を形成して、この開口部内に配線層４７を埋め込んでいる。よって、本比較例の配線４７ａは、ビアプラグ４５上に直接形成されている。
その結果、本比較例の配線４７ａの上面は、領域ＢＡの外周付近に段差を有し、領域ＶＡの外周付近にも段差を有する。この場合、配線４７ａのＥＭ劣化が段差により引き起こされるおそれがある。さらに、配線４７ａの段差が、半導体装置のＺ方向の寸法を大きくし、半導体装置の小型化の妨げになるおそれがある。
一方、本実施形態の配線層４６は、金属層で形成されている。その結果、配線層４６’の領域ＢＡの開口部に相当する開口部を配線層４６に形成する必要がなくなる。よって、本実施形態では、配線４６ａがビアプラグ４５上に形成され、配線４７ａが配線４６ａ上に形成されている。
その結果、本実施形態の配線４７ａの上面は、領域ＶＡの外周付近にしか段差を有していない。これにより、配線４７ａのＥＭ劣化が段差により引き起こされるおそれを低減することが可能となる。さらには、半導体装置のＺ方向の寸法を小さくすることが可能となり、半導体装置を小型化することが可能となる。このように、本実施形態によれば、配線４７ａの形状を好適な形状にすることが可能となる。
図１１～図１６は、第１実施形態の半導体装置の製造方法を示す断面図である。
図１１は、図４と同様に、回路ウェハＷ２と貼り合わされた直後のアレイウェハＷ１を示している。図１１では、基板１５が、層間絶縁膜１２ａおよびビアプラグ４５上に配置されている。
まず、基板１５を、ＣＭＰまたはウェットエッチングにより除去する（図１２）。その結果、層間絶縁膜１２ａおよびビアプラグ４５が露出する。次に、層間絶縁膜１２ａおよびビアプラグ４５上に、配線層４６、絶縁膜６１、および絶縁膜６２を順に形成する（図１２）。次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、絶縁膜６２、絶縁膜６１、および配線層４６を貫通する開口部Ｈ１を形成する（図１２）。その結果、配線層４６から配線４６ａ～４６ｃが形成される。配線４６ａは、ビアプラグ４５に接するようにビアプラグ４５上に形成される。
次に、開口部Ｈ１内に絶縁膜６３を形成する（図１３）。その結果、絶縁膜６１～６３を含む層間絶縁膜１２ｂが形成される。次に、リソグラフィおよびＲＩＥにより、絶縁膜６２、６１を貫通する開口部Ｈ２を形成する（図１３）。本実施形態の開口部Ｈ２は、ビアプラグ４５の上方に形成される。
次に、層間絶縁膜１２ｂおよび配線層４６上に、下部バリアメタル層６４、上部バリアメタル層６５、および配線材層６６を順に形成する（図１４）。その結果、部分Ｒ１、Ｒ２を含む配線層４７が形成される。部分Ｒ１は、開口部Ｈ２内で、配線４６ａに接するように配線４６ａ上に形成される。部分Ｒ２は、開口部Ｈ２外で、層間絶縁膜１２ｂ上に形成される。開口部Ｈ２は、ビアプラグとして機能する部分Ｒ１を埋め込むビアホールとして使用される。図１４はさらに、配線層４７において部分Ｒ１上に形成された窪み部Ｈ３を示している。
なお、本実施形態の部分Ｒ１と部分Ｒ２は、いずれも下部バリアメタル層６４、上部バリアメタル層６５、および配線材層６６により形成される。そのため、本実施形態の部分Ｒ１と部分Ｒ２は、図１４の工程で同時に形成される。
次に、リソグラフィおよびＲＩＥにより、配線層４７を貫通する開口部Ｈ４を形成する（図１５）。その結果、配線層４７から配線４７ａ、４７ｂが形成される。配線４７ａは、部分Ｒ１、Ｒ２を含むように形成される。
次に、配線層４７上にパッシベーション絶縁膜４８を形成し、パッシベーション絶縁膜４８内に開口部Ｐを形成する（図１６）。パッシベーション絶縁膜４８は、窪み部Ｈ３および開口部Ｈ４内にも形成される。次に、開口部Ｐ内の配線４７ａとボンディングワイヤ６８とを半田６７により電気的に接続する（図１６）。このようにして、本実施形態の半導体装置が製造される。
以上のように、本実施形態では、ビアプラグ４５上に配線４７ａではなく配線４６ａを形成し、配線４６ａ上に配線４７ａを形成する。よって、本実施形態によれば、配線４７ａの形状を好適な形状にすることが可能となる。例えば、領域ＢＡに起因する段差が形成されないように、配線４７ａを形成することが可能となる。
（第２実施形態）
図１７は、第２実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置（図１７）は、おおむね第１実施形態の半導体装置（図７）と同様の構造を有する。ただし、本実施形態の配線層４７は、下部バリアメタル層６４と、上部バリアメタル層６５と、配線材層６６と、金属層８１とを含む。金属層８１は、例えばＡｌ層である。
本実施形態の配線層４７は、第１実施形態の配線層４７と同様に、配線４７ａと、配線４７ｂとを含む。また、本実施形態の配線４７ａは、層間絶縁膜１２ｂ内で配線４６ａ上に形成された複数の部分Ｒ１と、層間絶縁膜１２ｂ外で層間絶縁膜１２ｂ上に形成された部分Ｒ２とを含む。
本実施形態では、配線４７ａの部分Ｒ１と部分Ｒ２が、異なる配線材料により順番に形成される。具体的には、部分Ｒ１は、金属層８１を含み、部分Ｒ２は、下部バリアメタル層６４、上部バリアメタル層６５、および配線材層６６を含んでいる。部分Ｒ１は、層間絶縁膜１２ｂ内に金属層８１を形成することで形成される。部分Ｒ２は、部分Ｒ１の形成後に、層間絶縁膜１２ｂおよび金属層８１上に、下部バリアメタル層６４、上部バリアメタル層６５、および配線材層６６を順に形成することで形成される。
第１実施形態の配線４７ａの上面は、領域ＶＡの外周付近に段差を有しているが、本実施形態の配線４７ａの上面は、このような段差を有していない。理由は、本実施形態の部分Ｒ１が、下部バリアメタル層６４、上部バリアメタル層６５、および配線材層６６により部分Ｒ２と同時に形成されず、金属層８１により部分Ｒ２より前に形成されるからである。よって、本実施形態によれば、配線４７ａのＥＭ劣化が段差により引き起こされるおそれをさらに低減することが可能となる。
本実施形態では、絶縁膜６１、６２の合計膜厚が、第１実施形態と同様に、配線層４６の膜厚より厚くなっており、かつ、配線層４７の膜厚（部分Ｒ２の膜厚）より薄くなっている。ただし、本実施形態の絶縁膜６１、６２の合計膜厚は、第１実施形態とは異なり、配線層４７の膜厚より配線層４６の膜厚に近くなっている。よって、本実施形態では、配線層４７の膜厚と絶縁膜６１、６２の合計膜厚との差は、絶縁膜６１、６２の合計膜厚と配線層４６の膜厚との差より大きくなっている。
別言すると、第１実施形態の絶縁膜６１、６２の合計膜厚は厚くなっており、本実施形態の絶縁膜６１、６２の合計膜厚は薄くなっている。よって、本実施形態によれば、半導体装置のＺ方向の寸法をさらに小さくすることが可能となり、半導体装置をさらに小型化することが可能となる。比較例では金属層４６’と金属層４７との間の耐圧確保のために絶縁膜７４、７５、７７、７８の合計膜厚を厚くする必要があるが、本実施形態ではその必要がなく、そのことも、本実施形態の絶縁膜６１、６２の合計膜厚は薄くできる理由である。
なお、本実施形態の各部分Ｒ１は、Ｚ方向の寸法が小さいだけでなく、平面形状の面積も小さい。この場合、層間絶縁膜１２ｂ内に小さい凹部を形成し、小さい凹部内に金属層８１を形成する必要がある。この凹部は、Ｚ方向の寸法が小さいだけでなく、平面形状の面積も小さいため、アスペクト比が高い。このような凹部内に金属層８１を形成することは難しい。そこで、本実施形態の金属層８１は、溶けた金属（例えばアルミニウム）を凹部内に流し込み、流し込んだ金属を固化させることで形成される。これにより、このような凹部内に金属層８１を好適に形成することが可能となる。
図１８は、第２実施形態の半導体装置の構造を示す平面図である。
図１８は、図１７に示す半導体装置の平面構造の一例を示している。図１８は、複数のビアプラグ４５と、配線層４７（配線４７ａ）と、絶縁膜６３と、開口部Ｐなどを示している。図１８はさらに、配線４７ａの複数の部分Ｒ１を示している。各部分Ｒ１は、金属層８１で形成されている。
図１８でも、図８と同様に、絶縁膜６３が、平面視で環状の形状を有している。これにより、配線層４６は、絶縁膜６３の環の内側に位置する配線４６ａと、絶縁膜６３の環の外側に位置する配線４６ｂとに分離されている。この場合、図１７に示す配線４６ｃは、配線４６ｂの一部となっている。図１８では、開口部Ｐ、部分Ｒ１、およびコンタクトプラグ４５が、平面視で絶縁膜６３の環の内側に位置している。
図１９～図２４は、第２実施形態の半導体装置の製造方法を示す断面図である。
図１９は、図４や図１１と同様に、回路ウェハＷ２と貼り合わされた直後のアレイウェハＷ１を示している。図１９では、基板１５が、層間絶縁膜１２ａおよびビアプラグ４５上に配置されている。
まず、基板１５を、ＣＭＰまたはウェットエッチングにより除去する（図２０）。その結果、層間絶縁膜１２ａおよびビアプラグ４５が露出する。次に、層間絶縁膜１２ａおよびビアプラグ４５上に、配線層４６、絶縁膜６１、および絶縁膜６２を順に形成する（図２０）。次に、リソグラフィおよびＲＩＥにより、絶縁膜６２、絶縁膜６１、および配線層４６を貫通する開口部Ｈ１を形成する（図２０）。その結果、配線層４６から配線４６ａ～４６ｃが形成される。配線４６ａは、ビアプラグ４５に接するようにビアプラグ４５上に形成される。
次に、開口部Ｈ１内に絶縁膜６３を形成する（図２１）。その結果、絶縁膜６１～６３を含む層間絶縁膜１２ｂが形成される。次に、リソグラフィおよびＲＩＥにより、絶縁膜６２、６１を貫通する複数の開口部（凹部）Ｈ２を形成する（図１３）。これらの開口部Ｈ２は、第１凹部の例である。
次に、これらの開口部Ｈ２内に金属層８１を形成する（図２２）。その結果、これらの開口部Ｈ２内に複数の部分Ｒ１が形成される。各部分Ｒ１は、対応する開口部Ｈ２内で、配線４６ａに接するように配線４６ａ上に形成される。本実施形態の金属層８１は、溶けた金属を凹部内に流し込み、流し込んだ金属を固化させることで形成される。
次に、層間絶縁膜１２ｂおよび金属層８１上に、下部バリアメタル層６４、上部バリアメタル層６５、および配線材層６６を順に形成する（図２２）。その結果、部分Ｒ１、Ｒ２を含む配線層４７が形成される。部分Ｒ２は、開口部Ｈ２外で、層間絶縁膜１２ｂおよび金属層８１上に形成される。
次に、リソグラフィおよびＲＩＥにより、配線層４７を貫通する開口部Ｈ４を形成する（図２３）。その結果、配線層４７から配線４７ａ、４７ｂが形成される。配線４７ａは、部分Ｒ１、Ｒ２を含むように形成される。
次に、配線層４７上にパッシベーション絶縁膜４８を形成し、パッシベーション絶縁膜４８内に開口部Ｐを形成する（図２４）。パッシベーション絶縁膜４８は、開口部Ｈ４内にも形成される。次に、開口部Ｐ内の配線４７ａとボンディングワイヤ６８とを半田６７により電気的に接続する（図２４）。このようにして、本実施形態の半導体装置が製造される。
以上のように、本実施形態では、ビアプラグ４５上に配線４７ａではなく配線４６ａを形成し、配線４６ａ上に配線４７ａを形成する。よって、本実施形態によれば、配線４７ａの形状を好適な形状にすることが可能となる。例えば、領域ＢＡ、ＶＡに起因する段差が形成されないように、配線４７ａを形成することが可能となる。
（第３実施形態）
図２５は、第３実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置（図２５）は、おおむね第１実施形態の半導体装置（図７）と同様の構造を有する。ただし、本実施形態の配線層４７は、配線４７ａと配線４７ｃとを含む。配線４７ａと配線４７ｃは、パッシベーション絶縁膜４８により互いに分離されている。本実施形態では、配線４７ａが、符号Ｐ１、Ｐ２で示す複数の箇所で配線４６ａと接しており、配線４７ｃが、符号Ｐ３で示す箇所で配線４６ｂと接している。配線４７ｃの一部は、第４部分の例である。以下、符号Ｐ１、Ｐ２、Ｐ３で示す領域をそれぞれ「領域Ｐ１、Ｐ２、Ｐ３」と表記する。
図２６は、第３実施形態の半導体装置の構造を示す平面図である。
図２６は、配線４７ａの平面形状の例を示している。図２５は、図２６に示すＸ－Ｘ’線に沿ったＸＺ断面を示している。図２６に示す配線４７ａは、パッシベーション絶縁膜４８の開口部Ｐの下方に位置する３つの領域Ｐ１で配線４６ａと接しており、かつ、その他の場所に位置する３つの領域Ｐ２で配線４６ａと接している。図２５は、これらの領域Ｐ１のうちの１つと、これらの領域Ｐ２のうちの１つとを例示している。
各領域Ｐ１は、Ｘ方向またはＹ方向に延びる長方形の形状を有する。本実施形態では、各領域Ｐ１の下方に複数のビアプラグ４５が配置されている。一方、各領域Ｐ２は、Ｙ方向に延びる長方形の形状を有する。本実施形態では、複数の領域Ｐ２が、Ｙ方向に延びる同じ直線上に配置されている。本実施形態の配線４７ａは、領域Ｐ１、Ｐ２を含むメイン部分と、メイン部分からＸ方向に突出した複数の突出部分とを含んでいる。
本実施形態の半導体装置は、第１実施形態の半導体装置と同様に、図１１～図１６に示す工程により製造可能である。ただし、本実施形態の半導体装置を製造する際には、図１３に示す工程で、複数の開口部Ｈ２を、領域Ｐ１～Ｐ３に対応する箇所に形成する。
本実施形態によれば、配線層４７を領域Ｐ１～Ｐ３で配線層４６と接するようにすることで、例えば、配線層４６の電位を配線層４７により好適に制御することが可能となる。
（第４実施形態）
図２７は、第４実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置は、第１実施形態の半導体装置と同様の構造を有する。本実施形態の半導体装置はさらに、図２７に示す構造を有する。図２７は、積層膜５１と、積層膜５１内に設けられた柱状部ＣＬと、柱状部ＣＬ上に設けられた配線４６ｂ（ソース線ＳＬ）とを示している。
図２７の柱状部ＣＬでは、チャネル半導体層５５の上端部Ｅが、ブロック絶縁膜５２、電荷蓄積層５３、およびトンネル絶縁膜５４の上面に対し、＋Ｚ方向に突出している。配線４６ｂは、上端部Ｅでチャネル半導体層５５と接するように、チャネル半導体層５５上に設けられている。本実施形態では、金属層である配線４６ｂが、チャネル半導体層５５とショットキー接合により電気的に接続されている。ショットキー接合のさらなる詳細については、後述する。
なお、本実施形態のチャネル半導体層５５は、ｐ型不純物原子もｎ型不純物原子も含んでいないが、代わりに、少なくとも上端部Ｅ内にｐ型不純物原子またはｎ型不純物原子を含んでいてもよい。これにより、金属層である配線４６ｂを、チャネル半導体層５５と非ショットキー接合により電気的に接続することが可能となる。
本実施形態の半導体装置は、第１実施形態の半導体装置と同様に、図１１～図１６に示す工程により製造可能である。ただし、本実施形態の半導体装置を製造する際には、図１２に示す工程で、配線４６ｂを、各柱状部ＣＬのチャネル半導体層５５上に形成する。
図２８は、第４実施形態の半導体装置の動作例を示すタイミングチャートである。
図２８は、本実施形態の半導体装置の読出動作の例を示している。図２８は、ビット線ＢＬ、ドレイン側選択線ＳＧＤ、選択ワード線ＷＬ、非選択ワード線ＷＬ、ソース側選択線ＳＧＳ、およびソース線ＳＬといった配線の電圧を示している。
読出動作の開始前には、ビット線ＢＬ、ドレイン側選択線ＳＧＤ、選択ワード線ＷＬ、非選択ワード線ＷＬ、ソース側選択線ＳＧＳ、およびソース線ＳＬの電圧は、例えば接地電圧ＶＳＳである。読出動作が開始すると、ビット線ＢＬに電圧ＶＢＬが印加され、ドレイン側選択線ＳＧＤに電圧ＶＳＧＤが印加され、選択ワード線ＷＬに電圧ＶＣＧが印加され、非選択ワード線ＷＬに電圧ＶＲＥＡＤが印加され、ソース側選択線ＳＧＳにＶＳＧＳが印加される。
電圧ＶＢＬは、接地電圧ＶＳＳより高い電圧である。電圧ＶＳＧＤは、読出動作において、選択されたブロックのドレイン側選択トランジスタをオンさせる電圧である。電圧ＶＣＧは、セルトランジスタに記憶されたデータを判定するための読出電圧である。電圧ＶＣＧが印加されたセルトランジスタは、記憶するデータの値ごとに設定された閾値電圧に応じてオン状態またはオフ状態になる。電圧ＶＲＥＡＤは、記憶するデータの値によらずにセルトランジスタをオンさせる電圧である。電圧ＶＳＧＳは、読出動作において、選択されたブロックのソース側選択トランジスタをオンさせる電圧である。
図２８に示す配線にこれらの電圧が印加されると、本実施形態の半導体装置のＮＡＮＤストリングのチャネル半導体層５５内にチャネルが形成される。そして、選択ワード線ＷＬに接続されたセルトランジスタの閾値電圧に応じて、チャネル電流が流れる。センスアンプユニットでは、ＮＡＮＤストリングの状態に応じてセンスノードの電圧が変化する。その後、シーケンサが制御信号をアサートすると、センスアンプユニットが、センスノードの電圧に基づいて、セルトランジスタの閾値電圧を判定する。本実施形態の半導体装置は、この閾値電圧の判定結果に基づいて、読出データを確定させる。読出動作が終了すると、各配線の状態が、読出動作の開始前の状態に戻される。
図２９は、第４実施形態の半導体装置の動作を説明するためのグラフである。
図２９は、読出動作時のＮＡＮＤストリングにおけるバンド構造の例を示している。図２９において、縦軸はエネルギーを示し、横軸はＮＡＮＤストリングのチャネルからソース線ＳＬまでの領域を示している。図２９に示すように、ＮＡＮＤストリングのチャネルとソース線ＳＬとの間には、ショットキー障壁が形成されている。
読出動作では、非選択ワード線ＷＬに電圧ＶＲＥＡＤが印加され、ソース側選択線ＳＧＳに電圧ＶＳＧＳが印加され、ドレイン側選択線ＳＧＤに電圧ＶＳＧＤが印加されることで、伝導帯のエネルギーが下がる。これにより、チャネルとソース線ＳＬとの間に形成されたショットキー障壁の厚さが低減される。そして、ソース線ＳＬからＮＡＮＤストリングＮＳのチャネルに向かって、電子（図２９に示す「ｅ」）が供給される。つまり、本実施形態の読出動作では、ショットキー接合に対する逆方向バイアスが印加され、ソース線ＳＬからチャネルに向かったトンネル電流が利用される。
本実施形態によれば、金属層である配線４６ｂ（ソース線ＳＬ）をチャネル半導体層５５上に形成しても、半導体装置をメモリとして動作させることが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、１２：層間絶縁膜、１２ａ：層間絶縁膜、
１２ｂ：層間絶縁膜、１３：層間絶縁膜、１４：基板、１５：基板、
２１：階段構造部、２２：梁部、２３：コンタクトプラグ、
２４：ワード配線層、２５：ビアプラグ、
３１：トランジスタ、３１ａ：ゲート絶縁膜、３１ｂ：ゲート電極、
３２：コンタクトプラグ、３３：配線層、３４：配線層、
３５：配線層、３６：ビアプラグ、３７：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、４４：配線層、
４５：ビアプラグ、４６：配線層、４６ａ：配線、４６ｂ：配線、
４６ｃ：配線、４６’：配線層、４６ａ’：配線、４６ｂ’：配線、
４６ｃ’：配線、４６ｄ’：配線、４７：配線層、４７ａ：配線、
４７ｂ：配線、４７ｃ：配線、４８：パッシベーション絶縁膜、
５１：積層膜、５１ａ：電極層、５１ｂ：絶縁膜、
５２：ブロック絶縁膜、５３：電荷蓄積層、５４：トンネル絶縁膜、
５５：チャネル半導体層、５６：コア絶縁膜、
６１：絶縁膜、６２：絶縁膜、６３：絶縁膜、
６４：下部バリアメタル層、６５：上部バリアメタル層、
６６：配線材層、６７：半田、６８：ボンディングワイヤ、
７１：半導体層、７２：半導体層、７３：半導体層、７４：絶縁膜、
７５：絶縁膜、７６：絶縁膜、７７：絶縁膜、７８：絶縁膜、
８１：金属層

Claims (20)

  1. 第１基板と、
    前記第１基板の上方に設けられ、第１方向に互いに離間された複数の第１電極層と、前記複数の第１電極層内に設けられ、前記第１方向に延び、電荷蓄積層および半導体層を含む柱状部と、前記複数の第１電極層の上方に設けられ、前記半導体層の一端に電気的に接続された第１金属層と、を含むメモリセルアレイと、
    前記第１基板の上方に設けられた第１プラグと、
    前記第１プラグの上方に設けられ、前記第１金属層を介して前記第１プラグに電気的に接続さた第１配線層と、
    を備える半導体装置。
  2. 前記第１金属層と前記第１配線層との間に設けられた第１絶縁膜をさらに備える、請求項１に記載の半導体装置。
  3. 前記第１配線層は、前記第１絶縁膜内に設けられた第２プラグを介して前記第１プラグに電気的に接続されている、請求項２に記載の半導体装置。
  4. 前記第１配線層は、バリアメタル層と、前記バリアメタル層上に設けられた配線材層とを含み、
    前記バリアメタル層および配線材層は、前記第２プラグにも含まれる、請求項３に記載の半導体装置。
  5. 前記第１配線層は、バリアメタル層と、前記バリアメタル層上に設けられた配線材層とを含み、
    前記バリアメタル層および前記配線材層は、前記第２プラグには含まれない、請求項３に記載の半導体装置。
  6. 前記第１金属層は、
    前記複数の第１電極層の上方に設けられ、前記半導体層の一端に電気的に接続された第１部分と、
    前記第１部分と分離され、前記第１プラグおよび前記第１配線層に電気的に接続された第２部分と、
    を含む、請求項１に記載の半導体装置。
  7. 前記第１部分は、ソース線である、請求項６に記載の半導体装置。
  8. 前記第１部分は、前記半導体層と接するように前記半導体層上に設けられている、請求項６に記載の半導体装置。
  9. 前記第１部分は、前記半導体層とショットキー接合により電気的に接続されている、請求項８に記載の半導体装置。
  10. 前記第１部分は、不純物原子を含む前記半導体層と非ショットキー接合により電気的に接続されている、請求項８に記載の半導体装置。
  11. 前記第１配線層は、ボンディングパッドを含む、請求項１に記載の半導体装置。
  12. 前記第１配線層は、前記第２部分と複数の箇所で電気的に接続された第３部分を含む、請求項６に記載の半導体装置。
  13. 前記第１配線層は、前記第１部分と電気的に接続された第４部分をさらに含む、請求項６に記載の半導体装置。
  14. 第１基板の上方に設けられ、第１方向に互いに離間された複数の第１電極層と、前記複数の第１電極層内に設けられ、前記第１方向に延び、電荷蓄積層および半導体層を含む柱状部と、前記複数の第１電極層の上方に設けられ、前記半導体層の一端に電気的に接続された第１金属層と、を含むメモリセルアレイを形成し、
    前記第１基板の上方に第１プラグを形成し、
    前記第１プラグの上方に設けられ、前記第１金属層を介して前記第１プラグに電気的に接続された第１配線層を形成する、
    ことを含む半導体装置の製造方法。
  15. 前記第１金属層上に第１絶縁膜を形成することをさらに含み、
    前記第１配線層は、前記第１絶縁膜上に形成される、請求項１４に記載の半導体装置の製造方法。
  16. 前記第１配線層は、前記第１絶縁膜内に設けられた第２プラグを介して前記第１プラグに電気的に接続される、請求項１５に記載の半導体装置の製造方法。
  17. 前記第１配線層は、前記第２プラグと同時に形成される、請求項１６に記載の半導体装置の製造方法。
  18. 前記第１配線層は、前記第２プラグが形成された後に形成される、請求項１６に記載の半導体装置の製造方法。
  19. 前記第２プラグは、前記第１絶縁膜内に形成された第１凹部内に、溶けた金属を流し込むことで形成される、請求項１６に記載の半導体装置の製造方法。
  20. 前記複数の第１電極層および前記柱状部は、第２基板の上方に形成され、
    前記第２基板は、前記複数の第１電極層および前記柱状部が前記第１基板の上方に配置されるように前記第１基板と貼り合わされ、前記第１基板と貼り合わされた後に除去され、
    前記第１金属層は、前記第２基板が除去された後に、前記複数の第１電極層の上方に形成される、
    請求項１４に記載の半導体装置の製造方法。
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