JP2024164948A - Control circuit and three-phase power factor correction device - Google Patents
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- 238000001514 detection method Methods 0.000 claims abstract description 151
- 238000006243 chemical reaction Methods 0.000 claims abstract description 99
- 230000008859 change Effects 0.000 claims description 36
- 238000010586 diagram Methods 0.000 description 24
- 238000004088 simulation Methods 0.000 description 21
- 230000009466 transformation Effects 0.000 description 12
- 230000001360 synchronised effect Effects 0.000 description 10
- 238000004364 calculation method Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 8
- 230000002457 bidirectional effect Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000844 transformation Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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Abstract
【課題】三相交流電源の周波数が急速に変化した場合でも、制御対象機器の動作が不安定になることを抑制できる制御回路を提供する。
【解決手段】制御回路Ａ１において、三相交流電源の三相の検出信号を回転座標軸上の二相信号に変換する二相変換部１２１と、三相交流電源の第２検出信号を入力され、第２検出信号から検出された第１周波数より低い第２周波数に基づく正弦波信号を生成して、二相変換部１２１に出力する位相検出部１４と、を備えた。
【選択図】図１
A control circuit is provided that can prevent the operation of a controlled device from becoming unstable even when the frequency of a three-phase AC power supply changes rapidly.
[Solution] The control circuit A1 includes a two-phase conversion unit 121 that converts a three-phase detection signal of a three-phase AC power supply into a two-phase signal on a rotating coordinate axis, and a phase detection unit 14 that receives a second detection signal of the three-phase AC power supply, generates a sine wave signal based on a second frequency lower than a first frequency detected from the second detection signal, and outputs the sine wave signal to the two-phase conversion unit 121.
[Selected Figure] Figure 1
Description
本発明は、三相交流電源の三相の検出信号を回転座標軸上の二相の信号に変換して制御を行う制御回路、および、当該制御回路を備えている三相力率改善装置に関する。 The present invention relates to a control circuit that converts the three-phase detection signals of a three-phase AC power supply into two-phase signals on a rotating coordinate axis for control, and a three-phase power factor correction device that includes the control circuit.
各種電力変換装置などの制御において、三相交流電流を検出した三相の電流検出信号を回転座標軸上の二相の信号に変換してから制御を行う制御回路が知られている。例えば特許文献１には、このような制御を行うＡＣ／ＤＣ双方向コンバータが開示されている。当該ＡＣ／ＤＣ双方向コンバータの制御回路は、電流検出器により検出された三相の電流フィードバック信号を、３相－２相電流フィードバック演算器によって、ｄ軸電流フィードバック信号とｑ軸電流フィードバック信号に変換する。そして、当該制御回路は、ｄ軸電流フィードバック信号に基づく制御により演算処理されたｄ軸電圧指令信号と、ｑ軸電流フィードバック信号に基づく制御により演算処理されたｑ軸電圧指令信号とを、２相－３相電圧指令演算器によって、三相の電圧指令信号に変換する。３相－２相電流フィードバック演算器および２相－３相電圧指令演算器は、ＡＣ電源の電源電圧信号から演算された電気角θ２信号に基づいて、ＡＣ電源と同期した演算処理を行う。
In controlling various power conversion devices, a control circuit is known that converts a three-phase current detection signal that detects a three-phase AC current into a two-phase signal on a rotating coordinate axis and then performs control. For example,
また、電気角θ２信号の代わりに、ＡＣ電源と同期した正弦波信号および余弦波信号を座標変換の各演算器に入力する方法がある。当該方法では、検出されたＡＣ電源の電源電圧信号と位相および周波数を一致させた正弦波信号および余弦波信号を、例えばデジタルＰＬＬ（Phase-locked loop）回路を用いて生成する。 In addition, there is a method of inputting a sine wave signal and a cosine wave signal synchronized with an AC power supply to each calculator of the coordinate conversion instead of the electrical angle θ2 signal. In this method, a sine wave signal and a cosine wave signal whose phase and frequency match the detected power supply voltage signal of the AC power supply are generated using, for example, a digital PLL (Phase-locked loop) circuit.
ＡＣ電源が商用電源などの、機器の電源容量に対して十分余裕を持った電源の場合、電源の周波数が安定しているので、ＡＣ電源の電源電圧信号と、各演算器に入力される正弦波信号および余弦波信号（以下では、「座標変換用信号」とする）とで、周波数および位相のずれはほとんどない。しかし、ＡＣ電源がエンジン発電機などの電源容量に余裕のない電源の場合、機器の起動時や停止時において、周波数が急速に変化する場合がある。座標変換用信号を決めるには最短でも１周期前の電源の位相および周波数の情報が必要であり、演算の時間を考えると、数周期前の情報を用いて座標変換用信号を決定することになる。デジタルＰＬＬでは、電源電圧信号が負の値から正の値に切り替わるゼロクロスと同期して座標変換用信号を生成するが、最低でも１周期前の周波数で制御を行うことになる。したがって、周波数が急速に変化した場合、電源電圧信号と座標変換用信号とで位相のずれが生じる。図６（ａ）に示すように、電源電圧信号（波形ａとして破線で示している）の周波数が急速に減少した場合、座標変換用信号（波形ｂとして実線で示している）は、各矢印ｃで示すタイミングで同期されて、歪んだ波形になる。また、図６（ｂ）に示すように、電源電圧信号（波形ａとして破線で示している）の周波数が急速に増加した場合、座標変換用信号（波形ｂとして実線で示している）は、各矢印ｃで示すタイミングで同期されて、歪んだ波形になる。このように、座標変換用信号が歪んだ波形になると、各演算器での変換処理が精度よく行われなくなり、制御回路が制御する機器の動作が不安定になる。周波数の変化速度が大きい場合は、座標変換用信号の作成の演算遅れによって、座標変換用信号の情報が２周期、３周期前の電源電圧信号の情報になるので、さらに変換精度が悪くなる。 When the AC power supply is a commercial power supply or other power supply with sufficient margin for the power capacity of the equipment, the frequency of the power supply is stable, so there is almost no shift in frequency or phase between the power supply voltage signal of the AC power supply and the sine wave signal and cosine wave signal (hereinafter referred to as "coordinate conversion signal") input to each computing unit. However, when the AC power supply is a power supply with no margin for power capacity such as an engine generator, the frequency may change rapidly when the equipment is started or stopped. To determine the coordinate conversion signal, information on the phase and frequency of the power supply at least one cycle ago is required, and considering the time of calculation, the coordinate conversion signal is determined using information from several cycles ago. In a digital PLL, the coordinate conversion signal is generated in synchronization with the zero crossing where the power supply voltage signal switches from a negative value to a positive value, but control is performed at a frequency at least one cycle ago. Therefore, if the frequency changes rapidly, a phase shift occurs between the power supply voltage signal and the coordinate conversion signal. As shown in FIG. 6(a), when the frequency of the power supply voltage signal (shown by a dashed line as waveform a) is rapidly decreased, the coordinate conversion signal (shown by a solid line as waveform b) is synchronized with the timing indicated by the arrows c, resulting in a distorted waveform. Also, as shown in FIG. 6(b), when the frequency of the power supply voltage signal (shown by a dashed line as waveform a) is rapidly increased, the coordinate conversion signal (shown by a solid line as waveform b) is synchronized with the timing indicated by the arrows c, resulting in a distorted waveform. When the coordinate conversion signal is distorted in this way, the conversion process in each calculator is not performed accurately, and the operation of the device controlled by the control circuit becomes unstable. When the rate of change of the frequency is large, the calculation delay in creating the coordinate conversion signal causes the information of the coordinate conversion signal to become the information of the power supply voltage signal two or three cycles ago, further worsening the conversion accuracy.
本発明は上記した事情のもとで考え出されたものであって、三相交流電源の周波数が急速に変化した場合でも、制御対象機器の動作が不安定になることを抑制できる制御回路を提供することをその目的としている。 The present invention was conceived in light of the above circumstances, and aims to provide a control circuit that can prevent the operation of the controlled device from becoming unstable even when the frequency of the three-phase AC power supply changes rapidly.
上記課題を解決するため、本発明では、次の技術的手段を講じている。 To solve the above problems, the present invention provides the following technical solutions:
本発明の第１の側面によって提供される制御回路は、三相交流電源の三相の検出信号を回転座標軸上の二相信号に変換する二相変換部と、前記三相交流電源の第２検出信号を入力され、前記第２検出信号から検出された第１周波数より低い第２周波数に基づく正弦波信号を生成して、前記二相変換部に出力する位相検出部と、を備えている。 The control circuit provided by the first aspect of the present invention includes a two-phase conversion unit that converts a three-phase detection signal of a three-phase AC power supply into a two-phase signal on a rotating coordinate axis, and a phase detection unit that receives a second detection signal of the three-phase AC power supply, generates a sine wave signal based on a second frequency that is lower than the first frequency detected from the second detection signal, and outputs the sine wave signal to the two-phase conversion unit.
本発明の好ましい実施の形態においては、前記位相検出部は、前記第２検出信号が負の値から正の値に切り替わるゼロクロスタイミングを検出するゼロクロス検出部と、所定のクロック信号を出力するクロック出力部と、前記ゼロクロス検出部がゼロクロスタイミングを検出してから、次のゼロクロスタイミングを検出するまでの間、前記クロック信号をカウントするクロックカウント部と、複数のカウント値にそれぞれ関連付けて正弦波データを記憶する波形テーブルと、前記クロックカウント部がカウントしたカウント数に、１より大きい周波数調整係数を乗算した値に基づいて、前記波形テーブルの各カウント値を設定するカウント値設定部と、前記ゼロクロス検出部がゼロクロスタイミングを検出したときから、前記クロック信号をカウントした数が前記波形テーブルに設定されたいずれかのカウント値になったときに、当該カウント値に関連付けられている正弦波データを読み出す読出部と、を備えている。 In a preferred embodiment of the present invention, the phase detection unit includes a zero-cross detection unit that detects a zero-cross timing at which the second detection signal switches from a negative value to a positive value, a clock output unit that outputs a predetermined clock signal, a clock count unit that counts the clock signal from when the zero-cross detection unit detects a zero-cross timing until it detects the next zero-cross timing, a waveform table that stores sine wave data associated with each of a plurality of count values, a count value setting unit that sets each count value of the waveform table based on a value obtained by multiplying the number of counts counted by the clock count unit by a frequency adjustment coefficient greater than 1, and a readout unit that reads out the sine wave data associated with the count value when the number of counts of the clock signal from when the zero-cross detection unit detects a zero-cross timing reaches any of the count values set in the waveform table.
本発明の好ましい実施の形態においては、前記位相検出部は、前記第２検出信号が正の値から負の値に切り替わる逆ゼロクロスタイミングを検出する逆ゼロクロス検出部をさらに備え、前記読出部は、前記ゼロクロス検出部がゼロクロスタイミングを検出したとき、および、前記逆ゼロクロス検出部が逆ゼロクロスタイミングを検出したときから、前記クロック信号のカウントを開始する。 In a preferred embodiment of the present invention, the phase detection unit further includes a reverse zero-cross detection unit that detects a reverse zero-cross timing at which the second detection signal switches from a positive value to a negative value, and the readout unit starts counting the clock signal when the zero-cross detection unit detects the zero-cross timing and when the reverse zero-cross detection unit detects the reverse zero-cross timing.
本発明の好ましい実施の形態においては、前記第２検出信号の周波数変化を検出する変化検出部をさらに備え、前記位相検出部は、前記周波数変化が所定値より大きい場合、前記第１周波数より低い前記第２周波数に基づく正弦波信号を生成し、前記周波数変化が前記所定値以下の場合、前記第１周波数に基づく正弦波信号を生成する。 In a preferred embodiment of the present invention, the device further includes a change detection unit that detects a change in frequency of the second detection signal, and the phase detection unit generates a sine wave signal based on the second frequency, which is lower than the first frequency, when the frequency change is greater than a predetermined value, and generates a sine wave signal based on the first frequency when the frequency change is equal to or less than the predetermined value.
本発明の好ましい実施の形態においては、前記二相変換部と同様の構成の第２の二相変換部および第３の二相変換部と、前記位相検出部と同様の構成の第２の位相検出部および第３の位相検出部と、をさらに備え、前記三相はｕ相、ｖ相、およびｗ相を含んでおり、前記二相変換部は、ｕ相、ｖ相、ｗ相の順で、前記三相の検出信号を入力され、前記第２の二相変換部は、ｖ相、ｗ相、ｕ相の順で、前記三相の検出信号を入力され、前記第３の二相変換部は、ｗ相、ｕ相、ｖ相の順で、前記三相の検出信号を入力され、前記位相検出部に入力される前記第２検出信号は、ｕ相に関する検出信号であり、前記第２の位相検出部は、ｖ相に関する第３検出信号を入力され、前記第３の位相検出部は、ｗ相に関する第４検出信号を入力される。 In a preferred embodiment of the present invention, the device further includes a second two-phase conversion unit and a third two-phase conversion unit having the same configuration as the two-phase conversion unit, and a second phase detection unit and a third phase detection unit having the same configuration as the phase detection unit, and the three phases include a u-phase, a v-phase, and a w-phase, and the two-phase conversion unit receives the detection signals of the three phases in the order of u-phase, v-phase, and w-phase, the second two-phase conversion unit receives the detection signals of the three phases in the order of v-phase, w-phase, and u-phase, and the third two-phase conversion unit receives the detection signals of the three phases in the order of w-phase, u-phase, and v-phase, and the second detection signal input to the phase detection unit is a detection signal related to the u-phase, the second phase detection unit receives a third detection signal related to the v-phase, and the third phase detection unit receives a fourth detection signal related to the w-phase.
本発明の第２の側面によって提供される三相力率改善装置は、本発明の第１の側面によって提供される制御回路と、前記制御回路によって制御される力率改善回路と、を備えている。 The three-phase power factor correction device provided by the second aspect of the present invention includes a control circuit provided by the first aspect of the present invention and a power factor correction circuit controlled by the control circuit.
本発明によると、位相検出部は、第１周波数より低い第２周波数に基づく正弦波信号を生成する。したがって、三相交流電源の周波数が急速に減少して、第１周波数が減少する局面においても、前記正弦波信号を生成するときに利用する第２周波数が現在の第１周波数より高くなることを抑制できる。これにより、本発明に係る制御回路は、三相交流電源の周波数が急速に変化した場合でも、制御対象機器の動作が不安定になることを抑制できる。 According to the present invention, the phase detection unit generates a sine wave signal based on a second frequency that is lower than the first frequency. Therefore, even in a situation where the frequency of the three-phase AC power supply decreases rapidly and the first frequency decreases, the second frequency used to generate the sine wave signal can be prevented from becoming higher than the current first frequency. As a result, the control circuit according to the present invention can prevent the operation of the controlled device from becoming unstable even when the frequency of the three-phase AC power supply changes rapidly.
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。 Other features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
以下、本発明の実施の形態を、図面を参照して具体的に説明する。 The following describes the embodiment of the present invention in detail with reference to the drawings.
〔第１実施形態〕
図１は、第１実施形態に係る制御回路Ａ１を説明するための図である。図１（ａ）は、制御回路Ａ１を備える三相力率改善装置Ｃの全体構成を示すブロック図である。図１（ｂ）は、位相検出部の内部構成を示すブロック図である。
First Embodiment
1A and 1B are diagrams for explaining a control circuit A1 according to a first embodiment. Fig. 1A is a block diagram showing the overall configuration of a three-phase power factor correction device C including the control circuit A1. Fig. 1B is a block diagram showing the internal configuration of a phase detection unit.
三相力率改善装置Ｃは、三相交流電源と負荷（たとえばインバータ装置など）との間に配置されて、三相交流電源から入力される三相交流電力の力率を「１」に近づけるように改善する装置である。三相力率改善装置Ｃは、力率改善回路Ｂおよび制御回路Ａ１を備えている。力率改善回路Ｂは、制御回路Ａ１から入力される駆動信号に応じて、後述する双方向スイッチをスイッチングすることで、力率の改善を行う。 The three-phase power factor correction device C is a device that is placed between a three-phase AC power source and a load (such as an inverter device) and improves the power factor of the three-phase AC power input from the three-phase AC power source so that it approaches "1". The three-phase power factor correction device C includes a power factor correction circuit B and a control circuit A1. The power factor correction circuit B improves the power factor by switching a bidirectional switch (described later) in response to a drive signal input from the control circuit A1.
本実施形態では、力率改善回路Ｂは、いわゆるウィーン整流器である。力率改善回路Ｂは、三相交流電源の各相（ｕ相、ｖ相、ｗ相）にそれぞれの一端が接続された３個のインダクタと、各インダクタの他端が接続され、入力される交流電圧を直流電圧に変換して負荷に出力する全波整流回路とを備えている。また、力率改善回路Ｂは、２個のキャパシタが直列接続された分圧回路が整流回路の直流側に並列接続されており、分圧回路の中間電位点と各相のインダクタの他端との間にそれぞれ双方向スイッチが配置されている。各双方向スイッチは、制御回路Ａ１から入力される駆動信号がハイレベルのときにオンになって、対応するインダクタの他端と分圧回路の中間電位点とを導通させる。なお、力率改善回路Ｂの構成は、上記したものに限定されない。 In this embodiment, the power factor correction circuit B is a so-called Wien rectifier. The power factor correction circuit B includes three inductors, each of which has one end connected to each phase (u-phase, v-phase, w-phase) of a three-phase AC power supply, and a full-wave rectifier circuit to which the other end of each inductor is connected, converting the input AC voltage into a DC voltage and outputting it to a load. In addition, the power factor correction circuit B includes a voltage divider circuit in which two capacitors are connected in series, which is connected in parallel to the DC side of the rectifier circuit, and a bidirectional switch is disposed between the intermediate potential point of the voltage divider circuit and the other end of the inductor of each phase. Each bidirectional switch is turned on when the drive signal input from the control circuit A1 is at a high level, and conducts the other end of the corresponding inductor and the intermediate potential point of the voltage divider circuit. The configuration of the power factor correction circuit B is not limited to the above.
制御回路Ａ１は、力率改善回路Ｂを制御する回路であり、例えばマイクロコンピュータなどによって実現されている。制御回路Ａ１は、力率改善回路Ｂを制御するための駆動信号を生成して、力率改善回路Ｂに出力する。制御回路Ａ１は、力率改善回路Ｂが負荷に供給する直流バス電圧、および、力率改善回路Ｂに入力される三相交流電流をフィードバック制御する。また、制御回路Ａ１は、駆動信号により３個の双方向スイッチをスイッチングさせることで、ＰＷＭ制御を行っている。制御回路Ａ１は、機能構成として、電圧制御部１１、電流制御部１２、駆動信号生成部１３、および位相検出部１４を備えている。
The control circuit A1 is a circuit that controls the power factor correction circuit B, and is realized by, for example, a microcomputer. The control circuit A1 generates a drive signal for controlling the power factor correction circuit B and outputs it to the power factor correction circuit B. The control circuit A1 feedback controls the DC bus voltage that the power factor correction circuit B supplies to the load, and the three-phase AC current that is input to the power factor correction circuit B. The control circuit A1 also performs PWM control by switching three bidirectional switches with the drive signal. The control circuit A1 has, as its functional configuration, a
電圧制御部１１は、直流バス電圧を目標値に制御するための直流電圧操作量を算出する。電圧制御部１１は、全波整流回路の直流側の端子間に配置された電圧センサが検出した直流バス電圧信号Ｖｂの目標値Ｖｂ＊からの偏差に対してＰＩ制御を行うことで、直流電圧操作量信号を算出する。電圧制御部１１は、算出した直流電圧操作量信号を電流制御部１２に出力する。
The
電流制御部１２は、入力される三相交流電流を制御するための各相の電流操作量を算出する。電流制御部１２は、三相交流電源と３個のインダクタとをそれぞれ接続する各電力線に配置された電流センサがそれぞれ検出した各相電流信号Ｉｕ，Ｉｖ，Ｉｗを入力される。電流制御部１２は、二相変換部１２１および三相変換部１２２を備えている。
The
二相変換部１２１は、各相電流信号Ｉｕ，Ｉｖ，Ｉｗを、回転座標軸上のｄ軸電流信号Ｉｄおよびｑ軸電流信号Ｉｑに変換する。二相変換部１２１は、クラーク変換およびパーク変換を用いて、下記（１）式に示す演算を行う。二相変換部１２１は、位相検出部１４から入力される後述する正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を用いて演算を行う。
電流制御部１２は、二相変換部１２１が算出したｄ軸電流信号Ｉｄにゲインを乗算した信号の目標値Ｉｄ＊からの偏差に対してＰＩ制御を行うことで、ｄ軸電流操作量信号を算出する。目標値Ｉｄ＊は、「０」が設定されている。また、電流制御部１２は、二相変換部１２１が算出したｑ軸電流信号Ｉｑにゲインを乗算した信号の、電圧制御部１１から入力される直流電圧操作量信号からの偏差に対してＰＩ制御を行うことで、ｑ軸電流操作量信号を算出する。
The
三相変換部１２２は、ｄ軸電流操作量信号およびｑ軸電流操作量信号を、三相の電流操作量信号に変換する。三相変換部１２２は、クラーク変換およびパーク変換のそれぞれの逆変換を用いて演算を行う。三相変換部１２２は、位相検出部１４から入力される後述する正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を用いて演算を行う。三相変換部１２２は、算出した三相の電流操作量信号を駆動信号生成部１３に出力する。
The three-
駆動信号生成部１３は、電流制御部１２から入力される三相の電流操作量信号に基づいて、三相の駆動信号を生成する。駆動信号生成部１３は、力率改善回路Ｂの分圧回路の正極側のキャパシタの端子間電圧信号と負極側のキャパシタの端子間電圧信号とを入力され、その差を増幅した電圧差信号を取得する。駆動信号生成部１３は、各相の電流操作量信号にそれぞれ電圧差信号を加算して、絶対値変換部１３１で絶対値の信号に変換することで、各相の指令信号を算出する。そして、駆動信号生成部１３は、各相の指令信号と、三角波生成部１３２が生成した三角波信号とをそれぞれ比較部１３３で比較することで、各相の駆動信号を生成する。駆動信号生成部１３は、各相の駆動信号をそれぞれ対応する双方向スイッチに出力する。
The drive
位相検出部１４は、三相交流電源のｕ相とｖ相との線間電圧を検出した線間電圧信号Ｖｕｖを入力され、線間電圧信号Ｖｕｖの位相θおよび周波数ｆに基づいて、正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を生成し、二相変換部１２１および三相変換部１２２に出力する。なお、位相検出部１４は、他の線間電圧信号を入力されてもよいし、いずれかの相の相電圧信号を入力されてもよい。
The
本実施形態では、位相検出部１４は、位相θの正弦波信号ｓｉｎθおよび余弦波信号ｃｏｓθではなく、周波数ｆより低い周波数ｆ’に応じて設定された正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を出力する。発明者らは、後述するシミュレーションによって、座標変換用の周波数が電源周波数より低い場合の方が、高い場合より制御が安定するとの知見を得た。この知見に基づいて、位相検出部１４は、周波数ｆより低い周波数ｆ’を用いている。
In this embodiment, the
三相交流電源の各相電流信号Ｉｕ，Ｉｖ，Ｉｗは、三相交流電源の電源周波数をｆｓ、初期位相をθ０、各相電流信号のピーク値をＩｍとすると、下記（２）式で表すことができる。
各相電流信号Ｉｕ，Ｉｖ，Ｉｗを、クラーク変換およびパーク変換を用いて、ｄ軸電流信号Ｉｄおよびｑ軸電流信号Ｉｑに変換すると、下記（３）式のように算出される。このとき、パーク変換に用いられる周波数（以下では、「座標変換用周波数」とする）をｆｔとしている。
ゼロクロスを基準にするので、初期位相θ０を「０」とすると、下記（４）が導出される。下記（４）に示すように、電源周波数ｆｓと座標変換用周波数ｆｔとに差がある場合、ｄ軸電流信号Ｉｄおよびｑ軸電流信号Ｉｑは、電源周波数ｆｓと座標変換用周波数ｆｔとの周波数差に応じて、時間とともに変化する。三相交流電源の電源周波数ｆｓが急速に変化した場合、電源周波数ｆｓと座標変換用周波数ｆｔとが一致しなくなり、ｄ軸電流信号Ｉｄおよびｑ軸電流信号Ｉｑが時間とともに変化するので、制御が精度よく行われなくなる。
電源周波数ｆｓと座標変換用周波数ｆｔとの差が、三相交流電流のフィードバック制御にどのように影響するかを検証するシミュレーションを行った。具体的には、図１に示す三相力率改善装置Ｃにおいて、座標変換用周波数ｆｔを５０Ｈｚに固定した正弦波信号および余弦波信号を二相変換部１２１および三相変換部１２２に入力し、電源周波数ｆｓを変更するシミュレーションを行った。図２は、シミュレーション結果を示す波形図である。図２（ａ）は電源周波数ｆｓを５０Ｈｚとした場合（ｆｓ＝ｆｔ）のものである。図２（ｂ）は電源周波数ｆｓを４５Ｈｚとした場合のものであり、図２（ｃ）は電源周波数ｆｓを４７．５Ｈｚとした場合のものである。また、図２（ｄ）は電源周波数ｆｓを５５Ｈｚとした場合のものであり、図２（ｅ）は電源周波数ｆｓを６０Ｈｚとした場合のものである。各図において、各線間電圧信号Ｖｕｖ，Ｖｖｗ，Ｖｗｕおよび各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形を示している。
A simulation was performed to verify how the difference between the power supply frequency f s and the coordinate conversion frequency f t affects the feedback control of three-phase AC current. Specifically, in the three-phase power factor improvement device C shown in FIG. 1, a sine wave signal and a cosine wave signal with the coordinate conversion frequency f t fixed at 50 Hz were input to the two-
図２（ａ）に示すように、電源周波数ｆｓと座標変換用周波数ｆｔとが一致している場合、制御が安定しており、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形は正弦波に制御されている。一方、図２（ｂ）に示すように、電源周波数ｆｓが座標変換用周波数ｆｔより低い４５Ｈｚの場合、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形は非常に不安定な波形になっている。図２（ｃ）に示すように、電源周波数ｆｓが４７．５Ｈｚの場合、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形は、歪みが大きいが、安定した波形になっている。また、図２（ｄ）に示すように、電源周波数ｆｓが座標変換用周波数ｆｔより高い５５Ｈｚの場合、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形は、ある程度の歪みがあるが、安定した正弦波に制御されている。図２（ｅ）に示すように、電源周波数ｆｓがさらに高い６０Ｈｚの場合、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形は、歪みが大きくなっているが、正弦波に近い安定した波形に制御されている。 As shown in FIG. 2(a), when the power supply frequency f s and the coordinate conversion frequency f t are the same, the control is stable and the waveforms of the phase current signals Iu, Iv, and Iw are controlled to be sine waves. On the other hand, as shown in FIG. 2(b), when the power supply frequency f s is 45 Hz, which is lower than the coordinate conversion frequency f t , the waveforms of the phase current signals Iu, Iv, and Iw are very unstable. As shown in FIG. 2(c), when the power supply frequency f s is 47.5 Hz, the waveforms of the phase current signals Iu, Iv, and Iw are largely distorted but are stable. Also, as shown in FIG. 2(d), when the power supply frequency f s is 55 Hz, which is higher than the coordinate conversion frequency f t , the waveforms of the phase current signals Iu, Iv, and Iw are somewhat distorted but are controlled to be stable sine waves. As shown in FIG. 2( e ), when the power supply frequency f s is even higher, 60 Hz, the waveforms of the phase current signals Iu, Iv, Iw are largely distorted, but are controlled to stable waveforms close to sine waves.
シミュレーション結果から、電源周波数ｆｓと座標変換用周波数ｆｔとの差が大きいほど、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形が歪んで、三相力率改善装置Ｃの動作が不安定になることがわかる。また、座標変換用周波数ｆｔが電源周波数ｆｓより低い場合の方が、高い場合より、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形は安定している。 From the simulation results, it can be seen that the greater the difference between the power supply frequency fs and the coordinate conversion frequency ft, the more the waveforms of the phase current signals Iu, Iv, Iw become distorted, resulting in unstable operation of the three-phase power factor correction device C. Furthermore, when the coordinate conversion frequency ft is lower than the power supply frequency fs , the waveforms of the phase current signals Iu, Iv, Iw are more stable than when it is higher.
また、上記（４）式から、ｄ軸電流信号Ｉｄおよびｑ軸電流信号Ｉｑが示すｄｑ座標上のベクトルは、電源周波数ｆｓと座標変換用周波数ｆｔとの周波数差で回転する。当該ベクトルの大きさは下記（５）式で求められ、当該ベクトルの偏角は下記（６）式となる。下記（５）、（６）式から、当該ベクトルは、大きさが一定であり、偏角が周波数の差に応じて時間とともに進みまたは遅れになることがわかる。座標変換用周波数ｆｔが電源周波数ｆｓより低い場合（ｆｔ＜ｆｓ）、当該ベクトルは、同期直後 (ｔ＝０)の偏角が－９０°で時間経過とともに位相が進む。逆に、座標変換用周波数ｆｔが電源周波数ｆｓより高い場合（ｆｔ＞ｆｓ）、当該ベクトルは、同期直後の偏角が－９０°で時間経過とともに位相が遅れる。また、座標変換用周波数ｆｔが電源周波数ｆｓより高いほど、位相の遅れが大きくなる。このことから、二相変換部１２１での変換処理（ｄｑ変換処理）による位相遅れが大きくなって、制御系の位相余裕がなくなることで、制御が不安定になっていると考えられる。本実施形態では、位相検出部１４は、二相変換部１２１での変換処理による位相遅れを抑制するために、線間電圧信号Ｖｕｖの周波数ｆ（電源周波数ｆｓに相当）より低い周波数ｆ’（座標変換用周波数ｆｔに相当）を用いるように構成されている。
位相検出部１４は、図１（ｂ）に示すように、ゼロクロス検出部１４１、クロック出力部１４２、クロックカウント部１４３、カウント値設定部１４４、波形テーブル１４５、および読出部１４６を備えている。
As shown in FIG. 1(b), the
ゼロクロス検出部１４１は、入力される線間電圧信号Ｖｕｖが負の値から正の値に切り替わるゼロクロスのタイミングを検出する。ゼロクロス検出部１４１は、例えば、線間電圧信号ＶｕｖをADコンバータでデジタル値に変換して、デジタル値が負の値から正の値になったことで、ゼロクロスのタイミングを検出する。なお、ゼロクロス検出部１４１によるゼロクロスのタイミングの検出方法は限定されない。ゼロクロス検出部１４１は、検出したゼロクロスのタイミングを知らせるゼロクロス信号を、クロックカウント部１４３および読出部１４６に出力する。
The zero-
クロック出力部１４２は、所定のクロック信号を生成して、クロックカウント部１４３および読出部１４６に出力する。クロック信号のクロック周波数は限定されない。
The
クロックカウント部１４３は、ゼロクロス検出部１４１からゼロクロス信号が入力されてから、次のゼロクロス信号が入力されるまでの間、クロック出力部１４２から入力されるクロック信号をカウントする。つまり、クロックカウント部１４３は、線間電圧信号Ｖｕｖの１周期に相当するクロック信号の数をカウントする。クロックカウント部１４３は、カウントしたゼロクロス間カウント数Ｎｃをカウント値設定部１４４に出力する。
The
波形テーブル１４５は、クロック信号のカウント値に関連付けて正弦波データおよび余弦波データを記憶するテーブルである。波形テーブル１４５は、１周期分のデータ数Ｍに応じてあらかじめ算出された正弦波データおよび余弦波データが記憶されている。一方、正弦波データおよび余弦波データが関連付けられるカウント値は、カウント値設定部１４４によって、更新設定される。なお、波形テーブル１４５には、１周期より長い期間（例えば１．５周期）分のデータが記憶される。
The waveform table 145 is a table that stores sine wave data and cosine wave data in association with the count value of the clock signal. The waveform table 145 stores sine wave data and cosine wave data that are calculated in advance according to the number of data M for one cycle. Meanwhile, the count value to which the sine wave data and cosine wave data are associated is updated and set by the count
カウント値設定部１４４は、クロックカウント部１４３から入力されるゼロクロス間カウント数Ｎｃと、１周期分のデータ数Ｍと、周波数調整係数αとに基づいて、波形テーブル１４５にカウント値を設定する。周波数調整係数αは、位相検出部１４が出力する正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’の周波数ｆ’（座標変換用周波数ｆｔに相当）が線間電圧信号Ｖｕｖの周波数ｆ（電源周波数ｆｓに相当）より高くなることを抑制するために用いられる係数である。周波数調整係数αは、「１」より大きければ限定されないが、例えば、１．０５以上１．１以下の値が適切である。カウント値設定部１４４は、ｋ（＝０～１．５Ｍ）番目のカウント値として、（Ｎｃ・α）・ｋ／Ｍを算出して、波形テーブル１４５に設定する。カウント値設定部１４４は、ゼロクロス間カウント数Ｎｃに周波数調整係数αを乗算して増加させることで、周波数ｆを周波数調整係数αで除算した周波数ｆ’に変換している。なお、カウント値設定部１４４は、ゼロクロス間カウント数Ｎｃに周波数調整係数αを乗算する代わりに、所定値βを加算することで増加させてもよい。カウント値設定部１４４は、ゼロクロス検出部１４１がゼロクロスを検出したときに、クロックカウント部１４３がカウントした、前の周期のゼロクロス間カウント数Ｎｃに基づいてカウント値を設定する。
The count
図３は、波形テーブル１４５の一例を示す図である。波形テーブル１４５は、カウント値と、正弦波データおよび余弦波データとが関連付けて記憶されている。波形テーブル１４５の中央の欄に配置されている正弦波データ、および、右側の欄に配置されている余弦波データは、１周期分のデータ数Ｍによって決まるので、あらかじめ算出されて設定されている。一方、波形テーブル１４５の左側の欄に配置されているカウント値は、クロックカウント部１４３から出力されるゼロクロス間カウント数Ｎｃに応じて決まり、１周期ごとに更新設定される。
Figure 3 is a diagram showing an example of the waveform table 145. In the waveform table 145, count values are stored in association with sine wave data and cosine wave data. The sine wave data arranged in the center column of the waveform table 145 and the cosine wave data arranged in the right column are determined by the number of data M for one period, and are therefore calculated and set in advance. On the other hand, the count value arranged in the left column of the waveform table 145 is determined according to the count number Nc between zero crossings output from the
読出部１４６は、ゼロクロス検出部１４１からゼロクロス信号が入力されたときから、クロック出力部１４２から入力されるクロック信号をカウントし、カウント数が波形テーブル１４５に設定されたカウント値になったときに、波形テーブル１４５から、当該カウント値に関連付けられている正弦波データおよび余弦波データを読み出して、正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’として出力する。読出部１４６は、ゼロクロス信号が入力される度に、クロック信号のカウント数を「０」に初期化して、クロック信号のカウントを開始する。つまり、読出部１４６は、線間電圧信号Ｖｕｖの１周期ごとに、正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を、線間電圧信号Ｖｕｖに同期させる。
The
例えば、非常に負荷変動が大きなスタッド溶接電源をエンジン発電機で使用した場合には、エンジン発電機の周波数が０．５秒間で40％程度低下することがある。この場合でも1周期ごとの周波数変動は－２～３％程度である。したがって、周波数調整係数αを１．０５以上１．１以下の値に設定しておけば、位相検出部１４が出力する正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’の周波数ｆ’が１周期後の線間電圧信号Ｖｕｖの周波数ｆより高くなることはない。また、周波数ｆ’は、２周期後の周波数ｆより高くなることも抑制できる。したがって、制御回路Ａ１は、2つ前の周期で作成したデータで制御を行っても、制御性が大きく損なわれることはない。
For example, when a stud welding power supply with a very large load fluctuation is used in an engine generator, the frequency of the engine generator may drop by about 40% in 0.5 seconds. Even in this case, the frequency fluctuation per cycle is about -2 to 3%. Therefore, if the frequency adjustment coefficient α is set to a value between 1.05 and 1.1, the frequency f' of the sine wave signal sin θ' and cosine wave signal cos θ' output by the
なお、位相検出部１４の構成は上記したものに限定されない。位相検出部１４は、三相交流電源で検出された電圧信号または電流信号の位相θおよび周波数ｆに基づいて、周波数ｆより低い周波数ｆ’に応じて設定された正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を出力するする構成であればよい。
The configuration of the
次に、制御回路Ａ１の作用効果について説明する。 Next, the effects of control circuit A1 will be explained.
本実施形態によると、位相検出部１４は、線間電圧信号Ｖｕｖを入力され、線間電圧信号Ｖｕｖの周波数ｆより低い周波数ｆ’に応じて設定された正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を出力する。したがって、三相交流電源の周波数が急速に減少して、線間電圧信号Ｖｕｖの周波数ｆが減少する局面においても、正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を生成するときに利用する周波数ｆ’が線間電圧信号Ｖｕｖの現在の周波数ｆより高くなることを抑制できる。これにより、制御回路Ａ１は、三相交流電源の周波数が急速に変化した場合でも、三相力率改善装置Ｃの動作が不安定になることを抑制できる。
According to this embodiment, the
また、本実施形態によると、位相検出部１４のカウント値設定部１４４は、ゼロクロス間カウント数Ｎｃに基づいて波形テーブル１４５にカウント値を設定する。そして、読出部１４６は、クロック信号のカウント数に応じて波形テーブル１４５から正弦波データおよび余弦波データを読み出す。これにより、位相検出部１４は、二相変換部１２１および三相変換部１２２に、正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を出力できる。
In addition, according to this embodiment, the count
また、本実施形態によると、位相検出部１４のカウント値設定部１４４は、クロックカウント部１４３から入力されるゼロクロス間カウント数Ｎｃに「１」より大きい周波数調整係数αを乗算した値を用いて、波形テーブル１４５にカウント値を設定する。これにより、位相検出部１４は、線間電圧信号Ｖｕｖの周波数ｆより低い周波数ｆ’に応じて設定された正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を出力できる。
In addition, according to this embodiment, the count
なお、電源電圧を検出して処理することで電源の位相を求め、当該位相を座標変換に使用する場合、検出誤差、演算による時間遅れ、またはノイズ等で、座標変換に使用される位相と電源の位相とが一致しないことがある。したがって、制御回路Ａ１は、エンジン発電機などの小型の電源を利用する場合だけでなく、商用電源を利用する場合にも有効である。 When the phase of the power supply is obtained by detecting and processing the power supply voltage and then used for coordinate conversion, the phase used for coordinate conversion may not match the phase of the power supply due to detection errors, time delays due to calculations, noise, etc. Therefore, the control circuit A1 is effective not only when using a small power supply such as an engine generator, but also when using a commercial power supply.
また、本実施形態においては、制御回路Ａ１が力率改善回路Ｂを制御する場合について説明したが、これに限られない。制御回路Ａ１は、インバータ回路、コンバータ回路、または電源回路などの他の回路を制御するために用いられてもよい。 In addition, in this embodiment, the control circuit A1 controls the power factor correction circuit B, but this is not limited to the above. The control circuit A1 may be used to control other circuits such as an inverter circuit, a converter circuit, or a power supply circuit.
図４～図１１は、本発明の他の実施形態を示している。なお、これらの図において、上記実施形態と同一または類似の要素には、上記実施形態と同一の符号を付して、重複する説明を省略する。 Figures 4 to 11 show other embodiments of the present invention. In these figures, elements that are the same as or similar to those in the above embodiment are given the same reference numerals as in the above embodiment, and duplicated explanations will be omitted.
〔第２実施形態〕
図４は、第２実施形態に係る制御回路Ａ２の位相検出部の内部構成を示すブロック図であり、図１（ｂ）に対応する図である。本実施形態に係る制御回路Ａ２は、位相検出部の内部構成が、第１実施形態に係る制御回路Ａ１と異なる。本実施形態の他の部分の構成および動作は、第１実施形態と同様である。
Second Embodiment
4 is a block diagram showing the internal configuration of a phase detection unit of a control circuit A2 according to the second embodiment, and corresponds to FIG. 1(b). The control circuit A2 according to this embodiment has a different internal configuration of a phase detection unit from the control circuit A1 according to the first embodiment. The configuration and operation of other parts of this embodiment are the same as those of the first embodiment.
本実施形態に係る制御回路Ａ２は、位相検出部１４が、三相交流電源の周波数が大きく変化する変化状態であるか、あまり変化しない定常状態であるかによって、生成する正弦波信号および余弦波信号を切り替える。本実施形態に係る位相検出部１４は、変化検出部１４７、切替部１４８、および第２カウント値設定部１４９をさらに備えている。
The control circuit A2 according to this embodiment switches between the sine wave signal and the cosine wave signal that are generated by the
変化検出部１４７は、線間電圧信号Ｖｕｖを入力され、線間電圧信号Ｖｕｖの周波数ｆの変化量を検出する。変化検出部１４７は、線間電圧信号Ｖｕｖの周波数ｆを検出し、前回検出した周波数ｆと、今回検出した周波数ｆとの差の絶対値を算出して、周波数変化量として、切替部１４８に出力する。なお、変化検出部１４７は、位相検出部１４に含まれていなくてもよく、位相検出部１４の外部から位相検出部１４に、周波数変化量を入力してもよい。また、位相検出部１４は、周波数変化量以外の周波数の変化を判別できる値、例えば周波数変化率などを出力してもよい。また、位相検出部１４は、線間電圧信号Ｖｕｖ以外の線間電圧信号、または、いずれかの相の相電圧信号の周波数の変化を検出してもよい。
The
本実施形態に係るクロックカウント部１４３は、ゼロクロス間カウント数Ｎｃを切替部１４８に出力する。切替部１４８は、変化検出部１４７から入力される周波数変化量に基づいて、クロックカウント部１４３から入力されるゼロクロス間カウント数Ｎｃの出力先を切り替える。切替部１４８は、周波数変化量が所定値より大きい場合、変化状態であるとして、ゼロクロス間カウント数Ｎｃをカウント値設定部１４４に出力する。この場合、第１実施形態と同様に、カウント値設定部１４４が波形テーブル１４５にカウント値を設定する。つまり、波形テーブル１４５のカウント値は、周波数ｆより低い周波数ｆ’に基づいて設定される。したがって、位相検出部１４は、周波数ｆ’に基づく正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を生成する。
The
一方、切替部１４８は、周波数変化量が所定値以下の場合、定常状態であるとして、ゼロクロス間カウント数Ｎｃを第２カウント値設定部１４９に出力する。第２カウント値設定部１４９は、カウント値設定部１４４と異なり、周波数調整係数αを乗算せずに、ゼロクロス間カウント数Ｎｃをそのまま用いて、波形テーブル１４５にカウント値を設定する。つまり、波形テーブル１４５のカウント値は、周波数ｆに基づいて設定される。したがって、位相検出部１４は、周波数ｆに基づく正弦波信号ｓｉｎθおよび余弦波信号ｃｏｓθを生成する。
On the other hand, when the frequency change amount is equal to or less than a predetermined value, the
本実施形態によると、切替部１４８は、変化検出部１４７から入力される周波数変化量が所定値より大きい場合、ゼロクロス間カウント数Ｎｃをカウント値設定部１４４に出力する。この場合、位相検出部１４は、周波数ｆより低い周波数ｆ’に応じて設定された正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を出力する。したがって、三相交流電源の周波数が急速に変化する変化状態においては、周波数ｆ’が現在の周波数ｆより高くなることを抑制できる。これにより、制御回路Ａ２は、三相交流電源の周波数が急速に変化した場合でも、三相力率改善装置Ｃの動作が不安定になることを抑制できる。また、切替部１４８は、変化検出部１４７から入力される周波数変化量が所定値以下の場合、ゼロクロス間カウント数Ｎｃを第２カウント値設定部１４９に出力する。この場合、位相検出部１４は、周波数ｆに応じて設定された正弦波信号ｓｉｎθおよび余弦波信号ｃｏｓθを出力する。これにより、三相交流電源の周波数があまり変化しない定常状態においては、検出された周波数ｆに応じて設定された正弦波信号ｓｉｎθおよび余弦波信号ｃｏｓθを用いるので、三相力率改善装置Ｃの動作はより安定する。また、制御回路Ａ２は、制御回路Ａ１と共通する構成をとることにより、制御回路Ａ１と同等の効果を奏する。
According to this embodiment, when the frequency change amount input from the
〔第３実施形態〕
図５～図８は、第３実施形態に係る制御回路Ａ３を説明するための図である。図５は、制御回路Ａ３の位相検出部の内部構成を示すブロック図であり、図１（ｂ）に対応する図である。図６は、電源電圧信号の周波数が急速に変化したときの、電源電圧信号の波形ａ（破線で示す）および座標変換用信号の波形ｂ（実線で示す）を示す波形図である。図７は、シミュレーション結果を示す波形図であり、図２に対応する図である。図８は、図２および図７のシミュレーション結果の各波形の歪率をまとめた表である。本実施形態に係る制御回路Ａ３は、位相検出部の内部構成が、第１実施形態に係る制御回路Ａ１と異なる。本実施形態の他の部分の構成および動作は、第１実施形態と同様である。なお、上記の第１～２実施形態の各部が任意に組み合わせられてもよい。
Third Embodiment
5 to 8 are diagrams for explaining the control circuit A3 according to the third embodiment. FIG. 5 is a block diagram showing the internal configuration of the phase detection unit of the control circuit A3, and corresponds to FIG. 1(b). FIG. 6 is a waveform diagram showing the waveform a (shown by a broken line) of the power supply voltage signal and the waveform b (shown by a solid line) of the coordinate conversion signal when the frequency of the power supply voltage signal changes rapidly. FIG. 7 is a waveform diagram showing the simulation result, and corresponds to FIG. 2. FIG. 8 is a table summarizing the distortion rate of each waveform of the simulation result of FIG. 2 and FIG. 7. The control circuit A3 according to this embodiment has a different internal configuration of the phase detection unit from the control circuit A1 according to the first embodiment. The configuration and operation of the other parts of this embodiment are the same as those of the first embodiment. Note that the parts of the first and second embodiments may be combined arbitrarily.
本実施形態に係る制御回路Ａ３は、線間電圧信号Ｖｕｖの半周期ごとに、クロック信号のカウント数を「０」に初期化して、クロック信号のカウントを開始する。つまり、線間電圧信号Ｖｕｖの半周期ごとに、正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を、線間電圧信号Ｖｕｖに同期させる。図６（ａ）、（ｃ）は電源電圧信号の周波数が急速に減少したときの各波形ａ，ｂを示しており、図６（ｂ）、（ｄ）は電源電圧信号の周波数が急速に増加したときの各波形ａ，ｂを示している。また、図６（ａ）、（ｂ）は電源電圧信号の１周期ごとに同期を行った場合、図６（ｃ）、（ｄ）は電源電圧信号の半周期ごとに同期を行った場合を示している。各図において、同期のタイミングを矢印ｃで示している。図６に示すように、電源電圧信号の周波数が急速に減少したときも増加したときも、半周期ごとに同期を行った場合の方が、１周期ごとに同期を行った場合より、座標変換用信号の波形ｂの歪みが抑制されている。 The control circuit A3 according to this embodiment initializes the count number of the clock signal to "0" for each half cycle of the line voltage signal Vuv and starts counting the clock signal. That is, for each half cycle of the line voltage signal Vuv, the sine wave signal sinθ' and the cosine wave signal cosθ' are synchronized with the line voltage signal Vuv. Figures 6(a) and (c) show the waveforms a and b when the frequency of the power supply voltage signal is rapidly decreased, and Figures 6(b) and (d) show the waveforms a and b when the frequency of the power supply voltage signal is rapidly increased. Also, Figures 6(a) and (b) show the case where synchronization is performed for each cycle of the power supply voltage signal, and Figures 6(c) and (d) show the case where synchronization is performed for each half cycle of the power supply voltage signal. In each figure, the timing of synchronization is indicated by the arrow c. As shown in Figure 6, when the frequency of the power supply voltage signal is rapidly decreased or increased, the distortion of the waveform b of the coordinate conversion signal is suppressed when synchronization is performed for each half cycle compared to when synchronization is performed for each cycle.
図５に示すように、本実施形態に係る位相検出部１４は、逆ゼロクロス検出部１４０をさらに備えている。逆ゼロクロス検出部１４０は、入力される線間電圧信号Ｖｕｖが正の値から負の値に切り替わる逆ゼロクロスのタイミングを検出する。逆ゼロクロス検出部１４０は、検出した逆ゼロクロスのタイミングを知らせる逆ゼロクロス信号を、読出部１４６に出力する。本実施形態に係る読出部１４６は、ゼロクロス検出部１４１からゼロクロス信号が入力されたときに加えて、逆ゼロクロス検出部１４０から逆ゼロクロス信号が入力されたときからも、クロック信号をカウントする。読出部１４６は、ゼロクロス信号の入力からクロック信号のカウントを開始したときは、第１実施形態と同様、波形テーブル１４５からカウント値に関連付けられている正弦波データおよび余弦波データを読み出して出力する。一方、読出部１４６は、逆ゼロクロス信号の入力からクロック信号のカウントを開始したときは、波形テーブル１４５からカウント値に関連付けられている正弦波データおよび余弦波データを読み出して、正負を逆にして出力する。
5, the
図７は、図２と同様のシミュレーションを行ったシミュレーション結果であり、電源電圧信号の半周期ごとに同期を行った場合のものである。図７（ａ）は電源周波数ｆｓを４５Ｈｚとした場合のものであり、図２（ｂ）に対応する。図７（ｂ）は電源周波数ｆｓを４７．５Ｈｚとした場合のものであり、図２（ｃ）に対応する。また、図７（ｃ）は電源周波数ｆｓを５５Ｈｚとした場合のものであり、図２（ｄ）に対応する。図７（ｄ）は電源周波数ｆｓを６０Ｈｚとした場合のものであり、図２（ｅ）に対応する。各図において、各線間電圧信号Ｖｕｖ，Ｖｖｗ，Ｖｗｕおよび各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形を示している。 FIG. 7 shows the results of a simulation similar to that of FIG. 2, but in which synchronization is performed every half cycle of the power supply voltage signal. FIG. 7(a) shows the results when the power supply frequency f s is 45 Hz, and corresponds to FIG. 2(b). FIG. 7(b) shows the results when the power supply frequency f s is 47.5 Hz, and corresponds to FIG. 2(c). FIG. 7(c) shows the results when the power supply frequency f s is 55 Hz, and corresponds to FIG. 2(d). FIG. 7(d) shows the results when the power supply frequency f s is 60 Hz, and corresponds to FIG. 2(e). In each figure, the waveforms of the line voltage signals Vuv, Vvw, and Vwu and the phase current signals Iu, Iv, and Iw are shown.
図７（ａ）に示すように、電源周波数ｆｓが座標変換用周波数ｆｔより低い４５Ｈｚの場合、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形は、歪みが大きいが、安定した波形になっている。図７（ｂ）に示すように、電源周波数ｆｓが４７．５Ｈｚの場合、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形は、ある程度の歪みがあるが、安定した正弦波に制御されている。また、図７（ｃ）に示すように、電源周波数ｆｓが座標変換用周波数ｆｔより高い５５Ｈｚの場合、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形は、安定した正弦波に制御されている。図７（ｄ）に示すように、電源周波数ｆｓがさらに高い６０Ｈｚの場合、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形は、若干の歪みがあるが、安定した正弦波に制御されている。電源周波数ｆｓが同じ周波数の場合、半周期ごとに同期を行った図７に示す波形の方が、１周期ごとに同期を行った図２に示す波形より、歪みが改善されていることがわかる。 As shown in FIG. 7(a), when the power supply frequency fs is 45 Hz, which is lower than the coordinate conversion frequency ft , the waveforms of the phase current signals Iu, Iv, and Iw are largely distorted, but are stable. As shown in FIG. 7(b), when the power supply frequency fs is 47.5 Hz, the waveforms of the phase current signals Iu, Iv, and Iw are somewhat distorted, but are controlled to be stable sine waves. Also, as shown in FIG. 7(c), when the power supply frequency fs is 55 Hz, which is higher than the coordinate conversion frequency ft , the waveforms of the phase current signals Iu, Iv, and Iw are controlled to be stable sine waves. As shown in FIG. 7(d), when the power supply frequency fs is 60 Hz, which is even higher, the waveforms of the phase current signals Iu, Iv, and Iw are somewhat distorted, but are controlled to be stable sine waves. When the power supply frequency fs is the same frequency, it can be seen that the waveform shown in FIG. 7, which is synchronized every half cycle, has improved distortion compared to the waveform shown in FIG. 2, which is synchronized every cycle.
図８は、図２および図７でのシミュレーション結果の各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形の歪率をまとめたものである。歪率は、各波形に含まれる全高調波成分の実効値の総和と基本波の実効値との比である。歪率が小さいほど波形の歪みが小さいと判断できる。なお、図８では、図２および図７で示していない周波数でのシミュレーション結果も含まれている。図８に示すように、各歪率からも、半周期ごとに同期を行った図７に示す波形の方が、１周期ごとに同期を行った図２に示す波形より、歪みが大きく改善されていることがわかる。また、半周期ごとに同期を行うことで、制御が安定する範囲も広くなることがわかる。 Figure 8 shows a summary of the distortion rates of the waveforms of the phase current signals Iu, Iv, and Iw in the simulation results of Figures 2 and 7. The distortion rate is the ratio of the sum of the effective values of all harmonic components contained in each waveform to the effective value of the fundamental wave. It can be determined that the smaller the distortion rate, the smaller the distortion of the waveform. Note that Figure 8 also includes simulation results at frequencies not shown in Figures 2 and 7. As shown in Figure 8, the distortion rates show that the waveform shown in Figure 7, which is synchronized every half cycle, has significantly improved distortion compared to the waveform shown in Figure 2, which is synchronized every cycle. It can also be seen that the range in which control is stable is expanded by synchronizing every half cycle.
本実施形態においても、位相検出部１４は、線間電圧信号Ｖｕｖの周波数ｆより低い周波数ｆ’に応じて設定された正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を出力する。したがって、三相交流電源の周波数が急速に減少して、線間電圧信号Ｖｕｖの周波数ｆが減少する局面においても、正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を生成するときに利用する周波数ｆ’が線間電圧信号Ｖｕｖの現在の周波数ｆより高くなることを抑制できる。これにより、制御回路Ａ３は、三相交流電源の周波数が急速に変化した場合でも、三相力率改善装置Ｃの動作が不安定になることを抑制できる。また、制御回路Ａ３は、制御回路Ａ１と共通する構成をとることにより、制御回路Ａ１と同等の効果を奏する。さらに、本実施形態によると、読出部１４６は、逆ゼロクロス検出部１４０から逆ゼロクロス信号が入力されたときからもクロック信号をカウントすることで、半周期ごとの同期を行う。これにより、制御回路Ａ３は、１周期ごとの同期を行う場合と比較して、正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’の波形の歪みを抑制して、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形の歪みをより抑制できる。
In this embodiment, the
なお、本実施形態では、カウント値設定部１４４が、ゼロクロス間カウント数Ｎｃに周波数調整係数αを乗算して増加させることで、周波数ｆを周波数調整係数αで除算した周波数ｆ’に変換し、波形テーブル１４５にカウント値を設定する場合について説明したが、これに限られない。カウント値設定部１４４は、第２実施形態の第２カウント値設定部１４９と同様に、周波数調整係数αを乗算せずに、ゼロクロス間カウント数Ｎｃをそのまま用いて、波形テーブル１４５にカウント値を設定してもよい。つまり、制御回路Ａ３は、周波数ｆより低い周波数ｆ’を用いることなく、半周期ごとの同期を行ってもよい。
In the present embodiment, the count
〔第４実施形態〕
図９～図１１は、第４実施形態に係る制御回路Ａ４を説明するための図である。図９は、制御回路Ａ４を備える三相力率改善装置Ｃの全体構成を示すブロック図であり、図１（ａ）に対応する図である。図１０は、シミュレーション結果を示す波形図である。図１１は、図２、図７、および図１０でのシミュレーション結果の各波形の電流歪率をまとめた表である。本実施形態に係る制御回路Ａ４は、相ごとに電流制御を行う点で、第１実施形態に係る制御回路Ａ１と異なる。本実施形態の他の部分の構成および動作は、第１実施形態と同様である。なお、上記の第１～３実施形態の各部が任意に組み合わせられてもよい。
Fourth Embodiment
9 to 11 are diagrams for explaining the control circuit A4 according to the fourth embodiment. FIG. 9 is a block diagram showing the overall configuration of a three-phase power factor correction device C including the control circuit A4, and corresponds to FIG. 1(a). FIG. 10 is a waveform diagram showing a simulation result. FIG. 11 is a table summarizing the current distortion rate of each waveform of the simulation results in FIG. 2, FIG. 7, and FIG. 10. The control circuit A4 according to this embodiment differs from the control circuit A1 according to the first embodiment in that it performs current control for each phase. The configuration and operation of other parts of this embodiment are similar to those of the first embodiment. Note that the parts of the first to third embodiments may be combined arbitrarily.
図８の各波形の歪率をまとめた表に示すように、相電流信号Ｉｖの波形の歪率は、相電流信号Ｉｕの波形の歪率よりほぼ大きくなっている。また、相電流信号Ｉｗの波形の歪率は、相電流信号Ｉｖの波形の歪率よりほぼ大きくなっている。これは、位相検出部１４に線間電圧信号Ｖｕｖを入力して、座標変換に用いる正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を、線間電圧信号Ｖｕｖと同期させていること、および、座標変換の基準となる相をｕ相としていることが原因と考えられる。本実施形態に係る制御回路Ａ４は、相ごとに電流制御を行い、基準となる検出信号として対応する相の検出信号を利用し、座標変換の基準を対応する相としている。
As shown in the table of FIG. 8 summarizing the distortion rate of each waveform, the distortion rate of the waveform of the phase current signal Iv is almost greater than that of the phase current signal Iu. Also, the distortion rate of the waveform of the phase current signal Iw is almost greater than that of the phase current signal Iv. This is believed to be because the line voltage signal Vuv is input to the
図９に示すように、本実施形態に係る制御回路Ａ４は、位相検出部１４の代わりに位相検出部１４ｕ，１４ｖ，１４ｗを備え、電流制御部１２の代わりに電流制御部１２ｕ，１２ｖ，１２ｗを備えている。
As shown in FIG. 9, the control circuit A4 according to this embodiment includes
位相検出部１４ｕ，１４ｖ，１４ｗは、位相検出部１４と同様の構成である。位相検出部１４ｕは、位相検出部１４と同様、線間電圧信号Ｖｕｖを入力され、線間電圧信号Ｖｕｖに基づいて生成した正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を、電流制御部１２ｕの二相変換部１２１および三相変換部１２２に出力する。位相検出部１４ｖは、三相交流電源のｖ相とｗ相との線間電圧を検出した線間電圧信号Ｖｖｗを入力され、線間電圧信号Ｖｖｗに基づいて生成した正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を、電流制御部１２ｖの二相変換部１２１および三相変換部１２２に出力する。位相検出部１４ｗは、三相交流電源のｗ相とｕ相との線間電圧を検出した線間電圧信号Ｖｗｕを入力され、線間電圧信号Ｖｗｕに基づいて生成した正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を、電流制御部１２ｗの二相変換部１２１および三相変換部１２２に出力する。
The
電流制御部１２ｕ，１２ｖ，１２ｗは、電流制御部１２と同様の構成であり、図９においては、電流制御部１２ｖ，１２ｗの内部の構成の記載を一部省略している。電流制御部１２ｕは、位相検出部１４ｕから入力される正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’に基づいて、二相変換部１２１および三相変換部１２２での変換処理を行う。二相変換部１２１に入力する相電流信号の順番はＩｕ，Ｉｖ，Ｉｗの順である。そして、電流制御部１２ｕは、算出した三相の電流操作量信号のうちｕ相の電流操作量信号Ｘｕを駆動信号生成部１３に出力する。電流制御部１２ｖは、位相検出部１４ｖから入力される正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’に基づいて、二相変換部１２１および三相変換部１２２での変換処理を行う。二相変換部１２１に入力する相電流信号の順番はＩｖ，Ｉｗ，Ｉｕの順である。そして、電流制御部１２ｖは、算出した三相の電流操作量信号のうちｖ相の電流操作量信号Ｘｖを駆動信号生成部１３に出力する。電流制御部１２ｗは、位相検出部１４ｗから入力される正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’に基づいて、二相変換部１２１および三相変換部１２２での変換処理を行う。二相変換部１２１に入力する相電流信号の順番はＩｗ，Ｉｕ，Ｉｖの順である。そして、電流制御部１２ｗは、算出した三相の電流操作量信号のうちｗ相の電流操作量信号Ｘｗを駆動信号生成部１３に出力する。
The
図１０（ａ）は、図７と同様のシミュレーションを行ったシミュレーション結果であり、相ごとに電流制御を行った場合のものである。また、本シミュレーションは、図７の場合と同様、電源電圧信号の半周期ごとに同期を行った場合のものである。図１０（ａ）は、電源周波数ｆｓを６０Ｈｚとした場合のものであり、図２（ｅ）に対応する。図１０（ａ）に示すように、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形はいずれも、安定した正弦波に制御されている。図１０（ｂ）は、比較のための図である。上段は、図７（ｄ）の相電流信号Ｉｗの波形を拡大した図であり、ｕ相のみで電流制御を行ったものである。下段は、図１０（ａ）の相電流信号Ｉｗの波形を拡大した図であり、相ごとに電流制御を行ったものである。図１０（ｂ）に示すように、相ごとに電流制御を行った場合の方が、ｕ相のみで電流制御を行った場合より、相電流信号Ｉｗの波形の歪みが抑制されているのがわかる。 FIG. 10(a) shows the results of a simulation similar to that of FIG. 7, but in the case where current control is performed for each phase. This simulation is also similar to that of FIG. 7, but in the case where synchronization is performed every half cycle of the power supply voltage signal. FIG. 10(a) shows the results when the power supply frequency f s is 60 Hz, and corresponds to FIG. 2(e). As shown in FIG. 10(a), the waveforms of the phase current signals Iu, Iv, and Iw are all controlled to stable sine waves. FIG. 10(b) is a diagram for comparison. The upper part is an enlarged view of the waveform of the phase current signal Iw in FIG. 7(d), in which current control is performed only in the u phase. The lower part is an enlarged view of the waveform of the phase current signal Iw in FIG. 10(a), in which current control is performed for each phase. As shown in FIG. 10(b), it can be seen that the distortion of the waveform of the phase current signal Iw is suppressed more when current control is performed for each phase than when current control is performed only in the u phase.
図１１は、図２、図７および図１０でのシミュレーション結果の各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形の歪率をまとめたものである。なお、図１１では、図２、図７および図１０で示していない周波数でのシミュレーション結果も含まれている。図１１に示すように、電源周波数ｆｓが座標変換用周波数ｆｔより高い領域で、相ごとに電流制御を行った場合の方が、ｕ相のみで電流制御を行った場合より、各相電流信号Ｉｕ，Ｉｖ，Ｉｗのいずれの波形の歪率も改善されていることがわかる。また、相ごとのばらつきも改善されていることがわかる。 Fig. 11 shows a summary of the distortion rates of the waveforms of the current signals Iu, Iv, and Iw of the phases in the simulation results of Fig. 2, Fig. 7, and Fig. 10. Note that Fig. 11 also includes simulation results at frequencies not shown in Fig. 2, Fig. 7, and Fig. 10. As shown in Fig. 11, in the region where the power supply frequency fs is higher than the coordinate conversion frequency ft , the distortion rates of the waveforms of the current signals Iu, Iv, and Iw of the phases are improved when the current control is performed for each phase, compared to when the current control is performed only for the u-phase. It is also shown that the variation between phases is improved.
本実施形態によると、各位相検出部１４ｕ，１４ｖ，１４ｗは、それぞれ入力される検出信号の周波数ｆより低い周波数ｆ’に応じて設定された正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を出力する。したがって、三相交流電源の周波数が急速に減少して、各検出信号の周波数ｆが減少する局面においても、正弦波信号ｓｉｎθ’および余弦波信号ｃｏｓθ’を生成するときに利用する周波数ｆ’が各検出信号の現在の周波数ｆより高くなることを抑制できる。これにより、制御回路Ａ４は、三相交流電源の周波数が急速に変化した場合でも、三相力率改善装置Ｃの動作が不安定になることを抑制できる。また、制御回路Ａ４は、制御回路Ａ１と共通する構成をとることにより、制御回路Ａ１と同等の効果を奏する。さらに、本実施形態によると、制御回路Ａ４は、位相検出部１４ｕ，１４ｖ，１４ｗおよび電流制御部１２ｕ，１２ｖ，１２ｗによって、相ごとに電流制御を行う。これにより、制御回路Ａ４は、ｕ相のみで電流制御を行う場合と比較して、各相電流信号Ｉｕ，Ｉｖ，Ｉｗの波形の歪みをより抑制できる。
According to this embodiment, each of the
なお、本実施形態では、カウント値設定部１４４が、ゼロクロス間カウント数Ｎｃに周波数調整係数αを乗算して増加させることで、周波数ｆを周波数調整係数αで除算した周波数ｆ’に変換して、波形テーブル１４５にカウント値を設定する場合について説明したが、これに限られない。カウント値設定部１４４は、第２実施形態の第２カウント値設定部１４９と同様に、周波数調整係数αを乗算せずに、ゼロクロス間カウント数Ｎｃをそのまま用いて、波形テーブル１４５にカウント値を設定してもよい。つまり、制御回路Ａ４は、周波数ｆより低い周波数ｆ’を用いることなく、相ごとに電流制御を行ってもよい。
In this embodiment, the count
本発明に係る制御回路および三相力率改善装置は、上記した実施形態に限定されるものではない。本発明に係る制御回路および三相力率改善装置の各部の具体的な構成は、種々に設計変更自在である。 The control circuit and three-phase power factor correction device according to the present invention are not limited to the above-mentioned embodiment. The specific configuration of each part of the control circuit and three-phase power factor correction device according to the present invention can be freely designed in various ways.
Ａ１～Ａ４：制御回路、１２１：二相変換部、１４，１４ｕ，１４ｖ，１４ｗ：位相検出部、１４１：ゼロクロス検出部、１４２：クロック出力部、１４３：クロックカウント部、１４４：カウント値設定部、１４５：波形テーブル、１４６：読出部、１４７：変化検出部、１４０：逆ゼロクロス検出部、Ｂ:力率改善回路、Ｃ：三相力率改善装置 A1 to A4: Control circuit, 121: Two-phase conversion section, 14, 14u, 14v, 14w: Phase detection section, 141: Zero-cross detection section, 142: Clock output section, 143: Clock count section, 144: Count value setting section, 145: Waveform table, 146: Read section, 147: Change detection section, 140: Reverse zero-cross detection section, B: Power factor correction circuit, C: Three-phase power factor correction device
Claims (6)
前記三相交流電源の第２検出信号を入力され、前記第２検出信号から検出された第１周波数より低い第２周波数に基づく正弦波信号を生成して、前記二相変換部に出力する位相検出部と、
を備えている、
制御回路。 a two-phase conversion unit that converts a three-phase detection signal of the three-phase AC power supply into a two-phase signal on a rotating coordinate axis;
a phase detection unit that receives a second detection signal of the three-phase AC power supply, generates a sine wave signal based on a second frequency that is lower than the first frequency detected from the second detection signal, and outputs the sine wave signal to the two-phase conversion unit;
Equipped with
Control circuit.
前記第２検出信号が負の値から正の値に切り替わるゼロクロスタイミングを検出するゼロクロス検出部と、
所定のクロック信号を出力するクロック出力部と、
前記ゼロクロス検出部がゼロクロスタイミングを検出してから、次のゼロクロスタイミングを検出するまでの間、前記クロック信号をカウントするクロックカウント部と、
複数のカウント値にそれぞれ関連付けて正弦波データを記憶する波形テーブルと、
前記クロックカウント部がカウントしたカウント数に、１より大きい周波数調整係数を乗算した値に基づいて、前記波形テーブルの各カウント値を設定するカウント値設定部と、
前記ゼロクロス検出部がゼロクロスタイミングを検出したときから、前記クロック信号をカウントした数が前記波形テーブルに設定されたいずれかのカウント値になったときに、当該カウント値に関連付けられている正弦波データを読み出す読出部と、
を備えている、
請求項１に記載の制御回路。 The phase detection unit
a zero-cross detection unit that detects a zero-cross timing at which the second detection signal switches from a negative value to a positive value;
a clock output unit that outputs a predetermined clock signal;
a clock counting unit that counts the clock signal during a period from when the zero-cross detection unit detects a zero-cross timing to when the zero-cross detection unit detects a next zero-cross timing;
a waveform table for storing sine wave data in association with each of a plurality of count values;
a count value setting unit that sets each count value of the waveform table based on a value obtained by multiplying the number counted by the clock count unit by a frequency adjustment coefficient greater than 1;
a readout unit that reads out sine wave data associated with a count value set in the waveform table when the number of counts of the clock signal from when the zero-cross detection unit detects a zero-cross timing reaches any one of the count values set in the waveform table; and
Equipped with
2. The control circuit of claim 1.
前記読出部は、前記ゼロクロス検出部がゼロクロスタイミングを検出したとき、および、前記逆ゼロクロス検出部が逆ゼロクロスタイミングを検出したときから、前記クロック信号のカウントを開始する、
請求項２に記載の制御回路。 the phase detection unit further includes a reverse zero-cross detection unit that detects a reverse zero-cross timing at which the second detection signal switches from a positive value to a negative value,
the readout unit starts counting the clock signal when the zero-cross detection unit detects a zero-cross timing and when the reverse zero-cross detection unit detects a reverse zero-cross timing.
3. The control circuit of claim 2.
前記位相検出部は、前記周波数変化が所定値より大きい場合、前記第１周波数より低い前記第２周波数に基づく正弦波信号を生成し、前記周波数変化が前記所定値以下の場合、前記第１周波数に基づく正弦波信号を生成する、
請求項１に記載の制御回路。 a change detection unit that detects a change in frequency of the second detection signal,
the phase detection unit generates a sine wave signal based on the second frequency lower than the first frequency when the frequency change is greater than a predetermined value, and generates a sine wave signal based on the first frequency when the frequency change is equal to or less than the predetermined value.
2. The control circuit of claim 1.
前記位相検出部と同様の構成の第２の位相検出部および第３の位相検出部と、
をさらに備え、
前記三相はｕ相、ｖ相、およびｗ相を含んでおり、
前記二相変換部は、ｕ相、ｖ相、ｗ相の順で、前記三相の検出信号を入力され、
前記第２の二相変換部は、ｖ相、ｗ相、ｕ相の順で、前記三相の検出信号を入力され、
前記第３の二相変換部は、ｗ相、ｕ相、ｖ相の順で、前記三相の検出信号を入力され、
前記位相検出部に入力される前記第２検出信号は、ｕ相に関する検出信号であり、
前記第２の位相検出部は、ｖ相に関する第３検出信号を入力され、
前記第３の位相検出部は、ｗ相に関する第４検出信号を入力される、
請求項１に記載の制御回路。 A second two-phase conversion unit and a third two-phase conversion unit having a configuration similar to that of the two-phase conversion unit;
a second phase detection unit and a third phase detection unit having the same configuration as the phase detection unit;
Further equipped with
The three phases include a u-phase, a v-phase, and a w-phase,
the two-phase conversion unit receives the three-phase detection signals in the order of u-phase, v-phase, and w-phase;
the second two-phase conversion unit receives the three-phase detection signals in the order of v-phase, w-phase, and u-phase;
the third two-phase conversion unit receives the three-phase detection signals in the order of w-phase, u-phase, and v-phase;
the second detection signal input to the phase detection unit is a detection signal related to a u-phase,
the second phase detection unit receives a third detection signal related to a v-phase;
The third phase detection unit receives a fourth detection signal related to a w-phase.
2. The control circuit of claim 1.
前記制御回路によって制御される力率改善回路と、
を備えている、
三相力率改善装置。 A control circuit according to any one of claims 1 to 5;
a power factor correction circuit controlled by the control circuit;
Equipped with
Three-phase power factor correction device.
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