JP2024161110A - 光電変換装置、撮像システム、移動体 - Google Patents

Abstract

【課題】 アバランシェ増倍の待機状態にある複数の期間のうち、アバランシェ増倍が生じた期間の数を好適に検出する光電変換装置を提供する。
【解決手段】 アバランシェ増倍を行うフォトダイオードと、制御信号を生成する生成回路と、制御信号によって、フォトダイオードのアバランシェ増倍が可能な待機状態と、フォトダイオードをアバランシェ増倍が再び可能な状態に戻すリチャージ状態とに制御する第１制御回路と、制御信号とフォトダイオードの出力に対応した信号とを用いて、待機状態にある期間においてアバランシェ増倍が生じたか否かを検出するとともに、待機状態にある複数の期間のうち、アバランシェ増倍が生じた期間の数をカウントする第２制御回路とを有することを特徴とする光電変換装置である。
【選択図】 図２

Description

本発明は、光電変換装置、撮像システム、移動体に関する。

アバランシェ増倍を行う受光部に入射する光子の数をデジタル的に計数し、その計数値をデジタル信号として画素から出力するフォトンカウント型の光電変換装置が知られている。特許文献１には、周期的に繰り返されるリセットパルスの間の期間に、フォトダイオードから信号が入力される増幅器が出力するパルスを検出することによって、フォトダイオードに光子が入射したか否かを検出する装置が記載されている。この装置では、入射した結果が得られた回数を積算することによって、画素に入射した光子の数に対応した計数値を得るとしている。

具体的には、特許文献１に記載の装置は、リセットパルスがリセットトランジスタに入力されるとフォトダイオードの電位がリチャージされ、次のアバランシェ増倍の待機状態となる。リセットパルスが入力されることで、計数値保持手段の入力部の電位はリセットされる。そして、再びフォトダイオードに光子が入射すると、アバランシェ増倍によって計数値保持手段の入力部の電位が変化する。この電位の変化を受けて、計数値保持手段は保持している計数値に１を加算する。このようにして、アバランシェ増倍の待機状態にある複数の期間のうち、アバランシェ増倍が生じた期間の数が計数される。

特開平７－６７０４３号公報

例えば高輝度の光がフォトダイオードに入射する場合など、フォトダイオードをリチャージするタイミング、あるいはその後の近傍のタイミングに、フォトダイオードに光子が入射する場合が有る。この場合、計数値保持手段の入力部の電位は光子が検出された状態が維持されて変化しない。これにより、当該期間が、光子が得られた期間としてカウントされないこととなる。よって、入射光の輝度に対応する計数値よりも実際の計数値が小さくなるため、画像の輝度が本来の輝度よりも低いものとなる。

本発明は、上記の課題を鑑みて為されたものであり、アバランシェ増倍の待機状態にある複数の期間のうち、アバランシェ増倍が生じた期間の数を好適に検出する光電変換装置を提供する。

本発明は上記の課題を鑑みて為されたものであり、一の態様は、アバランシェ増倍を行うフォトダイオードと、制御信号を生成する生成回路と、前記制御信号によって、前記フォトダイオードによる前記アバランシェ増倍が可能な待機状態と、前記フォトダイオードを前記アバランシェ増倍が再び可能な状態に戻すリチャージ状態とに制御する第１制御回路と、前記制御信号と前記フォトダイオードの出力に対応した信号とを用いて、前記待機状態にある期間において前記アバランシェ増倍が生じたか否かを検出するとともに、前記待機状態にある複数の期間のうち、前記アバランシェ増倍が生じた期間の数をカウントする第２制御回路とを有することを特徴とする光電変換装置である。

本発明により、アバランシェ増倍の待機状態にある複数の期間のうち、アバランシェ増倍が生じた期間の数を好適に検出する光電変換装置を提供することができる。

光電変換装置の概略構成を示すブロック図 画素の概略構成を示す図 画素の構成例を示す図 画素の動作を示すタイミング図 画素の構成例（比較例）を示す図 画素の動作（比較例）を示すタイミング図 画素の構成例を示す図 画素の構成例を示す図 画素の構成例を示す図 画素の動作を示すタイミング図 画素の構成例を示す図 撮像システムの概略構成を示すブロック図 撮像システム及び移動体の構成例を示す図

［第１実施形態］
本発明の第１実施形態による光電変換装置及びその駆動方法について、図１乃至図３を用いて説明する。

図１は、本実施形態による光電変換装置の概略構成を示すブロック図である。

本実施形態による光電変換装置１００は、図１に示すように、画素領域１０と、垂直選択回路３０と、信号処理回路４０と、水平選択回路５０と、出力回路６０と、制御回路７０と、を含む。

画素領域１０には、複数行及び列方向に渡ってマトリクス状に配された複数の画素Ｐが設けられている。図１には、第０行から第５行までの６行と、第０列から第５列までの６列に配された３６個の画素Ｐを、行番号及び列番号を示す符号とともに示している。例えば、第１行、第４列に配された画素Ｐには、「Ｐ１４」の符号を付している。

なお、画素領域１０を構成する画素アレイの行数及び列数は、特に限定されるものではない。また、画素領域１０には、必ずしも画素Ｐが２次元状に配されている必要はない。例えば、画素領域１０は１つの画素Ｐにより構成されていてもよいし、画素領域１０に画素Ｐが行方向又は列方向に１次元状に配されていてもよい。

画素領域１０の画素アレイの各行には、第１の方向（図１において横方向）に延在して、制御線ＰＶＳＥＬが配されている。制御線ＰＶＳＥＬは、第１の方向に並ぶ画素Ｐにそれぞれ接続され、これら画素Ｐに共通の信号線をなしている。制御線ＰＶＳＥＬの延在する第１の方向は、行方向或いは水平方向と表記することがある。なお、図１には、制御線ＰＶＳＥＬを、行番号を示す符号とともに表している。例えば、第１行の制御線には、「ＰＶＳＥＬ［１］」の符号を付している。

各行の制御線ＰＶＳＥＬは、垂直選択回路３０に接続されている。垂直選択回路３０は、画素Ｐ内の信号生成回路（図示せず）を駆動するための制御信号を、制御線ＰＶＳＥＬを介して画素Ｐに供給する回路部である。

画素領域１０の画素アレイの各列には、第１の方向と交差する第２の方向（図１において縦方向）に延在して、出力線ＰＯＵＴが配されている。出力線ＰＯＵＴは、第２の方向に並ぶ画素Ｐにそれぞれ接続され、これら画素Ｐに共通の信号線をなしている。出力線ＰＯＵＴの延在する第２の方向は、列方向或いは垂直方向と表記することがある。なお、図１には、出力線ＰＯＵＴを、列番号を示す符号とともに表している。例えば、第４列の出力線には、「ＰＯＵＴ４」の符号を付している。出力線ＰＯＵＴの各々は、ｎビットのデジタル信号を出力するためのｎ本の信号線を備えている。

出力線ＰＯＵＴは、信号処理回路４０に接続されている。信号処理回路４０は、画素領域１０の画素アレイの各列に対応してそれぞれ設けられており、対応する列の出力線ＰＯＵＴに接続されている。信号処理回路４０は、対応する列の出力線ＰＯＵＴを介して画素Ｐから出力される信号を保持する機能を備える。画素Ｐから出力される信号は、出力線ＰＯＵＴのｎ本の信号線を介して入力されるｎビットの信号であるため、信号処理回路４０の各々は各ビットの信号を保持するため少なくともｎ個の保持部を有する。

水平選択回路５０は、信号処理回路４０から信号を読み出すための制御信号を信号処理回路４０に供給する回路部である。水平選択回路５０は、各列の信号処理回路４０に、制御線ＰＨＳＥＬを介して制御信号を供給する。水平選択回路５０から制御信号を受信した信号処理回路４０は、保持部に保持している信号を、水平出力線ＨＳＩＧを介して出力回路６０へと出力する。なお、図１には、制御線ＰＨＳＥＬを、列番号を示す符号とともに表している。例えば、第４列の制御線には、「ＰＨＳＥＬ［４］」の符号を付している。水平出力線ＨＳＩＧは、ｎビットのデジタル信号を出力するためのｎ本の信号線を備えている。

出力回路６０は、水平出力線ＨＳＩＧを介して供給された信号を、出力信号ＳＯＵＴとして光電変換装置１００の外部へ出力するための回路部である。制御回路７０は、垂直選択回路３０、信号処理回路４０、水平選択回路５０、出力回路６０の動作やそのタイミングを制御する制御信号を供給するための回路部である。なお、垂直選択回路３０、信号処理回路４０、水平選択回路５０、出力回路６０の動作やそのタイミングを制御する制御信号の少なくとも一部は、光電変換装置１００の外部から供給してもよい。

図２は、本実施例の光電変換装置の画素１１の構成を示した図である。

画素１１は、フォトダイオードＰＤと、フォトダイオードＰＤに接続された、ＰＤ制御回路１４（第１制御回路）と、信号制御回路１５（第２制御回路）を有する。フォトダイオードＰＤには、電圧ＶＰＤＬが与えられる。画素１１の外部に設けられたパルス生成回路１３（生成回路）は、ＰＤ制御回路１４と、信号制御回路１５に接続される。ＰＤ制御回路１４は、ＰＭＯＳトランジスタを有する。このＰＭＯＳトランジスタのゲートは、パルス生成回路１３に接続される。また、ＰＭＯＳトランジスタのソース、ドレインの一方には電圧ＶＤＤが与えられ、ソース、ドレインの他方にはフォトダイオードＰＤ、信号制御回路１５が接続される。本実施例では、電圧ＶＤＤは約３．３Ｖであり、電圧ＶＰＤＬは約－２０Ｖの負電圧としている。信号制御回路１５は、信号ＰＯＵＴを画素１１の外部に出力する。ＰＭＯＳトランジスタがオンすると、フォトダイオードＰＤには電圧ＶＤＤと電圧ＶＰＤＬによる逆バイアス電圧が印加される。この逆バイアス電圧を降伏電圧よりも大きい電圧としているため、フォトダイオードＰＤはガイガーモードのアバランシェフォトダイオードとして動作する。

図３は、図２に示した画素１１の信号制御回路１５の詳細を示した図である。信号制御回路１５は、カウンタ１６、ＡＮＤ回路１７（論理回路）を有する。ＡＮＤ回路１７には、フォトダイオードＰＤとＰＤ制御回路１４が接続されたノードＮ１（第１ノード）の信号Ｖｃａｔｈを反転させた信号が入力される。信号ＶｃａｔｈはフォトダイオードＰＤの出力である。ＡＮＤ回路１７に入力される信号Ｖｃａｔｈを反転させた信号は、フォトダイオードＰＤの出力に対応した信号である。ＡＮＤ回路１７には、パルス生成回路１３からの制御信号である信号Ｐｃｔｒｌが入力される。ＡＮＤ回路１７は、信号Ｖｃａｔｈを反転させた信号と、信号Ｐｃｔｒｌの論理積である信号Ｓｉｇをカウンタ１６に出力する。信号Ｓｉｇはパルス波形の信号である。

カウンタ１６は、ＡＮＤ回路１７が出力する信号ＳｉｇがＬｏｗレベルからＨｉｇｈレベルに遷移する回数のカウントを行う。これにより、カウンタ１６は、フォトダイオードＰＤへの光子の入射に対応したカウント値を備えるカウント信号を生成する。

図４は、図３に示した画素１１の動作を示したタイミング図である。図４に示した各信号は、図３に示した各信号に対応している。光子がフォトダイオードＰＤに入射するタイミングを矢印で示している。

時刻ｔ１よりも前の期間、信号ＰｃｔｒｌはＨｉｇｈレベル（３．３Ｖ）にある。このため、ＰＤ制御回路１４のＰＭＯＳトランジスタはオフしている。したがって、第１制御回路であるＰＤ制御回路１４と、フォトダイオードＰＤが接続されたノードＮ１はフローティングとなっている。信号ＶｃａｔｈがＨｉｇｈレベルにある期間は、フォトダイオードＰＤのリチャージが完了している。信号ＶｃａｔｈがＨｉｇｈレベルにある期間は、ＰＤ制御回路１４が、フォトダイオードＰＤをアバランシェ増倍可能な待機状態に制御している期間である。

時刻ｔ１に、光子がフォトダイオードＰＤに入射する。これにより、フォトダイオードＰＤでアバランシェ増倍が生じ、信号ＶｃａｔｈはＨｉｇｈレベル（３．３Ｖ）からＬｏｗレベル（０Ｖ）に遷移する。

時刻ｔ２に、信号Ｖｃａｔｈを反転させた信号は、ＡＮＤ回路１７の論理閾値を上回る。これにより、信号Ｓｉｇは、Ｌｏｗレベル（０Ｖ）からＨｉｇｈレベル（３．３Ｖ）に遷移する。信号ＳｉｇのＬｏｗレベルからＨｉｇｈレベルへの遷移によってカウンタ１６のカウント信号のカウント値が１ＬＳＢ分、増加する。

時刻ｔ３に、パルス生成回路１３は信号ＰｃｔｒｌをＬｏｗレベルに変化させる。これにより、ＰＤ制御回路１４のＰＭＯＳトランジスタがオンし、信号Ｖｃａｔｈを電圧ＶＤＤに戻すリチャージ動作が行われる。この期間は、ＰＤ制御回路１４が、フォトダイオードＰＤを再びアバランシェ増倍が可能な状態に戻すリチャージ状態にある期間である。しかし、図４では、このリチャージ動作を行う期間に、光子がフォトダイオードＰＤに入射する場合を示している。このリチャージ動作中に再びアバランシェ増倍が生じる結果、信号Ｖｃａｔｈは電圧ＶＤＤには戻らず、０Ｖ近傍の値で推移する。

また、信号ＰｃｔｒｌがＬｏｗレベルに変化するのと同時に、ＡＮＤ回路１７が出力する信号ＳｉｇもまたＨｉｇｈレベルからＬｏｗレベルに遷移する。つまり、信号制御回路１５（第２制御回路）の入力部の電位が初期状態にリセットされる。

時刻ｔ４に、パルス生成回路１３は信号ＰｃｔｒｌをＨｉｇｈレベルに変化させる。これにより、ＰＤ制御回路１４のＰＭＯＳトランジスタがオフし、信号Ｖｃａｔｈのリチャージ動作が終了する。図４に示した動作では、上述したように、リチャージ動作による信号Ｖｃａｔｈの電圧ＶＤＤへの復帰が行われず、０Ｖ近傍の値となっている。

また、時刻ｔ４に信号ＰｃｔｒｌがＨｉｇｈレベルに遷移することにより、信号ＳｉｇもまたＬｏｗレベルからＨｉｇｈレベルに遷移する。よって、信号ＳｉｇのＬｏｗレベルからＨｉｇｈレベルへの遷移によってカウンタ１６のカウント信号のカウント値が１ＬＳＢ分、増加する。

本実施形態では、パルス生成回路１３が出力する信号Ｐｃｔｒｌと信号Ｖｃａｔｈを反転した信号との論理積を取るＡＮＤ回路１７が設けられている。ここで、ＡＮＤ回路１７が設けられていない場合（比較例）を説明する。図５は、ＡＮＤ回路１７が設けられていない代わりに、信号Ｖｃａｔｈがインバータ１５２に入力される構成を有する比較例である。インバータ１５２は、信号Ｖｃａｔｈが閾値よりも電圧が低くなるとＨｉｇｈレベルに電位が変化する信号Ｓｉｇをカウンタ１６に出力する。つまり、信号Ｖｃａｔｈに基づいて波形を成形し、反転した信号Ｓｉｇをカウンタ１６に出力する。

図６は、図５の比較例の動作を示した図である。図６に示した各信号は、図５に対応している。光子の入射、信号Ｐｃｔｒｌの信号変化のタイミングは、図４と同じとしている。

時刻ｔ２に信号ＳｉｇがＨｉｇｈレベルに変化する。その後、時刻ｔ３に信号ＰｃｔｒｌがＬｏｗレベルに変化する。しかし、時刻ｔ３から時刻ｔ４の間に入射する光子によってアバランシェ増倍が生じている。よって、信号Ｖｃａｔｈは、リチャージ動作による信号Ｖｃａｔｈの電圧ＶＤＤへの復帰が行われず、０Ｖ近傍の値となっている。

この結果、比較例の回路では、時刻ｔ３に信号ＰｃｔｒｌがＬｏｗレベルに変化しても、時刻ｔ３以降、信号ＳｉｇはＨｉｇｈレベルのまま推移する。

その結果、時刻ｔ４～ｔ５のアバランシェ増倍の待機期間、時刻ｔ６以降のアバランシェ増倍の待機期間のいずれも、アバランシェ増倍が生じた期間としてカウントされないこととなる。したがって、カウント値は、ｎ＋１のまま推移する。

一方、本実施形態の画素１１は、パルス生成回路１３の制御信号Ｐｃｔｒｌが入力される信号制御回路１５を有する。これにより、フォトダイオードＰＤがアバランシェ増倍の待機状態にある期間において、アバランシェ増倍が生じたか否かを好適に検出することができる。これにより、高輝度の光が入射しているような場合においても、フォトダイオードＰＤがアバランシェ増倍の待機状態にある期間において、アバランシェ増倍が生じたか否かを好適に検出することができる。

なお、本実施形態では、図１に示したように、１つの半導体基板に画素１１の構成の全てが設けられた構成として説明した。この例に限定されるものでは無く、第１の半導体基板にフォトダイオードＰＤを設け、別の第２の半導体基板に、信号制御回路１５を設ける。そして、第１の半導体基板と第２の半導体基板とを積層した積層センサとしても良い。なお、パルス生成回路１３、ＰＤ制御回路１４は、第１の半導体基板、第２の半導体基板のいずれかに設けるようにすればよい。

別の一例としては、フォトダイオードＰＤが第１の半導体基板に設けられ、パルス生成回路１３、ＰＤ制御回路１４、信号制御回路１５が第２の半導体基板に設けられる。この場合には、第１ノードであるノードＮ１を介して、第１の半導体基板のフォトダイオードＰＤと、第２の半導体基板のＰＤ制御回路１４とが接続される。また、第２ノードを介して、第１の半導体基板のフォトダイオードＰＤと、第２の半導体基板の信号制御回路１５とが接続される。

なお、本実施形態は、図３に示した構成に限定されるものでは無い。例えば、図７に示したように、フォトダイオードＰＤと、ノードＮ１との間に、レベルシフト回路２１を有していても良い。レベルシフト回路２１は、ゲートに接地電圧が入力されるＰＭＯＳトランジスタ２５を有する。ＰＭＯＳトランジスタ２５は、接地電圧がゲートに入力されることにより、オン状態にある。レベルシフト回路２１の出力部は、ＰＤ制御回路１４、信号制御回路１５に接続されている。

レベルシフト回路２１を設けることにより、フォトダイオードＰＤの逆バイアス電圧を図３の構成と同じ電圧にした場合でも、信号Ｖｃａｔｈの振幅を、図３の構成に比べて小さいものとすることができる。これにより、ＡＮＤ回路１７の入力部の耐圧マージンの確保を行うことができる。また、アバランシェフォトダイオードには、ブレイクダウン電圧よりも大きい過剰電圧を印加することがある。この過剰電圧は、画素１１ごとのブレイクダウン電圧のばらつきを考慮したうえで、全てのフォトダイオードＰＤが、ガイガーモードで動作できる電圧以上のバイアスをかける必要がある。また、過剰電圧はアバランシェ増倍とその後のリチャージ動作における信号Ｖｃａｔｈの振幅に相当するため、信号制御回路１５の入力電圧として論理閾値よりも振幅の大きい電圧である必要がある。レベルシフト回路２１を設けることによって、電源電圧ＶＤＤを図３の構成よりも小さなものとしても、フォトダイオードＰＤに充分な過剰電圧を印加することができる。図７の構成では、電源電圧ＶＤＤを、ＡＮＤ回路１７の電源電圧と同じ電圧とすることもできる。この場合には、電源電圧ＶＤＤと、ＡＮＤ回路１７の電源電圧とを共通の電源電圧生成回路が生成することができるため、電源電圧生成回路の回路面積を低減することができる。なお、図３の構成では、電源電圧ＶＤＤと、ＡＮＤ回路１７の電源電圧とを異ならせる場合がある。

なお、本実施形態では、ＰＤ制御回路１４が待機状態からリチャージ状態に遷移するタイミングと、カウンタ１６の入力部の電位を初期状態にリセットするタイミングとを同時としていた。本実施形態は、この例に限定されるものでは無い。例えば、ＰＤ制御回路１４が待機状態からリチャージ状態に遷移するタイミングから、所定の期間遅延させて（クロックパルスの数周期分等）、カウンタ１６の入力部の電位を初期状態にリセットするようにしてもよい。

［第２実施形態］
本実施形態の光電変換装置について、第１実施形態と異なる点を中心に説明する。

本実施形態の光電変換装置は、画素１１の信号制御回路１５の構成が第１実施形態と異なる。

図８は、本実施形態の画素１１の構成を示した図である。

本実施形態の画素１１の信号制御回路１５は、選択回路１７１を有する。選択回路１７１には、信号Ｖｃａｔｈ、電源電圧ＶＤＤが入力される。また、選択回路１７１はパルス生成回路１３に接続され、制御信号である信号Ｐｃｔｒｌが入力される。

選択回路１７１は、信号Ｐｃｔｒｌの信号レベルに基づいて、信号Ｖｃａｔｈと電源電圧ＶＤＤの一方を選択する論理回路である。そして選択回路１７１は、選択した信号を反転させた信号を信号Ｓｉｇとしてカウンタ１６に出力する。

選択回路１７１は、信号ＰｃｔｒｌがＨｉｇｈレベル（アバランシェ増倍の待機状態）の場合には、信号Ｖｃａｔｈを選択する。そして、選択回路１７１は、信号Ｖｃａｔｈを反転させた信号をカウンタ１６に出力する。

一方、選択回路１７１は、信号ＰｃｔｒｌがＬｏｗレベル（リチャージ状態）の場合には、電源電圧ＶＤＤを選択する。そして、選択回路１７１は、電源電圧ＶＤＤを反転させた信号（すなわち接地電圧レベルの信号）をカウンタ１６に出力する。

選択回路１７１は、典型的には波形整形回路を備える。つまり、信号ＰｃｔｒｌがＬｏｗレベルの場合において、信号Ｖｃａｔｈが所定の電圧を下回るまでは選択回路１７１の波形整形回路は信号ＳｉｇをＬｏｗレベルとする。そして、信号Ｖｃａｔｈが所定の電圧を下回ると、選択回路１７１の波形整形回路は信号ＳｉｇをＨｉｇｈレベルとする。

本実施形態の画素１１の動作は、図４と同じとすることができる。これにより、本実施形態においても、第１実施形態の光電変換装置と同じ効果を得ることができる。

なお、本実施形態においても、図７に示したレベルシフト回路２１を設けるようにしても良い。

［第３実施形態］
本実施形態の光電変換装置について、第１実施形態と異なる点を中心に説明する。

本実施形態の光電変換装置の画素１１は、ＰＤ制御回路１４、信号制御回路１５の構成が第１実施形態と異なる。また、パルス生成回路１３が複数の制御信号である信号Ｐｃｔｒｌ＿１、Ｐｃｔｒｌ＿２を出力する。

図９は、本実施形態の画素１１の構成を示した図である。ＰＤ制御回路１４は、ＰＭＯＳトランジスタ１４１、ＰＭＯＳトランジスタ１４２を有する。

パルス生成回路１３は、信号Ｐｃｔｒｌ＿１をＰＭＯＳトランジスタ１４１のゲートに出力する。また、パルス生成回路１３は、信号Ｐｃｔｒｌ＿２をＰＭＯＳトランジスタ１４２のゲートに出力する。

信号制御回路１５は、ＯＲ回路１７３、ＡＮＤ回路１７５を有する。ＯＲ回路１７３の入力部はパルス生成回路１３に接続され、信号Ｐｃｔｒｌ＿１、信号Ｐｃｔｒｌ＿２が入力される。ＯＲ回路１７３は信号Ｐｃｔｒｌ＿１、Ｐｃｔｒｌ＿２の論理和を、ＡＮＤ回路１７５に出力する。

ＡＮＤ回路１７５の入力部は、ノードＮ１と、ＯＲ回路１７３に接続され、信号Ｖｃａｔｈを反転した信号と、ＯＲ回路１７３の出力とが入力される。ＡＮＤ回路１７５は、信号Ｖｃａｔｈを反転した信号と、ＯＲ回路１７３の出力との論理積を信号Ｓｉｇとしてカウンタ１６に出力する。

図１０は、図９に示した画素１１の動作を示した図である。図１０に示した信号は、図９に示した信号に対応している。

信号Ｐｃｔｒｌ＿１、Ｐｃｔｒｌ＿２は、互いに周期が等しい。そして、信号Ｐｃｔｒｌ＿１と信号Ｐｃｔｒｌ＿２は位相が互いに異なる信号である。

信号Ｐｃｔｒｌ＿１と信号Ｐｃｔｒｌ＿２が互いにＬｏｗレベルである期間においてのみ、リチャージすることができる。そのため、図６の信号Ｐｃｔｒｌに対して、信号Ｐｃｔｒｌ＿１および信号Ｐｃｔｒｌ＿２のＬｏｗレベルの期間が長くても、位相差を利用して同様のリチャージ期間を設けることができる。その結果、例えば、図６のように単一の信号Ｐｃｔｒｌで駆動する場合に比べて、信号伝送経路における波形なまりの影響でリチャージ期間が変動する影響を少なくすることができる。本実施形態では、複数の制御信号である信号Ｐｃｔｒｌ＿１、Ｐｃｔｒｌ＿２によって、アバランシェ増倍の待機状態とリチャージ状態とを制御することができる。そして、複数の制御信号である信号Ｐｃｔｒｌ＿１、Ｐｃｔｒｌ＿２が信号制御回路１５に入力されることによって、リチャージ状態時に、信号ＳｉｇがＨｉｇｈレベルからＬｏｗレベルに遷移する。これにより、次のアバランシェ増倍の待機状態の期間にアバランシェ増倍が生じたか否かを好適に検出することができる。

このように、本実施形態の光電変換装置においても、第１実施形態と同じ効果を得ることができる。

なお、本実施形態の思想は、他の実施形態と組み合わせることが可能である。例えば、第２実施形態で説明した図８の画素１１においても、ＰＤ制御回路１４の構成を、本実施形態の構成とすることができる。この場合、選択回路１７１に、図８の信号Ｐｃｔｒｌの代わりに、本実施形態の複数の制御信号である信号Ｐｃｔｒｌ＿１、Ｐｃｔｒｌ＿２が入力されるようにすればよい。そして、選択回路１７１が、信号Ｐｃｔｒｌ＿１、Ｐｃｔｒｌ＿２に基づいて、電源電圧ＶＤＤと、信号Ｖｃａｔｈのいずれかの信号を選択するようにすればよい。

［第４実施形態］
本実施形態の光電変換装置について、第１実施形態と異なる点を中心に説明する。

本実施形態の光電変換装置の画素１１は、ＰＤ制御回路１４の構成が第１実施形態と異なる。

図１１は、本実施形態の画素１１の構成を示した図である。ＰＤ制御回路１４はＰＭＯＳトランジスタ１４１とＰＭＯＳトランジスタ１４２を有する。ＰＭＯＳトランジスタ１４１は定電圧ＶＧがゲートに与えられており、抵抗の役割を果たす。この構成によれば、ＰＭＯＳトランジスタ１４２のゲート面積は、図５の構成のように単一のＰＭＯＳトランジスタで構成する場合に対して小さくすることができるため、信号Ｐｃｔｒｌの接続先のゲート容量を小さくすることができる。その結果、信号Ｐｃｔｒｌの波形なまりの影響を抑制することができる。また、ノードＮ１に対するＰＭＯＳトランジスタ１４２の寄生容量が、図５のＰＭＯＳトランジスタのノードＮ１に対する寄生容量より小さければ、アバランシェ増幅時の消費電荷量が減るため、より好ましい。

［第５実施形態］
本発明の第５実施形態による撮像システムについて、図１２を用いて説明する。図１２は、本実施形態による撮像システムの概略構成を示すブロック図である。

上記第１乃至第４実施形態で述べた光電変換装置１００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図１２には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図１２に例示した撮像システム２００は、撮像装置２０１、被写体の光学像を撮像装置２０１に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズ２０２の保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、撮像装置２０１に光を集光する光学系である。撮像装置２０１は、第１乃至第４実施形態のいずれかで説明した光電変換装置１００であって、レンズ２０２により結像された光学像を画像データに変換する。

撮像システム２００は、また、撮像装置２０１より出力される出力信号の処理を行う信号処理部２０８を有する。信号処理部２０８は、撮像装置２０１が出力するアナログ信号をデジタル信号に変換するＡＤ変換を行う。また、信号処理部２０８はその他、必要に応じて各種の補正、圧縮を行って画像データを出力する動作を行う。信号処理部２０８の一部であるＡＤ変換部は、撮像装置２０１が設けられた半導体基板に形成されていてもよいし、撮像装置２０１とは別の半導体基板に形成されていてもよい。また、撮像装置２０１と信号処理部２０８とが同一の半導体基板に形成されていてもよい。

撮像システム２００は、更に、画像データを一時的に記憶するためのメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。更に撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。

更に撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、撮像装置２０１と信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも撮像装置２０１と、撮像装置２０１から出力された出力信号を処理する信号処理部２０８とを有すればよい。

撮像装置２０１は、撮像信号を信号処理部２０８に出力する。信号処理部２０８は、撮像装置２０１から出力される撮像信号に対して所定の信号処理を実施し、画像データを出力する。信号処理部２０８は、撮像信号を用いて、画像を生成する。

このように、本実施形態によれば、第１乃至第４実施形態による光電変換装置１００を適用した撮像システムを実現することができる。

［第６実施形態］
本発明の第６実施形態による撮像システム及び移動体について、図１３を用いて説明する。図１３は、本実施形態による撮像システム及び移動体の構成を示す図である。

図１３（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第４実施形態のいずれかに記載の光電変換装置１００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図１３（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。

例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、上記第５及び第６実施形態に示した撮像システムは、本発明の光電変換装置を適用しうる撮像システム例を示したものであり、本発明の光電変換装置を適用可能な撮像システムは図１２及び図１３に示した構成に限定されるものではない。

なお、上記実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１１ 画素
１３ パルス生成回路（生成回路）
１４ ＰＤ制御回路（第１制御回路）
１５ 信号制御回路（第２制御回路）
１６ カウンタ

Claims (1)

1. 第１基板に配され、アバランシェ増倍を行うフォトダイオードと、
   第２基板に配され、前記フォトダイオードに接続され、制御信号がゲートに入力されるトランジスタと、
   前記第２基板に配され、前記制御信号と前記フォトダイオードの出力に基づく信号とが入力される論理回路と、を有し、
   前記第１基板と前記第２基板とは積層されており、
   前記論理回路は、前記制御信号に基づいて、前記フォトダイオードの出力信号と所定の電圧に対応する信号との論理演算結果を出力することを特徴とする光電変換装置。

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